JP3147042B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、広範囲の電源電圧
で動作可能な半導体集積回路に関する。
で動作可能な半導体集積回路に関する。
【０００２】
【従来の技術】現在、市場に出回っているＩＣ（集積回
路）は、推奨使用電源電圧を５Ｖとしたものが多い。し
かし、用途によっては電源電圧を５Ｖよりも低くして使
用することができるＩＣが要求される。例えば、電池を
電源とする装置にＩＣを搭載する場合、ＩＣの電源電圧
として３．３Ｖ程度が望まれる。
路）は、推奨使用電源電圧を５Ｖとしたものが多い。し
かし、用途によっては電源電圧を５Ｖよりも低くして使
用することができるＩＣが要求される。例えば、電池を
電源とする装置にＩＣを搭載する場合、ＩＣの電源電圧
として３．３Ｖ程度が望まれる。
【０００３】しかし、ＩＣの各素子が使用電源電圧を５
Ｖと想定して最適設計されている場合、電源電圧を５Ｖ
よりもある程度以上低くすると、各素子の電気的特性が
大きく変化し、そのＩＣの所期の機能を発揮し得なくな
ることがある。例えば、ＭＯＳＦＥＴ（金属−酸化膜−
半導体構造による電界効果トランジスタ）は、電源電圧
が低くなると駆動能力が低下し、負荷に十分な駆動電流
を流すことができなくなる。このため、半導体集積回路
内の各素子の動作に著しい遅れが生じ、ＩＣの電気的性
能が著しく劣化する。また、特にアナログ回路の場合は
ＭＯＳＦＥＴに流れる電流が減少することにより全く所
期の機能を果さなくなることが多い。そこで、従来、Ｉ
Ｃが要求する使用電源電圧の範囲が広い場合には、各使
用電源電圧に適したＩＣを各々別個に生産していた。
Ｖと想定して最適設計されている場合、電源電圧を５Ｖ
よりもある程度以上低くすると、各素子の電気的特性が
大きく変化し、そのＩＣの所期の機能を発揮し得なくな
ることがある。例えば、ＭＯＳＦＥＴ（金属−酸化膜−
半導体構造による電界効果トランジスタ）は、電源電圧
が低くなると駆動能力が低下し、負荷に十分な駆動電流
を流すことができなくなる。このため、半導体集積回路
内の各素子の動作に著しい遅れが生じ、ＩＣの電気的性
能が著しく劣化する。また、特にアナログ回路の場合は
ＭＯＳＦＥＴに流れる電流が減少することにより全く所
期の機能を果さなくなることが多い。そこで、従来、Ｉ
Ｃが要求する使用電源電圧の範囲が広い場合には、各使
用電源電圧に適したＩＣを各々別個に生産していた。
【０００４】
【発明が解決しようとする課題】このため、従来は、同
一機能であるにも拘らず、各ユーザの使用電源電圧の範
囲を考慮し、この範囲内の複数の使用電源電圧を想定し
た複数種類のＩＣを別個に生産していたため、製造コス
トが嵩むという問題があった。また、使用電源電圧に応
じて、各素子が十分な駆動能力を発揮するのに最適な回
路構成（例えばトランジスタサイズ等）が異なってくる
場合が多いが、このような場合、製造条件の変更等によ
っては対処し得ず、同一機能を有するＩＣであっても使
用電源電圧によって回路構成を変える必要がある。従っ
て、各使用電源電圧に対応した各ＩＣを製造するため
に、各々異なったマスクを用意しなければならず、製造
コストがさらに嵩むという問題があった。
一機能であるにも拘らず、各ユーザの使用電源電圧の範
囲を考慮し、この範囲内の複数の使用電源電圧を想定し
た複数種類のＩＣを別個に生産していたため、製造コス
トが嵩むという問題があった。また、使用電源電圧に応
じて、各素子が十分な駆動能力を発揮するのに最適な回
路構成（例えばトランジスタサイズ等）が異なってくる
場合が多いが、このような場合、製造条件の変更等によ
っては対処し得ず、同一機能を有するＩＣであっても使
用電源電圧によって回路構成を変える必要がある。従っ
て、各使用電源電圧に対応した各ＩＣを製造するため
に、各々異なったマスクを用意しなければならず、製造
コストがさらに嵩むという問題があった。
【０００５】この発明は上述した事情に鑑みてなされた
ものであり、電源電圧に依らず所期の能力を発揮するこ
とができ、かつ、安価に製造することができる半導体集
積回路を提供することを目的とする。
ものであり、電源電圧に依らず所期の能力を発揮するこ
とができ、かつ、安価に製造することができる半導体集
積回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明は、電源電圧を分
圧して出力する分圧回路と、各々基準電圧を出力し、互
いに同一の回路構成である第１，第２の基準電圧発生回
路であって、それぞれ、電源電圧が印加されたソースお
よびローレベル電圧が印加されたゲートを有するＰチャ
ネルＭＯＳＦＥＴと、前記ＰチャネルＭＯＳＦＥＴのド
レインに接続されたドレインを有するデプレッション型
ＮチャネルＭＯＳＦＥＴと、ソースが接地されたＮチャ
ネルＭＯＳＦＥＴとからなり、デプレッション型Ｎチャ
ネルＭＯＳＦＥＴのゲートおよびソースと、前記Ｎチャ
ネルＭＯＳＦＥＴのゲートおよびドレインとを共通接続
し、該共通接続点を前記基準電圧として出力し、電源電
圧の変化に対してほぼ一定の電圧を供給する第１，第２
の基準電圧発生回路と、前記第２の基準電圧発生回路か
ら基準電圧が出力されることによって作動し、前記分圧
回路の出力電圧と前記第１の基準電圧発生回路から出力
される基準電圧とを比較して、該比較結果を制御信号と
して出力する比較回路とからなり、前記第２の基準電圧
発生回路が前記比較回路に供給する電圧を、前記ほぼ一
定の電圧値の範囲内で前記電源電圧の大きさに応じて変
化させるとともに、前記第１の基準電圧発生回路が前記
比較回路に供給する電圧の変化を前記第２の基準電圧発
生回路の出力の変化に合わせる電源電圧検知回路と、互
いに並列接続されてなり、前電源電圧に基づき、各々負
荷に駆動電流を供給可能とする複数のＭＯＳＦＥＴとを
具備してなり、前記電源電圧検知回路の比較回路から出
力される制御信号に応じて、前記複数のＭＯＳＦＥＴの
うち、オン状態にするＭＯＳＦＥＴの数を変化させるこ
とを特徴としている。
圧して出力する分圧回路と、各々基準電圧を出力し、互
いに同一の回路構成である第１，第２の基準電圧発生回
路であって、それぞれ、電源電圧が印加されたソースお
よびローレベル電圧が印加されたゲートを有するＰチャ
ネルＭＯＳＦＥＴと、前記ＰチャネルＭＯＳＦＥＴのド
レインに接続されたドレインを有するデプレッション型
ＮチャネルＭＯＳＦＥＴと、ソースが接地されたＮチャ
ネルＭＯＳＦＥＴとからなり、デプレッション型Ｎチャ
ネルＭＯＳＦＥＴのゲートおよびソースと、前記Ｎチャ
ネルＭＯＳＦＥＴのゲートおよびドレインとを共通接続
し、該共通接続点を前記基準電圧として出力し、電源電
圧の変化に対してほぼ一定の電圧を供給する第１，第２
の基準電圧発生回路と、前記第２の基準電圧発生回路か
ら基準電圧が出力されることによって作動し、前記分圧
回路の出力電圧と前記第１の基準電圧発生回路から出力
される基準電圧とを比較して、該比較結果を制御信号と
して出力する比較回路とからなり、前記第２の基準電圧
発生回路が前記比較回路に供給する電圧を、前記ほぼ一
定の電圧値の範囲内で前記電源電圧の大きさに応じて変
化させるとともに、前記第１の基準電圧発生回路が前記
比較回路に供給する電圧の変化を前記第２の基準電圧発
生回路の出力の変化に合わせる電源電圧検知回路と、互
いに並列接続されてなり、前電源電圧に基づき、各々負
荷に駆動電流を供給可能とする複数のＭＯＳＦＥＴとを
具備してなり、前記電源電圧検知回路の比較回路から出
力される制御信号に応じて、前記複数のＭＯＳＦＥＴの
うち、オン状態にするＭＯＳＦＥＴの数を変化させるこ
とを特徴としている。
【０００７】
【発明の実施の形態】以下、図面を参照して本発明の一
実施形態について説明する。かかる実施の形態は、本発
明の一態様を示すものであり、何らこの発明を限定する
ものではなく、本発明の範囲内で任意に変更可能であ
る。図１はこの発明の一実施形態における半導体集積回
路に備えらた、電源電圧検知回路の構成を示す回路図で
ある。この電源電圧検知回路は、ＩＣの電源電圧を検知
するものであり、同ＩＣの機能を実現する回路と共に半
導体チップ上に形成される。
実施形態について説明する。かかる実施の形態は、本発
明の一態様を示すものであり、何らこの発明を限定する
ものではなく、本発明の範囲内で任意に変更可能であ
る。図１はこの発明の一実施形態における半導体集積回
路に備えらた、電源電圧検知回路の構成を示す回路図で
ある。この電源電圧検知回路は、ＩＣの電源電圧を検知
するものであり、同ＩＣの機能を実現する回路と共に半
導体チップ上に形成される。
【０００８】図１において、２は分圧回路であり、Ｐチ
ャネルＭＯＳＦＥＴ２１〜２３とＮチャネルＭＯＳＦＥ
Ｔ２４および２５とがＩＣの電源および接地間に直列接
続されてなる。ＰチャネルＭＯＳＦＥＴ２１〜２３とＮ
チャネルＭＯＳＦＥＴ２４および２５は各々ドレインお
よびゲートが共通接続されており、ＩＣに電源電圧が印
加されることにより、いずれのＭＯＳＦＥＴもオン状態
となる。このような構成により、ＰチャネルＭＯＳＦＥ
Ｔ２３のドレインとＮチャネルＭＯＳＦＥＴ２４のドレ
インとが接続されるノードＳ２から電源電圧ＶＤＤを所
定の分圧比で分圧した電圧が得られる。
ャネルＭＯＳＦＥＴ２１〜２３とＮチャネルＭＯＳＦＥ
Ｔ２４および２５とがＩＣの電源および接地間に直列接
続されてなる。ＰチャネルＭＯＳＦＥＴ２１〜２３とＮ
チャネルＭＯＳＦＥＴ２４および２５は各々ドレインお
よびゲートが共通接続されており、ＩＣに電源電圧が印
加されることにより、いずれのＭＯＳＦＥＴもオン状態
となる。このような構成により、ＰチャネルＭＯＳＦＥ
Ｔ２３のドレインとＮチャネルＭＯＳＦＥＴ２４のドレ
インとが接続されるノードＳ２から電源電圧ＶＤＤを所
定の分圧比で分圧した電圧が得られる。
【０００９】基準電圧発生回路３は、ＰチャネルＭＯＳ
ＦＥＴ３１とＮチャネルＭＯＳＦＥＴ３２および３３と
を電源および接地間に順次直列に接続してなるものであ
る。ＰチャネルＭＯＳＦＥＴ３１は、ソースが電源端子
に接続される。また、この電源電圧検知回路を動作させ
る場合、ＰチャネルＭＯＳＦＥＴ３１はゲートにローレ
ベルの電圧が印加され、オン状態とされる。Ｎチャネル
ＭＯＳＦＥＴ３２はゲートしきい値電圧が負であるデプ
レッション型ＦＥＴであり、ドレインがＰチャネルＭＯ
ＳＦＥＴ３１のドレインと接続され、ゲートおよびソー
スがＮチャネルＭＯＳＦＥＴ３３のドレインに接続され
ている。
ＦＥＴ３１とＮチャネルＭＯＳＦＥＴ３２および３３と
を電源および接地間に順次直列に接続してなるものであ
る。ＰチャネルＭＯＳＦＥＴ３１は、ソースが電源端子
に接続される。また、この電源電圧検知回路を動作させ
る場合、ＰチャネルＭＯＳＦＥＴ３１はゲートにローレ
ベルの電圧が印加され、オン状態とされる。Ｎチャネル
ＭＯＳＦＥＴ３２はゲートしきい値電圧が負であるデプ
レッション型ＦＥＴであり、ドレインがＰチャネルＭＯ
ＳＦＥＴ３１のドレインと接続され、ゲートおよびソー
スがＮチャネルＭＯＳＦＥＴ３３のドレインに接続され
ている。
【００１０】このようにＮチャネルＭＯＳＦＥＴ３２
は、ゲートおよびソース間電圧が０Ｖに固定されてお
り、このゲートおよびソース間電圧（０Ｖ）とゲートし
きい値電圧（＜０Ｖ）との差分が正味のゲートバイアス
となってソースおよびドレイン間に反転層を形成せしめ
る。従って、ＮチャネルＭＯＳＦＥＴ３２は、電源電圧
ＶＤＤが変化することによってドレインおよびソース間
の電圧が変化したとしても、常にほぼ一定のドレイン電
流が流れる。
は、ゲートおよびソース間電圧が０Ｖに固定されてお
り、このゲートおよびソース間電圧（０Ｖ）とゲートし
きい値電圧（＜０Ｖ）との差分が正味のゲートバイアス
となってソースおよびドレイン間に反転層を形成せしめ
る。従って、ＮチャネルＭＯＳＦＥＴ３２は、電源電圧
ＶＤＤが変化することによってドレインおよびソース間
の電圧が変化したとしても、常にほぼ一定のドレイン電
流が流れる。
【００１１】ＮチャネルＭＯＳＦＥＴ３３は、ソースが
接地されると共にドレインおよびゲートがＮチャネルＭ
ＯＳＦＥＴ３２のソースおよびゲートと共通接続されて
いる。そして、電源側からＮチャネルＭＯＳＦＥＴ３２
を介して供給される電流がＮチャネルＭＯＳＦＥＴ３３
にドレイン電流として流れる。上述の通り、Ｎチャネル
ＭＯＳＦＥＴ３２のドレイン電流の大きさは電源電圧Ｖ
ＤＤに依らずほぼ一定となるため、ＮチャネルＭＯＳＦ
ＥＴ３３のドレイン電圧、すなわち、図１におけるノー
ドＳ３の電圧も電源電圧ＶＤＤに依らずほぼ一定とな
る。
接地されると共にドレインおよびゲートがＮチャネルＭ
ＯＳＦＥＴ３２のソースおよびゲートと共通接続されて
いる。そして、電源側からＮチャネルＭＯＳＦＥＴ３２
を介して供給される電流がＮチャネルＭＯＳＦＥＴ３３
にドレイン電流として流れる。上述の通り、Ｎチャネル
ＭＯＳＦＥＴ３２のドレイン電流の大きさは電源電圧Ｖ
ＤＤに依らずほぼ一定となるため、ＮチャネルＭＯＳＦ
ＥＴ３３のドレイン電圧、すなわち、図１におけるノー
ドＳ３の電圧も電源電圧ＶＤＤに依らずほぼ一定とな
る。
【００１２】４は基準電圧発生回路３と全く同様な構成
を有する基準電圧発生回路であり、ＰチャネルＭＯＳＦ
ＥＴ４１とＮチャネルＭＯＳＦＥＴ４２および４３とか
らなり、電源電圧ＶＤＤに依らずほぼ一定の電圧をノー
ドＳ４から出力する。
を有する基準電圧発生回路であり、ＰチャネルＭＯＳＦ
ＥＴ４１とＮチャネルＭＯＳＦＥＴ４２および４３とか
らなり、電源電圧ＶＤＤに依らずほぼ一定の電圧をノー
ドＳ４から出力する。
【００１３】比較回路１は、ＰチャネルＭＯＳＦＥＴ１
１〜１３とＮチャネルＭＯＳＦＥＴ１４〜１６とからな
る。ＰチャネルＭＯＳＦＥＴ１１は、ソースが電源端子
に接続される。また、この電源電圧検知回路を動作させ
る場合、ＰチャネルＭＯＳＦＥＴ１１はゲートにローレ
ベルの電圧が印加され、オン状態とされる。Ｐチャネル
ＭＯＳＦＥＴ１２および１３は、各々のソースがＰチャ
ネルＭＯＳＦＥＴ１１のドレインに共通接続されてお
り、各々のドレインがＮチャネルＭＯＳＦＥＴ１５およ
び１６の各ドレインに接続されている。
１〜１３とＮチャネルＭＯＳＦＥＴ１４〜１６とからな
る。ＰチャネルＭＯＳＦＥＴ１１は、ソースが電源端子
に接続される。また、この電源電圧検知回路を動作させ
る場合、ＰチャネルＭＯＳＦＥＴ１１はゲートにローレ
ベルの電圧が印加され、オン状態とされる。Ｐチャネル
ＭＯＳＦＥＴ１２および１３は、各々のソースがＰチャ
ネルＭＯＳＦＥＴ１１のドレインに共通接続されてお
り、各々のドレインがＮチャネルＭＯＳＦＥＴ１５およ
び１６の各ドレインに接続されている。
【００１４】また、これらのＰチャネルＭＯＳＦＥＴ１
２および１３の各ゲートはＰチャネルＭＯＳＦＥＴ１３
のドレインとＮチャネルＭＯＳＦＥＴ１６のドレインと
の接続点に共通接続されている。ＮチャネルＭＯＳＦＥ
Ｔ１５および１６の各ゲートは、分圧回路２のノードＳ
２および基準電圧発生回路３のノードＳ３に各々接続さ
れている。また、ＮチャネルＭＯＳＦＥＴ１５および１
６の各ソースはＮチャネルＭＯＳＦＥＴ１４のドレイン
に共通接続されている。このＮチャネルＭＯＳＦＥＴ１
４は、ソースが接地されると共にゲートが基準電圧発生
回路４のノードＳ４に接続されている。
２および１３の各ゲートはＰチャネルＭＯＳＦＥＴ１３
のドレインとＮチャネルＭＯＳＦＥＴ１６のドレインと
の接続点に共通接続されている。ＮチャネルＭＯＳＦＥ
Ｔ１５および１６の各ゲートは、分圧回路２のノードＳ
２および基準電圧発生回路３のノードＳ３に各々接続さ
れている。また、ＮチャネルＭＯＳＦＥＴ１５および１
６の各ソースはＮチャネルＭＯＳＦＥＴ１４のドレイン
に共通接続されている。このＮチャネルＭＯＳＦＥＴ１
４は、ソースが接地されると共にゲートが基準電圧発生
回路４のノードＳ４に接続されている。
【００１５】図２に電源電圧ＶＤＤを０Ｖから徐々に高
くしていった場合の各ノードＳ１〜Ｓ４の電圧の変化の
シミュレーション結果を示す。以下、この図を参照し、
この電源電圧検知回路の動作を説明する。
くしていった場合の各ノードＳ１〜Ｓ４の電圧の変化の
シミュレーション結果を示す。以下、この図を参照し、
この電源電圧検知回路の動作を説明する。
【００１６】まず、分圧回路２のノードＳ２の出力電圧
は図２に示すように電源電圧ＶＤＤにほぼ比例する。こ
れに対し、基準電圧発生回路３のノードＳ３の出力電圧
は、電源電圧ＶＤＤに対し以下のように変化する。ま
ず、電源電圧ＶＤＤがＰチャネルＭＯＳＦＥＴ３１のゲ
ートしきい値電圧以下である場合は、ＰチャネルＭＯＳ
ＦＥＴ３１がオフ状態であるためＮチャネルＭＯＳＦＥ
Ｔ３３にドレイン電流が流れず、ノードＳ３の出力電圧
は０Ｖとなる。
は図２に示すように電源電圧ＶＤＤにほぼ比例する。こ
れに対し、基準電圧発生回路３のノードＳ３の出力電圧
は、電源電圧ＶＤＤに対し以下のように変化する。ま
ず、電源電圧ＶＤＤがＰチャネルＭＯＳＦＥＴ３１のゲ
ートしきい値電圧以下である場合は、ＰチャネルＭＯＳ
ＦＥＴ３１がオフ状態であるためＮチャネルＭＯＳＦＥ
Ｔ３３にドレイン電流が流れず、ノードＳ３の出力電圧
は０Ｖとなる。
【００１７】電源電圧ＶＤＤが、ＰチャネルＭＯＳＦＥ
Ｔ３１のゲートしきい値電圧以上になると、Ｐチャネル
ＭＯＳＦＥＴ３１がオン状態となることによりＮチャネ
ルＭＯＳＦＥＴ３３にドレイン電流が流れ、ノードＳ３
の出力電圧は急激に上昇する。しかし、以後は、上述し
た通り、デプレッション型ＭＯＳＦＥＴ３２のドレイン
電流が電源電圧ＶＤＤによらずほぼ一定になるため、ノ
ードＳ３の出力電圧は、電源電圧ＶＤＤの上昇に対し飽
和傾向を呈する。基準電圧発生回路４のノードＳ４もノ
ードＳ３と全く同じように変化する。
Ｔ３１のゲートしきい値電圧以上になると、Ｐチャネル
ＭＯＳＦＥＴ３１がオン状態となることによりＮチャネ
ルＭＯＳＦＥＴ３３にドレイン電流が流れ、ノードＳ３
の出力電圧は急激に上昇する。しかし、以後は、上述し
た通り、デプレッション型ＭＯＳＦＥＴ３２のドレイン
電流が電源電圧ＶＤＤによらずほぼ一定になるため、ノ
ードＳ３の出力電圧は、電源電圧ＶＤＤの上昇に対し飽
和傾向を呈する。基準電圧発生回路４のノードＳ４もノ
ードＳ３と全く同じように変化する。
【００１８】電源電圧ＶＤＤが所定値よりも低く分圧回
路２のノードＳ２の出力電圧が基準電圧発生回路３のノ
ードＳ３の出力電圧よりも低い場合には、ＮチャネルＭ
ＯＳＦＥＴ１６のゲート電圧に比べてＮチャネルＭＯＳ
ＦＥＴ１５のゲート電圧が不足する。このため、ノード
Ｓ１の出力電圧は、ハイレベル、すなわち、Ｐチャネル
ＭＯＳＦＥＴ１１のドレインとＮチャネルＭＯＳＦＥＴ
１２および１３の各ドレインの共通接続点の電圧にほぼ
一致した電圧となる（領域Ａ）。
路２のノードＳ２の出力電圧が基準電圧発生回路３のノ
ードＳ３の出力電圧よりも低い場合には、ＮチャネルＭ
ＯＳＦＥＴ１６のゲート電圧に比べてＮチャネルＭＯＳ
ＦＥＴ１５のゲート電圧が不足する。このため、ノード
Ｓ１の出力電圧は、ハイレベル、すなわち、Ｐチャネル
ＭＯＳＦＥＴ１１のドレインとＮチャネルＭＯＳＦＥＴ
１２および１３の各ドレインの共通接続点の電圧にほぼ
一致した電圧となる（領域Ａ）。
【００１９】一方、電源電圧ＶＤＤが所定電圧よりも高
く分圧回路２のノードＳ２の出力電圧が基準電圧発生回
路３のノードＳ３の出力電圧よりも高い場合には、Ｎチ
ャネルＭＯＳＦＥＴ１６のゲート電圧に比べてＮチャネ
ルＭＯＳＦＥＴ１５のゲート電圧が過剰となる。このた
め、ノードＳ１の出力電圧は、ローレベル、すなわち、
ＮチャネルＭＯＳＦＥＴ１４のドレイン電圧にほぼ一致
する電圧となる（領域Ｂ）。図２にはＶＤＤ＝３．５Ｖ
付近においてノードＳ１の電圧がハイレベルからローレ
ベルヘと変化する様子が示されている。
く分圧回路２のノードＳ２の出力電圧が基準電圧発生回
路３のノードＳ３の出力電圧よりも高い場合には、Ｎチ
ャネルＭＯＳＦＥＴ１６のゲート電圧に比べてＮチャネ
ルＭＯＳＦＥＴ１５のゲート電圧が過剰となる。このた
め、ノードＳ１の出力電圧は、ローレベル、すなわち、
ＮチャネルＭＯＳＦＥＴ１４のドレイン電圧にほぼ一致
する電圧となる（領域Ｂ）。図２にはＶＤＤ＝３．５Ｖ
付近においてノードＳ１の電圧がハイレベルからローレ
ベルヘと変化する様子が示されている。
【００２０】このように、上述した電源電圧検知回路に
おいては、ＩＣの電源電圧が所定値よりも低い場合には
ノードＳ１からハイレベルの信号が出力され、高い場合
にはローレベルの信号が出力される。
おいては、ＩＣの電源電圧が所定値よりも低い場合には
ノードＳ１からハイレベルの信号が出力され、高い場合
にはローレベルの信号が出力される。
【００２１】これにより、半導体集積回路内において使
用電源電圧に応じて駆動能力が要求されるＭＯＳＦＥＴ
については、まず、そのＭＯＳＦＥＴを、予め複数のＭ
ＯＳＦＥＴを並列接続した構成とする。そして、上述し
た電源電圧検知回路のノードＳ１からローレベルの信号
が出力された場合（電源電圧が所定値よりも高い場合）
には、一方のＭＯＳＦＥＴを強制的にオフ状態にし（例
えばそのＭＯＳＦＥＴのゲートへの入力信号の供給を絶
ち、上記入力信号の代りにゲート電圧として０Ｖを印加
する等の方法が考えられる）、他方のＭＯＳＦＥＴのみ
を使用する。また、逆にノードＳ１からハイレベルの信
号が出力された場合（電源電圧が所定値よりも低い場
合）には、両方のＭＯＳＦＥＴに入力信号を与え、両方
のＭＯＳＦＥＴを使用する。
用電源電圧に応じて駆動能力が要求されるＭＯＳＦＥＴ
については、まず、そのＭＯＳＦＥＴを、予め複数のＭ
ＯＳＦＥＴを並列接続した構成とする。そして、上述し
た電源電圧検知回路のノードＳ１からローレベルの信号
が出力された場合（電源電圧が所定値よりも高い場合）
には、一方のＭＯＳＦＥＴを強制的にオフ状態にし（例
えばそのＭＯＳＦＥＴのゲートへの入力信号の供給を絶
ち、上記入力信号の代りにゲート電圧として０Ｖを印加
する等の方法が考えられる）、他方のＭＯＳＦＥＴのみ
を使用する。また、逆にノードＳ１からハイレベルの信
号が出力された場合（電源電圧が所定値よりも低い場
合）には、両方のＭＯＳＦＥＴに入力信号を与え、両方
のＭＯＳＦＥＴを使用する。
【００２２】このように、本実施形態の半導体集積回路
によれば、供給される電源電圧が低下した場合でも、稼
働させるＭＯＳＦＥＴの数を増してそのＭＯＳＦＥＴの
負荷に対して十分な駆動電流を流すことができるので、
半導体集積回路が電源電圧によらず所期の機能を発揮す
ることができる。
によれば、供給される電源電圧が低下した場合でも、稼
働させるＭＯＳＦＥＴの数を増してそのＭＯＳＦＥＴの
負荷に対して十分な駆動電流を流すことができるので、
半導体集積回路が電源電圧によらず所期の機能を発揮す
ることができる。
【００２３】
【発明の効果】以上説明したように、この発明によれ
ば、供給される電源電圧を検知し、この検知結果に基づ
き、駆動するＭＯＳＦＥＴの数を切り換えるので、半導
体集積回路が電源電圧に依らず所期の機能を発揮するよ
うに制御することができる。従って、広範囲の電源電圧
で作動する半導体集積回路を実現するに際し、各使用電
源電圧に対応した半導体集積回路を各々製造する必要が
なくなり、使用電源電圧範囲の広い半導体集積回路を安
価に製造することができるという効果が得られる。
ば、供給される電源電圧を検知し、この検知結果に基づ
き、駆動するＭＯＳＦＥＴの数を切り換えるので、半導
体集積回路が電源電圧に依らず所期の機能を発揮するよ
うに制御することができる。従って、広範囲の電源電圧
で作動する半導体集積回路を実現するに際し、各使用電
源電圧に対応した半導体集積回路を各々製造する必要が
なくなり、使用電源電圧範囲の広い半導体集積回路を安
価に製造することができるという効果が得られる。
【図１】 この発明の一実施形態による半導体集積回路
に備えられた電源電圧検知回路の構成を示す回路図であ
る。
に備えられた電源電圧検知回路の構成を示す回路図であ
る。
【図２】 同電源電圧検知回路の動作のシミュレーショ
ン結果を示す図である。
ン結果を示す図である。
１……比較回路、２……分圧回路、３，４……基準電圧
発生回路。
発生回路。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−99615（ＪＰ，Ａ) 特開 昭54−7372（ＪＰ，Ａ) 特開 昭55−101058（ＪＰ，Ａ) 特開 昭61−34471（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 19/00 - 19/32 G05F 1/56
Claims (1)
- 【請求項１】 電源電圧を分圧して出力する分圧回路
と、各々基準電圧を出力し、互いに同一の回路構成である第
１，第２の基準電圧発生回路であって、それぞれ、電源
電圧が印加されたソースおよびローレベル電圧が印加さ
れたゲートを有するＰチャネルＭＯＳＦＥＴと、前記Ｐ
チャネルＭＯＳＦＥＴのドレインに接続されたドレイン
を有するデプレッション型ＮチャネルＭＯＳＦＥＴと、
ソースが接地されたＮチャネルＭＯＳＦＥＴとからな
り、デプレッション型ＮチャネルＭＯＳＦＥＴのゲート
およびソースと、前記ＮチャネルＭＯＳＦＥＴのゲート
およびドレインとを共通接続し、該共通接続点を前記基
準電圧として出力し、電源電圧の変化に対してほぼ一定
の電圧を供給する第１，第２の 基準電圧発生回路と、前記第２の基準電圧発生回路から基準電圧が出力される
ことによって作動し、前記分圧回路の出力電圧と前記第
１の基準電圧発生回路から出力される基準電圧とを比較
して、該比較結果を制御信号として出力する 比較回路と
からなり、前記第２の基準電圧発生回路が前記比較回路
に供給する電圧を、前記ほぼ一定の電圧値の範囲内で前
記電源電圧の大きさに応じて変化させるとともに、前記
第１の基準電圧発生回路が前記比較回路に供給する電圧
の変化を前記第２の基準電圧発生回路の出力の変化に合
わせる電源電圧検知回路と、 互いに並列接続されてなり、前電源電圧に基づき、各々
負荷に駆動電流を供給可能とする複数のＭＯＳＦＥＴと
を具備してなり、 前記電源電圧検知回路の比較回路から出力される制御信
号に応じて、前記複数のＭＯＳＦＥＴのうち、オン状態
にするＭＯＳＦＥＴの数を変化させる ことを特徴とする
半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15138597A JP3147042B2 (ja) | 1997-06-09 | 1997-06-09 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15138597A JP3147042B2 (ja) | 1997-06-09 | 1997-06-09 | 半導体集積回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4192532A Division JP2871309B2 (ja) | 1992-07-20 | 1992-07-20 | 電源電圧検知回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10104282A JPH10104282A (ja) | 1998-04-24 |
| JP3147042B2 true JP3147042B2 (ja) | 2001-03-19 |
Family
ID=15517433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15138597A Expired - Fee Related JP3147042B2 (ja) | 1997-06-09 | 1997-06-09 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3147042B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000276893A (ja) | 1999-03-23 | 2000-10-06 | Nec Corp | ブースト回路 |
-
1997
- 1997-06-09 JP JP15138597A patent/JP3147042B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10104282A (ja) | 1998-04-24 |
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