JP3219724B2 - 漏電防止装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、漏電（ｌｅａｋ
ａｇｅ）防止装置に関し、特に、集積回路の待機（ｓｔ
ａｎｄｂｙ）電路の出力レベル・プルアップトランジス
タの漏洩電流を防止する漏電防止装置に関する。

【０００２】

【従来の技術】集積回路においては、全ての電路が同時
に動作状態にあるわけではなく、例えばメモリについて
言えば、ＣＰＵが所在位置をアドレス指定したメモリセ
ル（ｍｅｍｏｒｙ ｃｅｌｌ）だけが実質上の操作およ
び出力を行うだけで、その他のアドレス指定されていな
いメモリセルはいわゆる待機状態（ｓｔａｎｄｂｙ）に
あり、通常、電路自体が待機信号を有して待機状態時に
待機部分の電路を使用不能（ｄｉｓａｂｌｅ）とするこ
とで、電力損失を低減させるとともに回路性能を向上さ
せている。

【０００３】そして、一般に、メモリセルの出力レベル
構造は、ほとんどが２つのトランジスタを直列に接続す
るプッシュプル（ｐｕｓｈ−ｐｕｌｌ）構造となってい
る。そこで、典型的なメモリセルの出力レベル構造１０
を図１に示すと、符号Ｎ１およびＮ２がそれぞれ出力レ
ベルのプルアップ（ｐｕｌｌ−ｕｐ）ｎＭＯＳトランジ
スタならびにプルダウン（ｐｕｌｌ−ｄｏｗｎ）トラン
ジスタを示し、符号Ｎ１のドレイン、ゲート、ソースが
それぞれ電源電圧ＶＤＤ、メモリセルの出力ＤＡＴＡ、
符号Ｎ２のドレインと接続されている。符号Ｎ２のゲー
ト、ソースはそれぞれメモリセルの出力ＤＡＴＡ、リフ
ァレンス接地ＶＳＳと接続されるとともに、ＳＯＰが出
力レベル構造１０の出力端となっている。

【０００４】実際の回路構成においては、出力レベル構
造１０の出力端ＳＯＰがデータバスに接続され、さら
に、その他の周辺装置の入力端が接続されることになる
から、メモリセルが待機状態にある時に、周辺装置のロ
ジック入力範囲が−１Ｖ〜−１．５Ｖの範囲より低くな
る状態が発生すると、メモリセルが待機状態にある場
合、ＤＡＴＡおよびバーＤＡＴＡがいずれも０Ｖ前後の
電位に設定されているので、プルアップトランジスタＮ
１のゲートおよびソース間の電位差によりプルアップト
ランジスタＮ１が導通して相当に大きな漏洩電流が発生
していた。

【０００５】

【発明が解決しようとする課題】以上のようにプルアッ
プトランジスタＮ１のゲートおよびソース間の電位差に
よりプルアップトランジスタＮ１が導通して相当に大き
な漏洩電流が発生するため、集積回路の電力損失ならび
に発熱を引き起こして、その性能および耐久性を著しく
低下させてしまうという問題点があった。

【０００６】この発明は、上記のような問題点に鑑み集
積回路における待機電路に設けた出力レベル・プルアッ
プトランジスタの漏洩電流を防止する漏電防止装置を提
供することを目的とする。

【０００７】

【課題を解決するための手段】この発明に係る漏電防止
装置は、集積回路における待機電路に設けた出力レベル
・プルアップトランジスタの漏洩電流を防止するため
に、出力レベル構造の出力端の電圧を検出するととも
に、検出した出力端の電圧の大きさおよび集積回路から
送られてくる待機信号に基づいて起動信号の出力を決定
する電圧検出手段と、電圧検出手段から起動信号を受信
した後に出力端の電圧を昇圧して当該プルアップトラン
ジスタをターンオフ（ｔｕｒｎ ｏｆｆ）とし、漏洩電
流を防止する電圧昇圧手段とを備えたものである。

【０００８】

【作用】この発明における漏電防止装置は、集積回路に
おける待機電路の出力レベル・プルアップトランジスタ
の漏洩電流を防止するために、電圧検出手段は出力レベ
ル構造の出力端の電圧を検出するとともに、検出した出
力端の電圧の大きさおよび集積回路から送られてくる待
機信号に基づいて起動信号の出力を決定し、電圧昇圧手
段は電圧検出手段で決定した起動信号を受信した後に出
力レベル構造の出力端の電圧を昇圧して当該プルアップ
トランジスタをターンオフ（ｔｕｒｎ ｏｆｆ）として
漏洩電流を防止するものである。

【０００９】

【発明の実施の形態】以下、この発明にかかる好適な実
施の形態を図面に基づいて説明する。図２において、出
力レベル構造１０の出力端ＳＯＰに接続される漏電防止
装置２０は、電圧検出手段３０を有しいる。この電圧検
出手段３０は、低圧起動手段４０および起動認可手段５
０から構成されている。そして、この電圧検出手段３０
の低圧起動手段４０は、出力レベル構造１０の出力端Ｓ
ＯＰの電圧を検出する。そして、起動認可手段５０は検
出電圧の大きさと集積回路（図示せず）から送られてく
る待機信号ＳＴＢとに基づいて起動信号ＳＷの出力を決
定する。

【００１０】また、漏電防止装置２０は電圧昇圧手段６
０を設けて、電圧検出手段３０から起動信号ＳＷを受信
した時に動作を開始させ、出力レベル構造１０の出力端
ＳＯＰの電圧を昇圧するように回路構成することで、プ
ルアップトランジスターＮ１をターンオフ（ｔｕｒｎ
ｏｆｆ）して漏洩電流を防止するものである。なお、こ
の漏電防止装置２０が待機信号ＳＴＢを受信した後に動
作を開始する回路構成となっているので、他の電路への
影響は少ない。

【００１１】図２と図３とにおいて、符号１０は出力レ
ベル構造であり、その出力端をＳＯＰで示している。符
号２０は本実施の形態にかかる漏電防止装置であり、符
号３０は電圧検出手段、符号ＳＷは電圧検出手段３０の
出力する起動信号を示している。

【００１２】この電圧検出手段３０は、図２の低圧起動
手段４０を構成するＰ１およびＮ３と、図２の起動認可
手段５０を構成するノアゲートＮＯＲ１とから構成さ
れ、符号ＳＴＢが待機信号としてノアゲートＮＯＲ１の
一方の入力端子の入力信号となる。符号Ｎ４は、ｎＭＯ
Ｓトランジスタであり、図２の電圧昇圧手段６０を構成
し、そのドレインが出力レベル・プルアップトランジス
タＮ１の入力端（ゲート）に接続されている。

【００１３】図２の低圧起動手段４０は、そのゲートを
リファレンス接地ＧＮＤ（ＶＳＳ）に接続しているｎＭ
ＯＳトランジスタＮ３と、ドレインおよびゲートが接続
されトランジスタＮ３のドレインに接続されたｐＭＯＳ
トランジスタＰ１とから構成されている。トランジスタ
Ｎ３のソースとトランジスタＮ４のソースは出力レベル
構造１０の出力端ＳＯＰとが接続さている。そして、ト
ランジスタＮ３のドレインとトランジスタＰ１のドレイ
ンとノアゲートＮＯＲ１の他方の入力端ＩＮ１とが接続
され、トランジスタＰ１のソースは電源電圧ＶＤＤと接
続されている。

【００１４】この実施の形態において、回路が正常に動
作している時は、回路が出力する待機信号ＳＴＢをロジ
ック“１”としてノアゲートＮＯＲ１を使用不能とし、
起動信号ＳＷを“０”として図２の電圧昇圧手段６０を
構成するトランジスタＮ４を不動作とするので、この実
施の形態にかかる漏電防止装置は起動することがなく、
回路にも影響を与えることがない。

【００１５】待機中には、回路から待機信号ＳＴＢが出
されてロジック“０”となり、ノアゲートＮＯＲ１を使
用可能とし起動信号ＳＷを“１”とすることで、この発
明にかかる漏電防止装置が起動可能となる。この時、出
力レベル構造１０のデータ入力ＤＴＡＴおよびバーＤＴ
ＡＴは、いずれも約０Ｖ前後の電圧に設定されている。

【００１６】出力端ＳＯＰの電圧が、他の電路の関係で
約−１〜−１．５Ｖ以下に降下した時、トランジスタＮ
３のゲートおよびソース間の電位差がトランジスタＮ３
のしきい値（ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）よ
り大きくなるので、トランジスタＮ３が導通して、もと
はロジック“１”であったノアゲートＮＯＲ１の入力端
ＩＮ１の信号がロジック“０”に引き下げられる。

【００１７】その結果、ノアゲートＮＯＲ１からの起動
信号ＳＷがロジック“１”となり、図２の電圧昇圧手段
６０であるトランジスタＮ４を導通させるので、プルア
ップトランジスタＮ１のゲートおよびソース間の電位差
を小さくするとともに、プルアップトランジスタＮ１を
ターンオフとするので、漏洩電流の発生を防止すること
ができる。

【００１８】以上のごとく、この発明を好適な実施例に
より開示したが、当業者であれば容易に理解できるよう
に、この発明の技術思想の範囲内において、適当な変更
ならびに潤色が当然なされうるものであるから、その特
許権保護の範囲は、特許請求の範囲および、それと均等
な領域を基準として定めなければならないものとする。

【００１９】

【発明の効果】上記した構成によって、この発明にかか
る漏電防止装置は、集積回路の出力レベル出力端に配置
されて、回路が正常に動作している時には使用不能（ｄ
ｉｓａｂｌｅ）状態となって回路操作に影響を及ぼすこ
とがないが、電路の待機時であって、かつ出力レベルの
出力がその他の電路の影響により低下してプルアップト
ランジスタに漏電を発生させた時に、迅速に漏電を防止
することができるので、集積回路の余分な電力損失を低
減し、回路性能および耐久性を向上させることができ
る。

【図面の簡単な説明】

【図１】従来技術の典型的なメモリセル出力レベル構造
を示す回路構成図である。

【図２】この発明にかかる漏電防止装置の機能ブロック
図である。

【図３】この発明にかかる漏電防止装置の回路構成図で
ある。

【符号の説明】

１０ メモリセルの出力レベル構造、２０ 漏電防止装
置、３０ 電圧検出手段、４０ 低圧起動手段、５０
起動認可手段、６０ 電圧昇圧手段。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03K 17/00 - 17/70 H03K 19/00 101

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】 集積回路が待機状態にある時に回路出力
   レベルであるプルアップトランジスタの出力端の電圧が
   その他の回路の動作による電圧入力範囲の変動により低
   すぎるマイナス値に変化することで、当該プルアップト
   ランジスタが導通し、漏洩電流が発生することを防止す
   る装置であって、 前記出力端の電圧を検出するとともに、検出した前記出
   力端の電圧の大きさおよび前記集積回路から送られてく
   る待機信号に基づいて起動信号の出力を決定する電圧検
   出手段と、 前記電圧検出手段で決定した起動信号を受信した後に前
   記出力端電圧を昇圧して当該プルアップトランジスタを
   ターンオフとし、漏洩電流の発生を防止する電圧昇圧手
   段とを具備することを特徴とする漏電防止装置。
2. 【請求項２】 上記電圧検出手段が、上記出力端の電圧
   が公称マイナス電圧より低くなったことを検出した時に
   動作を開始して、その出力信号のレベルを起動準備信号
   に変換する低圧起動手段と、 前記低圧起動手段からの出力信号ならびに前記集積回路
   からの待機信号を受信して上記起動信号を上記電圧昇圧
   手段へ出力することを決定する起動認可手段とを具備す
   ることを特徴とする請求項１に記載の漏電防止装置。
3. 【請求項３】 上記起動認可手段が、上記待機信号を受
   信した後に上記起動準備信号に基づき上記起動信号を上
   記電圧昇圧手段へ出力することを特徴とする請求項２に
   記載の漏電防止装置。
4. 【請求項４】 上記低圧起動手段が、ｎＭＯＳトランジ
   タと起動プルアップ負荷とを備えるとともに、前記ｎＭ
   ＯＳトランジスタのゲートが上記集積回路のリファレン
   ス接地に接続され、そのソースが上記出力端に接続さ
   れ、そのドレインが前記プルアップ負荷の一端および上
   記起動認可手段の入力端に接続されると同時に、前記プ
   ルアップ負荷の他端が上記集積回路の電源ノードに接続
   されことを特徴とする請求項１ないし３のいずれか１項
   に記載の漏電防止装置。
5. 【請求項５】 上記電圧昇圧手段が、ｎＭＯＳトランジ
   スタであるとともに、そのゲートが上記起動認可手段か
   らの上記起動信号を受信し、そのソースが上記出力端に
   接続され、ドレインが上記プルアップトランジスタの入
   力端に接続されるとともに、当該電圧昇圧手段のゲート
   が上記起動信号を受信した後で、前記ｎＭＯＳトランジ
   スタを導通させて前記プルアップトランジスタの入力端
   電圧と出力レベルの出力電圧との電位差を減少させて前
   記プルアップトランジスタをターンオフとし漏洩電流を
   防止することを特徴とする請求項１ないし４のいずれか
   １項に記載の漏電防止装置。
6. 【請求項６】 上記プルアップ負荷が、ｐＭＯＳトラン
   ジスタであるとともに、そのゲートおよびドレインが接
   続され、かつ上記起動認可手段の入力端ならびに上記低
   圧起動手段のドレインと接続され、前記ｐＭＯＳトラン
   ジスタのソースが上記集積回路の電源ノードに接続され
   ることを特徴とする請求項１ないし５のいずれか１項に
   記載の漏電防止装置。
7. 【請求項７】 上記起動認可手段が、ノアゲートである
   ことを特徴とする請求項２ないし６のいずれか１項に記
   載の漏電防止装置。
8. 【請求項８】 上記公称マイナス電圧が、−１Ｖ〜−
   １．５Ｖの範囲であることを特徴とする請求項２に記載
   の漏電防止装置。