KR100200698B1 - 반도체 메모리 장치의 오류검출정정 회로를 제어하는 회로 - Google Patents

반도체 메모리 장치의 오류검출정정 회로를 제어하는 회로 Download PDF

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Abstract

본 발명에 따른 오류검출정정 회로를 제어하는 회로는, 반도체 메모리 장치의 내부에 마련되고 그 인에이블 단자가 로우 상태인 동안에 인에이블되는 오류검출정정 회로를 제어한다. 이 회로는 퓨즈단, 제1 입력단, ECC 패드, 제2 입력단 및 게이트단을 구비한다. 퓨즈단에 마련된 퓨즈는 외부적인 에너지가 인가됨에 따라 절단된다. 제1 입력단은, 퓨즈가 절단되기 전에는 로우 상태의 신호를 출력하고, 절단된 후에는 하이 상태의 신호를 출력한다. ECC 패드는 오류검출정정 회로의 인에이블 제어 신호를 입력시키기 위하여 내부적으로 마련된다. 제2 입력단에는 ECC 패드와 접지 단자 사이에 항상 온 상태인 저항성 채널의 NMOS 트랜지스터와 마련된다. 게이트단은, 제1 입력단의 출력 신호 및 제2 입력단의 출력 신호를 입력 받아, 두 입력 신호가 모두 로우 상태인 동안에만 로우 상태의 출력 신호를 발생시켜 오류검출정정 회로의 인에이블 단자에 입력시킨다.

Description

반도체 메모리 장치의 오류검출정정(ECC) 회로를 제어하는 회로
제1도는 종래의 반도체 메모리 장치의 오류검출정정(ECC)회로를 제어하는 회로도.
제2도는 본 발명의 제1실시예에 의한 반도체 메모리 장치의 오류검출정정 회로를 제어하는 회로도.
제3도는 본 발명의 제2실시예에 의한 반도체 메모리 장치의 오류검출정정 회로를 제어하는 회로도.
* 도면의 주요부분에 대한 부호의 설명
11 : 테스트 패드 13, 63 : 제1 입력단
15 : 전기퓨즈단 17, 65 : ECC 패드
19, 67 : 제2 입력단 21, 69 : 게이트단
23, 71 : 오류정정회로 61 : 레이저퓨즈단
본 발명은, 반도체 메모리 장치의 오류검출정정 회로 제어회로에 관한 것으로, 특히 비휘발성 메모리 장치의 오류검출정정회로 제어회로에 관한 것이다.
반도체 메모리 장치의 고집적화 및 메모리 용량의 증대로 인해 각 단위공정에서 발생할 수 있는 미소입자에 의한 불량 또는 패턴 불량률의 증가는 전기적 테스트에서 테스트 수율 저하 및 신뢰성 저하를 가져오는 원인이 되고 있다. 그래서 현재 생산되는 반도체 메모리 장치는 상기 문제로 인해 발생하는 불량 제품을 리페어(repair)할 수 있는 오류검출정정 회로를 내장하고 있다. 특히 비휘발성 메모리 장치의 경우는 오류검출정정 회로를 통해 단위공정에서 발생하는 미소입자, 패턴 불량 및 셀트랜지스터의 특성 불량 등을 리페어하고 있다.
제1도는 종래의 반도체 메모리 장치의 오류검출정정(ECC:Error Checking Correction)회로를 제어하는 회로도를 나타낸다. 그 구조는 ECC패드(1)에 게이트가 Vcc(전원전압)에 연결된 NMOS트랜지스터(3)와 버퍼회로(5)가 연결되어 있다. 상기 버퍼회로(5)의 출력단에 오류검출정정 회로(7)가 연결되어있다. 오류검출정정 회로(7)는 ECC패드(1)에 로우(low) 레벨의 신호가 입력될 때 인에이블(enable)되어 동작하고, 하이(high)레벨의 전압이 인가되면 디세이블(disable)되어 동작하지 않는다. 여기서 NMOS트랜지스터(3)가 턴온(turn-on)된 상태에서 ECC패드(1)에 하이 레벨의 전압이 인가될 때 오류검출정정 회로(7)가 디세이블되는 이유는, 그 길이가 길고 저항성인 채널의 NMOS트랜지스터를 사용하기 때문이다. 그런데 패키징된 반도체 메모리 장치에는 ECC패드가 외부와 연결되지 않기 때문에 ECC패드에 전압을 인가할 수 없다. 그래서 오류검출정정 회로를 인에이블시키기 위해서 NMOS트랜지스터의 게이트에 Vcc를 연결함으로써 NMOS트랜지스터는 항상 온상태가 되어 오류검출정정 회로는 인에이블상태를 유지하게 된다.
상술한 종래의 반도체 메모리 장치를 제조하는 과정 중 단위공정에서 발생할 수 있는 미소입자에 의한 불량 또는 패턴 불량으로 인해 오류검출정정 회로가 불량일 경우에는 양호한 반도체 메모리 장치가 전기적 테스트공정에서 불량인 오류검출정정 회로로 말미암아 불량처리되는 경우가 발생될 수 있다. 그것은 전기적 테스트 공정에서 오류검출정정 회로는 항상 인에이블되어 있어서, 오류검출정정 회로와 관련된 회로를 테스트할 때 오류검출정정 회로가 항상 영향을 미치기 때문이다.
따라서 본 발명의 목적은, 불량성 오류검출정정 회로로 말미암아 양호한 제품이 불량으로 판정되는 것을 방지하기 위한 반도체 메모리 장치의 오류검출정정 회로를 제어하는 회로를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 회로는, 반도체 메모리 장치의 내부에 마련되고 그 인에이블 단자가 로우 상태인 동안에 인에이블되는 오류검출정정 회로를 제어한다. 이 회로는 퓨즈단, 제1 입력단, ECC 패드, 제2 입력단 및 게이트단을 구비한다. 상기 퓨즈단에 마련된 퓨즈는 외부적인 에너지가 인가됨에 따라 절단된다. 상기 제1 입력단은, 상기 퓨즈가 절단되기 전에는 로우 상태의 신호를 출력하고, 절단된 후에는 하이 상태의 신호를 출력한다. 상기 ECC 패드는 상기 오류검출정정 회로의 인에이블 제어 신호를 입력시키기 위하여 내부적으로 마련된다. 상기 제2 입력단에는 ECC 패드와 접지 단자 사이에 항상 온 상태인 저항성 채널의 NMOS 트랜지스터가 마련된다. 상기 게이트단은, 제1 입력단의 출력 신호 및 제2 입력단의 출력 신호를 입력받아, 두 입력 신호가 모두 로우 상태인 동안에만 로우 상태의 출력 신호를 발생시켜 오류검출정정 회로의 인에이블 단자에 입력시킨다.
이에 따라, 상기 ECC 패드 및 제2 입력단의 사용 후, 상기 퓨즈를 절단함으로써 상기 오류검출정정 회로가 디세이블되므로, 불량성 오류검출정정 회로로 인한 양질의 제품이 불량되는 것을 방지할 수 있다.
이하, 실시예를 통하여 본 발명을 상세히 설명하기로 한다.
제2도는 본 발명의 제1실시예에 의한 반도체 메모리 장치의 오류검출정정 회로를 제어하는 회로도를 나타낸다. 그 구조는 전기퓨즈(47)를 절단하기 위한 전압을 인가해주는 테스트 패드(11)와, 오류검출정정 회로(23)의 제1입력단(13)과, 전기퓨즈(47)를 갖는 전기퓨즈단(15)과, ECC패드(17)와, 상기 ECC패드(17)로부터 입력된 신호를 제어하는 제2입력단(19)와, 상기 제1입력단(13) 및 제2입력단(19)의 출력을 게이팅하는 게이트단(21) 및 오류검출정정 회로(23)로 구성되어있다.
상기 제1입력단(13)은 테스트 패드(11)에 종속적으로 연결된 제1PMOS트랜지스터(31) 및 제1NMOS트랜지스터(33)와, 상기 제1PMOS트랜지스터(31) 및 제1NMOS트랜지스터(33)들의 게이트들에 각각 연결된 제1인버터(39) 및 제2인버터(41)와, 상기 제1NMOS트랜지스터(33)의 드레인에 연결된 제3인버터(43) 및 제4인버터(45)와, 상기 제1NMOS트랜지스터(33)의 드레인에 연결된 제2PMOS트랜지스터(35) 및 제2NMOS트랜지스터(37)와, 상기 제2PMOS트랜지스터(35) 및 제2NMOS트랜지스터(37)들이 게이트들과 상기 제1인버터(39) 및 제2인버터(41)의 입력단에 연결된 클럭으로 구성되어있다. 상기 제2PMOS트랜지스터(35)의 소오스는 Vcc와, 상기 제2NMOS트랜지스터(37)의 소오스는 접지와 연결되어있다.
상기 퓨즈단(15)은 제1NMOS트랜지스터(33)의 소오스에 연결된 전기퓨즈(47)와, 드레인은 상기 전기퓨즈에 게이트 Vcc에 소오스는 접지에 연결된 제3NMOS트랜지스터(49)로 구성되어있다.
상기 제2입력단(19)은 ECC패드(17)에 연결된 제5인버터(53) 및 제6인버터(55)와, 상기 ECC패드(17)에 드레인이 연결되고 게이트는 Vcc와 소오스는 접지와 연결된 제4NMOS트랜지스터(51)로 구성되어 있다. 이 제4NMOS트랜지스터(51)의 채널은 길어서 저항성을 가진다.
게이트단(21)은 제1입력단(13) 및 제2입력단(19)에 연결된 오아게이트(OR gate)(57)와, 상기 오아게이트(57)의 출력단에 연결된 제7인버터(59)로 구성되어있다. 그리고 상기 제7인버터(59)에 오류검출정정 회로(23)가 연결되어 있다.
상기 제2도의 동작은 네가지 모드로 구분할 수 있다.
첫째, 정상동작모드에서는 클러이 로우 레벨로 입력되고 그에 따라 제2PMOS트랜지스터(35), 제1NMOS트랜지스터(33) 및 제3NMOS트랜지스터(49)가 턴온(turn-on)된다. 그러면 N1노드는 로우 레벨이 되어 제1입력단(13)의 출력은 로우 레벨이 된다. 이 상태에서 ECC패드(17)에 로우 레벨의 전압이 인가되어 제2입력단(19)의 출력도 로우 레벨이 된다. 따라서 게이트단(21)에 의해 로우 레벨의 전압이 오류검출정정 회로(23)를 인에이블시켜서 정상동작을 하게 만든다.
둘째, 전기퓨즈 절단모드에서는 클럭은 하이 레벨로 입력되고 그에 따라 제2NMOS트랜지스터(35)와 제1PMOS트랜지스터(31)만 턴온되고, 제1NMOS트랜지스터(33)는 오프(off)되어 전기퓨즈단(15)은 N1노드로부터 차단된다. 다음에 테스트 패드(11)에 일정한 전압을 인가하면 전기퓨즈(47)가 절단된다.
셋째, 오류검출정정 회로의 디세이블모드에서 제1입력단(13)의 동작상태는 상기 정상동작모드에서와 동일하고 다만 제2입력단(19)의 ECC패드(17)에 하이 레벨의 전압을 인가하여 제2입력단(19)의 출력은 하이 레벨이 되어 게이트단(21)의 출력도 하이 레벨이 되어 오류검출정정 회로(23)는 디세이블되어 동작하지 않게 된다.
넷째, 선택적 오류검출정정 회로 디세이블모드에서는 전기퓨즈(47)는 이미 절단된 상태이고 ECC패드(17)는 플로팅(floating)상태이다. 따라서 로우 레벨의 클럭이 인가되면 제2PMOS트랜지스터(35)가 턴온되어 제1입력단(13)의 출력은 하이 레벨이 되고 이것은 제2입력단(19)의 출력에 상관없이 게이트단(21)의 출력을 하이 레벨로 만들어서 오류검출정정 회로(23)를 디세이블시킨다. 그러므로 패키징된 상태에서 ECC패드가 외부단자와 연결되어 있지 않더라도 클럭신호에 의하여 오류검출정정 회로를 디세이블 시킨 상태에서 전기적 테스트를 수행할 수 있다. 여기서 전기퓨즈를 절단하는 방법으로 클럭에 하이 레벨의 신호를 인가하고 테스트 패드에 고전압을 인가하면 된다.
제3도는 본 발명의 제2실시예에 의한 반도체 메모리 장치의 오류검출정정 회로를 제어하는 회로도를 나타낸다. 제3도의 구조는 레이저퓨즈(81)를 갖는 레이저퓨즈단(61)과, 오류검출정정 회로(71)의 제1입력단(63)과, ECC패드(65)와, 상기 ECC패드(65)로부터 입력된 신호를 제어하는 제2입력단(67)과, 상기 제1입력단(63) 및 제2입력단(65)의 출력을 게이팅하는 게이트단(69) 및 오류검출정정 회로(71)로 구성되어있다.
레이져퓨즈단(61)은 레이저퓨즈(81)와, 드레인은 상기 레이저퓨즈에 게이트는 Vcc에 소오스는 접지에 연결된 제1NMOS트랜지스터(83)로 구성되어있다. 제1입력단(63)은 N1노드를 통해서 레이저퓨즈(81)에 연결된 PMOS트랜지스터(85) 및 제2NMOS트랜지스터(87)와, 상기 N1노드에 연결된 제1인버터(89) 및 제2인버터(91)와, 상기 PMOS트랜지스터(85) 및 제2NMOS트랜지스터(87)들의 게이트들에 연결된 클럭으로 구성되어있다. 상기 PMOS트랜지스터(85)의 소오스는 Vcc와, 상기 제2NMOS트랜지스터(87)의 소오스는 접지와 연결되어 있다.
상기 제2입력단(67)은 ECC패드(65)에 연결된 제3인버터(95) 및 제4인버터(97)와, 상기 ECC패드(65)에 그 드레인이 연결되고 그 게이트가 Vcc와, 그 소오스가 접지 단자와 연결된 제3 NMOS트랜지스터(93)로 구성되어 있다. 이 제3 NMOS트랜지스터(93)의 채널은 길어서 저항성을 가진다.
게이트단(69)은 상기 제1입력단(63) 및 제2입력단(65)에 연결된 오아게이트(OR gate)(99)와, 상기 오아게이트(99)의 출력단에 연결된 제5인버터(101)로 구성되어있다. 그리고 상기 제5인버터(101)에 오류검출정정 회로(71)가 연결되어있다.
제3도의 동작도 상기 제2도에서와 같은 네가지 모드로 구분할 수가 있다.
첫째, 정상동작모드에서 클럭이 로우 레벨이면 PMOS트랜지스터(85)와 제1NMOS트랜지스터(83)가 턴온되어 제1입력단(63)의 출력은 로우 레벨이 된다. 이 상태에서 ECC패드(65)에 로우 레벨의 전압이 인가되어 제2입력단(67)의 출력은 로우 레벨이 되고 따라서 게이트단(69)의 출력은 로우가 되어 오류검출정정 회로(71)는 인에이블되어 정상동작을 하게된다.
둘째, 레이저퓨즈 절단모드에서 레이저로 레이저퓨즈(81)를 절단하여 레이저퓨즈단(61)과 제1입력단(63) 사이를 차단한다.
셋째, 오류검출정정 회로 디세이블모드에서 제1입력단(63)의 동작상태는 상기 정상모드에서와 동일하고 다만 제2입력단(67)의 ECC패드(65)에 하이 레벨의 전압을 인가하여 제2입력단(67)의 출력은 하이 레벨이 되어 게이트단(69)의 출력도 하이 레벨이 되고 따라서 오류검출정정 회로(71)는 디세이블되어 동작하지 않게 된다.
넷째, 선택적 오류검출정정 회로 디세이블모드에서 레이저퓨즈(81)는 이미 절단된 상태이고 ECC패드(65)는 플로팅(floating)상태이다. 따라서 로우 레벨의 클럭이 인가되면 PMOS트랜지스터(85)가 턴온되어 제1입력단(63)의 출력은 하이 레벨이 되고 이것은 제2입력단(67)의 출력에 상관없이 게이트단(69)의 출력을 하이 레벨로 만들어서 오류검출정정 회로(71)를 디세이블시킨다. 그러므로 패키징된 상태에서 ECC패드가 외부단자와 연결되어있지 않더라도 클럭신호에 의하여 오류정정 회로를 디세이블시킨 시킨 상태에서 전기적 테스트를 수행할 수 있다.
이상 설명된 바와 같이, 본 발명에 따른 제어 회로에 의하면, ECC패드(17, 65) 및 제2 입력단(19, 67)의 사용 후, 반도체 메모리 장치가 패키징된 상태에서 ECC 패드(17, 65)가 외부단자와 연결될 수 없는 상태이더라도, 외부적으로 퓨즈(47, 81)를 절단함으로써 오류정정 회로(23, 71)가 디세이블된다. 이에 따라, 불량성 오류정정 회로(23, 71)로 인하여 양질의 제품이 불량으로처리되는 것을 방지할 수 있다.
본 발명은, 상기 실시예에 한정되지 않고, 청구범위에서 정의된 발명의 사상 및 범위 내에서 당업자에 의하여 변형 및 개량될 수 있다.

Claims (2)

  1. 반도체 메모리 장치의 내부에 마련되고 그 인에이블 단자가 로우 상태인 동안에 인에이블되는 오류검출정정 회로를 제어하는 회로에 있어서, 외부적인 절단 전압을 안가해주기 위한 테스트 패드; 상기 테스트 패드와 접지 단자 사이에 마련되어, 상기 테스트 패드에 상기 절단 전압이 인가되면 절단되는 전기퓨즈를 갖는 전지퓨즈단; 상기 전기퓨즈가 절단되기 전에는 로우 상태의 신호를 출력하고, 절단된 후에는 하이 상태의 신호를 출력하는 제1 입력단; 상기 오류검출정정 회로의 인에이블 제어 신호를 입력시키기 위하여 내부적으로 마련된 ECC 패드; 상기 ECC 패드와 접지 단자 사이에 항상 온 상태인 저항성 채널의 NMOS트랜지스터가 마련된 제2 입력단; 및 상기 제1 입력단의 출력 신호 및 상기 제2 입력단의 출력 신호를 입력 받아, 두 입력 신호가 모두 로우 상태인 동안에만 로우 상태의 출력신호를 발생시켜 상기 오류검출정정 회로의 인에이블 단자에 입력시키는 게이트단을 구비하는 회로.
  2. 반도체 메모리 장치의 내부에 마련되고 그 인에이블 단자가 로우 상태인 동안에 인에이블되는 오류검출정정 회로를 제어하는 회로에 있어서, 외부적인 레이저 비임의 조사에 의하여 절단되는 레이저퓨즈를 갖는 레이저퓨즈단; 상기 레이저퓨즈가 절단되기 전에는 로우 상태의 신호를 출력하고, 절단된 후에는 하이 상태의 신호를 출력하는 제1 입력단; 상기 오류검출정정 회로의 인에이블 제어 신호를 입력시키기 위하여 내부적으로 마련된 ECC 패드; 상기 ECC 패드와 접지 단자 사이에 항상 온 상태인 저항성 채널의 NMOS트랜지스터가 마련된 제2 입력단; 및 상기 제1 입력단의 출력 신호 및 상기 제2 입력단의 출력 신호를 입력 받아, 두 입력 신호가 모두 로우 상태인 동안에만 로우 상태의 출력신호를 발생시켜 상기 오류검출정정 회로의 인에이블 단자에 입력시키는 게이트단을 구비하는 회로.
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