KR100545428B1 - 반도체 회로 및 반도체 회로의 퓨즈 판독 방법 - Google Patents

반도체 회로 및 반도체 회로의 퓨즈 판독 방법 Download PDF

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Abstract

본 발명은 공급 전압(Vint)을 설정하기 위한 적어도 하나의 제네레이터 퓨즈(FG) 및 리던던시 소자(R)를 구동하기 위한 적어도 하나의 리던던시 퓨즈(FR)를 구비하는 반도체 회로에 관한 것으로, 제네레이터 퓨즈(FG)를 판독하기 위한 제 1 판독 디바이스(EG) 및 리던던시 퓨즈(FR)를 판독하기 위한 제 2 판독 디바이스(ER)가 제공되며, 이 제 1 판독 디바이스(EG)는 제 1 시점(t1)에서 제네레이터 퓨즈(FG)를 판독하도록 설계되고, 상기 제 2 판독 디바이스(ER)는 제 2 시점(t2)에서 리던던시 퓨즈(FR)를 판독하도록 설계된다.

Description

반도체 회로 및 반도체 회로의 퓨즈 판독 방법{SEMICONDUCTOR CIRCUIT AND INITIALIZATION METHOD}
도 1은 비교기, 펄스 성형기 회로(pulse shaper circuit) 및 판독 회로를 구비하는 퓨즈 판독용 판독 디바이스를 도시하는 도면,
도 2는 제네레이터 퓨즈 및 리던던시 퓨즈를 판독하는 두 개의 판독 디바이스를 도시하는 도면,
도 3a는 제네레이터 퓨즈를 판독하는 비교기를 도시하는 도면,
도 3b는 리던던시 퓨즈를 판독하는 비교기를 도시하는 도면,
도 4는 퓨즈를 판독하는 판독 회로를 도시하는 도면,
도 5는 종래의 판독 디바이스의 판독 동작에 대한 타이밍 도,
도 6a 및 도 6b는 본 발명에 따른 판독 디바이스의 판독 동작을 나타내는 두 개의 타이밍 도이다.
도면의 주요 부분에 대한 부호의 설명
FG : 제네레이터 퓨즈 FR : 리던던시 퓨즈
EG : 제네레이터 퓨즈의 판독 디바이스
ER : 리던던시 퓨즈의 판독 디바이스
Tr9 : 판독 트랜지스터 Tr : 전계 효과 트랜지스터
t1, t2 : 판독 시점 R : 비반응성 저항
KG : 제네레이터 퓨즈의 비교기 회로
KR : 리던던시 퓨즈의 비교기 회로
LG : 제네레이터 퓨즈의 퓨즈 래치 회로
PG, PR : 리던던시 퓨즈의 펄스 성형기 회로
Vint : 공급 전압 VK1, VK2: 노드 전압
VTr : 트랜지스터(Tr)의 임계 전압 K1, K2 : 노드
Start : 개시 신호 bFPUP : 제 1 제어 신호
FPUN : 제 2 제어 신호
본 발명은 반도체 회로의 내부 동작 파라미터 및 하드웨어 특성을 설정하기 위한 복수의 퓨즈를 구비한 반도체 회로 및 최적의 퓨즈 판독 방법에 관한 것이다.
흔히, 가변적인 제조 조건으로 인해 반도체 집적 회로는 불량 구조를 갖게 되는데, 이러한 구조는 전체 반도체 칩의 성능을 제한할 수 있다. 따라서, 예컨대 이러한 구조의 변경된 전기적인 특성으로 인해서 내부 전압이 설계 값에 도달하지 못하거나, 예컨대 워드 라인 및 비트 라인과 같은 라인에 결함이 발생할 수도 있다.
결함이 발생하는 경우에도 반도체 칩의 성능을 보장하기 위해서, 복수의 퓨즈(가용성 링크(fusible link))가 사용된다. 이 퓨즈는 그 상태(통상, 퓨즈의 전기적인 특성 중 하나)가 영구적으로 변경될 수 있는 소자이다. 주로, 초점이 맞춰진 레이저 빔 또는 높은 전류에 의해 절단되는(끊어지는(blown)) 라인이 퓨즈로 사용된다. 예컨대 퓨즈의 상태에 따라서, 회로가 특정 전압을 제공하거나 불량 회로를 대체할 수 있다.
이 경우, 대응하는 퓨즈의 상태는 특정 판독 회로(퓨즈 래치 회로)에 의해 판정될 수 있다. 이 경우에는, 퓨즈의 도전성에 따라 특정 전압 값이 퓨즈 래치 회로의 출력단에 생성되는 것이 통상적이다. 따라서, 예컨대 끊어지지 않은 퓨즈는 값 L(로우)을 공급하는 반면, 끊어진 퓨즈는 값 H(하이)를 생성한다.
퓨즈는, 예컨대 내부 공급 전압과 같이 최적의 동작에 중요한 파라미터를 설정하는 데 사용될 수 있기 때문에, 반도체 칩의 초기화 기간 동안, 즉 모든 전압이 반도체 칩 내에서 내부적으로 상승하는 동안 판독되는 것이 통상적이다.
이 경우에, 종래의 반도체 회로에서는, 초기화 기간 동안 공급 전압이 여전히 안정되어 있지 않은 초기 시점에서 판독되는 반도체 회로의 모든 퓨즈를 제공한다. 불안정한 공급 전압으로 인해 흔히 의도하지 않게 끊어진 퓨즈가 결함 판독된다. 이러한 오류를 감소시키기 위해서는, α방사에 대한 감응성(susceptibility)을 감소시켜서 회로의 대응 치수만큼 퓨즈 래치 회로의 스위칭 임계값을 증가시키는 것이 통상적이다.
본 발명의 목적은 최적의 퓨즈 판독 방법을 제공하는 것이다. 또한 본 발명의 목적은 최적의 퓨즈 판독을 위한 반도체 회로를 제공하는 것이다.
상기 목적은 청구항 1에 청구된 반도체 회로 및 청구항 6에 청구된 방법에 의해 달성된다. 바람직한 개선사항은 종속항에 개시된다.
본 발명에 따르면, 리던던시 소자를 구동하기 위해 제공되는 리던던시 퓨즈는 내부 전압을 설정하기 위해 제공되는 제네레이터 퓨즈보다 더 늦은 시점에서 판독된다. 반도체 모듈의 공급 전압은, 초기화 기간 동안 계속해서 상승하기 때문에, 제네레이터 퓨즈가 판독되는 제 1 시점보다 이후의 판독 시점에서 더 높은 값을 갖는다. 그 결과, 대응하는 퓨즈 래치 회로의 검출 성능이 개선되고, 이에 따라 리던던시 퓨즈가 잘못 판독되는 위험성이 감소한다.
본 발명의 유리한 일 실시예에서는, 리던던시 퓨즈에 직렬로 접속된 판독 트랜지스터의 게이트 전압 제어에 의해 리던던시 퓨즈의 판독 실시 시점을 제공한다. 이것은 대응하는 퓨즈 래치 회로에서의 큰 변화 없이도 최적의 리던던시 퓨즈 판독을 달성할 수 있게 한다.
본 발명의 유리한 다른 실시예에서는, 일단 공급 전압이 거의 완전하게 상승하였을 때에만 리던던시 퓨즈의 판독 동작을 개시하는 비교기를 구비하는 리던던시 퓨즈용 판독 디바이스를 제공한다. 이것은, 리던던시 퓨즈가 가능한 한 높으면서 안정적인 전압 상태에서 확실히 판독되게 한다.
또한, 종래의 비교기보다 더 높은 스위칭 임계값을 갖는 리던던시 퓨즈 판독 회로의 비교기를 설계하는 것이 유리한데, 이는 그 결과로서 신뢰할만한 리던던시 퓨즈 판독이 매우 간단한 방식으로 이루어지기 때문이다.
또한, 리던던시 판독 디바이스에 비해 최적화된 치수를 갖는 제네레이터 판독 디바이스를 설계하는 것이 유리하다. 이로써, 반도체 회로의 초기화 기간 동안에 불안정한 동작 조건에서도 제네레이터 판독 디바이스는 신뢰할 만한 제네레이터 퓨즈의 판독을 허용한다.
본 발명은 이하에서 첨부한 도면을 참조하여 더욱 상세히 설명된다. 도 1은 전자 반도체 회로의 퓨즈(F)를 판독하는 종래의 판독 디바이스의 구성을 도식적으로 도시하고 있다. 이 경우에, 판독 디바이스(E)는 판독 시점을 결정하는 비교기(K), 제어 신호를 생성하는 펄스 성형기 회로(P), 및 대응하는 퓨즈(F)(도시하지 않음)를 판독하는 판독 회로(L)를 포함한다. 이 경우에, 비교기(K)의 출력단은 신호 라인을 거쳐 펄스 성형기 회로(P)의 입력단에 접속되고, 또한 펄스 성형기(P)의 출력단은 제어 라인을 거쳐 판독 회로(L)의 입력단에 접속된다.
도 2는 반도체 회로의 제네레이터 퓨즈(FG) 및 리던던시 퓨즈(FR)를 판독하는 두 개의 판독 디바이스(ER, EG)의 구성을 도식적으로 도시하고 있다. 본 도면에서는, 각각의 경우에, 각각의 판독 디바이스(EG, ER)의 비교기(KG, KR) 및 펄스 성형기 회로(PG, PR)만이 도시되어 있다.
이 경우에, 제 1 비교기(KG)는 바람직하게는 종래의 설계로 되어 있고, 반도체 회로의 초기화 기간 중의 특정 시점에서 제 1 개시 신호(start1)를 생성한다. start1 신호는 제 1 펄스 성형기 회로(PG)가 두 개의 출력단에 두 개의 제어 신호(bFPUP, FPUN1)를 생성하게 한다.
제 2 비교기(KR)는 본 발명에 따라 설계되며, 바람직하게는 반도체 회로의 초기화 기간 동안 더 늦은 시점에서 제 2 개시 신호(start2)를 생성하는데, 이 신호는 논리 AND 게이트의 두 개의 입력단 중 하나에 제공된다. 제 2 비교기(KR)와 제 2 펄스 성형기 회로(PR) 사이에 배치된 AND 게이트는 특정 신호 순서를 정하는 역할을 한다. start1 신호는 AND 게이트의 다른 입력단에 제공된다. AND 게이트는 두 개의 개시 신호(start1, start2)가 모두 제공될 때에만 개시 신호를 제 2 펄스 성형기 회로(PR)에 전송하고, 그 결과 펄스 성형기 회로(PG)는 그 출력단에 제어 신호(FPUN2)를 생성한다.
도 3a는 제네레이터 퓨즈(FG)의 판독 디바이스(EG)의 제 1 비교기(KG)를 도시하는데, 이 비교기(KG)는 종래 구조인 것이 바람직하다.
이 경우에, 제 1 비교기(KG)는 바람직하게는 전압 분배기 및 두 개의 인버터로 분리될 수 있다. 이 경우에, 전압 분배기는, 공급 전압(Vint)과 접지 사이에 직렬로 접속된 비반응성(nonreactive) 저항(R), 및 게이트 전극이 드레인 전극에 접속되어 있는 p-채널 전계 효과 트랜지스터(Tr1)를 포함한다.
따라서, 전압 분배기는 노드(K1)에서 전압(VK1)을 발생시키며, 이 값은 공급 전압(Vint)을 트랜지스터(Tr1)의 임계 전압(VTr1)만큼 감소시킨 값에 대응한다.
VK1=Vint-VTr1
이 노드 전압(VK1)은 제 1 인버터의 입력단에 인가된다. 제 1 인버터는 종래 설계로 되어 있고, 공급 전압(Vint)과 접지 사이에 직렬로 설계된 p-채널 및 n-채널 전계 효과 트랜지스터(Tr3, Tr4)를 구비하고 있다. 제 1 인버터는 노드 전압(VK1)의 논리 레벨에 대해 반전된 레벨을 제공하며, 이 경우에 낮은 노드 전압(VK1)이 제공되면, 제 1 인버터의 n-채널 전계 효과 트랜지스터(Tr4)는 턴 오프되는 반면, p-채널 전계 효과 트랜지스터(Tr3)는 제 1 인버터의 출력단에 하이 레벨을 인가한다. 제 1 인버터의 레벨이 하이이기 때문에, 제 2 인버터의 p-채널 전계 효과 트랜지스터(Tr5)는 턴 오프되는 반면, n-채널 전계 효과 트랜지스터(Tr6)는 온되어, 제 2 인버터의 출력을 접지에 인가한다. 이 상태는, 공급 전압(Vint)과 제 2 인버터의 입력단 사이에 배치되고 그 게이트가 제 2 인버터의 출력단에 접속되어 있는 추가의 p-채널 전계 효과 트랜지스터(Tr7)에 의해 고정된다.
제 1 인버터 회로가 토글되는 값에 노드 전압(VK1)이 도달하는 것은, 공급 전압(Vint)의 특정 레벨로부터의 시작에 불과하다. 이 경우, 제 1 인버터 회로의 p-채널 전계 효과 트랜지스터(Tr3)는 턴 오프되는 반면, n-채널 전계 효과 트랜지스터(Tr4)는 제 1 인버터 회로의 출력을 접지에 인가한다. 제 2 인버터 회로의 입력단에서의 레벨이 로우이기 때문에, 제 2 인버터의 n-채널 전계 효과 트랜지스터(Tr6)는 턴 오프되는 반면, p-채널 전계 효과 트랜지스터(Tr5)는 제 2 인버터의 출력을 공급 전압(Vint) 레벨이 되게 하여, start1 신호를 생성한다. 퓨즈(F)를 판독하는 시점은 이와 같이 공급 전압(Vint)에 따라 결정된다.
도 3b는 도 2의 제 2 비교기(KR)의 내부 구조를 도시하는 도면으로, 이 비교기(KR)는 전압 분배기와 두 개의 인버터 회로로 다시 구분될 수 있다. 이 경우에, 전압 분배기는 비반응성 저항(R), 및 게이트 전극이 각각의 드레인 전극에 연결되어 있는 두 개의 p-채널 전계 효과 트랜지스터(Tr1, Tr2)를 포함하는 직렬 회로를 나타낸다. 이 경우에, 제 2 비교기(KR)의 두 개의 인버터 회로는 도 3a와 유사하게 구성된다. 전압 분배기의 두 개의 p-채널 전계 효과 트랜지스터(Tr1, Tr2)로 이루어진 직렬 회로로 인해, 제 2 비교기(KR)의 노드 전압(VK1)은 제 1 비교기(KG)에 비해 제 2 트랜지스터(Tr2)의 임계 전압만큼 더 감소한다.
VK1=(Vint-VTr1)-VTr2
이로써, 반도체 모듈의 초기화 기간 동안 공급 전압(Vint)이 상승할 때, 제 1 인버터의 스위칭 임계값이 일시적으로 지연된다. 이 지연은 제 2 비교기(KR)의 전압 분배기의 추가적인 p-채널 전계 효과 트랜지스터(Tr2)의 임계 전압(VTr2)의 크기 및 공급 전압(Vint)의 일시적인 프로파일에 의해 정확하게 결정된다. 이는 도 3a의 제 1 비교기(KG)의 제 1 개시 신호에 대한 제 2 개시 신호의 일시적인 지연에 대응한다.
도 4는, 예로서, 퓨즈(F)의 판독 회로(이하에서는 퓨즈 래치 회로라고도 호칭함)의 내부 구조를 도시하고 있다. 이 경우에, 퓨즈(F)는 가용성 링크로서 설계되는 것이 바람직하며, 이 링크는 레이저 또는 높은 전류에 의해 차단되어 반도체 모듈의 특성을 규정할 수 있다. 퓨즈(F)의 판독을 위해, 퓨즈 래치 회로(L)는 전압 분배기를 구비하며, 이 전압 분배기의 전압값은 이 전압 분배기 아래에 접속된 두 개의 인버터 회로에 의해 고정된다. 이 경우, 노드(K2)의 전위 및 그에 따른 퓨즈 래치 회로(L)의 출력 신호는 퓨즈(F)의 상태에 따라서 결정된다. 이를 위해, 전압 분배기의 p-채널 전계 효과 트랜지스터(Tr8)에 하이 레벨 신호(bFPUP)를 인가함으로써 노드(K2)는 공급 전압(Vint)으로부터 연결 해제된다. FPUN 신호는 이 시점에서 로우 레벨 전위를 가지며, 그 결과, 전압 분배기의 n-채널 전계 효과 트랜지스터(Tr9)(이하에서는 판독 트랜지스터라고도 호칭함)가 턴 오프된다. 판독 트랜지스터(Tr9)는 FPUN 신호의 활성화에 의해 턴 온되고, 이에 따라, 손상되지 않은 퓨즈(F)의 경우에는 노드(K2)의 전위가 접지에 인가된다. 반대로, 퓨즈(F)가 이미 끊어진 경우, 노드(K2)는 계속해서 하이 레벨의 전위로 남아 있게 된다. 두 개의 인버터의 직렬 회로는 노드(K2)의 각각의 전압 전위를 고정하며, 차단된 퓨즈(F)의 경우에는 퓨즈 래치 회로(L)의 출력단에 하이 레벨 신호를 출력하고, 차단되지 않은 퓨즈(F)의 경우에는 로우 레벨 신호를 출력한다. 이 경우에, 제 2 인버터의 제 2 n-채널 전계 효과 트랜지스터(Tr14)에 bFPUP 신호 라인을 연결함으로써, 퓨즈 래치 회로(L)의 출력단이 퓨즈(F)의 판독에 앞서 접지에 인가될 수 없게 한다.
현재 반도체 모듈의 높은 집적도로 인해, 예컨대 레이저를 이용해서 퓨즈를 정밀하게 끊는 것은 더 곤란하다. 이는 특정 퓨즈(F)를 끊을 때, 인접한 퓨즈도 약간의 영향을 받게 되며, 이로 인해 그 저항도 마찬가지로 변하게 될 위험성이 증가한다는 것을 의미한다. 이 경우, 인접한 퓨즈의 저항이 증가하여, 끊어지지 않은 퓨즈가 끊어진 퓨즈인 것으로 검출될 수도 있다. 이러한 에러의 원인을 제거하기 위해, 통상적으로는 전체 퓨즈 래치 회로(L)의 치수가 다시 조정되고, 그 결과 스위칭 임계값이 더 높은 저항값으로 채택된다. 그러나, 퓨즈 래치 회로(L)의 스위칭 임계값의 증가는 α방사에 대한 감응성을 증가시킨다. α방사는 판독 시점에서 노드(K2)의 전위를 변경시킬 수 있기 때문에, 퓨즈 래치 회로(L)는 각각 다른 값으로 토글되고, 결론적으로 퓨즈(F)는 부정확하게 판독된다. 퓨즈(F)가 부정확하게 판독된다는 것은, 예컨대 내부 전압과 같은 반도체 회로의 중요한 동작 파라미터가 부정확하게 설정되거나, 불량 구조, 예컨대 워드 라인이 리던던시 소자로 대치되지 않는다는 것을 의미하기 때문에, 이러한 경우에는 전체 반도체 모듈의 기능이 손상된다.
따라서 종래의 퓨즈 래치 회로의 치수는 α방사에 대한 감응성과 부정확하게 영향을 받은 퓨즈에 대한 감응성 사이의 절충 방안을 나타낸다. 그러나, 반도체 모듈의 초기화 기간 동안의 공급 전압(Vint)의 비안정성은 퓨즈(F)의 판독 동작 동안의 추가적인 불확실성을 감추게 된다.
그러나, 퓨즈(F) 판독 중의 높은 불확실성은 수율, 즉 종래의 반도체 모듈의 제조된 칩의 개수 당 작동하는 칩의 개수의 비율을 크게 저하시킬 수 있다.
퓨즈(F)의 판독 중의 확실성을 증가시켜서 수율의 손실을 감소시키기 위해, 본 발명은 판독 트랜지스터(Tr9)의 게이트 전압의 제어에 의한 퓨즈 래치 회로(L)의 스위칭 임계값의 변화를 관찰한다. 게이트 전압의 증가는 스위칭 임계값을 높이고, 반면에 전압의 감소는 스위칭 임계값을 낮춘다.
이러한 제어는 퓨즈(F)의 판독 시점을 일시적으로 제어함으로써 수행되는 것이 유리할 수 있다. 도 3a 및 도 3b에 관한 설명에서 예시한 바와 같이, 대응하는 개시 신호는 각각의 비교기의 스위칭 임계값을 증가시킴으로써 지연될 수 있다. 공급 전압(Vint)이 이후의 판독 시점(t2)에서 훨씬 더 높기 때문에, 판독 트랜지스터(Tr9)의 제어 신호(FPUN)의 높은 레벨의 전위는 시점(t1)에서보다 더 높은 레벨이 된다. 이는 판독 트랜지스터(Tr9)의 채널 경로의 비반응성 저항을 감소시킨다. 퓨즈(F) 및 판독 트랜지스터(Tr9)를 포함하고 있는 직렬 회로의 더 낮은 비반응성 저항 때문에, 퓨즈 래치 회로(L)의 스위칭 임계값은 증가하며, 그 결과 부분적으로 끊어진 퓨즈(F)에 대한 감응성은 α방사에 대한 감응성을 증가시키지 않고서 감소한다.
도 5는 반도체 모듈의 초기화 기간 동안의 종래 퓨즈 판독 동작을 도시하는 타이밍 도이다. 이 경우에, 공급 전압(Vint)의 프로파일은 시간에 대해 도시되어 있고, 전압은 더 낮은 전압값(V0)에서 최대 전압값(Vmax)으로 상승한다. 이 경우에, 반도체 모듈의 제네레이터 퓨즈 및 리던던시 퓨즈(FG, FR)는 공급 전압(Vint)이 그 최대값(Vmax)에 아직 도달하지 않은 시점(t1')에서 판독된다. 시점(t1')에서의 공급 전압(Vint)의 높은 비안정성으로 인해, 퓨즈(FG, FR)의 판독은 에러율이 높다. 퓨즈(FG, FR)의 불량 판독은 전체 반도체 회로의 기능 저하와 이로 인한 수율의 손실을 수반할 수도 있다.
도 6a 및 도 6b는 본 발명에 따른 방법의 판독 방안을 도시하는 도면으로, 도 5에 대응하는 도 6a는 공급 전압(Vint)의 프로파일을 시간의 함수로서 도시하는 반면에 도 6b는 대응하는 신호의 일시적인 프로파일을 도시하고 있다.
도 6a에서 알 수 있는 바와 같이, 제네레이터 퓨즈는 도 5에 예시한 종래 방법에서의 전체 퓨즈(F)와 같은 시점에 판독되는 것이 바람직하다. 퓨즈(F) 판독 중의 불확실성 - 공급 전압(Vint)의 비안정성에 의해 야기됨 - 및 전체 반도체 모듈에 관련된 부정적인 영향을 피하기 위해 퓨즈(F)는 두 개의 그룹으로 분리되는데, 그 중 제 1 그룹은 그 판독 불확실성이 전체 반도체 회로의 기능에 영향을 거의 주지 않는 퓨즈(F)를 포함하는 것이 바람직하다. 이들은 제네레이터 퓨즈(FG)를 포함하고 있는 것이 바람직한데, 이는 불량 판독에 의해 야기된 내부 공급 전압의 변화가 흔히 반도체 모듈의 허용 한도 내에서 변화하여, 통상 반도체 모듈의 동작이 그리 크지 않은 범위로 한정되기 때문이다. 따라서, 제 1 그룹의 퓨즈(FG)는 도 5의 종래의 판독 방안과 유사하게, 초기화 기간 동안 요구되는 내부 전압을 설정할 수 있도록, 제 1 시점(t1)에서 판독되는 것이 바람직하다. 제네레이터 퓨즈(FG) 판독 동안의 불확실성을 감소시키기 위해, 이들 퓨즈(FG)는 이들이 α방사에 감응하지 않고, 따라서 신뢰할 수 있게 끊어질 수 있도록 반도체 모듈의 에어리어 논크리티컬(area-noncritical) 영역 내에 설계될 수 있다.
퓨즈(F)의 제 2 그룹은 바람직하게는 반도체 회로의 모든 리던던시 퓨즈(FR)를 포함하며, 본 발명에 따라 공급 전압(Vint)이 이미 비교적 안정화된 상태인 이후 시점(t2)에서만 판독된다. 도 6a에 도시한 바와 같이, 이 시점에서, 공급 전압(Vint)은 이미 그 최대값(Vmax)에 거의 도달했고, 약간의 변화만이 있다. 도 4를 참조해서 설명한 바와 같이, 더 높은 공급 전압(Vint)으로 인해 대응하는 퓨즈 래치 회로(LR)의 스위칭 임계값이 상승하고, 그 결과, 의도하지 않게 영향을 받은 리던던시 퓨즈(FR)가 판독되는 동안의 에러율은 크게 감소한다. 동일하게, 제 2 판독 시점(t2)에서의 더 높고 더 안정적인 공급 전압(Vint)으로 인해, α방사에 대한 퓨즈 래치 회로(LR)의 감응성이 감소한다. 그 결과, 리던던시 퓨즈(FR)의 상태는 종래의 판독 방법에 비해 더 높은 확실성으로 판정된다.
도 6b는 도 2의 구성의 신호의 일시적인 프로파일을 도시하고 있다. 이 경우, 제 1 비교기(KG)는 공급 전압(Vint)이 제 1 임계값인 경우에 start1 신호를 생성한다. 이후에, 제 1 펄스 성형기 회로(PG)는 먼저 bFPUP 신호를 생성하고 그 직후에 FPUN1 신호를 생성하여, 반도체 모듈의 대응 제네레이터 퓨즈(FG)를 퓨즈 래치 회로(LG)로 판독한다. 제 2 판독 디바이스(E2)의 비교기(KR)는 공급 전압(Vint)이 제 2 임계값에 도달한 후에만 start2 신호를 생성하여 제 2 펄스 성형기 회로(PR)가 FPUN2 신호를 생성하게 하며, 그 결과, 궁극적으로는 대응하는 퓨즈(FR)가 제 2 퓨즈 래치 회로(LR)에 의해 판독된다.
상기 설명, 도면 및 청구의 범위에 개시된 본 발명의 특징은 다양한 구성으로 본 발명을 구현하는 데 있어서, 개별적으로나 임의의 바람직한 조합에서나 모두 중요하다.
리던던시 소자를 구동하기 위해 제공되는 리던던시 퓨즈는 내부 전압을 설정하기 위해 제공되는 제네레이터 퓨즈보다도 늦게 판독된다. 초기화 기간 동안에는 반도체 모듈의 공급 전압이 계속해서 증가하기 때문에, 반도체 모듈의 공급 전압은 제네레이터 퓨즈가 처음 시점보다는 이후의 시점에서 판독될 때 더 높은 값을 갖는다. 그 결과, 대응하는 퓨즈 래치 회로의 검출 성능이 개선되고, 리던던시 퓨즈가 불량 판독될 위험성이 감소할 수 있다.

Claims (10)

  1. 적어도 하나의 공급 전압 생성 퓨즈 및 적어도 하나의 리던던시 소자 구동 퓨즈와,
    판독 회로를 포함하며,
    상기 판독 회로는,
    상기 공급 전압 생성 퓨즈에 연결되어 상기 공급 전압 생성 퓨즈를 판독하며, 공급 전압이 제 1 전압 값에 도달할 때 상기 공급 전압 생성 퓨즈의 판독 동작을 개시하는 제 1 비교기를 포함하는 제 1 판독 디바이스와,
    상기 리던던시 소자 구동 퓨즈에 연결되어 상기 리던던시 소자 구동 퓨즈를 판독하고, 공급 전압이 제 2 전압 값 - 상기 제 2 전압 값은 상기 제 1 전압 값보다 더 높음 - 에 도달할 때 상기 리던던시 소자 구동 퓨즈의 판독 동작을 개시하는 제 2 비교기를 포함하며, 이어서 상기 공급 전압 생성 퓨즈에 대해 시간 변이 방식으로 상기 리던던시 소자 구동 퓨즈를 판독하는 제 2 판독 디바이스를 구비하는
    반도체 회로.
  2. 제 1 항에 있어서,
    상기 제 2 판독 디바이스는 상기 리던던시 소자 구동 퓨즈의 상태를 판독하기 위해 상기 리던던시 소자 구동 퓨즈와 직렬로 접속된 판독 트랜지스터를 구비하는 퓨즈 래치 회로를 포함하며,
    상기 제 2 판독 디바이스는 상기 판독 트랜지스터의 게이트 전압을 제어하여 상기 리던던시 소자 구동 퓨즈의 판독 시점을 결정하는
    반도체 회로.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 판독 디바이스의 상기 제 2 비교기는 상기 반도체 회로의 초기화 기간 동안 공급 전압에 따라 상기 리던던시 소자 구동 퓨즈의 판독 시점을 결정하며,
    상기 제 2 비교기는 공급 전압이 완전히 상승하거나 거의 완전히 상승한 시점에서 상기 리던던시 소자 구동 퓨즈의 판독 동작을 개시하는
    반도체 회로.
  4. 제 3 항에 있어서,
    상기 제 1 판독 디바이스의 상기 제 1 비교기는 공급 전압에 따라 상기 공급 전압 생성 퓨즈의 판독 시점을 결정하며,
    상기 제 2 비교기는 상기 제 1 비교기보다 더 높은 스위칭 임계값을 갖는
    반도체 회로.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 판독 디바이스는 상기 제 2 판독 디바이스에 비해 최적화된 치수를 갖게 되어, 상기 반도체 회로의 초기화 기간 동안 불안정한 동작 조건 하에서 상기 공급 전압 생성 퓨즈의 신뢰할 만한 판독을 보장하는
    반도체 회로.
  6. 반도체 회로의 초기화 기간 - 상기 초기화 기간 동안 상기 반도체 회로의 공급 전압은 낮은 전압 값에서 높은 전압 값으로 상승함 - 에 상기 반도체 회로의 퓨즈를 판독하는 방법에 있어서,
    상기 반도체 회로의 상기 퓨즈는 적어도 하나의 공급 전압 생성 퓨즈를 구비하는 그룹과 적어도 하나의 리던던시 소자 구동 퓨즈를 구비하는 그룹으로 분리되는 단계와,
    상기 초기화 기간 중 공급 전압이 제 1 전압 값에 도달하는 제 1 시점에서 상기 공급 전압 생성 퓨즈를 판독하는 단계와,
    공급 전압이 제 2 전압 값 - 상기 제 2 전압 값은 상기 제 1 전압 값보다 더 높음 - 에 도달하는 제 2 시점에서 상기 리던던시 소자 구동 퓨즈를 이어서 판독하는 단계를 포함하는
    반도체 회로의 퓨즈 판독 방법.
  7. 제 6 항에 있어서,
    공급 전압의 변화율을 상기 제 2 시점에서보다 상기 제 1 시점에서 더 크게 설정하는 단계를 더 포함하는
    반도체 회로의 퓨즈 판독 방법.
  8. 제 6 항 또는 제 7 항에 있어서,
    상기 제 2 시점에서 상기 공급 전압을 완전히 또는 거의 완전히 상승시키는 단계를 더 포함하는
    반도체 회로의 퓨즈 판독 방법.
  9. 제 6 항 또는 제 7 항에 있어서,
    상기 리던던시 소자 구동 퓨즈를 판독하기 위해 퓨즈 래치 회로 - 상기 퓨즈 래치 회로의 스위칭 임계값은 상기 리던던시 소자 구동 퓨즈의 판독 이전에 증가함 - 의 판독 트랜지스터를 사용하는 단계를 더 포함하는
    반도체 회로의 퓨즈 판독 방법.
  10. 제 9 항에 있어서,
    상기 리던던시 소자 구동 퓨즈에 직렬로 접속된 상기 판독 트랜지스터의 게이트 전압을 변화시켜 상기 퓨즈 래치 회로의 상기 스위칭 임계값을 증가시키는 단계를 더 포함하는
    반도체 회로의 퓨즈 판독 방법.
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