KR20030083610A - 반도체 회로 및 반도체 회로의 퓨즈를 판독하는 방법 - Google Patents

반도체 회로 및 반도체 회로의 퓨즈를 판독하는 방법 Download PDF

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Abstract

본 발명은 공급 전압(Vint)을 설정하기 위한 적어도 하나의 제네레이터 퓨즈(FG) 및 리던던시 소자(R)를 가동시키기 위한 적어도 하나의 리던던시 퓨즈(FR)를 구비하는 반도체 소자에 관한 것으로, 제네레이터 퓨즈(FG)를 판독하기 위한 제 1 판독 디바이스(EG) 및 리던던시 퓨즈(FR)를 판독하기 위한 제 2 판독 디바이스(ER)가 제공되며, 로기 제 1 판독 디바이스(EG)는 제 1 시점(t1)에서 제네레이터 퓨즈(FG)를 판독하도록 설계되고, 상기 제 2 판독 디바이스(ER)는 제 2 시점(t2)에서 리던던시 퓨즈(FR)를 판독하도록 설계된다.

Description

반도체 회로 및 반도체 회로의 퓨즈를 판독하는 방법{SEMICONDUCTOR CIRCUIT AND INITIALIZATION METHOD}
본 발명은 반도체 회로의 내부 동작 파라미터 및 하드웨어 특성을 설정하기위한 복수의 퓨즈를 구비한 반도체 회로 및 퓨즈의 최적화된 판독 방법에 관한 것이다.
반도체 회로는 가변적인 제조 조건에 기인하여, 종종 불완전하게 생성된 구조를 가질 수 있고, 이는 전체 반도체 칩의 성능을 제한할 수 있다. 따라서, 예컨대 상기 구조의 변경된 전기적인 특성으로 인해서, 내부 전압이 지정된 값에 이르지 못하거나, 워드 라인 및 비트 라인과 같은 라인에 결함이 발생할 수 있다.
결함이 발생해도, 반도체 칩의 성능을 보장하기 위해, 복수의 퓨즈(퓨즈화된 링크)가 사용될 수 있다. 이들은 그 상태(통상, 그 전기적인 특성 중 하나)가 영구적으로 변경되어 있을 수 있는 구성 요소이다. 초점이 맞춰진 레이저 빔 또는 높은 전류의 도움으로 절단되는(끊어지는(blown)) 라인이 주로 퓨즈로서 사용된다. 퓨즈의 상태에 따라서, 예컨대 회로는 특정 전압을 제공하거나 결함이 발생한 회로를 대치할 수 있다.
이 경우에, 대응하는 퓨즈의 상태는 특정 판독 회로(퓨즈 래치 회로)에 의해 판정된다. 이 경우, 퓨즈의 도전성에 따라, 특정 전압 값이 퓨즈 래치 회로의 출력단에서 생성되는 것이 통상적이다. 따라서, 예컨대 끊어져 있지 않은 퓨즈는 값 L을 공급하고, 반면에 끊어진 퓨즈는 값 H을 생성한다.
퓨즈가, 예컨대 내부 공급 전압과 같이, 최적의 동작을 위해 중요한 파라미터를 설정하는데 사용될 수 있기 때문에, 퓨즈는 반도체 칩의 초기화 기간 동안, 즉 모든 전압이 반도체 칩내에서 내부적에서 상승되는 동안 판독되는 것이 통상적이다.
이 경우에, 종래의 반도체 회로에서는, 초기화 기간 동안 공급 전압이 아직 안정되지 않은 초기 시점에서 반도체 회로의 모든 퓨즈가 판독된다. 안정되지 않은 전압으로 인해 종종 부주의하게 끊어진 퓨즈의 판독 오류가 발생된다. 이 오류를 감소시키기 위해, α방사에 대한 반응도를 감소시켜서 회로의 대응 치수를 정함으로써, 퓨즈 래치 회로의 스위칭 임계값이 증가되는 것이 통상적이다.
본 발명의 목적은 퓨즈의 최적화된 판독 방법을 제공하는 것이다. 또한 본 발명의 목적은 퓨즈의 최적화된 판독을 위한 반도체 회로를 제공하는 것이다.
상기 목적은 청구항 1에 청구된 반도체 회로 및 청구항 6에 청구된 방법에 의해 달성된다. 바람직한 실시예는 종속항에 개시된다.
본 발명에 따라서, 리던던시 소자를 동작시키기 위해 제공되는 리던던시 퓨즈는 내부 전압을 설정하기 위해 제공되는 제네레이터 퓨즈보다도 늦은 시점에 판독된다. 초기화 기간 동안 반도체 모듈의 공급 전압이 계속해서 상승하기 때문에, 제네레이터 퓨즈는 제네레이터 퓨즈가 판독되는 최초 판독 시점보다 이후의 판독 시점에서 더 높은 값을 가진다. 그 결과, 대응하는 퓨즈 래치 회로의 검출 성능이 개선되고, 리던던시 퓨즈가 잘못 판독되는 위험이 감소된다.
본 발명의 일 바람직한 실시예는, 리던던시 퓨즈에 직렬로 접속된 판독 트랜지스터의 게이트 전압을 제어함으로써 리던던시 퓨즈의 판독 시점을 제공한다. 이로써, 대응하는 퓨즈 래치 회로에서의 큰 변화없이도 리던던시 퓨즈의 최적화된 판독을 달성할 수 있다.
본 발명의 다른 바람직한 실시예는, 일단 공급 전압이 거의 완전하게 상승되었을 때에만 리던던시 퓨즈의 판독 동작을 개시하는 비교기를 구비한 리던던시 퓨즈용 판독 디바이스를 제공한다. 이로써, 리던던시 퓨즈가 가능한 한 안정되고, 높은 전압 상태에서 판독되는 것을 보장할 수 있다.
더욱이, 종래의 비교기보다 더 높은 스위칭 임계값을 가지도록 리던던시 퓨즈 판독 회로의 비교기를 설계하는 것이 유익하며, 이는 그 결과 신뢰할만한 리던던시 퓨즈의 판독이 매우 간단한 방식으로 이루어지기 때문이다.
더욱이, 리던던시 판독 디바이스에 비해서 최적의 치수를 가지도록 제네레이터 판독 디바이스를 설계하는 것이 유익하다. 이로써, 제네레이터 판독 디바이스는 반도체 회로의 초기화 기간 동안 불안정한 동작 상태에서도, 제네레이터 퓨즈의 신뢰할 만한 판독을 가능하게 한다.
도 1은 비교기, 펄스 성형기 회로(pulse shaper circuit) 및 판독 회로를 구비한, 퓨즈 판독용 판독 디바이스를 도시하는 도면,
도 2는 제네레이터 퓨즈 및 리던던시 퓨즈를 판독하는 두개의 판독 디바이스를 도시하는 도면,
도 3a는 제네레이터 퓨즈를 판독하는 비교기를 도시하는 도면,
도 3b는 리던던시 퓨즈를 판독하는 비교기를 도시하는 도면,
도 4는 퓨즈를 판독하는 판독 회로를 도시하는 도면,
도 5는 종래의 판독 디바이스의 판독 동작을 도시하는 타이밍 도,
도 6a, 6b는 본 발명에 따른 판독 디바이스의 판독 동작을 나타내는 두개의 타이밍 도.
도면의 주요 부분에 대한 부호의 설명
FG: 제네레이터 퓨즈FR: 리던던시 퓨즈
EG: 제네레이터 퓨즈의 판독 디바이스
ER: 리던던시 퓨즈의 판독 디바이스
Tr9 : 판독 트랜지스터Tr : 전계 효과 트랜지스터
t1,2: 판독 시점R : 비반응형 저항
KG: 제네레이터 퓨즈의 비교기 회로
KR: 리던던시 퓨즈의 퓨즈 비교기 회로
LG: 제네레이터 퓨즈의 펄스 래치 회로
PR: 리던던시 퓨즈의 펄스 성형기 회로
Vint: 공급 전압VK1: 노드 전압
VTr: 트랜지스터(Tr)의 임계 전압K1 : 노드(1)
Start : 개시 신호bFPUP : 제 1 제어 신호
FPUN : 제 2 제어 신호
도 1은 전자 반도체 회로의 퓨즈(F)를 판독하는 종래의 판독 디바이스의 구성을 도시하고 있다. 이 경우에, 판독 디바이스(E)는 판독 시점을 결정하는 비교기(K), 제어 신호를 생성하는 펄스 성형기 회로(P) 및 대응하는 퓨즈(F:도시 생략)를 판독하는 판독 회로(L)를 포함한다. 이 경우에, 비교기(K)의 출력단은 신호 라인을 통해서 펄스 성형기 회로(P)의 입력단에 접속되고, 또한 펄스 성형기(P)의 출력단은 제어 라인을 통해서 판독 회로(L)의 입력단에 접속된다.
도 2는 제네레이터 퓨즈(FG) 및 반도체 회로의 리던던시 퓨즈(FR)를 판독하는 두개의 판독 디바이스(ER, EG)의 배열을 도시하고 있다. 각각의 경우에, 각각의 판독 디바이스(EG, ER)의 비교기(KG, KR)와 펄스 성형기 회로(PG, PR)만이 도시된다.
이 경우에, 제 1 비교기(KG)는 바람직하게는 종래의 설계로 되어 있고, 반도체 회로의 초기화 기간 동안 특정 시점에서 제 1 개시 신호(start1)를 생성한다. start1 신호는 제 1 펄스 성형기 회로(PG)가 그 출력단 중 두개에서 두개의 제어 신호(bFPUP, FPUN1)를 생성하게 한다.
제 2 비교기(KR)는 본 발명에 따라 설계되고, 바람직하게는 반도체 회로의 초기화 기간 동안 더 늦은 시점에서 제 2 개시 신호(start2)를 생성하며, 이 신호는 논리 AND 게이트의 두개의 입력단 중 하나에 제공된다. 제 2 비교기(KR)와 제 2 펄스 성형기 회로(PR) 사이에 배치된 AND 게이트는 특정 신호 순서를 정하는 역할을 한다. start1 신호는 AND 게이트의 다른 입력단에 제공된다. 두개의 개시 신호(start1, start2)가 제공되었을 때만, AND 게이트는 개시 신호를 제 2 펄스 성형기 회로(PR)에 전송하고, 여기서 개시 신호(start2)는 그 출력단에서 제어 신호(FPUN2)를 생성한다.
도 3a는 제네레이터 퓨즈(FG)의 판독 디바이스(EG)의 제 1 비교기(KG)를 도시하고 있고, 이는 종래의 구조를 가지고 있는 것이 바람직하다.
이 경우에, 제 1 비교기(KG)는 바람직하게는 전압 분할기 및 두개의 인버터로 구분될 수 있다. 이 경우에, 전압 분할기는 공급 전압(Vint)과 접지 사이에 직렬로 접속된 비반응형(nonreactive) 저항(R), 및 그 게이트 전극이 드레인 전극에 접속되어 있는 p-채널 전계 효과 트랜지스터(Tr1)를 포함한다.
따라서, 전압 분할기는 노드(K1)에서 전압(VK1)을 발생시키고, 이 값은 트랜지스터(Tr1)의 임계 전압(VTr1)만큼 감소된 공급 전압(Vint)에 대응한다.
VK1=Vint-VTr1
이 노드 전압(VK1)은 제 1 인버터의 입력단에 제공된다. 제 1 인버터는 종래의 설계로 되어 있고, 공급 전압(Vint)과 접지 사이에 직렬로 위치하도록 설계된 p-채널 및 n-채널 전계 효과 트랜지스터(Tr3, Tr4)를 구비하고 있다. 제 1 인버터는 노드 전압(VK1)의 논리 레벨에 대해서 반전된 레벨을 제공하고, 이 경우에 로우 노드 전압(VK1)이 제공되면, 제 1 인버터의 n-채널 전계 효과 트랜지스터(Tr4)는 턴 오프되고, 반면에 p-채널 전계 효과 트랜지스터(Tr3)는 제 1 인버터의 출력단으로 하이 레벨을 인가한다. 제 1 인버터의 레벨이 하이이기 때문에 제 2 인버터의 p-채널 전계 효과 트랜지스터(Tr5)는 턴 오프되고, 반면에 그 n-채널 전계 효과 트랜지스터(Tr6)는 오픈되어서, 제 2 인버터의 출력을 접지로 인가한다. 이 상태는 공급 전압(Vint)과 제 2 인버터의 입력단 사이에 위치하고, 그 게이트가 제 2 인버터의출력단에 접속되도록 설계되어 있는 p-채널 전계 효과 트랜지스터(Tr7)에 의해 로크된다.
노드 전압(VK1)이 제 1 인버터 회로가 토글하는 값에 이르는, 공급 전압의 특정 레벨부터만 개시된다. 이 경우에, 제 1 인버터 회로의 p-채널 전계 효과 트랜지스터(Tr3)는 턴 오프되고, 반면에 n-채널 전계 효과 트랜지스터(Tr4)는 제 1 인버터 회로의 출력을 접지로 유도한다. 제 2 인버터 회로의 입력단의 레벨이 로우이기 때문에 제 2 인버터의 n-채널 전계 효과 트랜지스터(Tr6)는 턴 오프되고, 반면에 그 p-채널 전계 효과 트랜지스터(Tr5)는 제 2 인버터의 출력이 공급 전압(Vint)이 되게 하고, 따라서 start1 신호를 생성한다. 퓨즈(F)를 판독하는 시점은 공급 전압(Vint)에 따라서 방식이 결정된다.
도 3b는 제 2 비교기(KR)의 내부 구조를 도시하는 도면으로, 전압 분할기와 두개의 인버터 회로로 다시 구분될 수 있다. 이 경우에, 전압 분할기는 비반응형 저항(R) 및 그 게이트 전극은 각각의 드레인 전극에 연결된 두개의 p-채널 전계 효과 트랜지스터(Tr1, Tr2)를 포함하는 직렬 회로이다. 이 경우에, 제 2 비교기(KR)의 두개의 인버터 회로는 도 3a과 유사하게 설계된다. 전압 분할기의 두개의 p-채널 전계 효과 트랜지스터(Tr1, Tr2)로 이루어진 직렬 회로를 고려해서, 제 2 비교기(KR)의 노드 전압(VK1)은 제 1 비교기(KG)에 비해서 제 2 트랜지스터(Tr2)의 임계 전압만큼 감소된다.
VK1=(Vint-VTr1)-VTr2
이로써, 반도체 모듈의 초기화 기간 동안 공급 전압(Vint)이 상승될 때, 제 1 인버터의 스위칭 임계값이 일시적으로 지연된다. 이 지연은 제 2 비교기(KR)의 전압 분할기의 p-채널 전계 효과 트랜지스터(Tr2)의 임계 전압(VTr2)의 크기 및 공급 전압(Vint)의 일시적인 프로필만큼 정확하게 결정된다. 이는 도 3a에서 제 1 비교기(KG)의 제 1 개시 신호에 대한 제 2 개시 신호의 일시적인 지연에 대응한다.
도 4는 예로서, 퓨즈(F)의 판독 회로의 내부 구조를 도시하고 있고, 이는 이하 퓨즈 래치 회로라고 하기로 한다. 이 경우에, 퓨즈(F)는 퓨즈화된 링크로서 설계되는 것이 바람직하고, 이는 반도체 모듈의 특성을 한정하도록 레이저 또는 높은 전류에 의해 닫혀질 수 있다. 퓨즈(F)의 판독을 위해, 퓨즈 래치 회로(L)는 전압 분할기를 구비하고 있고, 이 분할기의 전압값은 그 아래에 접속되는 두개의 인버터 회로에 의해 로크된다. 이 경우에, 노드(K2)의 전위 및 퓨즈 래치 회로(L)의 출력 신호는 퓨즈(F)의 상태에 따라서 방식이 결정된다. 이를 위해, 노드(K1)는 전압 분할기의 p-채널 전계 효과 트랜지스터(Tr8)에 하이 레벨 신호(bFPUP)를 인가함으로써 공급 전압(Vint)으로부터 연결 해제된다. FPUN 신호는 이 시점에서 로우 레벨 전위를 가지고 있고, 그 결과, 이하 판독 트랜지스터라 하는, 전압 분할기의 n-채널 전계 효과 트랜지스터(Tr9)는 턴 오프된다. 판독 트랜지스터(Tr2)는 FPUN 신호의동작에 의해 턴 온되고, 그 결과, 노드(K1)의 전위는 원래의 퓨즈(F)의 경우에 접지로 유도된다. 반대로, 퓨즈(F)가 끊어지면, 노드(K1)는 하이 레벨의 전위로 남아 있다. 두개의 인버터의 직렬 회로는 노드(K1)의 각각의 전압 전위를 로크해서 클로스된 퓨즈(F)의 경우에 하이 레벨 신호를 출력하고, 닫혀지지 않은 퓨즈(F)의 경우에 로우 레벨 신호를 퓨즈 래치 회로(L)의 출력단에 출력한다. 이 경우에, 제 2 인버터를 제 2 n-채널 전계 효과 트랜지스터(Tr14)로의 bFPUP 신호 라인으로 연결함으로써, 퓨즈 래치 회로(L)의 출력단이 퓨즈(F)의 판독 이전에 접지로 유도될 수 없는 것을 보장한다.
현재 반도체 모듈의 높은 집적도로 인해서, 예컨대 레이저를 이용해서 퓨즈가 정밀하게 끊어지는 것을 더 어렵게 하고 있다. 이는 특정 퓨즈(F)를 끊을 때, 인접한 퓨즈도 약간의 영향을 받을 것이며, 이로써 그 저항에 변화가 발생할 위험이 증가했다는 것을 의미한다. 이 경우, 끊어지지 않은 퓨즈가 끊어진 퓨즈라고 검출되는 것과 같이, 인접한 퓨즈의 저항은 증가할 수 있다. 이러한 에러의 원인을 제거하기 위해, 종래에는 전체 퓨즈 래치 회로(L)가 다시 치수가 조정되고, 그 결과 스위칭 임계값은 더 높은 저항으로 채택되었다. 그러나, 퓨즈 래치 회로(L)의 스위칭 임계값의 증가는 α방사에 대한 반응도를 증가시킨다. α방사는 판독 시점에서 노드(K1)의 전위를 변경시켜서, 퓨즈 래치 회로(L)가 각각의 다른 값으로 토글되고, 결론적으로 퓨즈(F)가 부정확하게 판독되게 된다. 퓨즈(F)가 부정확하게 판독된다는 것은, 예컨대 내부 전압과 같은 반도체 회로의 중요한 동작 파라미터가 부정확하게 설정되거나, 또는, 결함을 가진 구조, 예컨대 워드 라인이 리던던시 소자로 대치되지 않는다는 것을 의미하기 때문에, 이 경우에 전체 반도체 모듈의 기능이 위험해진다.
종래의 퓨즈 래치 회로의 치수는 α방사에 대한 반응도와 부정확하게 영향을 받은 퓨즈 사이의 절충 방안을 나타낸다. 그러나, 반도체 모듈의 초기화 기간 동안의 공급 전압(Vint)의 비안정성은 퓨즈(F)의 판독 동작 동안의 추가적인 불확실성을 감춘다.
그러나, 퓨즈(F)의 판독 중의 높은 불확실성은 수율, 즉 종래의 반도체 모듈의 제조된 칩의 수당 기능하는 칩의 수의 비율을 크게 저하시킬 수 있다.
퓨즈(F)의 판독 중의 확실성을 증가시켜서 수율의 손실을 감소시키기 위해, 본 발명은 판독 트랜지스터(Tr9)의 게이트 전압의 제어에 의한 퓨즈 래치 회로(L)의 스위칭 임계값의 변화를 주시한다. 게이트 전압의 증가는 스위칭 임계값을 높이고, 반면에 전압의 감소는 스위칭 임계값을 낮춘다.
이러한 제어는 퓨즈(F)의 판독 시점을 일시적으로 제어하는 수단에 의해 수행되는 것이 유익하다. 관련된 도 3a 및 3b 에 도시된 바와 같이, 대응하는 개시 신호는 각각의 비교기의 스위칭 임계값을 증가시킴으로써 지연될 수 있다. 공급 전압(Vint)이 이후 판독 시점(t2)에서 훨씬 높기 때문에, 판독 트랜지스터(Tr9)의 제어 신호(FPUN)의 높은 레벨의 전위는 시점(t1)에서보다 더 높은 레벨을 갖는다. 이는 판독 트랜지스터(Tr9)의 채널 경로의 비반응형 저항을 감소시킨다. 퓨즈(F) 및판독 트랜지스터(Tr9)를 포함하고 있는 직렬 회로의 더 낮은 비반응형 저항을 고려할 때, 퓨즈 래치 회로(L)의 스위칭 임계값은 증가하고, 그 결과 부분적으로 끊어진 퓨즈(F)에 대한 반응도는 α방사에 대한 반응도를 증가시키는 일없이 감소된다.
도 5는 반도체 모듈의 초기화 기간 동안의 종래의 퓨즈 판독 동작을 도시하는 타이밍 도이다. 이 경우에, 공급 전압(Vint)의 프로필은 시간에 대해 도시되어 있고, 전압은 낮은 전압값(V0)에서 최고 전압값(Vmax)으로 상승한다. 이 경우에, 반도체 모듈의 제네레이터 퓨즈 및 리던던시 퓨즈(FG, FR)는 공급 전압(Vint)이 그 최고값(Vmax)에 아직 이르지 않은 시점(t1')에 판독된다. 시점(t1')에서 공급 전압(Vint)의 높은 안정성을 고려하면, 퓨즈(FG, FR)의 판독은 에러율이 높다. 퓨즈(FG, FR)의 결함을 가진 판독은 전체 반도체 회로의 기능 저하와 이로 인한 수율의 손실이 수반될 수 있다.
도 6a 및 도 6b는 본 발명에 따른 방법의 판독 방안을 도시하는 도면으로, 도 5에 대응하는 도 6a는 공급 전압(Vint)의 프로필을 시간의 함수로서 도시하고, 반면에, 도 6b는 대응하는 신호의 일시적인 프로필을 도시하고 있다.
도 6a에서 알 수 있는 바와 같이, 제네레이터 퓨즈는 도 5에 도시된 종래의 방법에서의 전체 퓨즈(F)와 같은 시점에 판독되는 것이 바람직하다. 퓨즈(F)를 판독하는 동안의 관련된 불확실성 - 공급 전압(Vint)의 비안정성에 의한 - 및 관련된 전체 반도체 모듈에 대한 악영향을 피하기 위해, 퓨즈(F)는 두개의 그룹으로 분리되고, 그 중 제 1 그룹은 그 판독 불확실성이 전체 반도체 회로의 기능에 영향을 미치지 않는 퓨즈(F)를 포함하고 있다. 이들은 제네레이터 퓨즈(FG)를 포함하고 있는 것이 바람직하고, 이는 결함이 있는 판독에 의해 야기된 내부 공급 전압의 변화가 반도체 모듈의 허용 한계 내에 있고, 반도체 모듈의 동작이 의미없는 범위에 한정되는 것이 통상적이기 때문이다. 따라서, 퓨즈(FG)의 제 1 그룹은 도 5의 종래의 판독 방안과 유사하게, 초기화 기간 동안 요구되는 내부 전압을 설정할 수 있도록, 제 1 시점(t1)에 판독되는 것이 바람직하다. 제네레이터 퓨즈(FG)를 판독하는 동안의 불확실성을 감소시키기 위해, 이들 퓨즈(FG)는 이들이 α방사에 반응하지 않고, 따라서 신뢰할 수 있게 끊어질 수 있도록 반도체 모듈의 에어리어 논크리티컬(area-noncritical) 영역내에 설계될 수 있다.
퓨즈(F)의 제 2 그룹은 바람직하게는 반도체 회로의 모든 리던던시 퓨즈(FR)를 포함하고, 본 발명에 따라서, 공급 전압(Vint)이 이미 비교적 안정된 상태인 이후 시점(t2)에서만 판독된다. 도 6a에 도시된 바와 같이, 이 시점에서, 공급 전압(Vint)은 그 최고값(Vmax)에 도달했고, 약간의 변화만이 있다. 도 4를 참조해서 설명한 바와 같이 더 높은 공급 전압(Vint)을 고려할 때, 대응하는 퓨즈 래치 회로(LR)의 스위칭 임계값은 상승되고, 결과적으로 좋지 않은 영향을 받은 리던던시 퓨즈(FR)가 판독되는 동안의 에러율은 크게 감소된다. 동일하게, 제 2 판도시점(t2)에서의 더 높고 더 안정된 공급 전압(Vint)을 고려할 때, α방사에 대한 퓨즈 래치 회로(LR)의 반응도는 감소된다. 결과적으로, 리던던시 퓨즈(FR)의 상태는 종래의 판독 방법과 비교해서 더 높은 안정성으로 판정된다.
도 6b는 도 2의 장치의 신호의 일시적인 프로필을 도시하고 있다. 이 경우, 제 1 비교기(KG)는 공급 전압(Vint)의 제 1 임계값인 경우에, start1 신호를 생성한다. 이후에, 퓨즈 래치 회로(LG)를 통해서 반도체 모듈의 대응하는 제네레이터 퓨즈(FG)를 판독하기 위해, 제 1 펄스 성형기 회로(PG)는 우선 bFPUP 신호를 생성하고, 그 직후에 FPUN1 신호를 생성한다. 공급 전압(Vint)이 제 2 임계값에 도달한 이후에만, 제 2 판독 디바이스(E2)의 비교기는 start2 신호를 생성하고, 이는 제 2 펄스 성형기 회로(PR)가 FPUN2 신호를 생성하게 해서, 결과로서, 궁극적으로는 대응하는 퓨즈(FR)가 제 2 퓨즈 래치 회로(LR)에 의해 판독된다.
상기 설명, 도면 및 청구의 범위에 개시된 본 발명의 특징은 다양한 구성으로 본 발명을 구현하는데 있어서, 개별적 및 임의의 소망의 조합 모두 중요하다.
리던던시 소자를 가동시키기 위해 제공되는 리던던시 퓨즈는 내부 전압을 설정하기 위해 제공되는 제네레이터 퓨즈보다도 늦게 판독된다. 초기화 기간 동안반도체 모듈의 공급 전압이 계속해서 증가하기 때문에, 제네레이터 퓨즈가 판독되는 처음 시점보다 이후에 판독되는 것이 더 높은 값을 가진다. 그 결과, 대응하는 퓨즈 래치 회로의 개선된 검출 성능이 달성되고, 리던던시 퓨즈가 불완전하게 판독되는 위험이 감소될 수 있다.

Claims (10)

  1. 공급 전압을 설정하기 위한 적어도 하나의 제네레이터 퓨즈(FG) 및 리던던시 소자를 가동시키기 위한 적어도 하나의 리던던시 퓨즈(FR)를 구비하며, 상기 리던던시 퓨즈(FR)를 판독하기 위한 판독 디바이스(ER)가 제공되는 반도체 회로에 있어서,
    상기 판독 디바이스(ER)는 제네레이터 퓨즈(FG)에 대해 시간차를 두고 리던던시 퓨즈(FR)를 판독하도록 설계된
    반도체 회로.
  2. 제 1 항에 있어서,
    상기 판독 디바이스(ER)는 퓨즈 래치 회로(LR) - 상기 퓨즈 래치 회로(LR)는 리던던시 퓨즈(FR)와 직렬로 접속된 판독 트랜지스터(Tr9)를 포함함 - 를 포함하되, 상기 리던던시 퓨즈(FR)의 상태를 판독하기 위해, 상기 판독 디바이스(ER)는 상기 판독 트랜지스터(Tr9)의 게이트 전압의 제어에 의해 상기 리던던시 퓨즈(FR)의 판독 시점을 결정하도록 설계된
    반도체 회로.
  3. 제 1 항 또는 제 2 항에 있어서,
    공급 전압(Vint)에 따르는 방식으로, 반도체 회로의 초기화 기간 동안 상기 리던던시 퓨즈(FR)의 판독 시점을 결정하는 비교기(KR)가 설계되고, 상기 비교기(KR)는 상기 공급 전압(Vint)이 완전하게 또는 거의 완전하게 상승된 시점(t2)에 리던던시 퓨즈(FR)의 판독 동작을 개시하도록 설계되는
    반도체 회로.
  4. 제 3 항에 있어서,
    추가 판독 디바이스(EG)가 상기 제네레이터 퓨즈(FG)를 판독하도록 설계되며, 공급 전력(Vint)에 따른 방식으로 상기 제네레이터 퓨즈(FG)의 판독 시점을 결정하기 위한 추가 비교기(KG)를 구비하고,
    상기 비교기(KR)는 상기 추가 비교기(KG)보다 더 높은 스위칭 임계값을 가지는
    반도체 회로.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 추가 판독 디바이스(EG)는 상기 판독 디바이스(ER)에 비해서 최적화된 치수를 가지고 있어서, 상기 반도체 회로의 초기화 기간 동안 불안정안 동작 상태하에서 상기 제네레이터 퓨즈(FG)의 신뢰할만한 판독을 보장하는
    반도체 디바이스.
  6. 공급 전압을 설정하도록 설계된 적어도 하나의 제네레이터 퓨즈(FG) 및 반도체 회로의 리던던시 소자를 가동시키도록 설계된 적어도 하나의 리던던시 퓨즈(FR)를 구비하되, 상기 반도체 모듈의 초기화 기간에, 상기 반도체 모듈의 공급 전압(Vint)이 하위 전압값(V0)에서부터 상위 전압값(Vmax)으로 상승되는, 반도체 회로의 퓨즈를 판독하는 방법에 있어서,
    a) 상기 공급 전압(Vint)이 제 1 전압값(V1)에 이르는, 상기 초기화 기간 중 제 1 시점(t1)에서 상기 제네레이터 퓨즈(FG)가 판독되는 단계와,
    b) 상기 공급 전압(Vint)이 제 2 전압값(V2)에 이르는, 상기 초기화 기간 중 제 2 시점(t2)에서 상기 리던던시 퓨즈(FR)가 판독되는 단계
    를 포함하는
    반도체 회로의 퓨즈를 판독하는 방법.
  7. 제 6 항에 있어서,
    상기 공급 전압(Vint)의 변화율은 상기 제 2 시점(t2)에서보다 상기 제 1 시점(t1)에서 더 큰
    반도체 회로의 퓨즈를 판독하는 방법.
  8. 제 6 항 또는 제 7 항에 있어서,
    상기 공급 전압(Vint)은 상기 제 2 시점(t2)에서 완전히 또는 거의 완전히 상승되는
    반도체 회로의 퓨즈를 판독하는 방법.
  9. 제 6 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 리던던시 퓨즈(FR)는 판독 트랜지스터(TR)에 의해 판독되고,
    상기 퓨즈 래치 회로(LR)의 상기 스위칭 임계값은 상기 리던던시 퓨즈(FR)가 판독되기 전에 증가되는
    반도체 회로의 퓨즈를 판독하는 방법.
  10. 제 9 항에 있어서,
    상기 퓨즈 래치 회로(LR)의 스위칭 임계값은 상기 리던던시 퓨즈(FR)에 직렬 접속된 판독 트랜지스터(Tr9)의 게이트 전압을 변화시킴으로써 증가되는
    반도체 회로의 퓨즈를 판독하는 방법.
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