KR100390982B1 - 반도체 소자의 전하 축적 방지 장치 - Google Patents

Abstract

본 발명은 반도체 소자의 전하 축적 방지 장치에 관한 것으로 소자의 가공 공정 이후 회로 수정을 목적으로 레이저 또는 집속 이온 빔을 사용하여 회로의 수정을 하는 경우 연결 또는 절단 과정에서 발생되는 전하의 축적을 방지하여 회로를 구성하는 트랜지스터, 회로의 오동작 등을 방지하기 위한 반도체 소자의 전하 축적 방지 장치에 관한 것으로 종래에는 회로 수정이 필요한 경우 절단 또는 연결로 인하여 발생되는 전하의 축적 때문에 트랜지스터의 특성이 변하거나 회로의 오동작이 발생되는 등 전하 축적에 따른 부작용이 있었다. 본 발명은 이를 해결하기 위하여 창안된 것으로 문제의 발단이 되는 전하의 축적을 방지하는 장치를 첨가하므로써 문제를 해결하였다. 이상에서 설명한 본 발명에 따른 전하 축적 방지 장치를 반도체 소자의 회로 수정이 가능한 부분에 구현하게 되면 내부 구성요소인 트랜지스터의 특성 변화를 방지하고 또한 회로의 오동작을 방지하는 효과가 있으며 결국 정상적인 회로의 동작이 가능해지는 효과가 있다.

Description

반도체 소자의 전하 축적 방지 장치

본 발명은 반도체 소자의 전하 축적 방지 장치에 관한 것으로, 특히 소자의 가공 공정 이후 회로의 수정이 필요한 경우 레이저 또는 집속 이온 빔(Focused Ion Beam)을 사용하여 연결·절단시 발생되는 전하의 축적을 방지하여 회로의 오동작 및 트랜지스터의 특성 변화를 방지하기 위한 반도체 소자의 전하 축적 방지 장치에관한 것이다.

일반적으로 반도체 소자의 가공 공정 이후에 신호의 지연을 최적화하거나 불필요한 신호의 마진을 제거하여 최적의 동작 조건을 확보하는 경우, 회로의 불량이 발생시 이를 제거하는 경우, 정상 워드라인이나 정상 컬럼라인에 어떤 결함이 발생되어 이를 리페어시키는 과정에서 퓨즈 절단시 등에 있어서 이러한 레이저 또는 집속 이온 빔을 사용하여 회로를 수정하게 되는데 이러한 회로의 수정 즉, 절단 또는 연결시 전하의 축적이 발생되는 것이다.

일반적으로 레이저에 있어서는 거의 중성의 전하를 가지고 있어서 전하 축적에 대한 문제는 일어나지 않으며 다만 열로 인한 회로의 특성이 변하는 경우는 발생될 수 있다. 한편, 집속 이온 빔에 있어서는 Positive 또는 Negative의 Charge를 가지고 있어 회로의 연결 또는 절단시 Charge의 축적이 크게 문제가 된다. 이처럼 집속 이온 빔을 사용하여 회로를 수정하는 경우 회로의 수정이 이루어지는 부분에 전하의 축적이 발생되고 이러한 전하의 축적은 고전위를 발생시켜 회로의 특성을 변하게 하거나 회로를 구성하는 트랜지스터의 게이트 옥사이드를 파괴하여 회로의 오동작을 유발시키게 되는 것이다.

도 1은 종래의 접속 이온 빔을 사용하여 제1 지연 회로의 회로 수정의 한 예를 나타낸 회로도로서, 입력단과 제1 노드(N1) 사이에 접속된 제1 인버터(IV1)와, 상기 제1 노드(N1)와 제2 노드(N2)를 상호 연결시키기 위한 제2 퓨즈(f2)와, 상기 제1 노드와 제1 퓨즈(f1) 사이에 접속되며 직렬접속된 제2, 제3, 제4 그러고 제5 인버터(IV2, IV3, IV4, IV5)로 구성되는 제1 지연 회로(10)와, 상기 제1 지연 회로의 출력단과 상기 제2 노드(N2) 사이에 접속된 제1 퓨즈와, 상기 제2 노드와 출력할 사이에 접속된 제6 인버터(IV6)로 구성된다.

이하, 상기 구성에 따른 동작관계를 설명하기로 한다.

도 1에 있어서는 지연 시간을 단축시킬 목적으로 집속 이온 빔을 사용하여 제1 지연 회로를 수정하기 위한 것으로 상기 제1 퓨즈는 접속되어 있고 상기 제2 퓨즈(f2)는 연결이 되어 있지 않다. 여기서는 집속 이온 빔을 사용하여 상기 제1 퓨즈를 절단하고 상기 제2 퓨즈를 연결시켜 입력신호가 출력되는 Time을 줄여주기 위한 것이다.

상기의 과정에서 상기 제1 퓨즈를 절단하고 상기 제2 퓨즈를 연결하기 위하여 집속 이온 빔을 장시간 주사하는 경우 제6 인버터를 구성하는 내부 트렌지스터 게이트 단자에는 전하 축적이 일어나게 되고 따라서 상기 제2 노드에는 고전위가 발생되어 강력한 전계를 형성하게 된다. 이렇게 형성된 전계는 트랜지스터의 게이트 옥사이드를 파괴하거나 트랜지스터의 특성 변화를 초래하게 된다.

이상에서 설명한 바와 같이, 종래에 있어서는 회로의 수정시 발생되는 전하의 축적에 따른 트랜지스터의 특성 변화, 이로 인한 회로의 오동작을 발생시키게 되는 문제점이 있다.

따라서 본 발명은 상기의 문제점을 해결하기 위하여 창안된 것으로 회로의 수정시 발생되는 전하의 축적을 해소시켜 트랜지스터의 특성 변화와 이에 따른 회로의 오동작을 방지하기 위한 반도체 소자의 전하 축적 방지 장치를 제공함에 그목적이 있다.

도 1은 종래의 접속 이온 빔을 사용하여 제1 지연 회로의 회로 수정의 한 예를 나타낸 회로도.

도 2는 본 발명의 제1 실시예에 따른 제1 지연 회로의 수정시 집속 이온 빔의 사용에 따른 전하 축적 방지를 위한 회로도.

도 3은 본 발명의 제2 실시예로 리페어 동작시 집속 이온 빔의 사용에 따른 전하 축적 방지를 위한 회로도.

< 도면의 주요부분에 대한 부호의 설명 >

10 : 제1 지연 회로 20 : 제2 지연 회로

30 : 제1 전하 축적 방지 장치 40 : 제2 전하 축적 방지 장치

상기 목적 달성을 위한 본 발명의 전하 축적 방지 장치는 집속 이온 빔을 이용하여 절단·연결이 가능한 단자와,

상기 단자에 접속된 게이트 입력단으로 상기 단자상의 신호를 받아들이는 트랜지스터와,

절단·연결시 상기 단자에 접속되어 상기 단자에 축적된 전하를 전원전위 또는 접지전위로 발산시키기 위한 전하 축적 방지 장치를 포함하는 것을 특징으로 한다.

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.

이하, 첨부도면을 참조하여 본 발명의 제1 실시예와 제2 실시예를 상세히 설명하기로 한다.

도 2는 본 발명의 제1 실시예에 따른 지연 회로의 수정시 집속 이온 빔의 사용에 따른 전하 축적 방지를 위한 회로도로서, 입력단과 제3 노드 사이에 접속된 제11 인버터(IV11)와, 상기 제3 노드(N3)와 제4 노드(N4)를 연결시키기 위한 제4 퓨즈(f4)와, 상기 제3 노드와 제3 퓨즈(f3) 사이에 접속되고 직렬접속된 제12, 제13, 제14 그리고 제15 인버터(IV12, IV13, IV14, IV15)로 구성된 제2 지연 회로 (20)와, 상기 제2 지연 회로 출력단과 상기 제4 노드 사이에 접속된 제3 퓨즈와, 상기 제4 노드와 출력단 사이에 접속된 제16 인버터(IV16)와, 상기 제4 노드와 접지전위 사이에 접속된 제1 전하 축적 방지 장치(30)로 구성된다.

상기 제1 전하 축적 방지 장치는 게이트가 제1 저항(R1) 일측 단자에 접속되고 상기 제4 노드와 접지전위 사이에 접속된 제1 NMOS형 트랜지스터(MN1)와, 상기 제1 NMOS형 트랜지스터 게이트 단자와 접지전위 사이에 접속된 제1 저항으로 구성된다.

이하, 상기 구성으로 이루어진 본 발명의 제1 실시예를 상세히 설명하기로 한다.

상기 도 1의 종래 회로에 있어서 설명한 바와 같이 상기 제3 퓨즈를 끊고 상기 제4 퓨즈를 접속시켜 입력단으로 입력된 신호의 출력시간을 단축시키기 위한 경우 집속 이온 빔을 사용하여 상기 제3 퓨즈를 절단하고 상기 제4 퓨즈를 연결시키면 집속 이온 빔 자체가 보유하고 있는 Positive Charge 또는 Negative Charge가 상기 제4 노드로 전달되어 상기 제4 노드상의 전위가 상승 또는 하강하게 된다. 이는 제16 인버터를 구성하는 트랜지스터 게이트 단자로 인가되어 게이트 옥사이드를 파괴하거나 변형시켜 회로의 동작을 차단하거나 오동작을 유발시키게 되는데 이를 방지하기 위하여 전하 축전 방지 장치가 접속되어 구동된다. 먼저, 상기 제4 노드상의 전위가 Positive로 Charge되어 전위가 상승하는 경우 트랜지스터 자체가 가지고 있는 펀치 스루에 의해 턴-온된 트랜지스터를 통해 상기 제4 노드상의 Positive Charge가 접지전위단으로 전달되므로써 전위의 상승을 방지하게 된다. 여기서 펀치 스루란 게이트 전위와 무관하게 특정 드레인의 전위가 높으면 트랜지스터가 턴-온되는 현상을 말한다.

한편, 상기 제4 노드상이 Negative로 Charge되면 상기 제1 NMOS형 트랜지스터 게이트 전위가 상기 제4 노드상의 전위보다 상대적으로 높은 전위가 되어 상기 제1 NMOS형 트랜지스터가 턴-온된다. 이는 결국 상기 제4 노드상의 Negative Charge가 접지전위단으로 전달되어 Negative Chargs의 축전은 이루어지지 않는 것이다.

한편, 제1 저항은 상기 제4 노드상의 Negative 전하가 상기 접지전위단으로 전달되면 게이트 단자와 상기 제4 노드상의 전위차는 상대적으로 줄어들게 된다. 이는 결국 제1 NMOS형 트랜지스터의 턴-온 범위가 좁아지는 결과를 초래하며 원활한 전하의 이동을 방해하게 된다. 따라서 이러한 전하의 이동을 보다 오래 지속시키기 위해 게이트 단자와 접지전위단 사이에 저항을 접속하게 되면 전위차가 감소되는 것을 상대적으로 지연시켜 상기 제1 NMOS형 트랜지스터의 턴-온 구간을 보다 지속시키므로써 전하의 이동 시간을 보다 지속시키는 것이다.

도 3은 본 발명의 제2 실시예로 리페어 동작시 집속 이온 빔의 사용에 따른 전하 축적 방지를 위한 회로도로서, 게이트로 프리차지 신호가 인가되고 전원전압과 제5 노드(N5) 사이에 접속된 제1 PMOS형 트랜지스터(MP1)와, 상기 제5 노드와 제2 NMOS형 트랜지스터(MN2) 드레인 단자 사이에 접속된 제5 퓨즈(f5)와, 상기 제5 퓨즈와 접지전위 사이에 접속되고 게이트로 제1 어드레스 신호(Add1)가 인가되는 제2 NMOS형 트렌지스터와, 상기 제5 노드와 제3 NMOS형 트랜지스터(MN3) 드레인 단자 사이에 접속된 제6 퓨즈(f6)와, 상기 제6 퓨즈와 접지전위 사이에 접속되며 게이트로 제2 어드레스 신호(Add2)가 인가되는 제3 NMOS형 트랜지스터(MN3)와, 상기제5 노드와 제4 NMOS형 트랜지스터(MN4) 드레인 단자 사이에 접속된 제7 퓨즈(f7)와, 상기 제7 퓨즈와 접지전위 사이에 접속되며 게이트로 제3 어드레스 신호(Add3)가 인가되는 제4 NMOS형 트랜지스터(MN4)와, 상기 제5 노드와 제5 NMOS형 트랜지스터(MN5) 드레인 단자 사이에 접속된 제8 퓨즈(f8)와, 상기 제8 퓨즈와 접지전위 사이에 접속되며 게이트로 제4 어드레스 신호(Add4)가 인가되는 제5 NMOS형 트랜지스터(MN5)와, 상기 제5 노드와 출력단 사이에 접속된 제21 인버터(IV21)와, 상기 제5 노드와 접지전위 사이에 접속된 전하 축적 방지 장치로 구성된다.

상기 전하 축적 방지 장치(40)는 상기 제5 노드와 접지전위 사이에 접속되고 게이트가 제2 저항(R2)에 접속된 제6 NMOS형 트랜지스터(MN6)와, 상기 제6 NMOS형 트랜지스터 게이트 단자와 접지전위 사이에 접속된 제2 저항으로 구성된다.

이하, 상기 구성에 따른 동작관계를 살펴보면 먼저 제1 PMOS형 트랜지스터 게이트 단자로 프리차지 신호(Pre)가 인가되면 상기 제1 PMOS형 트랜지스터가 턴-온되어 상기 제5 노드상으로 하이 신호가 전달된다. 상기 상태에서 징상 워드라인 또는 정상 컬럼라인에 어떤 결함도 발생되지 않았을 경우 임의의 한 어드레스 신호가 임의의 한 트랜지스터 게이트 단자로 인가되어 턴-온된 트랜지스터를 통해 접지전위가 상기 제5 노드로 전달되어 결국 상기 제5 노드 상은 로우로 바뀌게 된다. 예를 들어 제1 어드레스 신호가 제2 NMOS형 트랜지스터 게이트 단자로 인가되면 상기 제2 NMOS형 트랜지스터가 턴-온되어 접지전위가 상기 제2 NMOS형 트랜지스터를 지나 제5 퓨즈를 거쳐 제5 노드상에 전달되는 것이다. 계속해서 상기 제5 노드상의 로우 신호는 제21 인버터에 의해 반전되어 하이 신호가 결국 출력단으로 출력되어정상 동작시는 하이 신호가 출력되는 것이다.

이하에서는 리페어 동작시의 동작관계와 이때 발생되는 전하 축전의 방지 관계에 대해서 살펴보기로 한다.

예를 들어 제1 어드레스 신호에 의해 선택되는 워드라인이 결함되었다고 하면 먼저 상기 제5 퓨즈를 절단하게 된다. 상기 상태에서 제1 어드레스 신호가 상기 제2 NMOS형 트랜지스터 게이트 단자로 인가되면 상기 제2 NMOS형 트랜지스터가 턴-온된다. 하지만 상기 제5 퓨즈가 절단되어 있으므로 상기 제5 노드상의 전위는 하이 상태를 그대로 유지하고 상기 제5 노드상의 전위는 제21 인버터에 의해 반전되어 결국 로우 신호가 출력단으로 출력되는 것이다.

이러한 리페어시 상기 제5 퓨즈를 집속 이온 빔을 사용하여 절단하는 과정에서 상기 제5 노드상의 전위가 Positive 또는 Negative로 Charge된다. 이는 제21 인버터를 구성하는 트랜지스터 게이트 단자에 영향을 미치고 결국 회로의 동작을 불안하게 한다. 이러한 전하의 축적에 따른 회로의 오동작을 방지하기 위해 전하 축적 방지 장치가 동작하여 전위의 상승을 막게 되는데 이에 대한 동작관계는 상기 도 2에 도시된 제1 실시예에서 설명하였은바 이에 대한 설명은 약하기로 한다.

이상에서 설명한 바와 같이 회로 수정시 사용되는 집적 이온 빔의 절단·연결에 따른 전하의 축적을 본 발명으로 인하여 해소시키므로써 안정적인 회로의 동작을 구현하고 있다.

이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 전하 축적 방지장치를 반도체 소자에 구현하게 되면 트랜지스터 게이트 옥사이드의 파괴를 방지하고 이로 인한 회로의 오동작을 방지하는 효과가 있다.

Claims (6)

1. 소자의 가공 공정 이후 회로의 수정이 필요한 반도체 소자의 전하 축적 방지 장치에 있어서,

   집속 이온 빔을 이용하여 절단·연결이 가능한 스위치와,

   상기 단자에 접속된 게이트 입력단으로 상기 단자상의 신호를 받아들이는 출력 트랜지스터와,

   절단·연결시 상기 단자에 접속되어 상기 단자에 축적된 전하를 전원전위 또는 접지전위로 발산시키기 위한 전하 축적 방지 수단을 포함하는 것을 특징으로 하는 반도체 소자의 전하 축적 방지 장치.
2. 제 1 항에 있어서,

   상기 전하 축적 방지 장치는 상기 단자와 접지전위 또는 전원전위 사이에 접속되고 게이트가 지연 수단의 일측 단자에 접속된 전달 수단과,

   음전하로 축적된 상기 단자에 접속된 상기 전달 수단의 방전 시간을 연장시키기 위하여 상기 전달 수단의 게이트 단자와 접지전위 또는 전원전위 사이에 접속된 지연 수단을 포함하는 것을 특징으로 하는 반도체 소자의 전하 축적 방지 장치.
3. 제 1 항 또는 제 2 항에 있어서,

   상기 전달 수단은 MOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 소자의 전하 축적 방지 장치.
4. 제 1 항 또는 제 2 항에 있어서,

   상기 지연 수단은 저항을 포함하는 것을 특징으로 하는 반도체 소자의 전하 축적 방지 장치.
5. 제 1 항에 있어서,

   상기 단자는 소자의 신호 전달에 사용되는 배선 층으로 가공 공정상 제일 상층부에 있는 것을 특징으로 하는 반도체 소자의 전하 축적 방지 장치.
6. 제 4 항에 있어서,

   상기 저항은 상기 전달 수단 게이트 단자가 가지고 있는 저항값보다 더 큰 저항값을 가지는 것을 특징으로 하는 반도체 소자의 전하 축적 방지 장치.