KR100498418B1 - 기준전압발생장치 - Google Patents

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Abstract

본 발명의 목적은 프리-차아지 또는 클램핑하고자 하는 대상 노드의 전위를 결정해줌에 있어, 상기 대상 노드의 전위 조절이 미세한 양 단위로 이루어질 수 있도록 함으로써 조절 전위의 선택성을 높여주는 기준전압 발생 장치를 제공하는 것이다.
기준전압 발생 장치는 출력 노드; 제1 전압레벨을 설정하기 위하여 제1 단자를 구비하는 제1 바이어스 수단; 소스가 상기 제1 전압레벨에 연결되어 있고, 게이트와 드레인이 상기 출력 노드에 접속되어 있는 MOS 트랜지스터; 제2 전압레벨을 설정하기 위한 제2 바이어스 수단; 상기 제2 전압레벨과 크기가 다른 제3 전압레벨을 설정하기 위한 제3 바이어스 수단; 및 상기 제1 전압 레벨 및 상기 제2 전압레벨 중 어느 하나를 선택하여, 상기 MOS 트랜지스터의 기판을 선택된 전압 레벨로 바이어스 하기 위한 선택 수단;을 포함한다.
이에 따라, 대상 노드의 전위 조절이 미세한 양 단위로 이루어질 수 있도록 함으로써 조절 전위의 선택성이 높아지게 되는 효과가 있다.

Description

기준전압 발생 장치{Reference voltage generating apparatus}
본 발명은 반도체 회로에 관한 것으로서, 보다 상세하게는 반도체 회로 내에서 일정한 기준전압을 발생하는 기준전압 발생 장치에 관한 것이다.
일반적으로, 금속-산화막-반도체(이하 "MOS"라 함)를 사용하는 반도체 회로에서 특정 노드 전위를 프리-차아지(Pre-charge)하는데 사용하거나 클램프용 다이오드에 응용하기 위한 기준전압은, 문턱전압(Vt)을 이용하는 방법 및 MOS의 문턱전압 이하 특성이 바이폴라 트랜지스터와 비슷하다는 특성을 이용하는 서멀 볼티지형(Thermal Voltage)형 등이 있다.
도 1은 문턱전압(Vt)을 이용하는 종래의 기준전압 발생 장치의 일예를 보여주는 회로도이다. 도 1의 기준전압 발생 장치는 MOS 트랜지스터가 포화영역에서는 그 전류가 드레인 전위에 독립적이라는 특성을 이용하는 것이다.
도 1에 있어서, pMOS 트랜지스터(MP1)의 게이트는 드레인에 연결되어 있다. 따라서 pMOS 트랜지스터(MP1)는 동작시에는 항상 포화영역에서 동작하게 되어 정전류 동작 특성을 가지게 된다. 마찬가지로, 두 개의 pMOS 트랜지스터들(MP2, MP3)의 게이트도 각각 해당 트랜지스터의 드레인에 연결되어 있으며, 따라서 pMOS 트랜지스터들(MP2, MP3)도 동작시에는 항상 포화영역에서 동작한다.
퓨즈(F1)가 절단되지 않은 경우에, 상기 퓨즈(F1)는 전원전압(Vcc)과 노드(B)사이에 경로를 제공하여 pMOS 트랜지스터(MP1)가 동작하지 않도록 하게 된다. 이때, 상기 노드(B)에는 전원전압 레벨(Vcc)이 인가된다. 이와 반면에 퓨즈(F1)가 절단된 경우에는, pMOS 트랜지스터(MP1)가 위에서 언급한 바와 같이 동작한다. 이때, 상기 노드(B)에는 전원전압 레벨(Vcc)로부터 pMOS 트랜지스터(MP1)의 문턱전압(Vtp1)의 크기를 차감한 Vcc-|Vtp1| 만큼의 전위가 가해진다.
또한, 퓨즈(F2)가 절단되지 않은 경우에, 상기 퓨즈(F2)는 노드(B)와 노드(C)사이의 경로를 제공하여 pMOS 트랜지스터(MP2)가 동작하지 않도록 하게 된다. 이때, 상기 노드(C)에는 노드(B)와 같은 전압이 인가된다. 이와 반면에 퓨즈(F2)가 절단된 경우에는, pMOS 트랜지스터(MP2)가 위에서 언급한 바와 같이 동작한다. 이때, 상기 노드(C)에는 노드(B)의 전압으로부터 pMOS 트랜지스터(MP2)의 문턱전압(Vtp2)의 크기를 차감한만큼의 전위가 가해진다.
출력단자인 노드(A)에는 노드(C)의 전압으로부터 pMOS 트랜지스터(MP3)의 문턱전압(Vtp3)의 크기를 차감한만큼의 전위가 가해진다.
따라서, 퓨즈(F1)와 퓨즈(F2)가 모두 절단되지 않은 경우, 출력단자인 노드(A)에는 Vcc-Vtp3 만큼의 전위가 가해진다. 그리고, 퓨즈(F1)가 절단되고 퓨즈(F2)가 절단되지 않은 경우, 출력단자인 노드(A)에는 Vcc-(|Vtp1|+|Vtp3|) 만큼의 전위가 가해진다. 아울러, 퓨즈(F1)와 퓨즈(F2)가 모두 절단된 경우에는, 출력단자인 노드(A)에 Vcc-(|Vtp1|+|Vtp2|+|Vtp3|) 만큼의 전위가 가해진다.
만약 세 개의 pMOS 트랜지스터들(MP1, MP2, MP3)이 동일한 특성을 가지도록 제작된다면, 상기 세 트랜지스터의 문턱전압들(Vtp1, Vtp2, Vtp3)은 동일한 값을 가진다. 그러므로, 출력단자인 노드(A)의 프리-차아지 전위는 pMOS 트랜지스터들의 문턱전압(Vtpi) 단위로만 조절이 행해지고 이보다 미세한 전압 조절은 불가능하게 된다.
이와 같이, 도 1에 도시된 종래의 기준전압 발생 장치는 직렬연결된 MOS 트랜지스터의 개수에 의해 프리-차아지 또는 클램핑하고자 하는 대상 노드의 전위를 결정하기 때문에, 상기 대상 노드의 전위를 변경할 경우 단일 트랜지스터의 문턱전압 단위로만 전위 조절이 가능하게 되어 조절 전위의 선택성이 떨어지는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 프리-차아지 또는 클램핑하고자 하는 대상 노드의 전위를 결정해줌에 있어, 상기 대상 노드의 전위 조절이 미세한 양 단위로 이루어질 수 있도록 함으로써 조절 전위의 선택성을 높여주는 기준전압 발생 장치를 제공하는 것을 기술적 과제로 한다.
상기 목적을 달성하기 위하여, 본 발명의 기준전압 발생 장치에서는 MOS 트랜지스터의 문턱전압이 기판에 가해지는 전위에 따라 가변된다는 소위 기판전압 효과를 이용하여 MOS 트랜지스터의 문턱전압 즉 턴온 전압을 미세한 양 차원에서 조절하게 된다.
이러한 특징을 가지는 본 발명의 기준전압 발생 장치는 출력 노드를 통하여 소정의 기준 전압을 발생하는 장치로서, 전원 전압과 상기 출력 노드 사이에 직렬로 연결되는 둘 이상의 트랜지스터들; 및 상기 둘 이상의 트랜지스터들 중 적어도 하나의 트랜지스터의 기판을 소정의 바이어스 전압으로 바이어스하기 위한 바이어스 수단을 구비한다.
바람직하기로는, 상기 둘이상의 트랜지스터들 중 적어도 하나의 트랜지스터는 소스가 제1 전압레벨에 연결되어 있고, 게이트와 드레인이 상기 출력 노드에 접속되어 있는 제1 MOS 트랜지스터이고, 상기 바이어스 수단은 상기 제1 전압레벨을 설정하기 위하여 제1 단자를 구비하는 제1 바이어스 수단; 제2 전압레벨을 설정하기 위한 제2 바이어스 수단;상기 제2 전압레벨과 크기가 다른 제3 전압레벨을 설정하기 위한 제3 바이어스 수단; 및 상기 제1 전압 레벨 및 상기 제2 전압레벨 중 어느 하나를 선택하여, 상기 제1 MOS 트랜지스터의 기판을 상기 바이어스 전압으로 바이어스하는 선택 수단을 포함한다.
상기 제1 바이어스 수단은 전원전압을 공급하는 전원; 소스가 상기 전원전압에 연결되어 있고, 게이트와 드레인이 상기 제1 단자에 연결되어 있는 제2 MOS 트랜지스터; 및 일 단자가 상기 제2 MOS 트랜지스터의 소스에 결합되어 있고, 타 단자가 상기 제2 MOS 트랜지스터의 드레인에 결합되어 있는 제1 퓨즈;를 포함하는 것이 바람직하다.
상기 선택 수단은 상기 제2 전압레벨과 상기 제1 MOS 트랜지스터 기판사이의 전류 경로를 개폐하는 제1 스위치; 상기 제3 전압레벨과 상기 제1 MOS 트랜지스터 기판사이의 전류 경로를 개폐하는 제2 스위치; 및 상기 제1 스위치 및 상기 제2 스위치 중 어느 하나를 단락시키고 다른 하나를 단락시키는 스위칭 제어 수단;을 포함하는 것이 바람직하다. 본 발명의 바람직한 실시예에 있어서, 상기 스위칭 제어 수단은 제어 노드 전압을 형성하기 위한 제어 노드 전압 형성 수단; 및 상기 제어 노드 전압을 입력하고 반전시켜 출력하는 인버터;를 포함하여, 제어 노드 전압과 반전된 제어 노드 전압을 상기 제1 및 제2 스위치에 각각 출력한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.
도 2는 본 발명에 의한 기준전압 발생 장치의 바람직한 실시예를 보여주는 회로도이다.
도 2에 있어서, pMOS 트랜지스터(MP4)의 게이트는 드레인에 연결되어 있다. 따라서 pMOS 트랜지스터(MP1)는 포화영역에서 동작하게 되어 정전류 동작 특성을 가지게 된다. 또한, pMOS 트랜지스터(MP4)는 그 기판이 소스와 같은 전위 즉 전원전압(Vcc) 레벨로 바이어스되어 있으며, Vtp4의 문턱전압을 가진다. 그리고 pMOS 트랜지스터(MP4)의 소스와 드레인사이에는 퓨즈(F3)가 배치되어 있어서, 노드(E)의 전위는 상기 퓨즈(F3)의 절단 여부에 따라 전원전압 레벨(Vcc) 또는 전원전압 레벨(Vcc)로부터 pMOS 트랜지스터(MP4)의 문턱전압(Vtp4)의 크기를 차감한 Vcc-|Vtp4|의 값을 가지게 된다.
pMOS 트랜지스터(MP5)도 그 게이트가 드레인에 연결되어 있기 때문에 항상 포화영역에서 동작한다. pMOS 트랜지스터(MP4) 역시 그 기판이 전원전압(Vcc) 레벨로 바이어스되어 있으며, Vtp5의 문턱전압을 가진다. 노드(F)에는 상기 노드(E)의 전위로부터 pMOS 트랜지스터(MP5)의 문턱전압(Vtp5)의 크기를 차감한만큼의 전압이 가해진다.
pMOS 트랜지스터(MP6)도 그 게이트가 드레인에 연결되어 있기 때문에 항상 포화영역에서 동작한다. pMOS 트랜지스터(MP4)의 기판은 pMOS 트랜지스터(MP7)와 pMOS 트랜지스터(MP8)의 동작에 의해 전원전압(Vcc) 레벨 또는 소스 레벨로 바이어스된다.
만약 pMOS 트랜지스터(MP7)가 활성화되어 있고 pMOS 트랜지스터(MP8)가 비활성화되어 있다면, pMOS 트랜지스터(MP6)의 기판은 전원전압(Vcc) 레벨로 바이어스된다. 이 경우의 pMOS 트랜지스터(MP6)는 문턱전압을 Vtp6라 하면, 출력 노드(D)에는 상기 노드(F)의 전위로부터 상기 문턱전압(Vtp6)의 크기를 차감한만큼의 전압이 가해진다.
만약 pMOS 트랜지스터(MP7)가 비활성화되어 있고 pMOS 트랜지스터(MP8)가 활성화되어 있다면, pMOS 트랜지스터(MP6)의 기판은 소스 레벨로 바이어스된다. 이 경우의 pMOS 트랜지스터(MP6)의 문턱전압을 Vtp6'이라 하면, 출력 노드(D)에는 상기 노드(F)의 전위로부터 상기 문턱전압(Vtp6')의 크기만큼 차감한 전압이 가해진다.
만약 세 개의 pMOS 트랜지스터들(MP4, MP5, MP6)이 동일한 특성을 가지도록 제작된다면, 상기 세 트랜지스터의 문턱전압들(Vtp4, Vtp5, Vtp6)은 동일한 값을 가진다. 한편, 일반적으로 MOS 트랜지스터에서 기판과 소스 사이의 역바이어스가 증가되도록 기판 바이어스를 증가시키면(pMOS 트랜지스터의 경우 더 큰 양의 값의 바이어스를 가하면) 공핍영역이 확장되어 문턱전압이 증가하게 된다. 따라서 위에서 언급한 두 가지 경우의 pMOS 트랜지스터(MP6)의 문턱전압들을 비교해보면 Vtp6'의 크기가 Vtp6보다 작게 된다(즉, |Vtp6'| < |Vtp6|=|Vtp4|=|Vtp5|).
인버터들(I1, I2), nMOS 트랜지스터들(N1, N2) 및 퓨즈(F4)는 pMOS 트랜지스터(MP7) 및 pMOS 트랜지스터(MP8)의 온/오프를 제어하는데, 이에 대해서는 후술한다.
이하, 도 2의 장치의 동작을 구체적으로 설명하는데, 특히 다음 네가지 경우에 있어서 출력 노드에 나타나는 전압을 비교해보기로 한다.
(1) 퓨즈(F3)와 퓨즈(F4)가 모두 절단되지 않은 경우
(2) 퓨즈(F3)가 절단되지 않고 퓨즈(F4)가 절단된 경우
(2) 퓨즈(F3)가 절단되고 퓨즈(F4)가 절단되지 않은 경우
(4) 퓨즈(F3)와 퓨즈(F4)가 모두 절단된 경우
각각의 경우에 있어서, 퓨즈는 절단되는 웨이퍼 프로세스가 종료된 후 과전류로 퓨즈를 녹여 끊어 버리는 전기적 퓨즈 절단 방식이나, 레이저 빔으로 퓨즈를 태워 끊어버리는 방식 등에 의해 절단된다.
본 발명의 바람직할 실시예에 있어서, nMOS 트랜지스터(MN1)의 게이트에는 장치의 동작이 개시되는 시점에 리셋 신호(Φ)가 인가된다. 상기 리셋 신호(Φ)는 적어도 하나의 상승 에지를 가지는 것이 바람직한데, 본 실시예에 있어서는 한 개의 펄스 신호가 사용된다.
상기 첫 번째 경우(퓨즈(F3)와 퓨즈(F4)가 모두 절단되지 않은 경우)에, 노드(G)는 전원전압 레벨(Vcc)로 충전된다. 인버터(I1)는 노드(G)의 전압 레벨을 반전시켜 "Low" 레벨을 출력하여 pMOS 트랜지스터(MP7)를 턴온시키고, 인버터(I2)는 "High" 레벨을 출력하여 pMOS 트랜지스터(MP8)를 턴오프시킨다. 이때 출력 노드(D)는 Vcc-(|Vtp5|+|Vtp6|)의 전위로 충전된다.
두 번째 경우(퓨즈(F3)가 절단되지 않고 퓨즈(F4)가 절단된 경우)에, 노드(G)는 전원전압(Vcc)으로부터 차단된다. 그대신, nMOS 트랜지스터(MN1)의 게이트에 공급되는 리셋 신호(Φ)가 "High" 레벨로 천이될 때, 노드(G)의 전압은 "Low" 레벨로 리셋된다. 이때, 인버터(I1)는 노드(G)의 전압 레벨을 반전시켜 "High" 레벨을 출력하는데, 이 전위는 nMOS 트랜지스터(MN2)의 게이트에 공급되어 nMOS 트랜지스터(MN2)를 턴온시킨다. 턴온된 nMOS 트랜지스터(MN2)는 노드(G)의 전압을 "Low" 레벨로 유지시켜서, 리셋 신호(Φ)의 상태가 변화하더라도 노드(G)의 전압이 래치되도록 하게 된다. 상기 nMOS 트랜지스터(MN2)의 턴온 저항이 적절하게 정해진다면, nMOS 트랜지스터(MN2)가 파괴되지 않으면서 노드(G)의 전압을 충분히 낮은 레벨로 유지시킬 수 있다.
인버터(I1)에서 출력되는 "High" 레벨은 pMOS 트랜지스터(MP7)를 턴오프시킨다. 그리고 인버터(I2)는 "Low" 레벨을 출력하여 pMOS 트랜지스터(MP7)를 턴온시킨다. 이때 출력 노드(D)는 Vcc-(|Vtp5|+|Vtp6'|)의 전위로 충전된다.
세 번째 경우(퓨즈(F3)가 절단되고 퓨즈(F4)가 절단되지 않은 경우)에 있어서는, 노드(E)에는 전원전압 레벨(Vcc)로부터 pMOS 트랜지스터(MP4)의 문턱전압(Vtp1)의 크기를 차감한 Vcc-|Vtp4| 만큼의 전압이 가해지고, 노드(F)에는 노드(E)의 전위로부터 pMOS 트랜지스터(MP5)의 문턱전압(Vtp5)의 크기를 차감한 Vcc-(|Vtp4|+|Vtp5|) 만큼의 전압이 가해진다.
그리고 노드(G)는 전원전압 레벨(Vcc)로 충전된다. 이때 인버터(I1)는 노드(G)의 전압 레벨을 반전시켜 "Low" 레벨을 출력하여 pMOS 트랜지스터(MP7)를 턴온시키고, 인버터(I2)는 "High" 레벨을 출력하여 pMOS 트랜지스터(MP8)를 턴오프시킨다. 이때 출력 노드(D)는 Vcc-(|Vtp4|+|Vtp5|+|Vtp6|)의 전위로 충전된다.
네 번째 경우(퓨즈(F3) 및 퓨즈(F4)가 모두 절단된 경우)에 있어서는, nMOS 트랜지스터(MN1)의 게이트에 공급되는 리셋 신호(Φ)가 "High" 레벨을 가지게 될 때, 노드(G)의 전압은 "Low" 레벨로 리셋되어 래치된다. 인버터(I1)는 "High" 레벨을 출력하여 pMOS 트랜지스터(MP7)를 턴오프시키고, 인버터(I2)는 "Low" 레벨을 출력하여 pMOS 트랜지스터(MP8)를 턴온시킨다. 이때 출력 노드(D)는 Vcc-(|Vtp4|+|Vtp5|+|Vtp6'|)의 전위로 충전된다.
아래 표는 상기 네가지 경우를 요약한 것이다.
퓨즈 상태 출력 노드 전압
퓨즈(F3): 단락 퓨즈(F4): 단락 Vcc-(|Vtp5|+|Vtp6|)
퓨즈(F3): 단락 퓨즈(F4): 절단 Vcc-(|Vtp5|+|Vtp6'|)
퓨즈(F3): 절단 퓨즈(F4): 단락 Vcc-(|Vtp4|+|Vtp5|+|Vtp6|)
퓨즈(F3): 절단 퓨즈(F4): 절단 Vcc-(|Vtp4|+|Vtp5|+|Vtp6'|)
상기 표에서 볼 수 있는 바와 같이, 퓨즈들(F3, F4)의 상태에 따라 출력 노드(D)는 서로 다른 전위로 충전이 된다. 특히, 상기 첫 번째 경우와 상기 두 번째 경우, 그리고 세 번째 경우와 네 번째 경우를 각각 비교해보면, 퓨즈(F4)가 절단되어 있는지 여부에 따라 출력 노드(D)에 공급되는 전압은 |Vtp6|-|Vtp6'| 만큼의 미세한 차이를 나타내게 된다. 즉, 퓨즈(F3)의 사용에 의해 Vtp단위로 출력전압 레벨을 조정할 수 있고, 퓨즈(F4)의 사용에 의해 Vtp보다 작은 Vtp6'단위로 출력전압 레벨을 조정할 수 있게 된다.
도 3은 상기 리셋 신호(Φ)를 발생하는 회로의 일 예를 보여주는 회로도이다.
본 발명의 바람직한 실시예는 다이나믹 랜덤 액세스 메모리(DRAM)에 적용되는 것을 전제로 하며, 도 3의 회로에서 리셋 신호(Φ)는 칩 인에이블(/CS) 신호가 활성화될 때 발생된다. 즉, 칩 인에이블 신호(/CS)가 "High" Level에서 "Low" 레벨로 천이하여 활성화될 때, 반전논리곱(NOR) 게이트(30)는 "High" 레벨을 출력한다. 일정 시간 경과 후에 상기 인버터(I5)가 "High" 레벨을 출력하면, 반전논리곱(NOR) 게이트(30)는 다시 "Low" 레벨로 복귀한다. 이에 따라 하나의 펄스 형태를 가지는 리셋 신호(Φ)가 형성된다. 상기 리셋 신호(Φ)가 "High" 레벨을 유지하는 시간 폭은 세 개의 인버터들(I3, I4, I5)에서의 지연시간과, 저항들(R1, R2, R3) 및 캐패시터들(C1, C2, C3)로 인해 발생되는 시상수들에 의해 결정된다.
리셋신호(Φ)의 발생은 상기 실시예에 한정되지 않는다. 예를 들어, 본 발명의 다른 실시예에 있어서, 상기 리셋 신호(Φ)는 칩 인에이블(/CS) 신호 이외의 다른 신호에 응답하여 발생할 수도 있다. 구체적으로는, DRAM에 있어서 WE 신호와 /CAS 신호 및 /RAS 신호를 순차적으로 입력하는 것과 같이 통상적으로 사용되지 않는 제어 클록 시퀀스를 이용하여 외부에서 타이밍을 정해주어 도 3에 도시된 회로를 사용하여 발생시킬 수도 있다. 또한, 칩 내부 클럭 신호와 같이 하나의 펄스가 아닌 펄스열이 리셋 신호로 직접 사용될 수도 있다.
한편, 상기 도 2의 실시예에 있어서는, 출력 전압이 퓨즈들(F3, F4)의 상태에 따라 Vcc-(|Vtp5|) 또는 Vcc-(|Vtp4|+|Vtp5|)으로부터 |Vtp6| 또는 |Vtp6'| 만큼 차감된 값을 가지도록 되어 있다. 그러나 이러한 구체적인 출력전압의 선택기준점(예컨대, Vcc-(|Vtp5|) 또는 Vcc-(|Vtp4|+|Vtp5|)) 및 변동폭(예컨대, |Vtp6| 또는 |Vtp6'|)은 용도에 따라 다양하게 변동될 수 있다. 즉, 출력전압의 선택기준점은 전원전압 레벨(Vcc)과 출력 노드(D)사이에 배치되어 있는 트랜지스터의 수를 가감하거나 퓨즈를 추가함으로써, 변동될 수 있다. 또한 출력전압의 변동폭은 각 트랜지스터의 기판 바이어스를 변경함으로써 변동될 수 있다.
도 4 내지 도 6은 이러한 변형의 가능성을 예시하기 위한 것으로서, 본 발명에 의한 기준전압 발생 장치의 다른 실시예를 보여주는 회로도들이다.
도 4에 도시된 장치는 도 2의 장치에 또 하나의 트랜지스터(MP9)와 퓨즈(F5)가 추가되어 있다. 이 장치에서, 출력 전압은 퓨즈들(F3, F4, F5)의 상태에 따라 Vcc-(|Vtp5|), Vcc-(|Vtp4|+|Vtp5|) 또는 Vcc-(|Vtp4|+|Vtp5|+|Vtp9|)으로부터 |Vtp6| 또는 |Vtp6'| 만큼 차감된 값을 가지게 된다.
도 5에 도시된 장치에서, 트랜지스터(MP8)가 활성화될 때 트랜지스터(MP6)의 기판은 노드(E)에 접속된다. 이 경우에, pMOS 트랜지스터(MP7)가 비활성화되어 있고 pMOS 트랜지스터(MP8)가 활성화되어 있는 경우의 pMOS 트랜지스터(MP6)의 문턱전압 Vtp6"는 Vtp6'보다 작은 값을 가지게 된다. 즉, 보다 미세한 값 단위로 출력 노드의 전압을 설정할 수 있게 된다.
도 6에서는, 트랜지스터(MP5)의 기판이 전원전압 레벨(Vcc)이 아닌 소스에 연결되어 있다. 따라서, 트랜지스터(MP5)의 문턱전압(Vtp5)이 달라지게 되어, 또다른 출력 전압의 변동 가능성이 생기게 된다.
상술한 바와 같이 본 발명의 기준전압 발생 장치에 따르면, 대상 노드의 전위 조절이 미세한 양 단위로 이루어질 수 있도록 함으로써 조절 전위의 선택성이 높아지게 된다. 따라서, 특정 노드를 프리-차아지 또는 클램핑해야 하는 각종의 회로에 다양하게 적용될 수가 있게 된다. 특히, 본 발명의 장치가 메모리 장치에 되는 경우에 있어서는 번인(Burn-In) 테스트 시의 스트레스 가압 전위를 미세하게 조절할 수 있는 효과가 있다.
도 1은 종래의 기준전압 발생 장치의 일예를 보여주는 회로도.
도 2는 본 발명에 의한 기준전압 발생 장치의 일 실시예를 보여주는 회로도.
도 3은 도 2의 리셋 신호를 발생하는 회로의 바람직한 실시예를 보여주는 회로도.
도 4는 본 발명에 의한 기준전압 발생 장치의 다른 실시예를 보여주는 회로도.
도 5는 본 발명에 의한 기준전압 발생 장치의 또 다른 실시예를 보여주는 회로도.
도 6은 본 발명에 의한 기준전압 발생 장치의 또 다른 실시예를 보여주는 회로도.

Claims (16)

  1. 출력 노드를 통하여 소정의 기준 전압을 발생하는 기준 전압 발생 장치에 있어서,
    전원 전압과 상기 출력 노드 사이에 직렬로 연결되는 둘 이상의 트랜지스터들; 및
    상기 둘 이상의 트랜지스터들 중 적어도 하나의 트랜지스터의 기판을 소정의 바이어스 전압으로 바이어스하기 위한 바이어스 수단을 구비하며,
    상기 둘 이상의 트랜지스터들 중 적어도 하나의 트랜지스터는 소스가 제1 전압레벨에 연결되어 있고, 게이트와 드레인이 상기 출력 노드에 접속되어 있는 제1 MOS 트랜지스터이고,
    상기 바이어스 수단은
    상기 제1 전압레벨을 설정하기 위하여 제1 단자를 구비하는 제1 바이어스 수단;
    제2 전압레벨을 설정하기 위한 제2 바이어스 수단;
    상기 제2 전압레벨과 크기가 다른 제3 전압레벨을 설정하기 위한 제3 바이어스 수단; 및
    상기 제1 전압 레벨 및 상기 제2 전압레벨 중 어느 하나를 선택하여, 상기 제1 MOS 트랜지스터의 기판을 상기 바이어스 전압으로 바이어스하는 선택 수단을 포함하는 것을 특징으로 하는 기준전압 발생 장치.
  2. 제1항에 있어서, 상기 제1 바이어스 수단은 전원전압을 공급하는 전원으로 구성되는 것을 특징으로 하는 기준전압 발생 장치.
  3. 제1항에 있어서, 상기 제1 바이어스 수단은
    전원전압을 공급하는 전원;
    소스가 상기 전원전압에 연결되어 있고, 게이트와 드레인이 상기 제1 단자에 연결되어 있는 제2 MOS 트랜지스터; 및
    일 단자가 상기 제2 MOS 트랜지스터의 소스에 결합되어 있고, 타 단자가 상기 제2 MOS 트랜지스터의 드레인에 결합되어 있는 제1 퓨즈;를 포함하는 것을 특징으로 하는 기준전압 발생 장치.
  4. 제3항에 있어서, 상기 퓨즈는 과전류에 의해 녹여져 절단될 수 있는 것을 특징으로 하는 기준전압 발생 장치.
  5. 제3항에 있어서, 상기 퓨즈는 레이저 빔에 의해 태워져 절단될 수 있는 것을 특징으로 하는 기준전압 발생 장치.
  6. 제1항에 있어서, 상기 제1 바이어스 수단은
    전원전압을 공급하는 전원;
    소스가 상기 전원전압에 연결되어 있는 제2 MOS 트랜지스터; 및
    소스가 상기 제2 MOS 트랜지스터의 게이트 및 드레인에 연결되어 있고, 게이트와 드레인이 상기 제1 단자에 연결되어 있는 제3 MOS 트랜지스터; 및
    일 단자가 상기 제2 MOS 트랜지스터 및 상기 제3 MOS 트랜지스터 중 선택된 하나의 트랜지스터의 소스에 결합되어 있고, 타 단자가 상기 선택된 트랜지스터의 드레인에 결합되어 있는 퓨즈;를 포함하는 것을 특징으로 하는 기준전압 발생 장치.
  7. 제6항에 있어서, 상기 퓨즈는 과전류에 의해 녹여져 절단되는 것을 특징으로 하는 기준전압 발생 장치.
  8. 제6항에 있어서, 상기 퓨즈는 레이저 빔에 의해 태워져 절단되는 것을 특징으로 하는 기준전압 발생 장치.
  9. 제1항에 있어서, 상기 선택 수단은
    상기 제2 전압레벨과 상기 제1 MOS 트랜지스터 기판사이의 전류 경로를 개폐하는 제1 스위치;
    상기 제3 전압레벨과 상기 제1 MOS 트랜지스터 기판사이의 전류 경로를 개폐하는 제2 스위치; 및
    상기 제1 스위치 및 상기 제2 스위치 중 어느 하나를 단락시키고 다른 하나를 단락시키는 스위칭 제어 수단;
    을 포함하는 것을 특징으로 하는 기준전압 발생 장치.
  10. 제9항에 있어서, 상기 스위칭 제어 수단은
    제어 노드 전압을 형성하기 위한 제어 노드 전압 형성 수단; 및
    상기 제어 노드 전압을 입력하고 반전시켜 출력하는 인버터;를 포함하여,
    제어 노드 전압과 반전된 제어 노드 전압을 상기 제1 및 제2 스위치에 각각 출력하는 것을 특징으로 하는 기준전압 발생 장치.
  11. 제10항에 있어서, 상기 제어 노드 전압 형성 수단은
    제어 노드;
    전원전압 레벨과 상기 제어 노드간에 연결되어 있는 제2 퓨즈;를
    드레인이 상기 제어 노드에 접속되어 있고, 소스가 접지되어 있으며, 게이트에 리셋신호가 입력되는 제1 nMOS 트랜지스터;를 포함하는 것을 특징으로 하는 기준전압 발생 장치.
  12. 제11항에 있어서,
    제어 노드;
    드레인이 상기 제어 노드에 접속되어 있고, 소스가 접지되어 있으며, 게이트가 상기 인버터의 출력 단자에 연결되어 있는 제2 nMOS 트랜지스터;를 더 포함하는 것을 특징으로 하는 기준전압 발생 장치.
  13. 제11항에 있어서, 상기 리셋 신호는 하이 레벨 신호에서 상기 제1 nMOS 트랜지스터를 활성화시키는 것을 특징으로 하는 기준전압 발생 장치.
  14. 제11항에 있어서, 상기 리셋 신호는 적어도 하나의 상승 에지를 가지는 신호인 것을 특징으로 하는 기준전압 발생 장치.
  15. 제11항에 있어서, 상기 리셋 신호는 상기 기준전압 발생 장치가 동작을 시작할 때 공급되는 것을 특징으로 하는 기준전압 발생 장치.
  16. 제15항에 있어서, 상기 리셋 신호는 칩 인에이블 신호가 입력될 때 상기 칩인에이블 신호에 응답하여 공급되는 것을 특징으로 하는 기준전압 발생 장치.
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KR930020453A (ko) * 1992-03-17 1993-10-19 김광호 내부전원전압 발생회로
US5331599A (en) * 1992-03-18 1994-07-19 Sgs-Thomson Microelectronics, S.A. Dynamically switchable reference voltage generator
KR970029744A (ko) * 1995-11-07 1997-06-26 문정환 기준전압 발생회로

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