KR930006634B1 - 반도체 기억소자의 어드레스 입력 버퍼회로 - Google Patents

반도체 기억소자의 어드레스 입력 버퍼회로 Download PDF

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Abstract

내용 없음.

Description

반도체 기억소자의 어드레스 입력 버퍼회로
제1도는 논리게이트를 이용한 종래의 어드레스 버퍼회로의 회로도.
제2도는 제1도의 각 부분의 신호파형도.
제3도는 크로스-커플드 플립플롭을 이용한 종래의 어드레스 버퍼회로의 회로도.
제4도는 제3도의 각 부분의 신호파형도.
제5도는 제3도의 어드레스 버퍼회로에 의한 시뮬레이션 결과에 따른 신호파형도.
제6도는 본 발명에 의한 어드레스 입력 버퍼회로의 회로도.
제7도는 제6도의 각 부분의 신호파형도.
제8도는 본 발명에 의한 시뮬레이션 결과에 따른 신호파형도.
* 도면의 주요부분에 대한 부호의 설명
61 : 센스증폭부 62 : 입력회로
63 : 셋업회로 64,65 : 홀드회로
66 : 드라이브회로 67,68 : 충전회로
69 : 래칭회로 70 : 어드레스 리셋회로
71 : 출력부 G61 내지 G64 : 인버터
MN61,MN62,MNH61,MNH62,MPS61,MPS62,MNS61,MNS62,MNPD61,MNL61,MNL62,MNI61,MNI62,MNR61,MNR62 : MOSFET
본 발명은 반도체 기억소자 또는 부분적으로 기억소자를 포함하고 있는 모든 기억소자에 있어서, 특정 기억장소 선택을 위해 어드레스를 입력받기 위한 어드레스 입력 버퍼회로에 관한 것으로, 특히, 고속 동작 및 래치(Latch)형 특성이 요구되는 어드레스 입력 버퍼회로에 관한 것이다.
CMOS(Complementary MOS) 기술을 채용한 모든 소자에서는 TTl(Transistor Transistor Logic) 전위에 있어서, 입력 하이전압(VIH)이 2.4V 이상이고 입력 로우전압(VIL)이 0.8V 이하인 영역을 동작영역으로 갖는 입력 버퍼회로가 필수적이다. 특히 다이나믹 램(DRAM)에서는 X-어드레스 및 Y-어드레스에 대한 어드레스 입력 버퍼회로가 있는데, X-어드레스를 위한 어드레스 입력 버퍼회로는 고속의 다이나믹한 래치형 특성을 요구하고 Y-어드레스를 위한 어드레스 입력 버퍼회로는 연속적인 컬럼사이클(Column cycle) 즉 패이트 페이지 모드(Fast Page Mode) 혹은 스태틱 컬럼 모드(Static Column Mode)의 실현을 위해 저속이라도 스태틱한 동작을 요구한다.
논리게이트를 이용한 종래의 어드레스 버퍼회로는 제1도에서 도시한 바와 같이 외부입력 어드레스(An) 및 입력 인에이블 신호
Figure kpo00001
를 두 입력으로 하는 OR게이트(G1)로 구성된 입력부(11), p채널 MOSFET(MP1,MP2) 및 n채널 MOSFET(MN1,MN2)로 구성된 스위칭회로, 어드레스 차단신호(ΦAH)를 입력으로 하는 인버터(G6) 및 래칭기능을 하는 인버터(G2,G3)로 구성된 스위칭 및 래치부(12), 및 인버터(G7,G8)와 상기 인버터(G7,G8)의 출력과 어드레스 출력 인에이블 신호(ΦAE)를 두 입력으로 AND게이트(G4,G5)로 구성된 출력부(13)로 구성된다.
상기 논리게이트를 이용한 종래의 어드레스 버퍼회로를 제2도의 신호파형도를 참조하여 설명하면 다음과 같다.
t＜t1인 구간에서 입력 인에이블 신호
Figure kpo00002
) 및 어드레스 출력 인에이블 신호(ΦAE)는 각각 하이상태 및 로우상태에 있으므로 OR게이트(G1)에 관계없이 하이상태를 출력하고 AND게이트(G4,G5)는 다른 한 입력에 관계없이 로우상태를 출력한다.
t=t1에서 다이나믹 램의 소자동작 입력(
Figure kpo00003
)이 로우상태로 천이하면 소자의 액티브(Active) 동작이 시작되며 입력 인에이블 신호
Figure kpo00004
가 로우상태로 천이한다. 따라서 OR게이트(G1)는 이미 한 입력으로 도달되어 있던 외부 입력 어드레스(An)의 반전 상태를 출력하고 어드레스 차단신호(ΦAH)의 반전신호를 게이트 입력으로 하는 MOSFET(MP1,MN1)로 구성된 스위치의 출력단인 노드(2)로 논리게이트의 전달 방식으로 래치회로내의 노드(3) 및 출력부(13) 내의 노드(6,7)로 전달한다. 예를들어 외부입력 어드레스(An)가 하이상태 입력이라면 노드(1), (2), (4), (7)은 하이상태로 유지되고 노드(3), (6)은 로우상태로 유지되며, 외부 입력 어드레스(An)가 로우상태 입력이라면 노드(1), (2), (4), (7)은 로우 상태로 유지되고 노드(3), (6)은 하이상태로 유지된다.
t=t2에서 어드레스 차단신호(ΦAH)가 하이상태로 천이하면 상기 어드레스 차단신호(ΦAH)를 게이트 입력으로 하는 MOSFET(MP2,MN2)로 구성된 스위치를 온시키고 상기 어드레스 차단신호(ΦAH)의 반전신호를 게이트 입력으로 하는 MOSFET(MP1,MN1)로 구성된 스위치를 오프시켜 외부입력을 차단하여 외부에서 생기는 잡음의 유입을 막고 상기 출력부(13)의 입력단이 노드(2)는 인버터(G2,G3)를 통해 래치된다.
t=t3에서 어드레스 출력 인에이블 신호(ΦAE)가 하이상태로 천이하면 AND게이트(G4,G5)가 인에이블되어 외부 입력 어드레스(An)에 따라 내부 어드레스 신호인 두 상보(Complement) 신호(AXn/
Figure kpo00005
)의 상태가 결정된다.
상기 논리게이트를 이용한 종래의 어드레스 버퍼회로는 논리소자로 구성되어 스태틱한 동작을 구현하지만 논리게이트의 지연시간에 의해 고속 실현에는 한계가 있다.
상기 종래의 어드레스 버퍼회로의 문제점을 개선한 크로스-커플드 플립플롭(Cross-Coupled flip-flop)을 이용한 샘플앤드홀드래칭(sample and hold latching) 방식을 채용한 종래의 어드레스 버퍼회로는 도시바(TOSHIBA)의 1M DRAM 및 4M DRAM에서 채용된 버퍼로 제3도에 도시한 바와 같이 어드레스 입력신호
Figure kpo00006
를 게이트 입력으로 하고 드레인이 각각 외부 입력 어드레스(An) 및 내부판정전위(Vref)의 입력단자에 연결되어 있는 N채널 MOSFET(MNI1,MNI2)로 구성되는 입력부(36,37), 어드레스 셋업 동작을 수행하기 위해 직렬로 연결되어 있는 n채널 MOSFET(MUSU1 내지 MUSU4)로 구성되는 셋업부(31,32), 크로스-커플드된 p채널 MOSFET(MPS1,MPS2)와 크로스-커플드된 n채널 MOSFET(MNS3,MNS4)로 구성되는 센스증폭부(32), 인버터(G1 내지 G14)로 구성되는 래칭부(34), 및 어드레스 리셋 신호를 게이트 입력으로 하는 n채널 MOSFET(MNR1,MNR2)로 구성되는 어드레스 리셋부(35)로 구성되어 있다.
상기 내부판정전위(Vref)는 소자내부에 TTL 전위 입력 판단을 위하여 발생시키는 전압을 나타내는데 입력되는 하이 및 로우 전압에 똑같은 여유를 주기 위해 다음과 같은 식에 의해 대개 1.6V 정도로 유지된다.
Figure kpo00007
상기와 같이 구성되는 크로스-커플드 플립플롭을 이용한 종래의 어드레스 버퍼회로를 제4도를 참조하여 설명하면 다음과 같다.
t＜t11인 구간에서 어드레스 입력신호(ΦAI)와 어드레스 리셋 신호(ΦAR)는 하이상태를 유지하므로 외부입력 어드레스(An) 및 내부판정전위(Vref)을 각각 n채널 MOSFET(MNI1,MNI2)를 통해 셋업부(31,33)로 전달되고 어드레스 리셋신호(ΦAR)에 의해 내부 어드레스 신호(AXn/
Figure kpo00008
)는 로우상태를 유지한다.
t=t11에서 어드레스 리셋신호(ΦAS)가 하이상태로 천이하면 n채널 MOSFET(MNSU1,MNSU2)가 직렬로 연결된 셋업부(31)와 n채널 MOSFET(MNSU3,MNSU4)가 직렬로 연결된 셋업부(33)가 동작하면서 각각 외부 입력 어드레스(An) 및 내부판정전위(Vref)에 따라 전원 전압(Vcc)로 충전되어 있던 센스증폭부(32)의 양 노드(15,16)는 방전되면서 두 노드(15,16)간에 전압차를 발생시킨다. 따라서 외부 입력 어드레스(An)는 어드레스 셋업신호(ΦAS)가 인에이블된 후 셋업부(31,33)에 의해 센스증폭부(32)의 양 노드(15,16)에 셋업된다.
t=t12에서 어드레스 입력신호(ΦAI)가 로우상태로 천이하면 입력부(36,37)의 n채널 MOSFET(MNI1,MNI2)는 오프되어 외부 입력을 통제하게 되고 센스증폭부(32)가 셋업되어 있던 노드(16,17)의 전위차를 증폭하게 된다.
이때 어드레스 리세트 신호(ΦAR)가 로우상태로 천이하므로 센스증폭부(32)에 의해 증폭된 어드레스 신호(an)는 n채널 MOSFET(MN3,MN4)를 통해 그대로 래칭부(34)에 전달되면서 내부 어드레스 신호(AXn/
Figure kpo00009
)에 실리게 된다.
t=t13에서 제어신호(ΦAISO)가 로우상태로 천이하면 인버터(G11 내지 G14)로 구성되는 래칭부에 의해 입력 어드레스는 다음의 어드레스 리셋 전까지 그 상태를 유지하게 된다.
제5도는 상기 크로스-커플드 플립플롭을 이용한 종래의 어드레스 버퍼회로에 의한 시뮬레이션 결과에 따른 신호파형도를 나타낸다.
그런데 상기 크로스-커플드 플립플롭을 이용한 종래의 어드레스 버퍼회로는 제5도에 도시한 바와 같이 t11＜t＜t12인 구간동안 셋업부(31,33)를 이용하여 이미 도달되어 있던 어드레스 신호를 센스증폭부(32)의 양단 노드(15,16)에 셋업하므로 고속실현이 어려운 문제점이 있다. 또한 전원전압(Vcc)으로 충전되어 있던 상기 두 노드(15,16)의 방전에 의해 간접적으로 전압차를 유기하므로 실제의 외부 입력 어드레스(An) 및 내부판정전위(Vref)의 전압차 보다는 작게 되는 문제점이 있다.
상기 문제점을 개선하기 위해 안출된 본 발명은 반도체 기억소자에 있어서 어드레스 셋업을 직접 수행하므로써 셋업시간을 제거하여 액세스 시간을 단축하여 고속을 실현한 어드레스 입력 버퍼회로를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위해 본 발명은 반도체 기억소자에 있어서, 외부입력, 내부판정전위 및 셋업인에이블 신호의 제어를 받는 입력수단, 상기 입력수단의 양단에 연결된 셋업수단, 상기 셋업수단의 양단에 연결된 센스증폭수단, 상기 셋업수단의 양단과 전원에 연결되고 프리차지 신호의 제어를 받는 충전수단, 상기 셋업수단의 양단에 연결되고 홀드신호의 제어를 받는 홀드수단, 상기 센스증폭수단에 연결되고 센스신호의 제어를 받는 드라이브 수단, 및 상기 홀드수단에 연결된 출력수단으로 구성된 것을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명의 일실시예를 상세히 설명한다.
제6도는 본 발명에 의한 어드레스 입력 버퍼회로의 회로도, 제7도는 제6도의 각 부분의 신호파형도, 제8도는 본 발명에 의한 시뮬레이션 결과에 따른 신호파형도로서 도면에서 61은 센스증폭부, 62는 입력회로, 63은 셋업회로, 64,65는 홀드(Hold)회로, 66은 드라이브 회로, 67,68은 충전회로, 69은 래칭회로, 70은 어드레스 리셋회로, 71은 출력부, MN61, MN62, MNH61, MNH62, MPS61, MPS62, MNS61, MNS62, MNPD61, MNL61, MNL62, MNI61, MNI62, MNR61, MNR62은 MOSFET, G61 내지 G64는 인버터를 각각 나타낸다.
본 발명에 의한 어드레스 입력 버퍼회로는 제6도에 도시한 바와 같이 센스증폭부(61), 상기 센스증폭부(61)의 일단에 연결된 드라이브 회로(66), 상기 센스증폭부(61)의 타단에 연결된 홀드회로(64,65), 충전회로(67,68), 셋업회로(63) 및 상기 셋업회로(63)에 연결된 입력회로(62), 상기 홀드회로(64,65)에 연결된 출력부(71)로 구성되어 있다.
상기 입력회로(62)는 외부입력(An)과 내부판정전위(Vref)를 게이트 입력으로 하고 소오스에는 외부입력(An)과 내부판정전위(Vref)간의 전압차를 유기하고 초기 증폭하기 위해 하이에서 로우로 천이하는 셋업인에이블 신호(OAXE)가 입력되는 n채널 MOSFET(MNI61,MNI62)로 구성되어 있다.
상기 셋업회로(63)는 포지티브 피드백(Positive-feedback) 회로로 크로스 커플드(Corss-Coupled)된 n채널 MOSFET(MNL61,MNL62)로 구성된 래치회로로 구성되어 있다.
상기 홀드회로(64,65)는 상기 센스증폭부(61)의 출력단에 드레인이 연결되고 상기 센스증폭부(61)의 출력단에서 디벨럽(Develop)된 어드레스 신호가 충분히 전달되어 상기 출력부(71)를 통해 출력되면 이 상태의 일정기간 동안 래치를 위해 저상태로 홀드(Hold) 신호 (ΦAXH)를 게이트 입력으로 하는 n채널 MOSFET(MNH61,MNH62)로 구성되어 있다.
상기 센스증폭부(61)는 크로스-커플드된 p채널 MOSFET(MPS61,MPS62)와 크로스-커플드된 n채널 MOSFET(MNS61,MNS62)로 구성되어 있다.
상기 드라이브 회로(66)는 센스신호(ΦAXS)를 게이트 입력으로 하고 소오스는 상기 센스증폭부(61)의 일단에 연결한 p채널 MOSFET(MNPD61)로 구성되어 있다.
상기 충전회로(67,68)는 드레인은 전원(Vcc)에 연결하고 버퍼의 프리차지(Precharge) 신호
Figure kpo00010
를 게이트 입력으로 하고 소오스는 상기 홀드회로(64,65)의 입력단이 노드(51,52)에 연결한 n채널 MOSFET(MN61)로 구성되어 있다.
상기 출력부(71)는 인버터(G61 내지 G64)로 구성된 래칭회로(69) 및 어드레스 리셋신호(ΦAR)를 게이트 입력으로 하고 상기 래칭회로(69)의 출력단을 드레인에 연결한 n채널 MOSFET(MNR61,MNR62)로 구성된 어드레스 리셋부(70)로 구성되어 있다.
상기 어드레스 입력 버퍼회로의 작동을 제7도를 참조하여 설명하면 다음과 같다.
다이나믹 램의 동작신호(
Figure kpo00011
)가 하이상태를 유지하는 t＜t61 구간에서 버퍼의 프리차지신호
Figure kpo00012
는 0V 상태를, 셋업 인에이블 신호
Figure kpo00013
가 전원전압(Vcc)을, 센스신호(ΦAXS)는 로우상태를 유지하므로 n채널 MOSFET(MN61,MN62)는 온되어 노드(51,52)는 전원 전압(Vcc)로 충전되고 드라이브 회로(66)의 n채널 MOSFET(MNPD61)는 오프되어 노드(53)는 드레시홀드(threshold) 전압 손실에 의해 전원전압(Vcc)에서 n채널 MOSFET(MNS61,MNS62)의 드레시홀드 전압(Vth)만큼 낮은 전위를 유지하고 셋업회로(63)의 n채널 MOSFET(MNL61,MNL62)는 온되고 상기 입력회로(62)의 n채널 MOSFET(MNI61,MNI62)는 오프되어 상기 입력회로(62)의 출력단인 노드(54,55)는 전원전압(Vcc)에서 상기 n채널 MOSFET(MNL61,MNL62)의 드레시홀드 전압(Vth)만큼 낮은 전위를 유지한다. 상기 t＜t61 구간에서 입력회로(62)의 n채널 MOSFET(MNI61,MNI62)의 게이트 입력이 되는 외부입력(An) 및 내부판정전위(Vref)는 안정된 상태에 도달하여 유효 어드레스를 유지한다.
t=t61 구간에서 셋업 인에이블 신호
Figure kpo00014
가 0V로 천이하면 입력회로(62)의 n채널 MOSFET(MNI61,MNI62)는 온되어 노드(54,55)를 방전시키기 시작하는데 이러한 방전의 정도차는 n채널 MOSFET(MNI61,MNI62)의 게이트 입력인 외부입력(An)과 내부판정전위(Vref)크게 관련된다. 따라서 셋업회로(63)의 n채널 MOSFET(MNL61,MNL62)는 크로스-커플드(Cross-Coupled)되어 있으므로 포지티브 피드백(Positive-feedback) 효과를 얻을 수 있다.
만약 외부입력(An)의 전위가 3V라고 하면 상기 내부판정전위(Vref)는 1.6V이므로 n채널 MOSFET(MNI61)의 방전전류가 n채널 MOSFET(MNI62)의 방전전류보다 크게 되어 노드(51)가 노드(52)보다 더 많이 방전하게 되고 이에 따라 노드(51)에 게이트가 연결된 n채널 MOSFET(MNL62)의 방전은 노드(52)에 게이트가 연결된 n채널 MOSFET(MNL61)의 방전보다 점점 작게 된다. 따라서 셋업 인에이블 신호
Figure kpo00015
에 의한 입력 셋업은 그대로 노드(51,52)간의 전압차 증폭에 이용될 수 있다.
t=t62에서 센스신호(ΦAXS)가 전원전압(Vcc)으로 천이하면 드라이브 회로(66)의 p채널 MOSFET(MNPD61)는 온되어 센스증폭부(61)의 n채널 MOSFET(MNS61,MNS62)를 구동시켜 셋업회로(63)의 n채널 MOSFET(MPS61,MPS62)와 n채널 MOSFET(MNS61,MNS62)를 통해 증폭시킨다.
이에 따라 노드(51,52)가 0V 및 전원전압(Vcc)으로 증폭이 완료되면 크로스-커플드된 셋업회로(63)의 n채널 MOSFET(MNL61,MNL62)중 n채널 MOSFET(MNL62)가 오프되므로 외부입력(An) 및 내부판정전위(Vref)의 영향은 차단된다.
상기 노드(51,52)의 전위는 홀드신호(ΦAXH)가 하이인 상태에서 출력부(71)의 입력단(an,
Figure kpo00016
)에 전달되어 래칭회로(69)를 통해 래치되어 어드레스 리셋신호(ΦAR)가 하이로 천이하므로써 출력(AXN 및
Figure kpo00017
)이 유효 어드레스대로 상기 상태를 갖게 되면 동작 사이클 동안의 어드레스 유지를 위해 t=t63에서 홀드신호(ΦAXH)가 0V로 떨어져 출력부(71)와 센스증폭부간을 격리시킨다.
엑세스 시간은 제8도에 도시한 바와 같다.
상기와 같이 구성되어 작동하는 본 발명은 어드레스 셋업을 직접 수행하므로 엑세스 시간이 단축되어 고속을 실현할 수 있는 효과가 있으며 어드레스 입력 버퍼 회로와 유사동작을 필요로 하는 데이터 입력 버퍼등에도 적용할 수 있다.

Claims (9)

  1. 반도체 기억소자에 있어서, 외부입력(An), 내부판정전위(Vref) 및 셋업 인에이블 신호
    Figure kpo00018
    의 제어를 받는 입력수단(62), 상기 입력수단(62)의 양단에 연결된 셋업수단(63), 상기 셋업수단(63)의 양단에 연결된 센스증폭수단(61), 상기 셋업수단(63)의 양단과 전원(Vcc) 연결되고 프리차지 신호
    Figure kpo00019
    의 제어를 받는 충전수단(67,68), 상기 셋업수단(63)의 양단에 연결되고 홀드신호(ΦAXH)의 제어를 받는 홀드수단(64,65), 상기 센스증폭수단(61)에 연결되고 센스신호(ΦAXS)의 제어를 받는 드라이브 수단(66), 및 상기 홀드수단(64,65)에 연결된 출력수단(71)으로 구성된 것을 특징으로 하는 어드레스 입력 버퍼회로.
  2. 제1항에 있어서, 상기 내부판정전위(Vref)는 소자내부에서 발생된 TTL 입력전위를 판정하기 위한 것임을 특징으로 하는 어드레스 입력 버퍼회로.
  3. 제1항에 있어서, 상기 입력수단(62)은 상기 내부입력(An) 및 내부판정전위(Vref)를 게이트 입력으로 하고 셋업 인에이블 신호
    Figure kpo00020
    를 소오스 입력으로 하고 드레인은 상기 셋업수단(63)에 연결한 n채널 MOSFET(MNI61,MNI62)로 구성된 것을 특징으로 하는 어드레스 입력퍼회로.
  4. 제1항에 있어서, 상기 셋업수단(63)은 상기 입력수단(62)의 일단에 소오스가 연결되고 상기 센스증폭수단(61)의 일단에 드레인이 연결되고 상기 센스증폭수단(61)의 타단에 게이트가 연결된 n채널 MOSFET(MNL61), 및 상기 입력수단(62)의 타단에 소오스가 연결되고 상기 센스증폭수단(61)의 타단에 드레인이 연결되고 상기 n채널 MOSFET(MNL61)의 드레인에 게이트가 연결된 n채널 MOSFET(MNL62)로 구성된 것을 특징으로 하는 어드레스 입력 버퍼회로.
  5. 제1항에 있어서, 상기 충전수단(67,68)은 상기 프리차지 신호(ΦAXP)를 게이트 입력으로 하고 전원(Vcc)에 드레인이 연결되고 소오스는 상기 셋업수단(63)에 연결된 n채널 MOSFET(MN61,MN62)로 구성된 것을 특징으로 하는 어드레스 입력 버퍼회로.
  6. 제1항에 있어서, 상기 홀드수단(64,65)은 상기 셋업수단(63)에 드레인이 연결되고 홀드신호(ΦAXH)를 게이트 입력으로 하여 스위칭 기능을 하는 n채널 MOSFET(MNH61,MNH62)로 구성된 것을 특징으로 하는 어드레스 입력 버퍼회로.
  7. 제1항에 있어서, 상기 센스증폭수단(61)은 전원(Vcc)에 소오스가 연결되고 드레인은 상기 셋업수단(63)의 일단에 연결되고 게이트는 상기 셋업수단(63)의 타단에 연결된 p채널 MOSFET(MPS61), 전원(Vcc)에 소오스가 연결되고 드레인은 상기 셋업수단(63)의 타단에 연결되고 게이트는 상기 셋업수단(63)의 일단에 연결된 p채널 MOSFET(MPS62), 소오스는 상기 드라이브 수단(66)에 연결되고 드레인은 상기 셋업수단(63)의 일단에 연결되고 게이트는 상기 셋업수단(63)의 타단에 연결된 n채널 MOSFET(MNS61), 및 소오스는 상기 드라이브 수단(66)에 연결되고 드레인은 상기 셋업수단(63)의 타단에 연결되고 게이트는 상기 셋업수단(63)의 일단에 연결된 n채널 MOSFET(MNS62)로 구성된 것을 특징으로 하는 어드레스 입력 버퍼회로.
  8. 제1항에 있어서, 상기 드라이브 수단(66)은 상기 센스증폭수단(61)에 드레인이 연결되고 센스신호(ΦAXS)를 게이트 입력으로 하는 n채널 MOSFET(MNPD61)로 구성된 것을 특징으로 하는 어드레스 입력 버퍼회로.
  9. 제1항에 있어서, 상기 출력수단(71)은 상기 홀드수단(64,65)의 출력단에 연결된 래칭수단(69), 및 어드레스 리셋신호(ΦAR)의 제어를 받는 어드레스 리셋수단(70)으로 구성되는 것을 특징으로 하는 어드레스 입력 버퍼회로.
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