KR20050050207A - 파워 업 회로 - Google Patents

Abstract

반도체 메모리 소자의 내부 전압원 생성을 목적으로 반도체 메모리 소자내에 구성된 기준 전압 생성기와; 상기 기준 전압 생성기의 출력에 따라 턴온되어 제 1 노드의 전위를 외부 전압원의 전압으로 상승시키기 위한 제 1 전류 경로 제어부와;상기 기준 전압 생성기의 출력에 따라 턴온되어 상기 제 1 노드의 전압을 접지로 싱크시키기 위한 제 2 전류 경로 제어부와; 상기 제 1 노드의 전압에 따라 파워 업 신호를 생성하는 구동부를 포함하여 이루어진 파워 업 회로가 개시된다.

Description

파워 업 회로{Power up circuit}

본 발명은 반도체 메모리 소자 내에서 외부 전압 인가시 칩 내부에 초기 상태를 결정짓기 위한 파워 업 회로에 관한 것으로, 특히 온도와 공정 변화에 대한 내성을 증대시키면서 칩 면적을 감소시킬 수 있는 파워 업 회로에 관한 것이다.

현재 대부분의 디램과 같은 메모리 소자에는 초기 외부 전압의 상승을 감지하여 디램 내부 동작의 초기 상태를 셋팅하려는 목적으로 파워 업 회로를 사용하고 있다.

종래의 파워 업 회로는 외부 온도 변화와 공정 변화에 그 변화폭이 매우 크며 또한 칩 내부의 래이 아웃 면적도 크게 차지한다. 특히, 온도와 공정 변화에 대해 매우 민감하기 때문에 파워 업을 알리는 신호가 인에이블되는 시점이 크게 변하게 되므로 칩 동작에 문제를 일으키는 경우가 있다.

이러한 종래 기술을 도 1 및 도 2 를 참조하여 설명하기로 한다.

종래 기술에 따른 파워 업 회로는 크게 저항 디바이더(10), PMOS트랜지스터 시리즈(20), NMOS트랜지스터 시리즈(30) 및 캐패시터(40)로 구성된다.

저항 디바이더(10)의 각 저항에 연결된 스위치의 온 또는 오프에 따라 전체 저항 값이 변화되고, 외부 전압은 저항들에 의해 디바이드되는데 외부 전압이 낮을 시에는 저항 디바이더에서 출력되는 신호(aa)또한 낮은 레벨이 되고, 이를 입력으로 하는 NMOS트랜지스터 시리즈(30)의 NMOS트랜지스터들은 턴오프된다. 그러므로 PMOS트랜지스터 시리즈(20)의 PMOS트랜지스터들이 턴온되므로 이 PMOS트랜지스터 시리즈를 통해 흐르는 전류에 의해 노드(n0)의 전위가 상승하게 된다. 그러므로 인버터(INV1 내지 INV3)를 경유한 신호인 파워 업 회로의 최종 출력 신호(pwrup)가 로우 상태를 유지하게 된다.

반대로 외부 전압이 상승하기 시작하면 신호(aa)의 레벨이 높아져 NMOS트랜지스터 시리즈(30)의 NMOS트랜지스터들이 턴온되므로 PMOS트랜지스터 시리즈(20)를 통해 흐르던 전류는 NMOS 트랜지스터 시리즈를 통해 접지로 싱크된다. 그러므로 노드(n0)의 레벨은 낮은 상태를 유지하게되어 결국 인버터(INV3)의 출력인 파워 업 회로의 최종 출력 신호(pwrup)는 하이 상태가된다.

이러한 종래 기술의 문제점은 외부 전압에 대한 저항 디바이더가 온도와 공정 변수에 매우 민감하다는 점이다. 즉, 도 2에 도시된 바와 같이 온도 및 프로세스 변화로 인한 파워 업 신호의 변화폭이 0.71V(1.32 ~ 2.03V)가 된다. 이로인해 파워 업 신호(pwrup)가 인에이블되는 시점의 변화가 커서 칩 내부를 초기 상태로 셋팅하는데 에러가 발생하게 된다.

따라서 본 발명은 온도와 공정 변화에 대한 내성을 증대시키면서 칩 면적을 감소시킬 수 있는 파워 업 회로를 제공하는데 그 목적이 있다.

상술한 목적을 달성하기 위한 본 발명에 따른 파워 업 회로는 반도체 메모리 소자의 내부 전압원 생성을 목적으로 반도체 메모리 소자내에 구성된 기준 전압 생성기와;

상기 기준 전압 생성기의 출력에 따라 턴온되어 제 1 노드의 전위를 외부 전압원의 전압으로 상승시키기 위한 제 1 전류 경로 제어부와;

상기 기준 전압 생성기의 출력에 따라 턴온되어 상기 제 1 노드의 전압을 접지로 싱크시키기 위한 제 2 전류 경로 제어부와;

상기 제 1 노드의 전압에 따라 파워 업 신호를 생성하는 구동부를 포함하여 이루어진다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.

도 3 은 본 발명에 따른 파워 업 회로에 채용된 기준 전압 생성기의 회로도이다.

도 3의 기준 접압 생성기는 반도체 메모리 소자의 내부 전압 생성을 목적으로 기존 칩에 구성되어 있다.

본 발명은 이러한 기준 전압 생성기의 출력을 파워 업 회로의 NMOS트랜지스터의 입력으로 사용하게 된다. 기준 전압 생성기를 구체적으로 설명하면 다음과 같다.

기준 전압 생성기는 외부 전압원(Vext)과 제 2 및 제 3 노드(n2 및 n3)간에 커런트 미러 형태로 접속된 제 1 및 제 2 PMOS트랜지스터(P1 및 P2)를 포함한다. 기준 전압 생성기의 출력인 제 2 노드(n2)와 접지간에 게이트가 제 3 노드(n3)에 접속되는 제 1 NMOS트랜지스터(N1)가 접속된다. 제 3 노드(n3)와 접지간에 게이트가 제 2 노드(n2)에 접속되는 제 2 NMOS트랜지스터(N2)가 접속된다.

NMOS트랜지스터(N1 및 N2)는 커런트 미러 형태이므로 이들 트랜지스터의 채널 폭과 채널길이가 같다면 각각의 트랜지스터를 통해서 흐르는 전류(I1 및 I2)는 동일하게 된다.

NMOS트랜지스터(N1)의 Vgsn1은 수학식 1로 표현 할 수 있다.

NMOS트랜지스터(N2)의 Vgsn2는 수학식 2로 표현할 수 있다.

여기서, Vgs2=Vgs1 + I₁ R 이므로 다음과 같은 수학식 3이 성립된다.

또한, PMOS트랜지스터(P1 및 P2)에 의한 커런트 미러 효과로 I1=I2 관계가 성립되므로 수학식 4가 성립된다.

그러므로 기준 전압 생성기의 출력 전압(Vstress) 즉, PMOS트랜지스터(P1)의 Vgsp1 은 수학식 5로 표현할 수 있다.

위 식에서 보게되면, 온도가 증가하면, 문턱 전압(Vth)이 감소하고 μ_n 이 감소하게 되어 기준 전압 생성기의 출력(Vstress)은 외부 전압에 대하여 항상 일정 비율을 갖게 된다. 그러므로, 온도와 공정 프로세스에 영향을 덜 받는 기준 전압이 생성된다.

도 4 는 도 3에 도시된 기준 전압 생성기를 채용한 본 발명에 따른 파워 업 회로도이다.

본 발명에 따른 파워 업 회로는 크게 기준 전압 생성기(100), PMOS트랜지스터 시리즈(200), NMOS트랜지스터 시리즈(300) 및 캐패시터(400)로 구성된다.

기준 전압 생성기(100)를 제외한 나머지 구성은 종래 기술과 다르지 않다.

파워가 온되면 기준 전압 생성기(100)에서는 도 3에서 설명한 바와 같이 일정한 기준 전압(Vstress)을 생성하게 된다.

외부 전압(Vext)이 낮을 시에는 기준 전압 생성기(vext)에서 출력되는 신호(Vstress)또한 낮은 레벨이 되고, 이를 입력으로 하는 NMOS트랜지스터 시리즈(300)의 NMOS트랜지스터들은 턴오프된다. 그러므로 PMOS트랜지스터 시리즈(200)의 PMOS트랜지스터들이 턴온되므로 이 PMOS트랜지스터 시리즈(300)를 통해 흐르는 전류에 의해 노드(n0)의 전위가 상승하게 된다. 그러므로 구동부인 인버터(INV1 내지 INV3)를 경유한 신호 즉, 파워 업 회로의 최종 출력 신호(pwrup)가 로우 상태를 유지하게 된다.

반대로 외부 전압(Vext)이 상승하기 시작하면 기준 전압 생성기에서 출력되는 신호(Vstress)의 레벨이 높아져 NMOS트랜지스터(N3)가 턴온되어 외부 전압(Vext)이 캐패시터(400)에 차지된다. 캐패시터(400)에 차지된 전압에 의해 NMOS트랜지스터 시리즈(300)의 NMOS트랜지스터들이 턴온되므로 PMOS트랜지스터 시리즈(200)를 통해 흐르던 전류는 NMOS 트랜지스터 시리즈(300)를 통해 접지로 싱크된다. 그러므로 노드(n0)의 레벨은 낮은 상태를 유지하게되어 결국 인버터(INV3)의 출력인 파워 업 회로의 최종 출력 신호(pwrup)는 하이 상태가된다.

PMOS트랜지스터 시리즈(200)는 외부 전압(Vext)과 노드(n0)간에 직렬 연결된 다수의 PMOS트랜지스터와 이들의 드레인과 소스를 각기 단락시키기 위한 다수의 스위치로 구성되는데 저항 디바이더를 사용할 수도 있다.

NPMOS트랜지스터 시리즈(300)는 노드(n0)와 접지간에 직렬 연결된 다수의 NMOS트랜지스터와 이들의 드레인과 소스를 각기 단락시키기 위한 다수의 스위치로 구성된다.

도 5 는 본 발명의 파워 업 회로를 이용하여 시뮬레이션한 결과를 나타내는그래프로서 파워 업 신호의 변화폭이 0.40V(1.86~1.46V)임을 알 수 있다. 도 5는 온도 변화(-40℃, 25℃, 90℃)와 공정 변화(Typical, Slow, Fast 조건)를 모두 포함하여 시뮬레이션한 결과이다. 도 5에 도시된 바와 같이파워 업 신호의 변화폭이 종래의 그것보다 훨씬 감소하였음을 알 수 있다.

상술한 바와 같이 본 발명에 의하면 온도 및 공정 변화에 기인한 파워 업 신호의 변동을 최소한으로 줄일 수 있을 뿐만 아니라 큰 면적을 차지하는 저항 디바이더가 없으므로 래이아웃 면적을 30%이상 줄일 수 있다.

도 1 은 종래 기술에 따른 파워 업 회로도이다.

도 2 는 종래 기술에 따른 파워 업 회로를 이용하여 시뮬레이션한 결과를 나타내는 그래프이다.

도 3 은 기준 전압 생성기의 회로도이다.

도 4 는 본 발명의 제 1 실시예에 따른 파워 업 회로도이다.

도 5 는 본 발명의 제 1 실시예에 따른 파워 업 회로를 이용하여 시뮬레이션한 결과를 나타내는 그래프이다.

* 도면의 주요 부분에 대한 부호의 설명

100: 기준 전압 생성기 200: PMOS트랜지스터 시리즈

300: NMOS트랜지스터 시리즈 400: 캐패시터

Claims (8)

1. 반도체 메모리 소자의 내부 전압원 생성을 목적으로 반도체 메모리 소자내에 구성된 기준 전압 생성기와;

   상기 기준 전압 생성기의 출력에 따라 턴온되어 제 1 노드의 전위를 외부 전압원의 전압으로 상승시키기 위한 제 1 전류 경로 제어부와;

   상기 기준 전압 생성기의 출력에 따라 턴온되어 상기 제 1 노드의 전압을 접지로 싱크시키기 위한 제 2 전류 경로 제어부와;

   상기 제 1 노드의 전압에 따라 파워 업 신호를 생성하는 구동부를 포함하여 이루어진 파워 업 회로.
2. 제 1 항에 있어서,

   상기 제 1 전류 경로 제어부는 다수의 PMOS트랜지스터를 포함하여 구성된 파워 업 회로.
3. 제 1 항에 있어서,

   상기 제 2 전류 경로 제어부는 다수의 NPMOS트랜지스터를 포함하여 구성된 파워 업 회로.
4. 제 1 항에 있어서,

   상기 제 1 경로 제어부는 저항 디바이더로 구성된 파워 업 회로.
5. 제 1 항에 있어서,

   상기 외부 전압원과 상기 기준 전압 발생기의 출력간에 접속되어 상기 기준 전압 발생기의 출력에 따라 턴온되는 NMOS트랜지스터와;

   상기 기준 전압 발생기의 출력과 접지간에 접속되는 캐패시터를 더 포함하는 파워 업 회로.
6. 제 1 항에 있어서,

   상기 기준 전압 생성기는 상기 외부 전압원과 제 2 및 제 3 노드간에 커런트 미러 형태로 접속된 제 1 및 제 2 PMOS트랜지스터와;

   상기 기준 전압 생성기의 출력인 상기 제 2 노드와 접지간에 접속되며 게이트가 상기 제 3 노드에 접속된 제 1 NMOS트랜지스터와;

   상기 제 3 노드와 접지간에 접속되며 게이트가 상기 제 2 노드에 접속된 제 2 NMOS트랜지스터를 포함하여 구성된 파워 업 회로.
7. 제 6 항에 있어서,

   상기 제 2 노드와 접지간에 접속된 캐패시터를 더 포함하는 파워 업 회로.
8. 제 1 항에 있어서,

   상기 구동부는 직렬 연결된 다수의 인버터로 구성되는 파워 업 회로.