JPH05129444A - 半導体集積回路及びその論理修正方法 - Google Patents
半導体集積回路及びその論理修正方法Info
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- JPH05129444A JPH05129444A JP3317446A JP31744691A JPH05129444A JP H05129444 A JPH05129444 A JP H05129444A JP 3317446 A JP3317446 A JP 3317446A JP 31744691 A JP31744691 A JP 31744691A JP H05129444 A JPH05129444 A JP H05129444A
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Abstract
(57)【要約】
【目的】 ＬＳＩチップの予備ゲート回路の入力側の配
線を論理回路の所望の信号線に接続するに当って、ＦＩ
Ｂによる配線の露出／切断を行った場合に、予備ゲート
内のＭＯＳトランジスタが上記ＦＩＢのチャージ電荷に
より、ゲート破壊を起こしたり、或はその特性が劣化さ
れないようにする。 【構成】 ＬＳＩには複数の内部ゲートと、予備ゲート
１００とが形成されてなり、該予備ゲートの入力端子１
０１は接地端子１０８に電源配線１０７にて接続されて
なる。予備ゲートはＭＯＳ形トランジスタ１１１，…を
含んでなり、前記入力端子１０１を構成する配線１１１
ａはＬＳＩの信号線を構成する配線から絶縁膜にて絶縁
されている。論理修正を行うに当たっては、前記絶縁膜
に集束イオンビームにて接続用開口１１１ｂを設け、こ
の後、前記配線１１１ａと電源配線１０７との接続を断
つ処理を行い、該配線１１１ａとＬＳＩの所望の信号線
とを接続するチャンバー線２０４を形成する。
線を論理回路の所望の信号線に接続するに当って、ＦＩ
Ｂによる配線の露出／切断を行った場合に、予備ゲート
内のＭＯＳトランジスタが上記ＦＩＢのチャージ電荷に
より、ゲート破壊を起こしたり、或はその特性が劣化さ
れないようにする。 【構成】 ＬＳＩには複数の内部ゲートと、予備ゲート
１００とが形成されてなり、該予備ゲートの入力端子１
０１は接地端子１０８に電源配線１０７にて接続されて
なる。予備ゲートはＭＯＳ形トランジスタ１１１，…を
含んでなり、前記入力端子１０１を構成する配線１１１
ａはＬＳＩの信号線を構成する配線から絶縁膜にて絶縁
されている。論理修正を行うに当たっては、前記絶縁膜
に集束イオンビームにて接続用開口１１１ｂを設け、こ
の後、前記配線１１１ａと電源配線１０７との接続を断
つ処理を行い、該配線１１１ａとＬＳＩの所望の信号線
とを接続するチャンバー線２０４を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体技術、さらには
論理ＬＳＩ及びその論理変更に適用して有効な技術に関
し、例えば、集束イオンビームとレーザＣＶＤを用いた
加工技術による論理ＬＳＩの論理修正に利用して有用な
技術に関するものである。
論理ＬＳＩ及びその論理変更に適用して有効な技術に関
し、例えば、集束イオンビームとレーザＣＶＤを用いた
加工技術による論理ＬＳＩの論理修正に利用して有用な
技術に関するものである。
【０００２】
【従来の技術】計算機システム、ワークステーション等
に用いられるマイクロプロセッサやゲートアレイ等の論
理ＬＳＩは、その開発時に論理構成の修正（論理修正）
を行うことががしばしばある。論理修正は、論理ゲート
間を接続する信号用配線のパターンを変更することによ
って行う。しかしながら、論理修正を配線用マスクパタ
ーンの変更から行うのでは、ＬＳＩの開発期間が長期化
する。そこでＬＳＩの余領域に予備配線や予備ゲート回
路を設けておき、必要に応じてこの予備配線や予備ゲー
ト回路を使用して、ＬＳＩチップ上で配線を直接切断・
接続することにより論理修正が行われる。この際行われ
る予備ゲート回路と配線間の接続の修正は、集束イオン
ビーム（Focused Ion Beam:FIB）とレーザＣＶＤとを組
合せた技術が利用されている（例えば、特開昭６２−２
２９９５６号公報にて公知）。
に用いられるマイクロプロセッサやゲートアレイ等の論
理ＬＳＩは、その開発時に論理構成の修正（論理修正）
を行うことががしばしばある。論理修正は、論理ゲート
間を接続する信号用配線のパターンを変更することによ
って行う。しかしながら、論理修正を配線用マスクパタ
ーンの変更から行うのでは、ＬＳＩの開発期間が長期化
する。そこでＬＳＩの余領域に予備配線や予備ゲート回
路を設けておき、必要に応じてこの予備配線や予備ゲー
ト回路を使用して、ＬＳＩチップ上で配線を直接切断・
接続することにより論理修正が行われる。この際行われ
る予備ゲート回路と配線間の接続の修正は、集束イオン
ビーム（Focused Ion Beam:FIB）とレーザＣＶＤとを組
合せた技術が利用されている（例えば、特開昭６２−２
２９９５６号公報にて公知）。
【０００３】これは、ＬＳＩチップ上に形成された集積
回路の保護膜（絶縁膜）を集束イオンビームでエッチン
グして所望の箇所の配線を露出させたり、或は、切断す
べき箇所の配線を露出させ、さらに集束イオンビームで
これを切断した後、レーザＣＶＤを用いて所定の予備配
線と論理ゲートとの間にモリブデン（Ｍｏ）やタングス
テン（Ｗ）などからなる導電パターン（配線層）を選択
的にデポジションする技術（後述のジャンパー線の形
成）である。
回路の保護膜（絶縁膜）を集束イオンビームでエッチン
グして所望の箇所の配線を露出させたり、或は、切断す
べき箇所の配線を露出させ、さらに集束イオンビームで
これを切断した後、レーザＣＶＤを用いて所定の予備配
線と論理ゲートとの間にモリブデン（Ｍｏ）やタングス
テン（Ｗ）などからなる導電パターン（配線層）を選択
的にデポジションする技術（後述のジャンパー線の形
成）である。
【０００４】
【発明が解決しようとする課題】しかしながら、上述し
た技術には、次のような問題のあることが本発明者らに
よってあきらかとされた。即ち、集束イオンビーム技術
［ＦＩＢ］は、通常、２０〜３０ＫｅＶに加速されたガ
リウムイオン（Ｇａ+）を直径０．１〜１．０μｍ程度
の領域内に集束させ、ＬＳＩチップの配線または層間絶
縁膜を上記ガリウムイオンを用いたスパッタリングによ
り穴開けしていくものである。従って、ＬＳＩに照射さ
れたガリウムのプラス電荷により、ＬＳＩ内部のトラン
ジスタ素子を破壊したり、或はその特性を劣化させる等
の不具合を発生させる。特にＭＯＳトランジスタが形成
された素子では、ゲート酸化膜が１０〜２０ｎｍと薄い
ため、上記ガリウムのプラス電荷により容易にＭＯＳト
ランジスタのゲート破壊、若くは特性劣化が生じる。
た技術には、次のような問題のあることが本発明者らに
よってあきらかとされた。即ち、集束イオンビーム技術
［ＦＩＢ］は、通常、２０〜３０ＫｅＶに加速されたガ
リウムイオン（Ｇａ+）を直径０．１〜１．０μｍ程度
の領域内に集束させ、ＬＳＩチップの配線または層間絶
縁膜を上記ガリウムイオンを用いたスパッタリングによ
り穴開けしていくものである。従って、ＬＳＩに照射さ
れたガリウムのプラス電荷により、ＬＳＩ内部のトラン
ジスタ素子を破壊したり、或はその特性を劣化させる等
の不具合を発生させる。特にＭＯＳトランジスタが形成
された素子では、ゲート酸化膜が１０〜２０ｎｍと薄い
ため、上記ガリウムのプラス電荷により容易にＭＯＳト
ランジスタのゲート破壊、若くは特性劣化が生じる。
【０００５】より具体的には、例えば図５に示すような
予備ゲート（ＮＡＮＤゲート）３００（この予備ゲート
は電気的にフローティングの状態にある）を論理修正に
よって、論理回路に組み込む場合（例えば入力端子３０
１を他の内部ゲートの出力端子に、出力端子３０４を他
の内部ゲートの入力端子に接続する場合）には、入力端
子３０１に接続された配線３０１ａを論理修正用の配線
（ジャンパー線）３１４にて接続し、出力端子３０４に
ジャンパー線３１５を接続すればよい。そしてこの場合
には、配線３０１ａを覆っている絶縁膜（図示省略）に
ＦＩＢ処理による穴開けが行われる（接続用開口３０１
ｂの形成）。しかしながら、通常、予備ゲート３００の
入力側は接地端子，電源端子の何れも接続されていない
ため、配線３０１ａに対してＦＩＢ処理を行うと（図
６）、このとき生じた静電荷（Ｇａ+）が当該配線３０
１ａを介してこれに接続されたｐ形ＭＯＳトランジスタ
３１１及びｎ形ＭＯＳトランジスタ３２１のゲート電極
（図６にはｐＭＯＳ３１１側のみ示す）に達してゲート
酸化膜３２１ｂにチャージされ、ゲート破壊、若くはト
ランジスタの特性劣化を引き起こす。
予備ゲート（ＮＡＮＤゲート）３００（この予備ゲート
は電気的にフローティングの状態にある）を論理修正に
よって、論理回路に組み込む場合（例えば入力端子３０
１を他の内部ゲートの出力端子に、出力端子３０４を他
の内部ゲートの入力端子に接続する場合）には、入力端
子３０１に接続された配線３０１ａを論理修正用の配線
（ジャンパー線）３１４にて接続し、出力端子３０４に
ジャンパー線３１５を接続すればよい。そしてこの場合
には、配線３０１ａを覆っている絶縁膜（図示省略）に
ＦＩＢ処理による穴開けが行われる（接続用開口３０１
ｂの形成）。しかしながら、通常、予備ゲート３００の
入力側は接地端子，電源端子の何れも接続されていない
ため、配線３０１ａに対してＦＩＢ処理を行うと（図
６）、このとき生じた静電荷（Ｇａ+）が当該配線３０
１ａを介してこれに接続されたｐ形ＭＯＳトランジスタ
３１１及びｎ形ＭＯＳトランジスタ３２１のゲート電極
（図６にはｐＭＯＳ３１１側のみ示す）に達してゲート
酸化膜３２１ｂにチャージされ、ゲート破壊、若くはト
ランジスタの特性劣化を引き起こす。
【０００６】このため、従来ＦＩＢ装置のチャンバー内
に電子シャワー装置を設けて電子を照射し、ＦＩＢ装置
から照射されたガリウムのプラスイオンを中和する手法
も採られているが（後述の図４参照）、実際にガリウム
イオンビームがＬＳＩチップに照射されるときに確実に
中和されると云う保障はなく、ＭＯＳトランジスタのゲ
ート破壊等を確実に防止するには至らない。特に、論理
修正の一態様としての新たなゲート回路の追加を行う場
合には、予めＬＳＩチップ内に埋め込まれた予備ゲート
回路の入力端子側が電気的に浮いた状態（フローティン
グ状態）となっているため、このゲート回路の入力端子
を被う絶縁膜にＦＩＢによる加工処理を施した場合、当
該入力端子にガリウムのプラス電荷がチャージされる。
近年のＣＭＯＳに用いられるＭＯＳトランジスタのゲー
トの入力容量は５〜１０ｆＦであるため、いま仮にＦＩ
Ｂによりチャージされる電荷量を１ｐＣ（通常イオンビ
ーム電流は１００〜１０００ｐＡであるため中和後にも
この程度の電荷が残ると考えられる）とした場合、ゲー
トに加わる電圧は１００〜２００Ｖに達する。然るに上
記ＭＯＳトランジスタのゲート酸化膜の膜厚は１０〜２
０ｎｍと薄くなっており（耐圧は２０〜３０Ｖ程度）、
上記電圧が印加された場合、ゲート破壊、若くはトラン
ジスタの特性劣化を引き起こすこととなる。
に電子シャワー装置を設けて電子を照射し、ＦＩＢ装置
から照射されたガリウムのプラスイオンを中和する手法
も採られているが（後述の図４参照）、実際にガリウム
イオンビームがＬＳＩチップに照射されるときに確実に
中和されると云う保障はなく、ＭＯＳトランジスタのゲ
ート破壊等を確実に防止するには至らない。特に、論理
修正の一態様としての新たなゲート回路の追加を行う場
合には、予めＬＳＩチップ内に埋め込まれた予備ゲート
回路の入力端子側が電気的に浮いた状態（フローティン
グ状態）となっているため、このゲート回路の入力端子
を被う絶縁膜にＦＩＢによる加工処理を施した場合、当
該入力端子にガリウムのプラス電荷がチャージされる。
近年のＣＭＯＳに用いられるＭＯＳトランジスタのゲー
トの入力容量は５〜１０ｆＦであるため、いま仮にＦＩ
Ｂによりチャージされる電荷量を１ｐＣ（通常イオンビ
ーム電流は１００〜１０００ｐＡであるため中和後にも
この程度の電荷が残ると考えられる）とした場合、ゲー
トに加わる電圧は１００〜２００Ｖに達する。然るに上
記ＭＯＳトランジスタのゲート酸化膜の膜厚は１０〜２
０ｎｍと薄くなっており（耐圧は２０〜３０Ｖ程度）、
上記電圧が印加された場合、ゲート破壊、若くはトラン
ジスタの特性劣化を引き起こすこととなる。
【０００７】本発明は上記事情に鑑みてなされたもので
ＬＳＩチップに集束イオンビーム（ＦＩＢ）による加工
を施して、予備ゲート回路の入力側の配線を論理回路の
所望の信号線に接続するに当り、当該予備ゲート回路の
内部素子（トランジスタ）が上記ＦＩＢのチャージ電荷
により、ゲート破壊を起こしたり、或はその特性が劣化
されることのないようにした半導体集積回路及びその論
理修正方法を提供することを目的とする。この発明の前
記ならびにそのほかの目的と新規な特徴については、本
明細書の記述および添附図面から明らかになるであろ
う。
ＬＳＩチップに集束イオンビーム（ＦＩＢ）による加工
を施して、予備ゲート回路の入力側の配線を論理回路の
所望の信号線に接続するに当り、当該予備ゲート回路の
内部素子（トランジスタ）が上記ＦＩＢのチャージ電荷
により、ゲート破壊を起こしたり、或はその特性が劣化
されることのないようにした半導体集積回路及びその論
理修正方法を提供することを目的とする。この発明の前
記ならびにそのほかの目的と新規な特徴については、本
明細書の記述および添附図面から明らかになるであろ
う。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、複数の論理ゲート回路と、論理
修正用予備ゲート回路とが形成されてなる半導体集積回
路において、前記論理修正用予備ゲート回路の入力端子
が接地端子又は電源端子に接続されてなる。さらに、前
記論理修正用予備ゲート回路の入力端子を構成する配線
層は信号線を構成する配線層から絶縁膜にて絶縁され、
この論理回路に対し論理修正を行うに当たっては、前記
絶縁膜に集束イオンビームにて接続用開口が設けられ、
その後、論理修正用予備ゲート回路の入力端子を構成す
る配線層と電源配線との接続を断つ処理を行うようにし
たものである。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、複数の論理ゲート回路と、論理
修正用予備ゲート回路とが形成されてなる半導体集積回
路において、前記論理修正用予備ゲート回路の入力端子
が接地端子又は電源端子に接続されてなる。さらに、前
記論理修正用予備ゲート回路の入力端子を構成する配線
層は信号線を構成する配線層から絶縁膜にて絶縁され、
この論理回路に対し論理修正を行うに当たっては、前記
絶縁膜に集束イオンビームにて接続用開口が設けられ、
その後、論理修正用予備ゲート回路の入力端子を構成す
る配線層と電源配線との接続を断つ処理を行うようにし
たものである。
【０００９】
【作用】予備ゲート回路の入力端子を構成する配線層
が、論理回路の所望の信号線を構成する配線層に接続さ
れる前に、電源配線に接続されているため、論理修正時
に集束イオンビーム（ＦＩＢ）にて、予備ゲート回路の
入力端子を構成する配線層上面の絶縁膜に接続用開口を
形成する処理を行った場合であっても、ＦＩＢ処理時に
発生する正電荷が、電源配線を介して接地端子又は電源
端子側に流出されることとなる。
が、論理回路の所望の信号線を構成する配線層に接続さ
れる前に、電源配線に接続されているため、論理修正時
に集束イオンビーム（ＦＩＢ）にて、予備ゲート回路の
入力端子を構成する配線層上面の絶縁膜に接続用開口を
形成する処理を行った場合であっても、ＦＩＢ処理時に
発生する正電荷が、電源配線を介して接地端子又は電源
端子側に流出されることとなる。
【００１０】
【実施例】以下、本発明の一実施例を添付図面を参照し
て説明する。図１は本実施例で用いられる３入力の論理
修正用予備ゲート回路（ＮＡＮＤゲート）１００の回路
構成を示す回路図である。同図に示すように、ＮＡＮＤ
ゲート１００は、３つの入力端子１０１，１０２，１０
３と、３つのｐＭＯＳ１１１，１１１２，１１３と、３
つのｎＭＯＳ１２１，１２２，１２３と出力端子１０４
とを有するＣＭＯＳ構造を採る。そして入力端子１０１
にｐＭＯＳ１１１とｎＭＯＳ１２１が対をなして接続さ
れ、入力端子１０２にｐＭＯＳ１１２とｎＭＯＳ１２２
が対をなして、入力端子１０３にｐＭＯＳ１１３とｎＭ
ＯＳ１２３が対をなして夫々接続されている。又、上記
３つの入力端子１０１，１０２，１０３には、放電用Ａ
ｌ配線（電源配線）１０７の３つに分岐した枝配線１０
７ａ，１０７ｂ，１０７ｃ（図中一点鎖線で示す）が夫
々接続されている。
て説明する。図１は本実施例で用いられる３入力の論理
修正用予備ゲート回路（ＮＡＮＤゲート）１００の回路
構成を示す回路図である。同図に示すように、ＮＡＮＤ
ゲート１００は、３つの入力端子１０１，１０２，１０
３と、３つのｐＭＯＳ１１１，１１１２，１１３と、３
つのｎＭＯＳ１２１，１２２，１２３と出力端子１０４
とを有するＣＭＯＳ構造を採る。そして入力端子１０１
にｐＭＯＳ１１１とｎＭＯＳ１２１が対をなして接続さ
れ、入力端子１０２にｐＭＯＳ１１２とｎＭＯＳ１２２
が対をなして、入力端子１０３にｐＭＯＳ１１３とｎＭ
ＯＳ１２３が対をなして夫々接続されている。又、上記
３つの入力端子１０１，１０２，１０３には、放電用Ａ
ｌ配線（電源配線）１０７の３つに分岐した枝配線１０
７ａ，１０７ｂ，１０７ｃ（図中一点鎖線で示す）が夫
々接続されている。
【００１１】上記放電用Ａｌ配線１０７の幹配線１０７
ｄはその端部が接地端子１０８に接続されている。より
具体的には、幹配線１０７ｄは図２に示すように例えば
Ａｌ配線から成り、半導体素子を覆うパッシベーション
膜１３０に設けられたコンタクトホール１３１を介して
ｎ-半導体基板１の拡散層２に導電接続されている。そ
してこのｎ-半導体基板１が接地されることによって、
上記放電用Ａｌ配線１０７が接地端子に接続されること
となる。
ｄはその端部が接地端子１０８に接続されている。より
具体的には、幹配線１０７ｄは図２に示すように例えば
Ａｌ配線から成り、半導体素子を覆うパッシベーション
膜１３０に設けられたコンタクトホール１３１を介して
ｎ-半導体基板１の拡散層２に導電接続されている。そ
してこのｎ-半導体基板１が接地されることによって、
上記放電用Ａｌ配線１０７が接地端子に接続されること
となる。
【００１２】上記構成の予備ゲート（ＮＡＮＤゲート）
１００は、図３に示すように設計当初の論理構成に寄与
する論理ゲート（内部論理ゲート）２０１，２０２、更
にはチップの余領域に設けられた他の予備ゲート（ＡＮ
Ｄゲート等）１００Ａ，１００Ｂ，１００Ｃと同様にＬ
ＳＩチップ１０の所定位置に配置され、他の予備ゲート
と共に論理修正に用いられる。
１００は、図３に示すように設計当初の論理構成に寄与
する論理ゲート（内部論理ゲート）２０１，２０２、更
にはチップの余領域に設けられた他の予備ゲート（ＡＮ
Ｄゲート等）１００Ａ，１００Ｂ，１００Ｃと同様にＬ
ＳＩチップ１０の所定位置に配置され、他の予備ゲート
と共に論理修正に用いられる。
【００１３】概略上述のように構成されＬＳＩチップの
余領域に設けられた予備ゲート（ＮＡＮＤゲート）１０
０は、論理修正時に以下の手順により、論理回路に組込
まれる。ここでは、例えば図３に示すように、２つの内
部論理ゲート２０１，２０２間のＡｌ配線２０３（信号
線を構成する配線層）を切断し、この間に、新たにＮＡ
ＮＤゲート１００をジャンパー線２０４，２０５にて組
み込む場合（ＮＡＮＤゲート１００の入力端子１１１を
ジャンパー線２０４（所望の信号線と接続する配線層）
に、出力端子１０４をジャンパー線２０５に接続する場
合）を考える。
余領域に設けられた予備ゲート（ＮＡＮＤゲート）１０
０は、論理修正時に以下の手順により、論理回路に組込
まれる。ここでは、例えば図３に示すように、２つの内
部論理ゲート２０１，２０２間のＡｌ配線２０３（信号
線を構成する配線層）を切断し、この間に、新たにＮＡ
ＮＤゲート１００をジャンパー線２０４，２０５にて組
み込む場合（ＮＡＮＤゲート１００の入力端子１１１を
ジャンパー線２０４（所望の信号線と接続する配線層）
に、出力端子１０４をジャンパー線２０５に接続する場
合）を考える。
【００１４】この場合には、先ず、入力端子１１１と同
一工程で一体に形成された配線層（配線）１１１ａ（図
１）を外側に露出させるべく、その表面を覆うパッシベ
ーション膜（絶縁膜；図示省略）に対しＦＩＢ処理を行
って接続用開口１１１ｂ（図１に破線で示す）を形成す
る。
一工程で一体に形成された配線層（配線）１１１ａ（図
１）を外側に露出させるべく、その表面を覆うパッシベ
ーション膜（絶縁膜；図示省略）に対しＦＩＢ処理を行
って接続用開口１１１ｂ（図１に破線で示す）を形成す
る。
【００１５】ところで、このＦＩＢ処理（集束イオンビ
ームによるガリウムイオンの照射）は、図４に示す集束
イオンビーム装置３００により行われる。ＦＩＢ装置３
００は、同図に示すように、イオン源３１０、静電レン
ズ３２０、走査系３３０、試料台３４０、加速用電源３
５０、主電源３６０及び電子シャワー装置３７０を主要
な構成要素としている。そしてイオン源（液体ガリウ
ム）３１０から加速用電源にて加速されたガリウムイオ
ンが、静電レンズ３２０、走査系３３０を介して試料台
３４０に搭載されたウェハ上の所望の位置（ＬＳＩチッ
プ１０）に向かって照射される。このときガリウムイオ
ンは電子シャワー装置３７０から照射された電子により
電気的に中和されるようになっている。
ームによるガリウムイオンの照射）は、図４に示す集束
イオンビーム装置３００により行われる。ＦＩＢ装置３
００は、同図に示すように、イオン源３１０、静電レン
ズ３２０、走査系３３０、試料台３４０、加速用電源３
５０、主電源３６０及び電子シャワー装置３７０を主要
な構成要素としている。そしてイオン源（液体ガリウ
ム）３１０から加速用電源にて加速されたガリウムイオ
ンが、静電レンズ３２０、走査系３３０を介して試料台
３４０に搭載されたウェハ上の所望の位置（ＬＳＩチッ
プ１０）に向かって照射される。このときガリウムイオ
ンは電子シャワー装置３７０から照射された電子により
電気的に中和されるようになっている。
【００１６】前述のようにガリウムイオンの中和（Ｇａ
+＋ｅ→Ｇａ）は完全には行われ難く、従ってある程度
ガリウムイオンが残ることとなるが、予備ゲート（ＮＡ
ＮＤゲート）１００は、図１に示した構成となっている
ため、中和されずに残ったガリウムイオン（Ｇａ+）は
穴開けされた接続用開口１１１ｂを介して配線１１１
ａ、更には枝配線１０７ａを介して放電用Ａｌ配線の幹
配線１０７ｄより接地端子１０８に流れる。このためＦ
ＩＢ処理時に、中和後に残った上記ガリウムイオンの正
電荷によりｐＭＯＳ１１１のゲート及びｎＭＯＳ１２１
のゲートに過電圧が印加されることがなくなる。
+＋ｅ→Ｇａ）は完全には行われ難く、従ってある程度
ガリウムイオンが残ることとなるが、予備ゲート（ＮＡ
ＮＤゲート）１００は、図１に示した構成となっている
ため、中和されずに残ったガリウムイオン（Ｇａ+）は
穴開けされた接続用開口１１１ｂを介して配線１１１
ａ、更には枝配線１０７ａを介して放電用Ａｌ配線の幹
配線１０７ｄより接地端子１０８に流れる。このためＦ
ＩＢ処理時に、中和後に残った上記ガリウムイオンの正
電荷によりｐＭＯＳ１１１のゲート及びｎＭＯＳ１２１
のゲートに過電圧が印加されることがなくなる。
【００１７】このようにＦＩＢ処理を行った後は、今度
は予備ゲート１００の入力端子１０１を内部ゲート（Ａ
ＮＤゲート）２０２（図３）の出力端子２０２ａに接続
させるべく、レーザＣＶＤを用いたジャンパー線２０４
の形成が行われる。この処理により、ジャンパー線２０
４は一端が、上記配線２０３を介してゲート２０２の出
力端子２０２ａに接続され、他端が接続用開口１１１
ｂ，配線１１１ａを介してＮＡＮＤゲート１００の入力
端子１０１に接続される（図１及び図３参照）。このよ
うにジャンパー線２０４の形成を行った後、前述した枝
配線１０７ａを所定箇所（例えば図１の１０７ａ’）に
て、ＦＩＢ処理により切断すれば、内部ゲート２０２の
出力端子２０２ａと、予備ゲート１００の入力端子１１
１とが図３に示すように接続されることとなる。
は予備ゲート１００の入力端子１０１を内部ゲート（Ａ
ＮＤゲート）２０２（図３）の出力端子２０２ａに接続
させるべく、レーザＣＶＤを用いたジャンパー線２０４
の形成が行われる。この処理により、ジャンパー線２０
４は一端が、上記配線２０３を介してゲート２０２の出
力端子２０２ａに接続され、他端が接続用開口１１１
ｂ，配線１１１ａを介してＮＡＮＤゲート１００の入力
端子１０１に接続される（図１及び図３参照）。このよ
うにジャンパー線２０４の形成を行った後、前述した枝
配線１０７ａを所定箇所（例えば図１の１０７ａ’）に
て、ＦＩＢ処理により切断すれば、内部ゲート２０２の
出力端子２０２ａと、予備ゲート１００の入力端子１１
１とが図３に示すように接続されることとなる。
【００１８】尚、上述のように枝配線１０７ａをＦＩＢ
装置によって切断するに当たっても、ガリウムイオンの
正電荷が発生し、この電荷が配線１１１ａに流れ得る
が、この場合には、配線１１１ａがジャンパー線２０４
によって既に内部ゲート２０２の出力端子２０２ａに接
続されているため、上記電荷はゲート２０２の出力端子
側より該出力端子に接続される接地端子或は電源端子
（共に図示せず）に放出されることとなり、予備ゲート
１００の入力側、即ちＭＯＳトランジスタのゲートに蓄
えられることはない。尚、ジャンパー線２０４，２０５
を形成する際には、内部ゲート２０１と内部ゲート２０
２とを結ぶ配線２０３を覆う絶縁膜（図示省略）にもＦ
ＩＢによる穴開け（開口２０３ａ，２０３ｂ）がなされ
て、ガリウムイオンが配線２０３に流れるが、この配線
２０３も内部ゲート２０２の出力端子２０２ａに接続さ
れているため、これら内部ゲートのＭＯＳトランジスタ
のゲートが正電荷により破壊されたり、トランジスタの
特性が劣化することはない。
装置によって切断するに当たっても、ガリウムイオンの
正電荷が発生し、この電荷が配線１１１ａに流れ得る
が、この場合には、配線１１１ａがジャンパー線２０４
によって既に内部ゲート２０２の出力端子２０２ａに接
続されているため、上記電荷はゲート２０２の出力端子
側より該出力端子に接続される接地端子或は電源端子
（共に図示せず）に放出されることとなり、予備ゲート
１００の入力側、即ちＭＯＳトランジスタのゲートに蓄
えられることはない。尚、ジャンパー線２０４，２０５
を形成する際には、内部ゲート２０１と内部ゲート２０
２とを結ぶ配線２０３を覆う絶縁膜（図示省略）にもＦ
ＩＢによる穴開け（開口２０３ａ，２０３ｂ）がなされ
て、ガリウムイオンが配線２０３に流れるが、この配線
２０３も内部ゲート２０２の出力端子２０２ａに接続さ
れているため、これら内部ゲートのＭＯＳトランジスタ
のゲートが正電荷により破壊されたり、トランジスタの
特性が劣化することはない。
【００１９】以上詳述したように、上記実施例では、複
数の論理ゲート回路と、論理修正用予備ゲート回路とが
形成されてなる半導体集積回路において、前記論理修正
用予備ゲート回路の入力端子が接地端子又は電源端子に
接続されてなる。さらに、前記論理修正用予備ゲート回
路の入力端子を構成する配線層は絶縁膜にて信号線を構
成する配線層から絶縁され、この論理回路に対し論理修
正を行うに当たっては、前記絶縁膜に集束イオンビーム
にて接続用開口が設けられ、その後、論理修正用予備ゲ
ート回路の入力端子を構成する配線層と接地端子又は電
源端子に接続される電源配線との接続を断つ処理を行う
ようにしたので、絶縁膜に対して行われた集束イオンビ
ーム処理時に発生する正電荷が接地端子側に流出され、
予備ゲート内のＭＯＳトランジスタのゲート破壊、若く
はトランジスタの特性劣化が回避される。
数の論理ゲート回路と、論理修正用予備ゲート回路とが
形成されてなる半導体集積回路において、前記論理修正
用予備ゲート回路の入力端子が接地端子又は電源端子に
接続されてなる。さらに、前記論理修正用予備ゲート回
路の入力端子を構成する配線層は絶縁膜にて信号線を構
成する配線層から絶縁され、この論理回路に対し論理修
正を行うに当たっては、前記絶縁膜に集束イオンビーム
にて接続用開口が設けられ、その後、論理修正用予備ゲ
ート回路の入力端子を構成する配線層と接地端子又は電
源端子に接続される電源配線との接続を断つ処理を行う
ようにしたので、絶縁膜に対して行われた集束イオンビ
ーム処理時に発生する正電荷が接地端子側に流出され、
予備ゲート内のＭＯＳトランジスタのゲート破壊、若く
はトランジスタの特性劣化が回避される。
【００２０】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、本
実施例では、予備ゲートとしてＮＡＮＤゲート用いた例
を示したが、通常、入力側がフローティング状態となる
他の論理回路を予備ゲートとして用いることができる。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、本
実施例では、予備ゲートとしてＮＡＮＤゲート用いた例
を示したが、通常、入力側がフローティング状態となる
他の論理回路を予備ゲートとして用いることができる。
【００２１】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＣＭＯ
Ｓ形のＬＳＩに適用した場合について説明したが、この
発明はそれに限定されるものでなく、ＭＯＳトランジス
タが用いられた論理集積回路一般（例えばＢｉＣＭＯＳ
形の論理集積回路等）に利用することができる。
なされた発明をその背景となった利用分野であるＣＭＯ
Ｓ形のＬＳＩに適用した場合について説明したが、この
発明はそれに限定されるものでなく、ＭＯＳトランジス
タが用いられた論理集積回路一般（例えばＢｉＣＭＯＳ
形の論理集積回路等）に利用することができる。
【００２２】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。即ち、ＭＯＳＬＳＩの配線修正にもＦ
ＩＢ技術が適用でき、この際に予備ゲートを破壊するこ
となく、高歩留りで論理を修正することが可能となる。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。即ち、ＭＯＳＬＳＩの配線修正にもＦ
ＩＢ技術が適用でき、この際に予備ゲートを破壊するこ
となく、高歩留りで論理を修正することが可能となる。
【図１】本実施例で用いられる３入力の論理修正用予備
ゲート回路（ＮＡＮＤゲート）１００の回路構成を示す
回路図である。
ゲート回路（ＮＡＮＤゲート）１００の回路構成を示す
回路図である。
【図２】図１に示すＡｌ配線１０７の半導体基板１への
接続状態を示す斜視図である。
接続状態を示す斜視図である。
【図３】内部ゲート及び予備ゲートが設けられた論理Ｌ
ＳＩチップ１０の概略を示す平面図である。
ＳＩチップ１０の概略を示す平面図である。
【図４】集束イオンビーム装置３００の全体構成を示す
斜視図である。
斜視図である。
【図５】従来の３入力の論理修正用予備ゲート回路（Ｎ
ＡＮＤゲート）３００の回路構成を示す回路図である。
ＡＮＤゲート）３００の回路構成を示す回路図である。
【図６】集束イオンビームによって生じた正電荷がＭＯ
Ｓトランジスタのゲートにチャージされる様子を示した
斜視図である。
Ｓトランジスタのゲートにチャージされる様子を示した
斜視図である。
１０ 論理ＬＳＩチップ １００ ＮＡＮＤゲート（論理修正用予備ゲート回路） １０１，１０２，１０３ 入力端子 １０７ 放電用Ａｌ配線（電源配線） １１１ａ 配線（入力端子を構成する配線層） １１１ｂ 接続用開口 ２０１，２０２ 内部論理ゲート（論理ゲート回路） ２０３ 配線（信号線を構成する配線層）
Claims (3)
- 【請求項１】 複数の論理ゲート回路と、論理修正用予
備ゲート回路とが形成されてなる半導体集積回路におい
て、前記論理修正用予備ゲート回路の入力端子が接地端
子又は電源端子に接続されてなることを特徴とする半導
体集積回路。 - 【請求項２】 前記論理修正用予備ゲート回路はＭＯＳ
形トランジスタを含んでなることを特徴とする請求項１
に記載の半導体集積回路。 - 【請求項３】 前記論理修正用予備ゲート回路の入力端
子を構成する配線層は信号線を構成する配線層から絶縁
膜にて絶縁されてなり、論理修正を行うに当たっては、
前記絶縁膜に集束イオンビームにて接続用開口を設け、
その後、論理修正用予備ゲート回路の入力端子を構成す
る配線層と電源配線との接続を断つ処理を行って、該予
備ゲート回路の入力端子を構成する配線層を所望の信号
線と接続する配線層を形成することを特徴とする請求項
１又は２記載の半導体集積回路の論理修正方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3317446A JP3030734B2 (ja) | 1991-11-05 | 1991-11-05 | 半導体集積回路及びその論理修正方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3317446A JP3030734B2 (ja) | 1991-11-05 | 1991-11-05 | 半導体集積回路及びその論理修正方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05129444A true JPH05129444A (ja) | 1993-05-25 |
| JP3030734B2 JP3030734B2 (ja) | 2000-04-10 |
Family
ID=18088314
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3317446A Expired - Fee Related JP3030734B2 (ja) | 1991-11-05 | 1991-11-05 | 半導体集積回路及びその論理修正方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3030734B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100390982B1 (ko) * | 1996-11-08 | 2003-10-04 | 주식회사 하이닉스반도체 | 반도체 소자의 전하 축적 방지 장치 |
| CN100397609C (zh) * | 2006-08-04 | 2008-06-25 | 北京中星微电子有限公司 | 一种聚焦离子束修改集成电路的方法及集成电路 |
| KR101523952B1 (ko) * | 2008-12-31 | 2015-06-01 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
-
1991
- 1991-11-05 JP JP3317446A patent/JP3030734B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100390982B1 (ko) * | 1996-11-08 | 2003-10-04 | 주식회사 하이닉스반도체 | 반도체 소자의 전하 축적 방지 장치 |
| CN100397609C (zh) * | 2006-08-04 | 2008-06-25 | 北京中星微电子有限公司 | 一种聚焦离子束修改集成电路的方法及集成电路 |
| KR101523952B1 (ko) * | 2008-12-31 | 2015-06-01 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3030734B2 (ja) | 2000-04-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |