KR20030056456A - 반도체 소자의 안티 퓨즈 프리챠지회로 - Google Patents

반도체 소자의 안티 퓨즈 프리챠지회로 Download PDF

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Abstract

본 발명은 반도체 소자의 안티 퓨즈 프리챠지회로에 관한 것으로, 초기 파워 온시 내부전원전압과 비프라인 프리챠지 전압 간의 전류경로를 차단시켜 래치 업 현상을 방지함으로써 안티 퓨즈를 비트라인 프리챠지전압으로 안정적으로 초기화시키는 것을 목적으로 한다. 이러한 목적을 달성하기 위해 본 발명은, 어드레스 신호와 안티 퓨즈 프로그램신호에 응답하여 안티 퓨즈 프로그램 여부를 판단하는 안티 퓨즈 프로그램 판단부; 초기 파워 온시에 안티 퓨즈를 비트라인 프리챠지전압으로 초기화시키는 안티 퓨즈 초기화부; 및 상기 안티 퓨즈 프로그램 판단수단과 상기 안티 퓨즈 간의 전류경로를 스위칭하는 스위칭부를 구비한 것을 특징으로 한다.

Description

반도체 소자의 안티 퓨즈 프리챠지회로{Anti fuse precharge circuit for semiconductor device}
본 발명은 반도체 소자의 안티 퓨즈 프리챠지회로에 관한 것으로 특히, 비트라인 프리챠지 전압 VBLP(1/2내부전원전압)으로 초기화시키는 단계에서 내부전원전압과 비프라인 프리챠지 전압 간의 전류경로를 차단시켜 안티 퓨즈를 안정적으로 초기화시키는 것에 관한 것이다.
도 1은 종래의 안티 퓨즈 프리챠지회로를 나타낸 회로도를 나타낸다.
도 1에 나타낸 안티 퓨즈 프리챠지회로는 초기 파워 온시 퓨즈의 한쪽 전압은 VBB로 다른 한쪽 단의 전압은 1/2내부전원전압인 비트라인 프리챠지전압 VBLP로 초기화시킨다. 그러나, 비트라인 프리챠지전압 VBLP으로 초기화시키기 위해서는 도 1에 나타낸 바와 같은 래치회로(10)가 필요하고, 이 래치회로(10)의 전원전압 역시비트라인 프리챠지전압 VBLP으로 되어 있어야 한다.
또한, 종래의 안티 퓨즈 프리챠지회로는 파워 온시 형성되는 파워 업 신호 PWRUP에 의해 내부전원전압 VDD으로부터 경로 A를 통해서 전류가 유입되고 노드 CN1은 접지전압 VSS가 된다. 이로 인해 경로 B로의 내부전원전압 VDD와 비트라인 프리챠지전압 VBLP 간의 전류 경로가 발생하고 이로 인해 파워-온 기간에 래치 업 현상이 발생되는 문제점이 있다.
따라서, 본 발명은 상기의 문제점에 착안하여 이루어진 것으로, 초기 파워 온시 내부전원전압과 비프라인 프리챠지 전압 간의 전류경로를 차단시켜 래치 업 현상을 방지함으로써 안티 퓨즈를 비트라인 프리챠지전압으로 안정적으로 초기화시키는 것을 목적으로 한다.
도 1은 종래의 안티 퓨즈 프리챠지회로의 회로도.
도 2는 본 발명의 바람직한 실시예에 따른 안티 퓨즈 프리챠지회로의 회로도.
상기한 목적을 달성하기 위해, 본 발명에 따른 반도체 소자의 안티 퓨즈 프리챠지회로는, 어드레스 신호와 안티 퓨즈 프로그램신호에 응답하여 안티 퓨즈 프로그램 여부를 판단하는 안티 퓨즈 프로그램 판단부; 초기 파워 온시에 안티 퓨즈를 비트라인 프리챠지전압으로 초기화시키는 안티 퓨즈 초기화부; 및 상기 안티 퓨즈 프로그램 판단수단과 상기 안티 퓨즈 간의 전류경로를 스위칭하는 스위칭부를 구비한 것을 특징으로 한다.
이하, 첨부도면을 참조하면서 본 발명의 바람직한 실시예를 설명한다.
본 발명에 따른 안티 퓨즈 프리챠지회로는 래치회로의 전원전압을 VDD로 설정해서 내부전원전압 VDD와 비트라인 프리챠지전압 VBLP 간의 전류경로를 제거하도록 구성된다.
도 2는 본 발명의 바람직한 실시예에 따른 안티 퓨즈 프리챠지회로를 나타낸 회로도로서, 이것은 안티 퓨즈 프로그램 판단부(110), 안티 퓨즈 초기화부(120) 및 스위칭부(130)를 구비한다.
안티 퓨즈 프로그램 판단부(110)에서, 낸드 게이트 ND3은 어드레스 신호 ADD의 반전신호와 안티 퓨즈 프로그램신호 ANTIRUP를 논리 조합한다. 낸드 게이트 ND4는 어드레스 신호 ADD와 안티 퓨즈 프로그램신호 ANTIRUP를 논리 조합한다. 인버터 IV7는 낸드 게이트 ND4의 출력신호를 반전시킨다. PMOS 및 NMOS 트랜지스터 P3 및 N2는 전원전압 VDD와 접지전압 VSS 사이에 직렬로 접속되고 각각의 게이트로 낸드 게이트 ND3의 출력신호와 인버터 IV7의 출력신호를 인가받는다. PMOS 트랜지스터 P4는 소스 및 드레인이 전원전압 VDD에 각각 접속되고 게이트로 파워-업 신호 PWRUP의 반전신호를 인가받는다. 래치회로(60)는 전원전압이 VDD로 설정되어 노드 CN3의 신호를 래치시켜 전달한다. 인버터 IV11은 래치회로(60)의 출력신호를 반전시켜 안티 퓨즈 프로그램 판단신호 ANTIB를 발생시킨다.
안티 퓨즈 프로그램신호 ANTIRUP는 안티 퓨즈(50)가 프로그램되었을 때 안티 퓨즈(50)를 파괴(rupture)하기 위해 하이레벨로 되는 신호이고, 안티 퓨즈 프로그램 판단신호 ANTIB는 안티 퓨즈(50)가 프로그램되었을 때 로우레벨로 되는 신호이다.
이러한 프로그램은 안티 퓨즈(50)의 양단에 인가되는 고전압에 의해 안티 퓨즈(50)가 파괴되어 양단의 전류경로가 형성됨으로써 이루어진다.
이렇게 안티 퓨즈(50)에 의한 프로그램을 실행하려면 안티 퓨즈 프로그램신호는 하이레벨로 되어야 하고 이와 동시에 프로그램하려고 하는 어드레스 ADD는 로우레벨로 되어야 한다.
이러한 구성을 갖는 안티 퓨즈 프로그램 판단부(110)는 어드레스 신호 ADD와 안티 퓨즈 프로그램신호 ANTIRUP에 응답하여 안티 퓨즈(50)의 프로그램 여부를 판단하기 위한 안티 퓨즈 프로그램 판단신호 ANTIB를 발생시킨다.
안티 퓨즈 초기화부(120)는 소스 및 드레인이 비트라인 프리챠지전압 VBLP과 노드 CN5에 각각 접속되고 게이트로 파워 업 신호 PWRUP의 반전신호를 인가받는 PMOS 트랜지스터 P5와, 전원전압을 비프라인 프리챠지전압 VBLP으로 설정해서 노드 CN5의 신호를 래치시키는 래치회로(40)와, 래치회로(40)와 기판전압 VBB 사이에 접속된 안티 퓨즈(50)로 구성된다.
이러한 구성을 갖는 안티 퓨즈 초기화부(120)는 파워 온시에 파워 업 신호 PWRUP에 응답하여 안티 퓨즈(50)의 한쪽단을 비트라인 프리챠지 전압 VBLP로 초기화시킨다.
스위칭부(130)에서, 낸드 게이트 ND5는 어드레스 신호 ADD의 반전신호와 안티 퓨즈 프로그램신호 ANTIRUP를 논리 조합한다. PMOS 트랜지스터 P6은 노드 CN3과 노드 CN5 사이에 접속되고 게이트로 노드 CN4의 신호를 인가받는다. 지연기(70)는 퓨즈 인에이블신호 ANTIRUP를 지연시켜 지연신호 ANTIRUP_D를 발생시킨다. NMOS 트랜지스터 N3은 노드 CN3과 노드 CN5 사이에 접속되고 게이트로 지연신호 ANTIRUP_D를 인가받는다.
이러한 구성을 갖는 스위칭부(130)는 안티 퓨즈 프로그램 판단부(110)와 안티 퓨즈(50) 간의 전류경로를 스칭하는 역할을 하고, 지연기(70)는 안티 퓨즈 프로그램신호 ANTIRUP가 하이레벨에서 로우레벨로 변할 때, 일정한 지연을 주어서 이 시간동안에 안티 퓨즈(50)의 프로그램 여부를 판단할 수 있도록 하게 한다.
이하, 도 2에 나타낸 안티 퓨즈 프리챠지회로의 동작을 보다 상세히 설명한다.
먼저, 파워 온시 파워 업 신호 PWRUP가 하이펄스로 입력되면, 안티 퓨즈(50)의 한쪽단은 비트라인 프리챠지 전압VBLP로 초기화된다. 이때 안티 퓨즈 프로그램신호 ANTIRUP가 로우레벨이기 때문에 노드 CN3과 안티 퓨즈(50)와의 전류경로가 차단되어 내부전원전압 VDD와 비트라인 프리챠지전압 VBLP 간의 전류경로는 발생되지 않는다.
파워 온 구간에서만 파워-업 신호 PWRUP에 의해 안티 퓨즈(50)로의 비트라인 프리챠지전압 VBLP에 의한 전류유입이 발생하고, 이후에는 래치회로(40)에 의해 비트라인 프리챠지 전압 VBLP의 초기화가 유지된다.
안티 퓨즈 프로그램시에는 어드레스 신호 ADD가 로우레벨로 인가되고 안티 퓨즈 프로그램신호 ANTIRUP가 하이레벨로 인가되어 노드 CN3이 내부전원전압 VDD의 레벨로 되고 접지전압 VSS의 레벨을 유지하던 안티 퓨즈(50)의 한쪽단은 기판전압 VBB의 레벨로 다운된다. 안티 퓨즈 프로그램 모드 이외에는 노드 CN3과 안티 퓨즈(50)와의 전류경로가 차단되어 있다.
안티 퓨즈 프로그램 모드시에는 안티 퓨즈 프로그램신호 ANTIRUP가 하이레벨로 되어 노드 CN3과 안티 퓨즈(50)와의 전류경로가 형성되어 안티 퓨즈 양단의 전위차가 VDD-VBB가 되면서 안티 퓨즈(50)가 파괴된다. 이러한 파괴현상으로 안티 퓨즈의 프로그램이 이루어진다.
그런 다음, 안티 퓨즈 프로그램신호 ANTIRUP가 로우레벨로 되면서 프로그램 모드로부터 벗어나게 되고 지연기(70)를 통해서 안티 퓨즈 프로그램신호 ANTRUP가 하이레벨에서 로우레벨로 변할 때 일정 지연을 주어 이 시간동안 안티 퓨즈(50)의 프로그램 여부를 판단한다.
이런 지연에 의해 안티 퓨즈 프로그램신호 ANTIRUP가 로우레벨로 변하여도, 일정 시간동안에는 노드 CN5로 비트라인 프리챠지전압 VBLP에 의한 전류공급이 차단되고, 또한 노드 CN3과 안티 퓨즈(50)와의 전류경로도 차단되며 경로 C의 전류경로는 형성된다. 이러한 상태에서, 안티 퓨즈(50)가 프로그램밍되지 않았을 경우에는 안티 퓨즈 프로그램신호 ANTIRUP가 하이레벨인 상태에서 어드레스 신호 ADD가 하이레벨로 인가되면 노드 CN3이 접지전압 VSS로 되어 안티 퓨즈(50)의 파괴현상이 일어나지 않았기 때문에, 래치회로(40)에 의해 노드 CN5는 계속 전원전압 VDD의 레벨을 유지한다. 이러한 전원전압 VDD는 래치회로(60)에 전달되어 안티 퓨즈 프로그램 판단신호 ANTIB가 하이레벨로 출력됨으로써 안티 퓨즈(50)가 프로그램되지 않았다는 것을 알 수 있게 된다.
안티 퓨즈(50)가 프로그램되었을 경우에는 안티 퓨즈(50)의 파괴가 이루어졌으므로 안티 퓨즈 프로그램신호 ANTIRUP가 하이레벨로 되면서 기판전압 VBB가 인가되었던 안티 퓨즈(50)의 한쪽 노드는 안티 퓨즈 프로그램신호 ANTIRUP가 로우레벨로 다시 되면서 접지전압 VSS가 인가되기 때문에 노드 CN5는 접지전압 VSS로 된다. 이러한 접지전압 VSS는 래치회로(60)에 전달되어 안티 퓨즈 프로그램 판단신호 ANTIB가 로우레벨로 출력됨으로써 안티 퓨즈(50)가 프로그램되었다는 것을 알 수 있게 된다.
이상 설명한 바와 같이, 본 발명의 바람직한 실시예에 의하면, 초기 파워 온시에 안티 퓨즈 프로그램 판단부와 안티 퓨즈 간의 전류경로를 차단시켜 초기 파워 온시의 래치 업 현상을 방지함으로써 안티 퓨즈를 비트라인 프리챠지전압으로 안정적으로 초기화시킬 수 있다.
아울러, 본 발명은 상술한 실시예로만 한정되는 것이 아니라 본 발명의 요지를 벗어나지 않는 범위 내에서 수정 및 변형하여 실시할 수 있고, 이러한 수정 및 변경 등은 이하의 특허 청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (5)

  1. 어드레스 신호와 안티 퓨즈 프로그램신호에 응답하여 안티 퓨즈 프로그램 여부를 판단하는 안티 퓨즈 프로그램 판단수단;
    초기 파워 온시에 안티 퓨즈를 비트라인 프리챠지전압으로 초기화시키는 안티 퓨즈 초기화수단; 및
    상기 안티 퓨즈 프로그램 판단수단과 상기 안티 퓨즈 간의 전류경로를 스위칭하는 스위칭수단을 구비한 것을 특징으로 하는 반도체 소자의 안티 퓨즈 프리챠지회로.
  2. 제 1 항에 있어서, 상기 안티 퓨즈 프로그램 판단수단은,
    전원전압을 VDD로 설정한 래치회로를 이용해서 상기 안티 퓨즈 프로그램 판단수단의 전원전압과 상기 비트라인 프리챠지전압 간의 전류형성을 방지하는 것을 특징으로 하는 반도체 소자의 안티 퓨즈 프리챠지회로.
  3. 제 1 항에 있어서, 상기 안티 퓨즈 초기화수단은,
    소스 및 드레인이 비트라인 프리챠지 전압과 제1 노드에 각각 접속되고 게이트로 파워 업 신호를 인가받는 PMOS 트랜지스터; 및
    전원전압을 비트라인 프리챠지전압으로 사용하여, 상기 제1 노드를 비트라인 프리챠지전압으로 초기화시키는 래치회로를 포함한 것을 특징으로 하는 반도체 소자의 안티 퓨즈 프리챠지회로.
  4. 제 1 항에 있어서, 상기 스위칭수단은,
    파워 온시에 상기 안티 퓨즈 프로그램 판단수단과 상기 안티 퓨즈 간의 전류경로를 차단시키고, 상기 안티 퓨즈가 프로그램되었을 때 상기 안티 퓨즈 프로그램 판단수단과 상기 안티 퓨즈 간의 전류경로를 연결시키는 것을 특징으로 하는 반도체 소자의 안티 퓨즈 프리챠지회로.
  5. 제 1 항에 있어서, 상기 스위칭수단은,
    상기 안티 퓨즈 프로그램신호가 하이레벨에서 로우레벨로 변할 때, 일정한 지연을 주어서 이 시간동안에 상기 안티 퓨즈의 프로그램 여부를 판단할 수 있게 하는 지연기;
    상기 어드레스 신호의 반전신호와 상기 안티 퓨즈 프로그램신호를 논리 조합하는 논리소자; 및
    상기 안티 퓨즈 프로그램 판단수단과 상기 안티 퓨즈 사이에 접속되고 각각의 게이트로 논리소자의 출력신호와 지연기의 출력신호를 인가받아, 상기 안티 퓨즈의 프로그램 여부를 판단하기 위한 신호를 전달하는 제1 및 제2 스위칭소자로 구성된 것을 특징으로 하는 반도체 소자의 안티 퓨즈 프리챠지회로.
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