KR100739983B1 - 반도체 메모리 장치의 리던던시 회로 - Google Patents

반도체 메모리 장치의 리던던시 회로 Download PDF

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Abstract

본 발명은, 리던던시 입출력 정보를 저장하는 퓨즈의 개수를 줄여서 칩 면적을 감소시키는 리던던시 회로에 관한 것이다. 본 발명에 따른 반도체 메모리 장치의 리던던시 회로는 교체해야 할 어드레스가 검출되었다는 것을 알려주는 리페어 신호를 발생시키는 어드레스 퓨즈부; 및 상기 리페어 신호에 응답하여 복수개의 리던던시 입출력 정보 신호들을 발생시키는 리던던시 입출력 정보 발생부를 포함하고, 상기 리던던시 입출력 정보 발생부는 상기 리페어 신호에 응답하여 제1전압레벨을 공급하는 제1 전압공급부; 상기 리페어 신호에 응답하여 제2 전압레벨을 공급하는 복수개의 제2 전압공급소자; 및 상기 복수개의 제2 전압공급소자 각각에 일 대 일로 대응하여 설치되고, 상기 복수개의 리던던시 입출력 정보 신호들을 상기 제1 전압레벨 또는 상기 제2 전압레벨로 출력시키기 위한 복수개의 퓨즈를 포함하는
리페어, 어드레스, 퓨즈

Description

반도체 메모리 장치의 리던던시 회로{Redundancy circuit for semiconductor memory device}
도 1은 종래의 리던던시 회로를 도시한 회로도이다.
도 2는 본 발명의 바람직한 실시 예에 따른 리던던시 회로를 도시한 회로도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
110, 210 : 어드레스 퓨즈부
120, 220 : 리던던시 입출력 정보 발생부
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 퓨즈의 개수를 줄일 수 있는 리던던시 회로에 관한 것이다.
메모리 칩에는 원래의 저장공간에 불량이 발생하였을 경우 대체될 수 있는 저장공간을 가지고 있는데 이 동작을 가능하게 하는 것이 리던던시 회로이다. 불량 이 발생하여 대체된 메모리 주소에 대한 정보는 여러 가지 형태로 저장이 가능한데 일반적으로 사용하는 것이 레이저를 이용한 퓨즈 커팅 방식이다.
도 1은 기존의 리던던시 회로를 도시한 회로도로서, 어드레스 퓨즈부(110)와 리던던시 입출력 정보 발생부(120)로 구성되어 컬럼을 교체한다.
도 1을 참조하면, 리던던시 회로는 어드레스 퓨즈부(110)에서 교체할 컬럼의 어드레스, 예컨대, A<0> ~ A<n> = 11....01을 리페어 해야 하는 경우에는 해당 어드레스의 반대 퓨즈(FS2, FS4, FSn-3, FSn)를 커팅해 준다. 그런 후에, 해당 어드레스 A<0> ~ A<n>가 11....01로 입력되면, 전류(I)가 흘러서 리페어 신호(RSEL)가 로직 로우가 되어 교체 대상의 어드레스가 검출되었음을 나타낸다.
다음에, 이 리페어 신호(RSEL)가 로직 로우로 리던던시 입출력 정보 발생부(220)로 입력되면, 리던던시 입출력 정보 발생부(220)의 퓨즈(F1-F8) 중 해당 퓨즈를 커팅시켜서 교체해야 할 리던던시 입출력 정보 신호(RIO0~RIO3)를 출력한다. 이 리던던시 입출력 정보 신호(RIO0~RIO3)는 메인 블록의 어드레스 경로를 막고 리던던시 블록의 데이터를 출력시킨다.
그러나, 상술한 리던던시 회로는 리던던시 입출력 정보를 저장하는 퓨즈(F1-F8)가 한 비트의 데이터 정보를 저장하기 위해, 리던던시 입출력 정보 신호(RIO1-RIO3)를 출력하는 PMOS 트랜지스터(P3-P6) 각각에 2개씩 할당되어 있어, 칩 면적을 증가시키는 문제점을 가지고 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출된 것으로서, 리던던시 입출력 정보를 저장하는 퓨즈의 개수를 줄여서 칩 면적을 감소시키는 리던던시 회로를 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위하여, 본 발명의 바람직한 실시 예에 따른 리던던시 회로는, 교체해야 할 어드레스가 검출되었다는 것을 알려주는 리페어 신호를 발생시키는 어드레스 퓨즈부; 및 상기 리페어 신호에 응답하여 복수개의 리던던시 입출력 정보 신호들을 발생시키는 리던던시 입출력 정보 발생부를 포함하고, 상기 리던던시 입출력 정보 발생부는 상기 리페어 신호에 응답하여 제1전압레벨을 공급하는 제1 전압공급부; 상기 리페어 신호에 응답하여 제2 전압레벨을 공급하는 복수개의 제2 전압공급소자; 및 상기 복수개의 제2 전압공급소자 각각에 일 대 일로 대응하여 설치되고, 상기 복수개의 리던던시 입출력 정보 신호들을 상기 제1 전압레벨 또는 상기 제2 전압레벨로 출력시키기 위한 복수개의 퓨즈를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예에 따른 리던던시 회로를 상세히 설명하기로 한다. 각 도면에 표시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 바람직한 실시 예에 따른 리던던시 회로를 나타낸 회로도이다.
도 2를 참조하면, 리던던시 회로는 어드레스 퓨즈부(210)와 리던던시 입출력 정보 발생부(220)를 포함하는데, 어드레스 퓨즈부(210)는 PMOS 트랜지스터(P1), NMOS 트랜지스터(MN1-MN2n), 및 퓨즈(FS1-FS2n)를 포함하고, 리던던시 입출력 정보 발생부(220)는 PMOS 트랜지스터(N1-P5)와 퓨즈(F11-F14)를 포함한다.
어드레스 퓨즈부(210)에 있어서, PMOS 트랜지스터(P11)는 전원전압(VCC)과 노드 NA 사이에 접속되고 게이트로 리페어 인에이블 신호(REN)를 인가받아 노드 NA로 전류가 흐르게 한다. NMOS 트랜지스터(MN1-MN2n-1) 각각은 노드 NA와 접지전압(VSS) 사이에 직렬로 연결되고, 어드레스 A<0>, A<1>, A<n-1>, A<N1> 각각을 인가받아 턴-온/오프된다. 퓨즈(FS1-FS2n-1) 각각은 NMOS 트랜지스터(MN1-MN2n-1)의 각 일단에 각각 접속되며, 각 어드레스 A<0>, A<1>, A<n-1>, A<n>에 의해 커팅 여부가 결정된다. NMOS 트랜지스터(MN2-MN2n-2) 각각은 노드 NA와 접지전압(VSS) 사이에 직렬로 연결되고, 어드레스 Ab<0>, Ab<1>, Ab<n-1>, Ab<n> 각각을 인가받아 턴-온/오프된다. 퓨즈(FS2-FS2n)는 NMOS 트랜지스터(MN2-MN2n)의 각 일단에 각각 접속되고, 각 어드레스 Ab<0>, Ab<1>, Ab<n-1>, Ab<n>에 의해 커팅 여부가 결정된다. 퓨즈(FS1-FS2n-1) 각각은 퓨즈(FS2-FS2n) 각각과 접속된다.
리던던시 입출력 정보 발생부(120)에 있어서, NMOS 트랜지스터(N5)는 인버터(IV1)의 출력단과 퓨즈(F11-F14)의 각 일단 사이에 접속되고 게이트로 인버터(IV1)를 입력받아 턴-온/오프된다. 퓨즈(F11)는 NMOS 트랜지스터(N5)의 일단과 NMOS 트랜지스터(N1)의 일단 사이에 접속된다. NMOS 트랜지스터(N1)는 퓨즈(F11)의 일단과 접지전압(VSS) 사이에 접속되고 게이트로 인버터(IV1)의 출력신호를 인가받아 접지 전압(VSS)을 리던던시 입출력 정보 신호(RIO0)로서 전달한다. 퓨즈(F12)는 NMOS 트랜지스터(N5)의 일단과 NMOS 트랜지스터(N2)의 일단 사이에 접속되어 된다. NMOS 트랜지스터(N2)는 퓨즈(F12)의 일단과 접지전압(VSS) 사이에 접속되고 게이트로 인버터(IV1)의 출력신호를 인가받아 접지전압(VSS)을 리던던시 입출력 정보 신호(RI1)로서 전달한다. 퓨즈(F13)는 NMOS 트랜지스터(N5)의 일단과 NMOS 트랜지스터(N3)의 일단 사이에 접속된다. NMOS 트랜지스터(N3)는 퓨즈(F13)의 일단과 접지전압(VSS) 사이에 접속되고 게이트로 인버터(IV1)의 출력신호를 인가받아 접지전압(VSS)를 리던던시 입출력 정보신호(RIO2)로서 전달한다. 퓨즈(F14)는 NMOS 트랜지스터(N5)의 일단과 NMOS 트랜지스터(N4)의 일단 사이에 접속된다. NMOS 트랜지스터(N4)은 퓨즈(F14)의 일단과 접지전압(VSS) 사이에 접속되고 게이트로 인버터(IV1)의 출력신호를 인가받아 리던던시 입출력 정보신호(RIO3)로서 접지전압(VSS)을 전달한다.
상술한 리던던시 입출력 정보 발생부(220)는 퓨즈(F11-F14)가 커팅되면 리던던시 입출력 정보 신호(RIO0-RIO3)로서 리페어 신호(RSEL), 즉 로직 하이를 출력하고, 퓨즈(F11-F14)가 커팅되지 않으면, 리던던시 입출력 정보 신호(RIO0-RIO3)로서 접지전압(VSS), 즉 로직 로우를 출력한다. 이러한 리던던시 입출력 정보 발생부(220)는 퓨즈(F11-F14)가 연결되면 리페어 신호(RSEL), 즉 인버터(IV1)의 출력신호인 로직 하이를 리던던시 입출력 정보 신호(RIO0-RIO3)로서 출력하는데, 그 이유는 NMOS 트랜지스터(N5)가 다른 NMOS 트랜지스터(N1-N4)보다 사이즈가 크게 디자인되어 있기 때문이다. 따라서, NMOS 트랜지스터(N5)를 통과한 로직 하이는 로직 로우 의 접지전압(VSS)보다 더 강해 리던던시 입출력 정보신호(RIO0-RIO3)가 로직 하이로 출력되는 것이다.
도 2를 참조하면서 설명한 바와 같이, 퓨즈(F11-F14) 각각은 NMOS 트랜지스터(N1-N4)에 일 대 일로 대응하여 설치되어 있다. 이로 인해, 본 발명에 따른 리던던시 회로는 종래보다 퓨즈의 개수가 절반으로 줄어들게 된다.
이하, 도 2를 참조하면서, 본 발명의 바람직한 실시 예에 따른 리던던시 회로의 동작을 설명하기로 한다.
어드레스 퓨즈부(210)에서 교체할 컬럼 어드레스, 예컨대, A<0> ~ A<n> = 11....01을 리페어 해야 하는 경우에는 해당 어드레스의 반대 퓨즈(FS2, FS4, FSn-3, FSn)를 커팅해 준다. 그런 후에, 외부에서 새로운 어드레스가 입력되어 리던던시 입출력 정보 발생부(220)의 상기 퓨즈 정보와 일치하면, 즉, 컬럼 어드레스 A<0> ~ A<n>가 11....01로 입력되면, NMOS 트랜지스터(MN1, MN3, MN2n-2, MN2n-1)가 턴-온되어 전류(I)가 흐른다. 이렇게 되면, 노드 NA가 로직 로우가 되고 인버터(IV1)에 의해 리페어 신호(RSEL)가 로직 하이가 되어 교체 대상의 어드레스가 검출되었음을 알려준다.
다음에, 이 리페어 신호(RSEL)가 로직 하이로 리던던시 입출력 정보 발생부(220)의 NMOS 트랜지스터(N1-N5)로 입력된다. 퓨즈(F11-F14)는 교체 대상의 어드레스에 따라 커팅되는데, 여기서는 퓨즈 F11이 커팅되어 있고, 퓨즈 F2-F4가 연결되어 있다고 가정한다. 상기 언급처럼 퓨즈 F11이 커팅되어 있으면, NMOS 트랜지스터(N5)를 통해서 전달되는 리페어 신호(RSEL)의 로직 하이가 리던던시 입출력 정보 신호(RIO0)로서 출력되지 못하고 NMOS 트랜지스터(N1)에 연결된 접지전압(VSS), 즉 로직 로우가 리던던시 입출력 정보신호(RIO0)로서 출력된다. 나머지, 퓨즈(F12-F14)는 연결되어 있으므로, 리던던시 입출력 정보 신호(RIO1-RIO3)는 로직 하이로 출력된다. 그 이유는, NMOS 트랜지스터(N2-N4)에 접지전압(VSS)이 연결되어 있더라도 NMOS 트랜지스터(N5)를 통해서 전달되는 리페어 신호(RSEL)의 로직 하이가 상기 접지전압(VSS)의 로직 로우보다 더 강하기 때문이다.
즉, 퓨즈(F11)가 커팅되고 퓨즈(F12-F14)가 연결되면, 리던던시 입출력 정보 신호(RIO0)는 로직 로우로, 리던던시 입출력 정보 신호(RIO1-RIO4)는 로직 하이로 출력된다. 상술한 논리 값을 갖는 리던던시 입출력 정보 신호(RIO0~RIO3)는 해당 메인 메모리 블록 쪽의 어드레스 경로를 막고 리던던시 메모리 블록의 데이터를 출력시켜서 불량 셀을 리페어한다.
상술한 바와 같이, 본 발명에 의하면, 리던던시 입출력 정보를 저장하는 퓨즈의 개수를 종래의 절반으로 줄일 수 있다. 그 결과, 리던던시 회로가 차지하는 면적이 종래보다 절반으로 줄어들어 전체 칩 면적이 줄어들게 되고, 그로 인해, 원가가 절감된다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야에서 통상의 기술을 가진 자라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.

Claims (7)

  1. 교체해야 할 어드레스가 검출되었다는 것을 알려주는 리페어 신호를 발생시키는 어드레스 퓨즈부; 및 상기 리페어 신호에 응답하여 복수개의 리던던시 입출력 정보 신호들을 발생시키는 리던던시 입출력 정보 발생부를 포함하고,
    상기 리던던시 입출력 정보 발생부는 상기 리페어 신호에 응답하여 제1전압레벨을 공급하는 제1 전압공급부; 상기 리페어 신호에 응답하여 제2 전압레벨을 공급하는 복수개의 제2 전압공급소자; 및 상기 복수개의 제2 전압공급소자 각각에 일 대 일로 대응하여 설치되고, 상기 복수개의 리던던시 입출력 정보 신호들을 상기 제1 전압레벨 또는 상기 제2 전압레벨로 출력시키기 위한 복수개의 퓨즈를 포함하는 반도체 메모리 장치의 리던던시 회로.
  2. 제 1 항에 있어서,
    상기 복수개의 퓨즈는 상기 제1 전압공급부의 출력단자와 상기 복수개의 제2 전압공급소자의 각 출력단자 사이에 접속되는데, 그 개수가 상기 복수개의 제2 전압공급소자의 개수와 같은 반도체 메모리 장치의 리던던시 회로.
  3. 제 1 항에 있어서,
    상기 리던던시 입출력 정보 발생부는 상기 복수개의 퓨즈가 커팅되어 있으면 상기 복수개의 리던던시 입출력 정보 신호를 상기 제2 전압레벨로 출력하고, 상기 복수개의 퓨즈가 연결되어 있으면 상기 복수개의 리던던시 입출력 정보 신호를 상기 제1 전압레벨로 출력하는 반도체 메모리 장치의 리던던시 회로.
  4. 제 1 항에 있어서,
    상기 리던던시 입출력 정보 발생부는 상기 제1 전압레벨로서 로직 하이를 출력하고, 상기 제2 전압레벨로서 로직 로우를 출력하는 반도체 메모리 장치의 리던던시 회로.
  5. 제 1 항에 있어서,
    상기 제1 전압공급부는 상기 리페어 신호에 응답하여 상기 제1 전압레벨로서 상기 리페어 신호의 전압레벨을 전달하는 스위칭소자를 포함하는 반도체 메모리 장치의 리던던시 회로.
  6. 제 5 항에 있어서,
    상기 스위칭 소자는 상기 복수개의 제2 전압공급소자보다 사이즈가 큰 반도 체 메모리 장치의 리던던시 회로.
  7. 제 1 항에 있어서,
    상기 복수개의 제2 전압공급소자는 상기 리페어 신호에 응답하여 상기 제2 전압레벨로서 접지전압의 레벨을 전달하는 복수개의 스위칭소자를 포함하는 반도체 메모리 장치의 리던던시 회로.
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