KR100196327B1 - 반도체 메모리 장치의 로우 리페어 데이터 저장회로 - Google Patents

반도체 메모리 장치의 로우 리페어 데이터 저장회로 Download PDF

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Abstract

본 발명은 결함 데이터를 대치하기 위해 사용되는 퓨즈 수를 줄임으로서 고집적화를 실현할 수 있는 반도체 메모리 장치의 로우 리페어 데이터 저장회로에 관한 것이다. 이러한 회로에 의하면, 하나의 로우 리페어 데이터를 저장하기 위해 종래에는 접지전압으로 연결되는 퓨즈들과 전원전압으로 연결되는 퓨즈들을 사용하였지만 상기 접지전압으로 연결되는 퓨즈들 및 이를 접지전압으로 연결시키기 위한 트랜지스터들을 제거하였다. 그리고, 상기 접지전압으로 연결되는 퓨즈들 대신에 상기 로우 리페어 데이터 저장 블록의 도전 경로를 칼럼 또는 로우 어드레스의 천이와 함께 짧은 시간 동안 로우 레벨로 디스챠지시킨다. 이로서, 로우 리페어 신호들과 칼럼 선택 신호들에 의해 선택적으로 원하는 로우 리페어 데이터를 출력할 수 있다. 따라서, 반도체 메모리 장치의 레이아웃 면적을 줄임으로서 고집적화를 실현할 뿐만 아니라 반도체 메모리 장치의 제조 비용 역시 줄일 수 있다.

Description

반도체 메모리 장치의 로우 리페어 데이터 저장회로. (a circuit of storing a row-repaired data of semiconductor memory device)
본 발명은 반도체 메모리 장치에 관한 것으로서, 구체적으로는 결함 데이터를 대치하기 위해 사용되는 퓨즈 수를 줄임으로서 고집적화를 실현할 수 있는 반도체 메모리 장치의 로우 리페어 데이터 저장회로에 관한 것이다.
반도체 메모리 장치중에서 특히 마스크롬(maskROM)에서는 워드 라인(word line)과 워드 라인의 단락(short)에 의해서 발생하는 로우(row)성 하드 결함(hard fail)을 구제하는 수단으로 레이저 퓨즈를 사용하고 있다. 하지만, 상기 레이저 퓨즈를 사용할 경우 레이 아웃 면적이 커지기 때문에 칩 사이즈 증가에 의한 제조비용의 증가 문제가 발생하게 되었다. 이러한 이유로 상기 레이저 퓨즈를 사용하는데 있어서 레이저 퓨즈 수를 줄이는 것이 중요한 문제로 대두되었다. 도 1에는 로우 리페어 데이터 저장회로(8)를 사용한 반도체 메모리 장치의 구성을 보여주는 블록도가 개략적으로 도시되어 있다.
도 1을 참조하면, 메모리 셀 어레이(1)는 다수의 메모리 셀 들이 행과 열의 매트릭스 구조로 이루어지며 로우 디코더(5)는 소정 로우 어드레스들 Pi, Qi, Ri(여기서, i는 0 - 7)를 입력받아 이에 대응되는 상기 메모리 셀 어레이(1)의 행(row)을 선택한다. 로우 프리디코더(2)는 미도시된 로우 어드레스 버퍼로부터 출력된 외부 로우 어드레스 A_row를 입력받아 상기 로우 디코더(5)로 입력된 로우 어드레스들 Pi, Qi, Ri을 출력한다. 그리고, 칼럼 패스 블록(6)은 소정 칼럼 선택 신호들 YAi, YBi(여기서, i는 0 - 3)을 입력받아 이에 응답하여 상기 메모리 셀 어레이(1)의 행(column)을 선택한다. 칼럼 프리디코더(4)는 미도시된 칼럼 어드레스 버퍼로부터 출력된 외부 칼럼 어드레스 A_column를 입력받아 상기 칼럼 패스 블록(6)으로 입력된 칼럼 선택 신호들 YAi, YBi을 출력한다. 센스 앰프(7)는 상기 칼럼 선택 신호들 YAi, YBi에 의해 상기 칼럼 패스 블록(6)으로부터 출력된 데이터를 감지 증폭하여 정상 데이터(normal data)를 출력하며, 로우 어드레스 감지 회로(8)는 상기 외부 로우 어드레스 A_row를 입력받아 이에 응답하여 로우 리페어 신호들 RWLi(여기서, i는 0 - 7)과 제어신호 NRR를 출력한다.
그리고, 로우 리페어 데이터 저장 회로(8)는 상기 로우 어드레스 감지 회로(3)로부터 출력된 로우 리페어 신호들 RWLi과 상기 칼럼 프리디코더(4)로부터 출력된 칼럼 선택 신호들 YAi, YBi을 각각 입력받아, 이에 응답하여 리페어된 리페어 데이터 RDi(여기서, i는 0 - 7)를 출력한다. 멀티플렉서(9)는 상기 센스 앰프(7)로부터 출력된 정상 데이터와 상기 로우 리페어 데이터 저장 회로(8)로부터 출력된 리페어 데이터 RDi, 그리고 상기 로우 어드레스 감지 회로(3)로부터 출력된 제어 신호 NRR를 각각 입력받는다. 그리고, 상기 멀티플렉서(9)는 상기 외부 로우 어드레스 A_row가 결함 어드레스(fail address)일 경우 상기 로우 어드레스 감지 회로(3)로부터 출력된 제어 신호 NRR에 의해 상기 로우 리페어 데이터 저장 회로(8)로부터 출력된 리페어 데이터 RDi를 선택한다. 그리고, 상기 외부 로우 어드레스 A_row가 결함 어드레스가 아닐 경우 상기 제어 신호 NRR에 의해 상기 센스 앰프(7)로부터 출력된 정상 데이터가 선택된다. 그리고, 데이터 출력 버퍼(11)는 상기 멀티플렉서(9)에 의해 선택된 데이터를 입출력 라인 I/Oi으로 전달한다.
도 2에는 종래의 로우 리페어 데이터 저장 회로에 대한 회로도가 개략적으로 도시되어 있다.
도 2에 도시된 로우 리페어 데이터 저장 회로는 4개의 로우를 리페어할 수 있는 로우 리페어 데이터 저장 회로이다. 도 2에 도시된 종래 로우 리페어 데이터 저장 회로(8)는 복수개의 로우 리페어 데이터 저장 블록들(10)로 이루어졌다. 상기 각 로우 리페어 데이터 저장 블록(10)은 인버터 I1과, 복수개의 PMOS 트랜지스터들 MP1 - MP4과, 복수개의 퓨즈들 F1 - F8과, 복수개의 NMOS 트랜지스터들 MN1 - MN4, 그리고 칼럼 선택 트랜지스터들 T1 - T6으로 이루어졌다. 그리고, 상기 칼럼 선택 트랜지스터들 T1 - T6 중 T5 - T6의 일단자에 공통으로 연결된 도전 경로 RRD0에 전달된 신호를 출력하기 위한 인버터들 I2, I3과, PMOS 트랜지스터 MP5로 이루어졌다. 상기 인버터 I1은 도 1에 도시된 로우 어드레스 감지 회로(3)로부터 출력된 로우 리페어 신호 RWL0을 입력받아 위상을 반전시켜 출력한다.
그리고, 상기 인버터 I1에 각 게이트가 연결된 상기 PMOS 트랜지스터들 MP1 - MP4의 소오스-드레인 채널과 퓨즈들 F1 - F4는 전원전압 Vcc이 인가되는 전원단자(14)와 각 노드(N1 - N4) 사이에 직렬로 연결되어 있다. 또한, 퓨즈들 F5 - F8과 상기 로우 리페어 신호 RWL0에 게이트가 연결된 상기 NMOS 트랜지스터들 MN1 - MN4의 소오스-드레인 채널은 상기 각 노드(N1 - N4)와 접지전압 Vss가 인가되는 접지단자(15) 사이에 직렬로 연결되어 있다. 상기 퓨즈들 F1 - F4는 각 노드(N1 - N4)에 전원전압 Vcc을 전달하기 위한 것이고, 상기 퓨즈들 F5 - F8은 상기 각 노드(N1 - N4)에 접지전압 Vss를 전달하기 위한 것이다. 즉, 상기 로우 리페어 신호 RWL0가 하이 레벨로 인가되면 상기 PMOS 트랜지스터들 MP1 - MP4와 상기 NMOS 트랜지스터들 MN1 - MN4는 모두 턴-온된다. 그리고, 상기 퓨즈들 F1 - F8은 리페어될 데이터를 저장하기 위해 외부으로부터 인가되는 신호에 의해 커팅되어 커팅되지 않은 퓨즈를 통해 각 노드(N1 - N4)로 전원전압 Vcc과 접지전압 Vss 중 어느 한 전압이 전달된다.
그리고, 상기 각 노드(N1 - N4)에 전달된 전압은 도 1에 도시된 칼럼 프리디코더(4)로부터 출력된 칼럼 선택신호들 YA0 - YA7, YB0 - YB7에 의해 상기 각 칼럼 선택 트랜지스터들 T1 - T6중 선택된 트랜지스터들을 통해 도전 경로 RRD0으로 전달되어 외부로 출력된다. 예를들면, 퓨즈 F1과 퓨즈 F5중에서 상기 퓨즈 F1을 커팅할 경우 로우 리페어 신호 RWL0가 하이 레벨로 인에이블되고 칼럼 선택신호들 중 YA0, YB0이 로우 레벨로 천이되면 로우 리페어 데이터 저장블럭(10)의 도전경로 RRD0은 로우 레벨이 된다. 그리고, 상기 퓨즈 F1과 퓨즈 F5중에서 상기 퓨즈 F5를 커팅할 경우, 로우 리페어 신호 RWL0는 하이 레벨로 인에이블되고 칼럼 선택 신호중 YA0, YB0이 로우 레벨로 천이되면 상기 로우 리페어 데이터 저장 블록(10)의 도전 경로 RRD0는 하이 레벨이 되어 원하는 데이터를 액세스할 수 있게 된다.
도 3에는 종래의 로우 리페어 데이터 저장 회로의 동작 타이밍도가 도시되어 있다.
도 1 내지 도 3에 의거하여 로우 리페어 데이터 저장 회로(8)에 대한 데이터 액세스 방법을 설명하면 다음과 같다. 외부로부터 외부 로우 어드레스 A_row와 외부 칼럼 어드레스 A_column가 입력된다. 만약, 상기 입력된 외부 로우 어드레스 A_row가 로우 리페어 어드레스일 경우, 도 1에 도시된 로우 어드레스 감지회로(3)로부터 출력되는 로우 리페어 신호들 RWLi(i=0 - 3)중 어느 하나가 로우 레벨에서 하이 레벨로 천이된다. 상기 로우 리페어 신호들 RWLi중 어느 하나의 로우 리페어 신호가 하이 레벨로 천이되면 상기 로우 리페어 감지 회로(3)로부터 출력된 제어 신호 NRR가 로우 레벨에서 하이 레벨로 천이된다. 이로 인해, 멀티플렉서(9)는 센스 앰프(7)로부터 출력되는 정상 데이터가 입력되는 것을 차단하고 로우 리페어 데이터 저장회로(8)로부터 출력되는 리페어 데이터 RDi가 입력되도록 선택한다.
상기 로우 리페어 신호들 RWLi중 RWL0가 로우 레벨에서 하이 레벨로 천이되어 로우 리페어 데이터 저장 회로(8)의 로우 리페어 데이터 저장블럭(10)으로 입력되면 이에 응답하여 PMOS 트랜지스터들 MP1 - MP4와 NMOS 트랜지스터들 MN1 - MN4는 모두 도통된다. 그리고, 로우 리페어 어드레스에 대응되는 신호를 출력하기 위해 외부로부터 인가되는 소정 신호에 의해 퓨즈들 F1 - F8 중 어느 하나가 커팅된다. 만약, 퓨즈 F2가 커팅되었을 경우, 노드 2에는 NMOS 트랜지스터 MN2와 퓨즈 F6을 통해 접지전압 Vss가 전달된다. 그리고, 칼럼 선택신호들 YA0 - YA7, YB0 - YB7중 YA7, YB7이 각각 선택되면 칼럼 선택 트랜지스터들 T2, T5를 통해 도전 경로 RRD0에 로우 레벨이 전달되고 이에 대응되는 리페어 데이터 RD0가 출력된다. 따라서, 상기 리페어 데이터 RD0는 상기 멀티플렉서(9)를 통해 데이터 출력 버퍼(11)로 전달되어 외부로 출력된다.
그러나, 상술한 바와같은 로우 리페어 데이터 저장회로에 의하면, 로우 리페어 데이터 저장 블록(10)에서 하나의 데이터를 저장하기 위한 저장수단으로서 접지전압 Vss으로 연결된 퓨즈들 F5 - F8과 전원전압 Vcc으로 연결된 퓨즈들 F1 - F4로 구성되어 있다. 통상적으로, 로우 리페어 데이터를 저장하기 위한 저장수단으로 레이저 퓨즈가 사용되고 있지만 상기 레이저 퓨즈를 사용할 경우 레이아웃이 커지게 된다. 이로인해, 칩의 사이즈가 증가하여 고집적화에 어려움이 따를 뿐만 아니라, 반도체 메모리 장치의 제조 비용이 증가하는 문제점이 생긴다.
따라서 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 로우 리페어 데이터를 저장하기 위한 레이저 퓨즈를 줄임으로서 고집적화및 제조 비용이 증가하는 것을 개선하기 위한 반도체 메모리 장치의 로우 리페어 데이터 저장 회로를 제공하는데 있다.
도 1은 일반적인 반도체 메모리 장치의 구성을 개략적으로 보여주는 블록도;
도 2는 종래의 로우 리페어 데이터 저장 회로의 개략적인 회로를 보여주는 회로도;
도 3은 도 2의 동작 타이밍도;
도 4는 본 발명의 바람직한 제 1 실시예에 따른 로우 리페어 데이터 저장 회로의 개략적인 회로를 보여주는 회로도;
도 5는 본 발명의 바람직한 제 1 실시예에 따른 동작 타이밍도;
도 6은 본 발명의 바람직한 제 2 실시예에 따른 로우 리페어 데이터 저장 회로의 개략적인 회로를 보여주는 회로도,
*도면의 주요 부분에 대한 부호 설명
1 : 메모리 셀 어레이2 : 로우 프리디코더
3 : 로우 어드레스 감지 회로4 : 컬럼 프리디코더
7 : 센스 앰프8 : 로우리페어 데이터 저장회로
9 : 멀티플렉서11 : 데이터 출력 버퍼
상술한 바와같은 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 외부 로우 어드레스를 입력받아 이에 응답하여 로우 리페어 신호들과 제어신호를 출력하는 로우 어드레스 감지 회로와, 외부 칼럼 어드레스를 입력받아 이에 응답하여 제 1 및 제 2 칼럼 선택신호들을 출력하는 칼럼 프리디코더와 상기 로우 리페어 신호들과 상기 제 1 및 제 2 칼럼 선택신호들을 입력받아 이에 응답하여 상기 외부 로우 어드레스들에 대응되는 로우 리페어된 데이터를 저장한 후 출력하기 위해 복수개의 로우 리페어 데이터 저장블럭으로 이루어진 로우 리페어 데이터 저장 회로를 구비한 반도체 메모리 장치에 있어서, 상기 로우리페어 데이터 저장 회로의 각 로우 리페어 데이터 저장 블록은, 외부로부터 전원전압이 인가되는 제 1 전원단자와; 외부로부터 접지전압이 인가되는 제 2 전원단자와; 소정 전압레벨로 챠지되는 도전 경로와; 상기 로우 리페어 감지 회로로부터 출력된 로우 리페어 신호가 인가되는 제 1 입력단자와; 상기 칼럼 프리디코더로부터 출력된 제 1 칼럼 선택신호들이 각각 인가되는 제 2 입력단자들과; 상기 칼럼 프리디코더로부터 출력된 제 2 칼럼 선택신호들이 각각 인가되는 제 3 입력단자들과; 상기 제 1 입력단자를 통해 인가되는 로우 리페어 신호의 위상을 반전시켜 출력하는 제 1 인버터와; 상기 제 1 인버터의 출력단에 각 게이트가 연결되며 상기 제 1 전원단자와 제 1 노드군 사이에 각 소오스-드레인 채널이 연결된 복수개의 PMOS 트랜지스터들과; 상기 제 1 노드군에 각 일단자가 그리고 제 2 노드군에 각 타단자가 연결된 복수개의 퓨즈들과; 상기 칼럼 프리디코더로부터 출력된 제 2 칼럼 선택 신호들이 인가되는 상기 제 3 입력단자들에 각 게이트가 연결되며 제 3 노드군과 상기 도전 경로 사이에 각 소오스-드레인 채널이 연결된 복수개의 제 2 칼럼선택 NMOS 트랜지스터들과; 상기 제 1 입력단자들에 각 게이트가 연결되며 상기 복수개의 퓨즈들의 각 타단자와 상기 제 3 노드군 사이에 각 소오스-드레인 채널이 연결되어 있되, 제 2 칼럼 선택 신호들에 대응되는 블록으로 이루어진 복수개의 제 1 칼럼선택 NMOS 트랜지스터들과; 상기 도전 경로와 상기 제 2 전원단자 사이에 소오스-드레인 채널이 연결되며, 외부로부터 제어 신호가 인가되는 제어 단자에 게이트가 연결된 NMOS 트랜지스터와; 상기 제 1 전원단자와 상기 도전 경로 사이에 소오스-드레인 채널이 연결되며, 상기 도전 경로에 챠지된 신호의 위상을 반전시켜 출력하는 제 2 인버터의 출력단에 게이트가 연결된 PMOS 트랜지스터와; 상기 도전 경로에 챠지된 신호의 위상을 반전시켜 출력하는 제 3 인버터를 포함한다.
이 회로의 바람직한 실시예에 있어서, 상기 제어 단자에 게이트가 연결된 NMOS 트랜지스터는 외부로부터 인가되는 상기 제어신호에 응답하여 상기 외부 로우 어드레스가 인가될 때 소정 시간 상기 도전 경로를 접지전압으로 디스챠지시키는 것을 특징으로 한다.
본 발명의 다른 특징에 의하면, 외부 로우 어드레스를 입력받아 이에 응답하여 로우 리페어 신호들과 제어신호를 출력하는 로우 어드레스 감지 회로와, 외부 칼럼 어드레스를 입력받아 이에 응답하여 제 1 및 제 2 칼럼 선택신호들을 출력하는 칼럼 프리디코더와 상기 로우 리페어 신호들과 상기 제 1 및 제 2 칼럼 선택신호들을 입력받아 이에 응답하여 상기 외부 로우 어드레스들에 대응되는 로우 리페어된 데이터를 저장한 후 출력하기 위해 복수개의 로우 리페어 데이터 저장블럭으로 이루어진 로우 리페어 데이터 저장 회로를 구비한 반도체 메모리 장치에 있어서, 상기 로우리페어 데이터 저장 회로의 각 로우 리페어 데이터 저장 블록은, 외부로부터 전원전압이 인가되는 제 1 전원단자와; 외부로부터 접지전압이 인가되는 제 2 전원단자와; 소정 전압레벨로 챠지되는 도전 경로와; 상기 로우 리페어 감지 회로로부터 출력된 소정의 로우 리페어 신호가 인가되는 제 1 입력단자와; 상기 칼럼 프리디코더로부터 출력된 제 1 칼럼 선택신호들이 각각 인가되는 제 2 입력단자들과; 상기 칼럼 프리디코더로부터 출력된 제 2 칼럼 선택신호들이 각각 인가되는 제 3 입력단자들과; 상기 로우 리페어 감지 회로로부터 출력된 소정의 로우 리페어 신호가 인가되는 제 4 입력단자와; 상기 제 1 입력단자를 통해 인가되는 소정 로우 리페어 신호의 위상을 반전시켜 출력하는 제 1 인버터와; 상기 제 1 인버터의 출력단에 각 게이트가 연결되며 상기 제 1 전원단자와 제 1 노드군 사이에 각 소오스-드레인 채널이 연결된 복수개의 PMOS 트랜지스터들과; 상기 제 1 노드군에 일단자가 그리고 제 2 노드군에 타단자가 연결된 복수개의 퓨즈들과; 상기 제 4 입력단자를 통해 인가되는 소정 로우 리페어 신호의 위상을 반전시켜 출력하는 제 4 인버터와; 상기 제 4 인버터의 출력단에 각 게이트가 연결되며 상기 제 1 전원단자와 제 4 노드군 사이에 각 소오스-드레인 채널이 연결된 복수개의 PMOS 트랜지스터들과; 상기 제 4 노드군에 일단자가 그리고 상기 제 2 노드군에 타단자가 연결된 복수개의 제 2 퓨즈들과; 상기 칼럼 프리디코더로부터 출력된 제 2 칼럼 선택 신호들이 인가되는 상기 제 3 입력단자들에 각 게이트가 연결되며 상기 제 3 노드군과 상기 도전 경로 사이에 각 소오스-드레인 채널이 연결된 복수개의 제 2 칼럼선택 NMOS 트랜지스터들과; 상기 제 1 입력단자들에 각 게이트가 연결되며 상기 복수개의 퓨즈들의 각 타단자와 제 3 노드군 사이에 각 소오스-드레인 채널이 연결되어 있되, 상기 제 1 칼럼 선택 신호들에 대응되는 블록으로 이루어진 복수개의 제 1 칼럼선택 NMOS 트랜지스터들과; 상기 도전 경로와 상기 제 2 전원단자 사이에 소오스-드레인 채널이 연결되며, 외부로부터 제어 신호가 인가되는 제어 단자에 게이트가 연결된 NMOS 트랜지스터와; 상기 제 1 전원단자와 상기 도전 경로 사이에 소오스-드레인 채널이 연결되며, 상기 도전 경로에 챠지된 신호의 위상을 반전시켜 출력하는 제 2 인버터의 출력단에 게이트가 연결된 PMOS 트랜지스터와; 상기 도전 경로에 챠지된 신호의 위상을 반전시켜 출력하는 제 3 인버터를 포함한다.
이 회로의 바람직한 실시예에 있어서, 상기 제어 단자에 게이트가 연결된 NMOS 트랜지스터는 외부로부터 인가되는 상기 제어신호에 응답하여 상기 외부 로우 어드레스가 인가될 때 소정 시간 상기 도전 경로를 접지전압으로 디스챠지시키는 것을 특징으로 한다.
이 회로의 바람직한 실시예에 있어서, 상기 제 1 및 제 2 칼럼선택 NMOS 트랜지스터들은 상기 로우 리페어 신호에 의해 리페어 데이터를 저장하기 위한 트랜지스터들과 퓨즈들 그리고 상기 로우 리페어 신호에 의해 리페어 데이터를 저장하기 위한 트랜지스터들과 퓨즈들에 공통으로 사용되는 것을 특징으로 한다.
이와같은 회로에 의해서, 로우 리페어 데이터를 저장하기 위한 레이저 퓨즈를 감소시킬 수 있기 때문에 고집적화를 실현할 수 있을 뿐만 아니라 제조 비용도 감소시킬 수 있다.
이하 본 발명의 실시예에 따른 참조도면 도 4 내지 도 6에 의거하여 상세히 설명한다.
본 발명의 신규한 로우 리페어 데이터 저장 회로는 각 로우 리페어 데이터 저장 블록(10)의 데이터 저장 수단으로 사용되는 레이저 퓨즈 수를 줄임으로서 반도체 메모리 장치의 레이아웃 면적을 최소화하기 위한 것이다. 상기 로우 리페어 데이터 저장블럭(10)에 하나의 데이터를 저장하기 위해 종래에는 접지전압 Vss로 연결되는 퓨즈들 F1 - F4와 전원전압 Vcc으로 연결되는 퓨즈들 F5 - F8을 사용하였지만, 상기 접지전압 Vss로 연결되는 퓨즈들 F5 - F8 및 이를 스위칭하기 위한 트랜지스터들 MN1 - MN4를 제거하였다. 그리고, 상기 접지전압 Vss로 연결되는 퓨즈들 F5 - F8 대신에 상기 로우 리페어 데이터 저장 블록(10)의 도전 경로 RRDi를 외부 칼럼 또는 외부 로우 어드레스 A_column, A_row의 천이와 함께 짧은 시간 동안 로우 레벨로 디스챠지시킨다. 이로서, 로우 리페어 신호들 RWLi과 칼럼 선택 신호들 YAi, YBi에 의해 종래와 동일하게 선택적으로 원하는 리페어 데이터 RDi를 출력할 수 있다. 이와같이, 접지전압 Vss로 연결되는 퓨즈들 F5 - F8과 트랜지스터들 MN1 - MN4를 제거함으로서, 반도체 메모리 장치의 레이아웃 면적을 줄일 수 있고 이에 따라 고집적화의 실현 및 제조 비용을 줄일 수 있다.
도 4 내지 도 6에 있어서, 도 1 내지 도 3에 도시된 구성요소와 동일한 기능을 가지는 구성요소에 대해서 동일한 참조번호를 병기한다.
제 1 실시예
도 4에는 본 발명의 바람직한 제 1 실시예에 따른 로우 리페어 데이터 저장 회로의 회로도가 도시되어 있다.
도 4에 도시된 로우리페어 데이터 저장 회로(8)의 각 로우 리페어 데이터 저장 블록(10)에 있어서, 제 1 및 제 2 전원단자(14, 15)는 외부로부터 전원전압 Vcc과 접지전압 Vss가 각각 인가된다. 도전 경로 RRD0는 소정 전압레벨로 챠지되며, 제 1 입력단자(13)는 외부로부터 로우 리페어 신호 RWL0가 인가된다. 제 2 입력단자들 A0 - A7은 외부로부터 제 1 칼럼 선택신호들 YA0 - YA7이 각각 인가되며, 제 3 입력단자들 B0 - B7은 외부로부터 제 2 칼럼 선택신호들 YB0 - YB7이 각각 인가된다. 제 1 인버터(I1)는 상기 제 1 입력단자(13)를 통해 인가되는 로우 리페어 신호 RWL0의 위상을 반전시켜 출력한다. 그리고, 복수개의 PMOS 트랜지스터들 MP1 - MP4는 상기 제 1 인버터(I1)의 출력단에 각 게이트가 연결되며 상기 제 1 전원단자(14)와 제 1 노드군(N1 - N4) 사이에 각 소오스-드레인 채널이 연결된다.
복수개의 퓨즈들 F1 - F4는 상기 제 1 노드군(N1 - N4)에 각 일단자가 그리고 제 2 노드군(N5 - N8)에 각 타단자가 연결되어 있다. 그리고, 복수개의 제 2 칼럼선택 NMOS 트랜지스터들 T5 - T6은 외부로부터 제 2 칼럼 선택 신호들 YB0 - YB7이 인가되는 상기 제 3 입력단자들 B0 - B7에 각 게이트가 연결되며 제 3 노드군(N9 - N10)과 상기 도전 경로 RRD0 사이에 각 소오스-드레인 채널이 연결되어 있다. 상기 제 1 입력단자들 A0 - A7에 각 게이트가 연결되며 상기 복수개의 퓨즈들 F1 - F4의 각 타단자와 상기 제 3 노드군(N9 - N10) 사이에 각 소오스-드레인 채널이 연결된 복수개의 제 1 칼럼선택 NMOS 트랜지스터들 T1 - T4는 상기 제 2 칼럼 선택 신호들 YB0 - YB7에 대응되는 블록들(20a - 20b)로 이루어졌다.
NMOS 트랜지스터 MN5는 상기 도전 경로 RRD0와 상기 제 2 전원단자(15) 사이에 소오스-드레인 채널이 연결되며, 외부로부터 제어 신호 RDDIS가 인가되는 제어 단자(16)에 게이트가 연결되어 있다. 그리고, PMOS 트랜지스터 MP5는 상기 제 1 전원단자(14)와 상기 도전 경로 RRD0 사이에 소오스-드레인 채널이 연결되며, 상기 도전 경로 RRDi에 챠지된 신호의 위상을 반전시켜 출력하는 제 2 인버터(I2)의 출력단에 게이트가 연결되어 있다. 제 3 인버터(I3)는 상기 도전 경로 RRD0에 챠지된 신호의 위상을 반전시켜 출력한다. 여기서, 상기 제어 단자(16)를 통해 인가되는 제어 신호 RDDIS는 상기 외부 로우 어드레스들 A_row이 인가될 때 소정 시간 상기 도전 경로 RRD0를 접지전압 Vss로 디스챠지시킨다.
도 5에는 본 발명의 바람직한 제 1 실시예에 따른 동작 타이밍도가 도시되어 있다. 도 1, 도 4 그리고 도 5에 의거하여 제 1 실시예를 설명하면 다음과 같다.
도 5에 도시된 바와같이, 외부 로우 어드레스 A_row와 외부 칼럼 어드레스 A_column가 입력되면 제어신호 RDDIS는 짧은 기간 동안 인에이블된다. 상기 제어신호 RDDIS에 게이트가 연결된 NMOS 트랜지스터 MN5는 턴-온되어 이에 연결된 도전 경로 RRD0를 접지전압 Vss로 디스챠지시킨다. 상기 입력된 외부 로우 어드레스 A_row가 리페어 어드레스일 경우 로우 리페어 감지 회로(3)를 통해 출력되는 로우 리페어 신호들 RWLi중 어느 하나가 로우 레벨에서 하이 레벨로 천이하게 된다. 그리고, 상기 로우 리페어 신호들 RWLi중 어느 하나라도 하이 레벨로 천이하면 상기 로우 리페어 감지 회로(3)로부터 출력되는 제어신호 NRR가 로우 레벨에서 하이 레벨로 천이된다. 이로서, 도 1에 도시된 멀티플렉서(9)의 입력들중 센스 앰프(7)로부터 출력되는 정상 데이터를 전달하는 정상 데이터 패스를 차단하고 로우 리페어 데이터 저장회로(8)로부터 출력되는 리페어 데이터 RDi를 선택하게 된다.
이와같은 상태에서 도 5에 도시된 로우 리페어 데이터 저장 블록(10)으로 하이 레벨로 인에이블된 로우 리페어 신호 RWL0가 입력되면, 이에 응답하여 PMOS 트랜지스터들 MP1 - MP4의 채널이 모두 도통된다. 그리고, 외부로부터 인가되는 소정 신호에 의해 퓨즈 F1이 커팅되면, 이에 대응되는 노드 5는 로우 레벨로 천이된다. 그리고, 칼럼 프리디코더(4)로부터 출력되는 칼럼 선택신호들 YAi, YBi중 YA0, YB0가 하이 레벨로 천이하면 도전 경로 RRD0는 초기에 디스챠지된 로우 레벨로 유지된다. 그리고, 상기 퓨즈 F1이 커팅되지 않았을 경우, 상기 로우 리페어 신호 RWL0가 하이 레벨로 인에이블되고 칼럼 선택신호들 YAi, YBi중 YA0, YB0가 하이 레벨로 천이된다. 따라서, 상기 로우 리페어 데이터 저장 블록(10)의 도전 경로 RRD0는 상기 퓨즈 F1를 통해 전원전압 Vcc이 전달되어 하이 레벨로 천이된다. 이로서, 상기 멀티플렉서(9)를 통해 데이터 출력 버퍼(11)로 리페어 데이터 RDi가 전달되어 원하는 데이터를 액세스할 수 있게 된다.
제 2 실시예
도 6에는 본 발명의 바람직한 제 2 실시예에 따른 로우 리페어 데이터 저장 회로의 회로도가 도시되어 있다.
도 6에 도시된 로우리페어 데이터 저장 회로(8)의 각 로우 리페어 데이터 저장 블록(10)에 있어서, 제 1 및 제 2 전원단자(14, 15)는 외부로부터 전원전압 Vcc과 접지전압 Vss이 각각 인가된다. 도전 경로 RRD0는 소정 전압레벨로 챠지되며, 제 1 입력단자(13)는 외부로부터 로우 리페어 신호 RWL0가, 제 2 입력단자들 A0 - A7은 외부로부터 제 1 칼럼 선택신호들 YA0 - YA7이 각각 인가된다. 그리고, 제 3 입력단자들 B0 - B7은 외부로부터 제 2 칼럼 선택신호들 YB0 - YB7이 각각 인가되며, 제 4 입력단자(17)는 외부로부터 로우 리페어 신호 RWL1가 인가된다. 제 1 인버터(I1)는 상기 제 1 입력단자(13)를 통해 인가되는 소정 로우 리페어 신호 RWL0의 위상을 반전시켜 출력한다. 복수개의 PMOS 트랜지스터들 MP1 - MP4는 상기 제 1 인버터(I1)의 출력단에 각 게이트가 연결되며 상기 제 1 전원단자(14)와 제 1 노드군(N1 - N4) 사이에 각 소오스-드레인 채널이 연결되어 있다. 복수개의 퓨즈들 F1 - F4는 상기 제 1 노드군(N1 - N4)에 일단자가 그리고 제 2 노드군(N5 - N8)에 타단자가 연결되어 있다.
그리고, 제 4 인버터(I4)는 상기 제 4 입력단자(17)를 통해 인가되는 소정 로우 리페어 신호 RWL1의 위상을 반전시켜 출력한다. 복수개의 PMOS 트랜지스터들 MP6 - MP9는 상기 제 4 인버터(14)의 출력단에 각 게이트가 연결되며 상기 제 1 전원단자(14)와 제 4 노드군(N11 - N14) 사이에 각 소오스-드레인 채널이 연결된다. 복수개의 제 2 퓨즈들 F9 - F12는 상기 제 4 노드군(N11 - N14)에 일단자가 그리고 상기 제 2 노드군(N5 - N8)에 타단자가 연결되어 있다. 복수개의 제 2 칼럼선택 NMOS 트랜지스터들 T5 - T6은 상기 칼럼 프리디코더(4)로부터 출력된 제 2 칼럼 선택 신호들 YB0 - YB7이 인가되는 상기 제 3 입력단자들 B0 - B7에 각 게이트가 연결되며 상기 제 3 노드군(N9 - N10)과 상기 도전 경로 RRD0 사이에 각 소오스-드레인 채널이 연결되어 있다.
그리고, 상기 제 1 입력단자들 A0 - A7에 각 게이트가 연결되며 상기 복수개의 퓨즈들 F1 - F4의 각 타단자와 제 3 노드군(N9 - N10) 사이에 각 소오스-드레인 채널이 연결된 복수개의 제 1 칼럼선택 NMOS 트랜지스터들 T1 - T4는 상기 제 2 칼럼 선택 신호들 YB0 - YB7에 대응되는 블록들(20a - 20b)로 이루어졌다. NMOS 트랜지스터 MN5는 상기 도전 경로 RRD0와 상기 제 2 전원단자(15) 사이에 소오스-드레인 채널이 연결되며, 외부로부터 제어 신호 RDDIS가 인가되는 제어 단자(16)에 게이트가 연결되어 있다. PMOS 트랜지스터 MP5는 상기 제 1 전원단자(14)와 상기 도전 경로 RRD0 사이에 소오스-드레인 채널이 연결되며, 상기 도전 경로 RRD0에 챠지된 신호의 위상을 반전시켜 출력하는 제 2 인버터(I2)의 출력단에 게이트가 연결되어 있다. 제 3 인버터(I3)는 상기 도전 경로 RRD0에 챠지된 신호의 위상을 반전시켜 출력한다.
여기서, 상기 제어 단자(16)에 게이트가 연결된 NMOS 트랜지스터(MN5)는 외부로부터 인가되는 상기 제어신호(RDDIS)에 응답하여 상기 외부 로우 어드레스(A_row)가 인가될 때 소정 시간 상기 도전 경로(RRD0)를 접지전압(Vss)으로 디스챠지시킨다. 그리고, 상기 제 1 및 제 2 칼럼선택 NMOS 트랜지스터들(T1 - T6)은 상기 로우 리페어 신호(RWL0)에 의해 리페어 데이터를 저장하기 위한 트랜지스터들(MP1 - MP4)과 퓨즈들(F1 - F4) 그리고 상기 로우 리페어 신호(RWL1)에 의해 리페어 데이터를 저장하기 위한 트랜지스터들(MP6 - MP9)과 퓨즈들(F9 - F12)에 공통으로 사용된다.
도 1, 도 4 그리고 도 6에 의거하여 제 2 실시예를 설명하면 다음과 같다.
외부 로우 어드레스 A_row와 외부 칼럼 어드레스 A_column가 입력되면 제어신호 RDDIS는 짧은 기간 동안 인에이블된다. 상기 제어신호 RDDIS에 게이트가 연결된 NMOS 트랜지스터 MN5는 턴-온되어 이에 연결된 도전 경로 RRD0를 접지전압 Vss로 디스챠지시킨다. 상기 입력된 외부 로우 어드레스 A_row가 리페어 어드레스일 경우 로우 리페어 감지 회로(3)를 통해 출력되는 로우 리페어 신호들 RWLi중 어느 하나가 로우 레벨에서 하이 레벨로 천이하게 된다. 그리고, 상기 로우 리페어 신호들 RWLi중 어느 하나라도 하이 레벨로 천이하면 상기 로우 리페어 감지 회로(3)로부터 출력되는 제어신호 NRR가 로우 레벨에서 하이 레벨로 천이된다. 이로서, 도 1에 도시된 멀티플렉서(9)의 입력들중 센스 앰프(7)로부터 출력되는 정상 데이터를 전달하는 정상 데이터 패스를 차단하고 로우 리페어 데이터 저장회로(8)로부터 출력되는 리페어 데이터 RDi를 선택하게 된다.
이와같은 상태에서 도 6에 도시된 로우 리페어 데이터 저장 블록(10)으로 하이 레벨로 인에이블된 로우 리페어 신호 RWL0가 입력되면, 이에 응답하여 PMOS 트랜지스터들 MP1 - MP4의 채널이 모두 도통된다. 그리고, 외부로부터 인가되는 소정 신호에 의해 퓨즈 F1이 커팅되면, 이에 대응되는 노드 5는 로우 레벨로 천이된다. 그리고, 칼럼 프리디코더(4)로부터 출력되는 칼럼 선택신호들 YAi, YBi중 YA0, YB0가 하이 레벨로 천이하면 도전 경로 RRD0는 초기에 디스챠지된 로우 레벨로 유지된다. 그리고, 상기 퓨즈 F1이 커팅되지 않았을 경우, 상기 로우 리페어 신호 RWL0가 하이 레벨로 인에이블되고 칼럼 선택신호들 YAi, YBi중 YA0, YB0가 하이 레벨로 천이된다. 따라서, 상기 로우 리페어 데이터 저장 블록(10)의 도전 경로 RRD0는 상기 퓨즈 F1를 통해 전원전압 Vcc이 전달되어 하이 레벨로 천이된다. 이로서, 상기 멀티플렉서(9)를 통해 데이터 출력 버퍼(11)로 리페어 데이터 RDi가 전달되어 원하는 데이터를 액세스할 수 있게 된다.
그리고, 도전 경로 RRD0가 로우 레벨로 디스챠지된 상태에서 상기한 로우 리페어 신호 RWL0가 인에이블되지 않고 로우 리페어 신호 RWL1이 인에이블되어 로우 리페어 데이터 저장 블록(10)으로 입력되면, 이에 응답하여 PMOS 트랜지스터들 MP6 - MP9의 채널이 모두 도통된다. 그리고, 외부로부터 인가되는 소정 신호에 의해 퓨즈 F10이 커팅되면, 이에 대응되는 노드 6은 로우 레벨로 천이된다. 그리고, 칼럼 프리디코더(4)로부터 출력되는 칼럼 선택신호들 YAi, YBi중 YA7, YB0가 하이 레벨로 천이하면 도전경로 RRD0는 초기에 디스챠지된 로우 레벨로 유지된다. 그리고, 상기 퓨즈 10이 커팅되지 않았을 경우 상기 도전 경로 RRD0는 하이 레벨로 천이된다. 이와같이, 로우 리페어 어드레스에 대응되는 리페어 데이터를 저장하기 위해 퓨즈들과 트랜지스터들로 이루어진 저장수단을 칼럼선택 트랜지스터들 T1 - T6으로 이루어진 블록을 공용으로 사용함으로서 칩 사이즈를 감소시킬 수 있을 뿐만 아니라 제조 비용도 감소시킬 수 있다.
상기한 바와같이, 하나의 로우 리페어 데이터를 저장하기 위해 종래에는 접지전압으로 연결되는 퓨즈들과 전원전압으로 연결되는 퓨즈들을 사용하였지만 상기 접지전압으로 연결되는 퓨즈들 및 이를 접지전압으로 연결시키기 위한 트랜지스터들을 제거하였다. 그리고, 상기 접지전압으로 연결되는 퓨즈들 대신에 상기 로우 리페어 데이터 저장 블록의 도전 경로를 칼럼 또는 로우 어드레스의 천이와 함께 짧은 시간 동안 로우 레벨로 디스챠지시킨다. 이로서, 로우 리페어 신호들과 칼럼 선택 신호들에 의해 선택적으로 원하는 로우 리페어 데이터를 출력할 수 있다. 따라서, 반도체 메모리 장치의 레이아웃 면적을 줄임으로서 고집적화를 실현할 뿐만 아니라 반도체 메모리 장치의 제조 비용 역시 줄일 수 있다.

Claims (5)

  1. 외부 로우 어드레스(A_row)를 입력받아 이에 응답하여 로우 리페어 신호들(RWLi)과 제어신호(NRR)를 출력하는 로우 어드레스 감지 회로(3)와, 외부 칼럼 어드레스(A_column)를 입력받아 이에 응답하여 제 1 및 제 2 칼럼 선택신호들(YAi, YBi)을 출력하는 칼럼 프리디코더(4)와 상기 로우 리페어 신호들(RWLi)과 상기 제 1 및 제 2 칼럼 선택신호들(YAi, YBi)을 입력받아 이에 응답하여 상기 외부 로우 어드레스들(A_row)에 대응되는 로우 리페어된 데이터(RDi)를 저장한 후 출력하기 위해 복수개의 로우 리페어 데이터 저장블럭(10)으로 이루어진 로우 리페어 데이터 저장 회로(8)를 구비한 반도체 메모리 장치에 있어서,
    상기 로우리페어 데이터 저장 회로(8)의 각 로우 리페어 데이터 저장 블록(10)은,
    외부로부터 전원전압(Vcc)이 인가되는 제 1 전원단자(14)와;
    외부로부터 접지전압(Vss)이 인가되는 제 2 전원단자(15)와;
    소정 전압레벨로 챠지되는 도전 경로(RRD0)와;
    상기 로우 리페어 감지 회로(3)로부터 출력된 로우 리페어 신호(RWL0)가 인가되는 제 1 입력단자(13)와;
    상기 칼럼 프리디코더(4)로부터 출력된 제 1 칼럼 선택신호들(YA0 - YA7)이 각각 인가되는 제 2 입력단자들(A0 - A7)과;
    상기 칼럼 프리디코더(4)로부터 출력된 제 2 칼럼 선택신호들(YB0 - YB7)이 각각 인가되는 제 3 입력단자들(B0 - B7)과;
    상기 제 1 입력단자(13)를 통해 인가되는 로우 리페어 신호(RWL0)의 위상을 반전시켜 출력하는 제 1 인버터(I1)와;
    상기 제 1 인버터(I1)의 출력단에 각 게이트가 연결되며 상기 제 1 전원단자(14)와 제 1 노드군(N1 - N4) 사이에 각 소오스-드레인 채널이 연결된 복수개의 PMOS 트랜지스터들(MP1 - MP4)과;
    상기 제 1 노드군(N1 - N4)에 각 일단자가 그리고 제 2 노드군(N5 - N8)에 각 타단자가 연결된 복수개의 퓨즈들(F1 - F4)과;
    상기 칼럼 프리디코더(4)로부터 출력된 제 2 칼럼 선택 신호들(YB0 - YB7)이 인가되는 상기 제 3 입력단자들(B0 - B7)에 각 게이트가 연결되며 제 3 노드군(N9 - N10)과 상기 도전 경로(RRD0) 사이에 각 소오스-드레인 채널이 연결된 복수개의 제 2 칼럼선택 NMOS 트랜지스터들(T5 - T6)과;
    상기 제 1 입력단자들(A0 - A7)에 각 게이트가 연결되며 상기 복수개의 퓨즈들(F1 - F4)의 각 타단자와 상기 제 3 노드군(N9 - N10) 사이에 각 소오스-드레인 채널이 연결되어 있되, 상기 제 2 칼럼 선택 신호들(YB0 - YB7)에 대응되는 블록들(20a - 20b)로 이루어진 복수개의 제 1 칼럼선택 NMOS 트랜지스터들(T1 - T4)과;
    상기 도전 경로(RRD0)와 상기 제 2 전원단자(15) 사이에 소오스-드레인 채널이 연결되며, 외부로부터 제어 신호(RDDIS)가 인가되는 제어 단자(16)에 게이트가 연결된 NMOS 트랜지스터(MN5)와;
    상기 제 1 전원단자(14)와 상기 도전 경로(RRD0) 사이에 소오스-드레인 채널이 연결되며, 상기 도전 경로(RRD0)에 챠지된 신호의 위상을 반전시켜 출력하는 제 2 인버터(I2)의 출력단에 게이트가 연결된 PMOS 트랜지스터(MP5)와;
    상기 도전 경로(RRD0)에 챠지된 신호의 위상을 반전시켜 출력하는 제 3 인버터(I3)를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제어 단자(16)에 게이트가 연결된 NMOS 트랜지스터(MN5)는 외부로부터 인가되는 상기 제어신호(RDDIS)에 응답하여 상기 외부 로우 어드레스(A_row)가 인가될 때 소정 시간 상기 도전 경로(RRD0)를 접지전압(Vss)으로 디스챠지시키는 것을 특징으로 하는 반도체 메모리 장치.
  3. 외부 로우 어드레스(A_row)를 입력받아 이에 응답하여 로우 리페어 신호들(RWLi)과 제어신호(NRR)를 출력하는 로우 어드레스 감지 회로(3)와, 외부 칼럼 어드레스(A_column)를 입력받아 이에 응답하여 제 1 및 제 2 칼럼 선택신호들(YAi, YBi)을 출력하는 칼럼 프리디코더(4)와 상기 로우 리페어 신호들(RWLi)과 상기 제 1 및 제 2 칼럼 선택신호들(YAi, YBi)을 입력받아 이에 응답하여 상기 외부 로우 어드레스들(A_row)에 대응되는 로우 리페어된 데이터(RDi)를 저장한 후 출력하기 위해 복수개의 로우 리페어 데이터 저장블럭(10)으로 이루어진 로우 리페어 데이터 저장 회로(8)를 구비한 반도체 메모리 장치에 있어서,
    상기 로우리페어 데이터 저장 회로(8)의 각 로우 리페어 데이터 저장 블록(10)은,
    외부로부터 전원전압(Vcc)이 인가되는 제 1 전원단자(14)와;
    외부로부터 접지전압(Vss)이 인가되는 제 2 전원단자(15)와;
    소정 전압레벨로 챠지되는 도전 경로(RRD0)와;
    상기 로우 리페어 감지 회로(3)로부터 출력된 소정의 로우 리페어 신호(RWL0)가 인가되는 제 1 입력단자(13)와;
    상기 칼럼 프리디코더(4)로부터 출력된 제 1 칼럼 선택신호들(YA0 - YA7)이 각각 인가되는 제 2 입력단자들(A0 - A7)과;
    상기 칼럼 프리디코더(4)로부터 출력된 제 2 칼럼 선택신호들(YB0 - YB7)이 각각 인가되는 제 3 입력단자들(B0 - B7)과;
    상기 로우 리페어 감지 회로(3)로부터 출력된 소정의 로우 리페어 신호(RWL1)가 인가되는 제 4 입력단자(17)와;
    상기 제 1 입력단자(13)를 통해 인가되는 소정 로우 리페어 신호(RWL0)의 위상을 반전시켜 출력하는 제 1 인버터(I1)와;
    상기 제 1 인버터(I1)의 출력단에 각 게이트가 연결되며 상기 제 1 전원단자(14)와 제 1 노드군(N1 - N4) 사이에 각 소오스-드레인 채널이 연결된 복수개의 PMOS 트랜지스터들(MP1 - MP4)과;
    상기 제 1 노드군(N1 - N4)에 일단자가 그리고 제 2 노드군(N5 - N8)에 타단자가 연결된 복수개의 퓨즈들(F1 - F4)과;
    상기 제 4 입력단자(17)를 통해 인가되는 소정 로우 리페어 신호(RWL1)의 위상을 반전시켜 출력하는 제 4 인버터(I4)와;
    상기 제 4 인버터(I4)의 출력단에 각 게이트가 연결되며 상기 제 1 전원단자(14)와 제 4 노드군(N11 - N14) 사이에 각 소오스-드레인 채널이 연결된 복수개의 PMOS 트랜지스터들(MP6 - MP9)과;
    상기 제 4 노드군(N11 - N14)에 일단자가 그리고 상기 제 2 노드군(N5 - N8)에 타단자가 연결된 복수개의 제 2 퓨즈들(F9 - F12)과;
    상기 칼럼 프리디코더(4)로부터 출력된 제 2 칼럼 선택 신호들(YB0 - YB7)이 인가되는 상기 제 3 입력단자들(B0 - B7)에 각 게이트가 연결되며 상기 제 3 노드군(N9 - N10)과 상기 도전 경로(RRD0) 사이에 각 소오스-드레인 채널이 연결된 복수개의 제 2 칼럼선택 NMOS 트랜지스터들(T5 - T6)과;
    상기 제 1 입력단자들(A0 - A7)에 각 게이트가 연결되며 상기 복수개의 퓨즈들(F1 - F4)의 각 타단자와 제 3 노드군(N9 - N10) 사이에 각 소오스-드레인 채널이 연결되어 있되, 상기 제 2 칼럼 선택 신호들(YB0 - YB7)에 대응되는 블록들(20a - 20b)로 이루어진 복수개의 제 1 칼럼선택 NMOS 트랜지스터들(T1 - T4)과;
    상기 도전 경로(RRD0)와 상기 제 2 전원단자(15) 사이에 소오스-드레인 채널이 연결되며, 외부로부터 제어 신호(RDDIS)가 인가되는 제어 단자(16)에 게이트가 연결된 NMOS 트랜지스터(MN5)와;
    상기 제 1 전원단자(14)와 상기 도전 경로(RRD0) 사이에 소오스-드레인 채널이 연결되며, 상기 도전 경로(RRD0)에 챠지된 신호의 위상을 반전시켜 출력하는 제 2 인버터(I2)의 출력단에 게이트가 연결된 PMOS 트랜지스터(MP5)와;
    상기 도전 경로(RRD0)에 챠지된 신호의 위상을 반전시켜 출력하는 제 3 인버터(I3)를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 제어 단자(16)에 게이트가 연결된 NMOS 트랜지스터(MN5)는 외부로부터 인가되는 상기 제어신호(RDDIS)에 응답하여 상기 외부 로우 어드레스(A_row)가 인가될 때 소정 시간 상기 도전 경로(RRD0)를 접지전압(Vss)으로 디스챠지시키는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 3 항에 있어서,
    상기 제 1 및 제 2 칼럼선택 NMOS 트랜지스터들(T1 - T6)은 상기 로우 리페어 신호(RWL0)에 의해 리페어 데이터를 저장하기 위한 트랜지스터들(MP1 - MP4)과 퓨즈들(F1 - F4) 그리고 상기 로우 리페어 신호(RWL1)에 의해 리페어 데이터를 저장하기 위한 트랜지스터들(MP6 - MP9)과 퓨즈들(F9 - F12)에 공통으로 사용되는 것을 특징으로 하는 반도체 메모리 장치.
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