KR0173933B1 - 반도체 메모리 장치의 로우 리던던시 회로 - Google Patents

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KR0173933B1
KR0173933B1 KR1019950055696A KR19950055696A KR0173933B1 KR 0173933 B1 KR0173933 B1 KR 0173933B1 KR 1019950055696 A KR1019950055696 A KR 1019950055696A KR 19950055696 A KR19950055696 A KR 19950055696A KR 0173933 B1 KR0173933 B1 KR 0173933B1
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Abstract

본 발명은 반도체 메모리 장치에서 결함 메모리 셀들을 여분의 메모리 셀들로 대치하기 위한 로우 리던던시 회로에 관한 것으로, 로우 리던던시의 선택이 있을 때 부동작 상태로 되고 로우 리던던시의 선택이 없을 때 동작 상태로 됨으로써 전류 소모가 큰 종래의 리던던시 회로를 개선하기 위한 것으로, 퓨즈 박스의 퓨즈들(F1∼F20)을 다수 개의 그룹으로 나누고, 이 그룹들을 각각 직렬로 연결한다. 이로써, 종래의 회로와는 반대로, 본 발명의 회로는 결함 메모리 셀의 선택이 있을 때 동작 상태에 있게 되는 반면 로우 리던던시의 선택이 없을 때에는 부동작 상태로 있게 되므로, 칩 동작시 전류 소모를 줄일 수 있게 된다.

Description

반도체 메모리 장치의 로우 리던던시 회로
제1도는 종래의 로우 리던던시 회로의 퓨즈 회로.
제2a도 및 제2b도는 종래의 반도체 메모리 장치의 타이밍도.
제3도는 본 발명에 따른 로우 리던던시 회로의 퓨즈 회로.
제4a도 및 제4b도는 본 발명에 따른 반도체 메모리 장치의 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
F1∼F20, F31∼F50 : 퓨즈 MP : PMOS 트랜지스터
MN : NMOS 트랜지스터 INT : 인버터
NOR : 노어 게이트 NAND : 낸드 게이트
본 발명은 반도체 메모리 장치들에 있어서 행(row) 방향으로 배열되는 통상적인 메모리 셀(셀들)에 결함이 생겼을 때 이들을 여분의 메모리 셀(spare memory cell)(셀들)로 대치하기 위한 로우 리던던시 회로(row-redundancy circuit)에 관한 것으로, 더 구체적으로는 로우 리던던시 회로의 퓨즈(fuse) 회로에 관한 것이다.
이 기술 분야에서 이미 잘 알려져 있는 바와 같이, 반도체 메모리 장치는 행 방향과 열 방향으로 즉, 행렬(matrix)로 배열되는 다수 개의 메모리 셀들을 가지고 있는 데, 이 셀들을 일반적으로 다수 개의 어레이들의 형태를 이루게 된다. 장치의 고집적화에 따라 메모리 셀 어레이의 밀도가 더욱 증가됨으로써 개별 메모리 셀들에 할당되는 단위 면적은 그 만큼 줄어들게 된다. 이와 같이 고집적화된 메모리 장치에 있어서, 많은 셀들 중 어느 하나의 셀 만에라도 결함이 발생되는 경우에는 그 메모리 장치는 사용할 수가 없게 되므로, 반도체 메모리 장치들의 수율을 개선하기 위한 목적으로 리던던시 기술이 채용되고 있다. 이 기술에 의하면, 결함이 있는 것으로 밝혀진 메모리 셀들(defective memory cells)을 반도체 장치의 제조시에 미리 일반 메모리 셀 어레이(normal memory cell array)의 각 행 방향 및 열 방향으로 구성되어 있는 여분의 메모리 셀들로 대치된다.
메모리 셀의 검사 과정에서, 어떤 셀에 결함이 발견되었다면, 이 셀은 여분의 셀로 대치되는 데, 이 경우, 발생된 임의의 행 어드레스가 결함 셀(defective)일 지정하는 어드레스인지를 구분하는 것이 필요하게 된다.
로우 리던던시 회로는 발생된 임의의 행 어드레스(row address)를 해독하여 그 어드레스가 해당 결함 셀을 지정하는 것으로 판명될 때 그 결함 셀이 여분 셀로써 대치되도록 하여 메모리 장치에서의 셀 결함을 보수하는 데 사용되는 회로이다. 이 로우 리던던시 회로는 행 어드레스가 결함 셀을 지정하는 어드레스인 지의 여부에 따라 여분 셀의 워드 라인이 구동되게 하거나 구동되지 않도록 하는 퓨즈 회로를 구비하고 있다.
제1도는 종래의 로우 리던던시 회로의 퓨즈 회로의 일 예가 도시되어 있다. 제1도를 참조하면, 어떤 하나의 메모리 블록 내의 한 퓨즈 박스(fuse box)에서는, 다수 개의 퓨즈들(F1∼F20) 각각의 한 단자가 퓨즈 노드(ND11)에 연결되는 데, 상기 퓨즈들(F1∼F20)은 상호간에 병렬로 상기 퓨즈 노드(ND11)에 연결된다. 상기 퓨즈들(F1∼F20) 각각의 다른 단자와 접지(Vss)사이에는 상기 각 표즈들(F1∼F20)에 대응되게 다수 개의 NMOS 트랜지스터들(MN31∼MN50)이 하나씩 각각 연결된다. 이 트랜지스터들(MN31∼MN50) 각각은 자신의 게이트로 제공되는 워드 라인 및 블록 선택용 행 어드레스 신호의 레벨에 따라서 자신에 연결된 퓨즈와 접지(Vss) 사이에 도전 경로(conduction path)를 형성하거나 형성하지 않는 스위치로서 작용한다.
전원 전압(Vcc)과 퓨즈 노드(ND11) 사이에 연결되어 있는 두 개의 PMOS 트랜지스터들(MP11, MP12)과 하나의 인버터(INT11)(이하, '제1인버터'라 함)로 이루어지는 회로는, 소정의 제어 신호(PDPX)(이하, '프리챠지 제어 신호'라 함)가 '로우 레벨'로 되는 것에 응답하여, 상기 퓨즈 노드(ND11)를 전원 전압 레벨(또는, 하이 레벨)로 프리챠지(precharge)하는 프리챠지 회로이다.
제1도에서, 두 개씩의 노어 게이트들(NOR1, NOR2)과 인버터들(INT12, INT13)로 이루어지는 회로는 여분 메모리 셀의 워드 라인을 구동하는 여분 워드 라인 구동 회로(redundant word line dirver)이다. 이 회로에서, NOR1으로 표시되어 있는 노어 게이트(이하, '제1노어 게이트'라 함)는 자신의 한 입력 단자로 제공되는 퓨즈 박스의 리페어 신호(repair signal)(이하, '퓨즈 박스 리페어 신호'라 함)(PREN0)를 받아들이고 그것의 다른 입력 단자로 제공되는 다른 퓨즈 박스로부터의 퓨즈 박스 리페어 신호(PREN1)를 받아들여서 노어 연산(NORing)을 수행한다. 이 제1노어 게이트(NOR1)의 출력은 INT12로 표시되어 있는 인버터(이하, '제2인버터'라 함)로 제공되고, 이 제2인버터(INT12)의 출력(PREN0D)(이하, '블록 리페어 신호'라 함)은 다른 하나의 노어 게이트(NOR2)(이하, '제2노어 게이트'라 함)의 한 입력 단자로 제공된다.
이 제2노어 게이트(NOR2)의 다른 입력 단자들로는 다른 메모리 블록들로부터의 블록 리페어 신호들(PREN1D∼PREN3D)을 받아들여서 노어 연산을 수행한다. 제2노어 게이트(NOR2)의 출력은 다음단의 인버터(INT13)(이하, '제3인버터'라 함)에 의해 반전된 후 로우 리던던시 회로의 리페어 신호(PRRE)(이하, '리던던시 리페어 신호'라 함)로서 출력된다.
제1도의 퓨즈 회로와 대응되는 임의의 여분 메모리 셀이 결함 메모리 셀을 대신하여 사용되지 않는 경우에는, 퓨즈들(F1∼F20) 중 어느 것도 절단되지 않는다. 따라서, 어떤 일반 메모리 셀을 지정하는 행 어드레스가 입력되어 그에 대응되는 어떤 워드 라인 및 블록 선택용 행 어드레스 신호들(A1, /A1∼A9, /A9)이 입력되더라도, 스위치 기능을 하는 트랜지스터들(MN31∼MN50) 중에 적어도 하하는 도통 상태로 되므로 퓨즈 노드(ND11)는 '로우 레벨(Vss)'로 된다. 그 결과, 제3인버터(INT13)로부터는 '로우 레벨'의 리던던시 리페어 신호(PRRE)가 추력된다. 이로써, 해당 여분 메모리 셀의 워드 라인은 구동되지 않는다.
반면, 이 퓨즈 회로와 대응되는 여분의 메모리 셀이 결함 메모리 셀 대신에 사용되는 경우에는, 이 분야에서 이미 잘 알려져 있는 기술을 이용하여, 워드 라인 및 블록 선택용 행 어드레스 신호들(A0, /A0∼A9, /A9)이 각각 입력되는 트랜지스터들(MN31∼MN50)과 각각 연결된 다수 개의 퓨즈들(F1∼F20) 중 결함 메모리 셀의 행 어드레스에 대응되는 하이 레벨('1')의 워드 라인 및 블록 선택용 행 어드레스 신호들이 인가되는 퓨즈들을 절단한다.
구체적으로 예를 들어, 워드 라인 및 블록 선택용 행 어드레스 신호들 A0∼A9이 '0100100001'라 하면(/A0∼/A9은 '1011011110'), 제1도에 도시된 퓨즈들(F1∼F20) 중에 F2, F3, F6, F8, F9, F12, F14, F16, F18, F19가 절단되고, 나머지 퓨즈들은 절단되지 않는다. 이와 같이, 여분의 메모리 셀이 결함 메모리 셀 대신에 사용되는 경우에 있어서 퓨즈 회로의 동작을 상세히 설명하면 다음과 같다.
먼저, 메모리 셀의 지정을 위한 어떤 행 어드레스의 입력도 없을 때에는 프리챠지 제어 신호(PDPX)가 '로우 레벨'로 된다. 물론, 이때에는, 스위치용 트랜지스터들(MN31∼MN50)로 인가되는 워드 라인 및 블록 선택용 행 어드레스 신호들(A0, /A0∼A9, /A9) 역시 인가되지 않으므로 상기 트랜지스터들(MN31∼MN50) 모두는 부도통(turn-off) 상태에 있게 된다. 이로써, 퓨즈 노드(ND11)가 전원 전압(Vcc)에 의해 '하이 레벨'로 '프리챠지'된다.
이와 같이 퓨즈 노드(ND11)가 프리챠지된 상태에서, 결함 메모리 셀의 행 어드레스에 대응되는 워드 라인 선택 및 블록 선택용 행 어드레스 신호들 A0∼A9(예컨대, '0100100001')이 NMOS 트랜지스터들(MN31∼MN50)의 게이트들로 각각 입력된다 하더라도 하이 레벨('1')의 행 어드레스 신호가 인가되는 각 트랜지스터들과 연결된 퓨즈가 절단된 상태에 있으므로, 그 워드 라인 및 블록 선택용 행 어드레스 신호들의 입력에 상관 없이 상기 퓨즈 노드(ND11)는 프리챠지 상태 그대로의 '하이 레벨'을 유지하게 된다. 이로써, 리던던시 리페어 신호(PRRE)가 '하이 레벨'로 됨으로써, 결국 결함 메모리 셀의 워드 라인은 구동되지 않는 반면 해당 리던던시 메모리 셀의 워드 라인이 구동된다.
제2a도는 블록 선택용 행 어드레스 신호 A9에 의해 일반 메모리 셀의 워드 라인이 선택될 때의 타이밍도이고, 제2b도는 상기 블록 선택용 행 어드레스 신호 A9에 의해 여분 메모리 셀의 워드 라인이 선택될 때의 타이밍도이다.
먼저, 제2a도를 참조하면, 블록 선택용 행 어드레스 신호 A9가 하이 레벨로 천이된 후 퓨즈 회로의 퓨즈 박스 리페어 신호들(PRENi) 및 블록 리페어 신호(PRENiD) 모두가 로우 레벨로 천이되고(즉, 로우 리던던시가 선택되지 않고) 그리고 블록 선택 인에이블 신호(PRABLS)가 하이 레벨로 천이되면, 블록 선택 신호(BLSi)가 하이 레벨로 천이되어 해당 일반 메모리 셀의 워드 라인이 구동된다.
제2b도를 참조하면, 블록 선택용 행 어드레스 신호 A9가 하이 레벨로 천이된 후 퓨즈 회로의 블록 리페어 신호들(PRENi) 및 블록 리페어 신호(PRENiD) 모두가 하이 레벨로 천이되고(즉, 로우 리던던시가 선택되고) 그리고 블록 선택 인에이블 신호(PRABLS)가 하이 레벨로 천이되면, 블록 선택 신호(BLSi)가 하이 레벨로 천이되어 해당 여분 메모리 셀의 워드 라인이 구동된다.
이상과 같은 종래의 로우 리던던시 회로는 로우 리던던시의 선택이 있을 때(즉, 결함 메모리 셀이 여분 메모리 셀로 대치된 경우)에느 부동작 상태에 있게 되는 반면 로우 리던던시의 선택이 없을 때에는 동작 상태로 있게 되어 리페어 신호들(PRENi, PRENiD, PRRE)을 트리거링(triggering)한다. 칩 동작시 해당 리던던시 회로는 거의 매 사이클 마다 동작하게 되므로 전류 소모가 커지게 된다.
따라서, 본 발명은 전류 소모가 작은 로우 리던던시의 퓨즈 회로를 제공하는데 그 목적이 있다.
이를 위한 본 발명에 따르면, 어드레스 프로그래밍용 퓨즈들을 다수 개의 그룹(group)들로 나누어 그 그룹들을 직렬 연결하고, 워드 라인 및 블록 선택용 행 어드레스 신호들(A0, /A0∼A9, /A9)이 각각 입력되는 트랜지스터들과 각각 연결된 다수 개의 퓨즈들 중 결함 메모리 셀의 행 어드레스에 대응되는 로우 레벨('0')의 워드 라인 및 블록 선택용 행 어드레스 신호들이 인가되는 퓨즈들을 절단한다.
본 발명에 따른 로우 리던던시 회로는: 메모리 블록들의 결함 메모리 셀들을 대치하기 위한 적어도 하나의 여분 메모리 셀 어레이 내의 여분 워드 라인들을 선택하기 위한 제1의 행 어드레스 신호들과 상기 메모리 블록들 중 하나를 선택하기 위한 제2의 행 어드레스 신호들을 각각 받아들이고 상기 제1 및 제2의 행 어드레스 신호들에 응답하여 각각 온/오프되는 다수 개의 스위치들과, 이 스위치들 각각의 한 단자에 자신들 각각의 한 단자가 연결되는 다수 개의 퓨즈들을 가지는 적어도 하나의 퓨즈 박수와; 상기 퓨즈 박스의 출력에 응답하여, 상기 선택된 여분 메모리 셀 어레이의 상기 여분 워드 라인들을 구동하기 위한 리던던시 리페어 신호를 출력하는 여분 워드 라인 구동 수단을 구비하되; 상기 다수 개의 스위치들 및 퓨즈들은 적어도 2개의 그룹들로 나누어지고, 상기 각 그룹들은 상기 여분 워드 라인 구동 수단의 입력 단자와 상기 접지 사이에 상호 직렬로 연결되는데 그 특징이 있다.
다른 특징으로서, 본 발명에 따른 로우 리던던시 회로는: 메모리 블록들의 결함 메모리 셀들을 대치하기 위한 적어도 하나의 여분 메모리 셀 어레이 내의 여분 워드 라인들을 선택하기 위한 제1의 행 어드레스 신호들과 상기 메모리 블록들 중 하나를 선택하기 위한 제2의 행 어드레스 신호들을 각각 받아들이고 상기 제1 및 제2의 행 어드레스 신호들에 응답하여 각각 온/오프되는 다수 개의 스위치들과, 이 스위치들 각각의 한 단자에 자신들 각각의 한 단자가 연결되는 다수 개의 퓨즈들을 각각 가지는 적어도 두 개의 퓨즈 박스들과; 상기 퓨즈 박스들의 출력들에 응답하여, 상기 선택된 여분 메모리 셀 어레이의 상기 여분 워드 라인들을 구동하기 위한 리던던시 리페어 신호를 출력하는 여분 워드 라인 구동 수단을 구비하되; 상기 각 퓨즈 박스의 상기 다수 개의 스위치들 및 퓨즈들은 적어도 2개의 그룹들로 나누어지고, 상기 각 그룹들은 상기 여분 워드 라인 구동 수단의 입력 단자들과 상기 접지 사이에 상호 직렬로 연결된다.
이 특징의 회로에 있어서, 상기 여분 워드 라인 구동 수단은 상기 퓨즈 박스들의 출력 단자들에 각각 연결되는 입력 단자들을 갖고 상기 퓨즈 박스들의 출력들을 낸딩 연산하는 낸드 수단과, 이 낸드 수단의 출력을 반전시키는 인버터 수단으로 구성될 수 있다.
또 다른 특징으로서, 본 발명에 따른 로우 리던던시 회로는: 메모리 블록들 각각의 결함 메모리 셀들을 대치하기 위한 적어도 하나의 여분 메모리 셀 어레이 내의 여분 워드 라인들을 선택하기 위한 제1의 행 어드레스 신호들과 상기 메모리 블록들 중 하나를 선택하기 위한 제2의 행 어드레스 신호들을 각각 받아들이고 상기 제1 및 제 2의 행 어드레스 신호들에 응답하여 각각 온/오프되는 다수 개의 스위치들과, 이 스위치들 각각의 한 단자에 자신들 각각의 한 단자가 연결되는 다수 개의 퓨즈들을 각각 가지며, 상기 각 메모리 블록들에 대응되도록 할당된 다수 개의 퓨즈 박스들과; 상기 퓨즈 박스들의 출력들에 응답하여, 상기 선택된 여분 메모리 셀 어레이의 상기 여분 워드 라인들을 구동하기 위한 리던던시 리페어 신호를 출력하는 여분 워드 라인 구동 수단을 구비하되; 상기 각 메모리 블록들에 각각 대응되는 각 퓨즈 박스의 상기 다수 개의 스위치들 및 퓨즈들은 적어도 2개의 그륩들로 나누어지고, 상기 각 그룹들은 상기 여분 워드 라인 구동 수단의 입력 단자들과 상기 접지 사이에 상호 직렬로 연결된다.
이 특징의 회로에 있어서, 상기 여분 워드 라인 구동 수단은, 상기 각 메모리 블록에 대응되는 퓨즈 박스들의 출력 단자들에 각각 연결되는 입력 단자들을 갖고 상기 퓨즈 박스들의 출력들을 각각 낸딩 연산하는 다수 개의 낸드 게이트들과, 이 낸드 게이트들의 출력들을 각각 반전시키는 다수 개의 인버터들과, 이 인버터들의 출력 단자들에 각각 연결되는 입력 단자들을 갖고 상기 인버터들의 출력들을 반전시키는 다른 하나의 낸드 게이트와, 이 다른 하나의 낸드 게이트의 출력을 반전시키는 다른 하나의 인버터로 구성될 수 있다.
이제부터는 첨부된 도면들에 의거하여 본 발명의 바람직한 실시예에 대해 상세히 설명하겠다.
제3도는 본 발명에 따른 로우 리던던시 회로의 퓨즈 회로의 바람직한 실시예를 보이고 있다. 제3도를 참조하면, 어떤 하나의 메모리 블록 내의 한 퓨즈 박스에 있어서, 다수 개의 퓨즈들(F1∼F20)은 4개의 그룹으로 나뉘어진다.
제1그룹은 8개의 퓨즈들(F1∼F8)로 이루어지고, 제2그룹 내지 제4그룹은 4개씩의 퓨즈들(F9∼F12, F13∼F16, F17∼F20) 각각 이루어진다. 제1 내지 제4그룹의 퓨즈들(F1∼F20)은 제1 내지 제4퓨즈 노드들(ND1∼ND4)에 각각 연결된다.
구체적으로, 제1그룹의 퓨즈들(F1∼F8) 각각의 한 단자가 제1퓨즈 노드(ND1)에 연결되는 데, 상기 퓨즈들(F1∼F8)은 상호간에 병렬로 제1퓨즈 노드(ND1)에 연결된다. 상기 퓨즈들(F1∼F8) 각각의 다른 단자와 제2퓨즈 노드(ND2) 사이에는 상기 각 퓨즈들(F1∼F8)에 대응되게 8개의 NMOS 트랜지스터들(MN1∼MN8)이 하나씩 각각 연결된다.
이 트랜지스터들(MN1∼MN8) 각각은 자신의 게이트로 제공되는 워드 라인 및 블록 선택용 행 어드레스 신호의 레벨에 따라서 자신에 연결된 퓨즈와 제2퓨즈 노드(ND2) 사이에 도전 경로를 형성하거나 형성하지 않는 스위치로서 작용한다.
제2그룹의 퓨즈들(F9∼F12) 각각의 한 단자는 제2퓨즈 노드(ND2)에 연결되는 데, 이 퓨즈들(F9∼F12)도 상호간에 병렬로 제2퓨즈 노드(ND2)에 연결된다. 이 제2그룹의 퓨즈들(F9∼F12) 각각의 다른 단자와 제3퓨즈 노드(ND3) 사이에는 상기 각 퓨즈들(F9∼F12)에 대응되게 4개의 NMOS 트랜지스터들(MN9∼MN12)이 하나씩 각각 연결된다. 물론, 이 트랜지스터들(MN9∼MN12) 각각도 자신의 게이트로 제공되는 워드 라인 및 블록 선택용 행 어드레스 신호의 레벨에 따라서 자신에 연결된 퓨즈와 제3퓨즈 노드(ND3) 사이에 도전 경로를 형성하거나 형성하지 않게 된다. 제3그룹의 퓨즈들(F13∼F16) 각각의 한 단자는 제3퓨즈 노드(ND3)에 연결되며, 이 퓨즈들(F13∼F16)도 상호간에 병렬로 제3퓨즈 노드(ND3)에 연결된다.
이 제3그룹의 퓨즈들(F13∼F16) 각각의 다른 단자와 제4퓨즈 노드(ND4) 사이에도 상기 각 퓨즈들(F13∼F16)에 대응되게 스위치용 4개의 NMOS 트랜지스터들(MN13∼MN16)이 하나씩 각각 연결된다. 제4그룹의 퓨즈들(F17∼F20) 각각의 한 단자는 제4퓨즈 노드(ND4)에 연결되며, 이 퓨즈들(F17∼F20)도 상호간에 병렬로 제4퓨즈 노드(ND4)에 연결된다. 이 그룹의 퓨즈들(F17∼F20) 각각의 다른 단자와 접지(Vss) 사이에도 각 퓨즈들(F17∼F20)에 대응되게 스위치용 4개의 NMOS 트랜지스터들(MN17∼MN20)이 하나씩 각각 연결된다.
전원 전압(Vcc)과 제1퓨즈 노드(ND1) 사이에 연결되어 있는 두 개의 PMOS 트랜지스터들(MP1, MP2)과 하나의 인버터(INT1)(이하, '제1인버터'라 함)로 이루어지는 회로는, 이미 앞에서 설명된 바와 같이, 프리챠지 제어 신호(PDPX)가 '로우 레벨'로 되는 것에 응답하여, 제1퓨즈 노드(ND1)를 전원 전압 레벨(또는, 하이 레벨)로 프리챠지한다.
NAND1으로 표시되어 있는 낸드 게이트(이하, '제1낸드 게이트'라 함)는 자신의 한 입력 단자로 제공되는 퓨즈 박스 리페어 신호(PREN0)를 받아들이고 그것의 다른 입력 단자로 제공되는 다른 한 퓨즈 박스의 퓨즈 박스 리페어 신호(PREN1)를 받아들여서 낸드 연산(NANDing)을 수행한다. 이 제1낸드 게이트(NAND1)의 출력은 INT2로 표시되어 있는 인버터(이하, '제2인버터'라 함)로 제공되고, 이 제2인버터(INT2)의 출력인 블록 리페어 신호(PREN0D)는 다른 하나의 낸드 게이트(NAND2)(이하, '제2낸드 게이트'라 함)의 한 입력 단자로 제공된다. 이 제2낸드 게이트(NAND2)의 다른 입력 단자들로는 다른 메모리 블록들로부터의 블록 리페어 신호들(PREN1D∼PREN3D)을 받아들여서 낸드 연산을 수행한다. 제2낸드 게이트(NAND2)의 출력은 다음단의 인버터(INT3)(이하, '제3인버터'라 함)에 의해 반전된 후 리던던시 리페어 신호(PRRE)로서 출력된다. 이상과 같은 구성을 갖는 본 실시예의 동작 원리를 설명하면 다음과 같다.
제3도의 퓨즈 회로와 대응되는 임의의 여분 메모리 셀이 결함 메모리 셀을 대신하여 사용되지 않는 경우에는, 제1퓨즈 노드(ND1)로부터 접지(Vss)로의 도전 경로를 차단하기 위해, 퓨즈들(F1∼F20) 중 제4그룹의 퓨즈들(F17∼F20)을 절단한다. 따라서, 이때에는 퓨즈 회로가 부동작 상태로 있게 된다.
반면, 이 퓨즈 회로와 대응되는 여분의 메모리 셀이 결함 메모리 셀 대신에 사용되는 경우에는, 워드 라인 및 블록 선택용 행 어드레스 신호들(A0, /A0∼A9, /A9)이 각각 입력되는 트랜지스터들(MN1∼MN20)과 각각 연결된 다수 개의 퓨즈들(F1∼F20) 중 결함 메모리 셀의 행 어드레스에 대응되는 로우 레벨('0')의 워드 라인 및 블록 선택용 행 어드레스 신호들이 인가되는 퓨즈들을 절단한다. 앞에서와 동일하게, 워드 라인 및 블록 선택용 행 어드레스 신호들 A0∼A9이 '0100100001'라 하면(/A0∼/A9은 '1011011110'), 퓨즈들(F1∼F20) 중에 F1, F4, F5, F7, F10, F11, F13, F15, F17, F20가 절단되고, 나머지 퓨즈들(F2, F3, F6, F8, F9, F12, F14, F16, F18, F19)은 절단되지 않는다. 이와 같이, 여분의 메모리 셀이 결함 메모리 셀 대신에 사용되는 경우에 있어서 퓨즈 회로의 동작을 상세히 설명하면 다음과 같다.
먼저, 메모리 셀의 지정을 위한 어떤 행 어드레스의 입력도 없을 때에는 프리챠지 제어 신호(PDPX)가 '로우 레벨'로 된다. 물론, 이때에는, 스위치용 트랜지스터들(MN1∼MN20)로 인가되는 워드 라인 및 블록 선택용 행 어드레스 신호들(A0, /A0∼A9, /A9) 역시 인가되지 않으므로 상기 트랜지스터들(MN1∼MN20) 모두는 부도통 상태에 있게 된다. 이로써, 제1퓨즈 노드(ND1)가 전원 전압(Vcc)에 의해 '하이 레벨'로 '프리챠지'된다.
이와 같이 제1퓨즈 노드(ND1)가 프리챠지된 상태에서, 결함 메모리 셀의 행 어드레스에 대응되는 워드 라인 및 블록 선택용 행 어드레스 신호들 A0∼A9(예컨대, '01001 00001')이 NMOS 트랜지스터들(MN1∼MN20)의 게이트들로 각각 입력되면, 해당 트랜지스터들(이 경우에는 MN2, MN3, MN6, MN8, MN9, MN12, MN14, MN16, MN18, MN19)이 도통 상태로 된다.
따라서, 제1퓨즈 노드(ND1)와 접지(Vss) 사이에 도전 경로가 형성된다. 이때, 제1퓨즈 노드(ND1)로부터 접지로의 방전이 일어나게 됨으로써, 제1퓨즈 노드(ND1)는 로우 레벨로 된다. 이로써, 리던던시 리페어 신호(PRRE) 역시 '로우 레벨'로 됨으로써, 결국 결함 메모리 셀의 워드 라인은 구동되지 않는 반면 해당 리던던시 메모리 셀의 워드 라인이 구동된다.
제4a도는 블록 선택용 행 어드레스 신호 A9에 의해 일반 메모리 셀의 워드 라인이 선택될 때의 타이밍도이고, 제4b도는 블록 선택용 행 어드레스 신호 A9에 의해 여분 메모리 셀의 워드 라인이 선택될 때의 타이밍도이다. 먼저, 제4a도를 참조하면, 퓨즈 회로의 퓨즈 박스 리페어 신호들(PRENi) 및 블록 리페어 신호들(PRENiD) 모두가 하이 레벨인 상태(즉, 로우 리던던시가 선택되지 않은 상태)에서, 블록 선택용 행 어드레스 신호 A9가 하이 레벨로 천이된 후 블록 선택 인에이블 신호(PRABLS)가 하이 레벨로 천이되면, 블록 선택 신호(BLSi)가 하이 레벨로 천이되어 해당 일반 메모리 셀의 워드 라인이 구동된다.
제4b도를 참조하면, 블록 선택용 행 어드레스 신호 A9가 하이 레벨로 천이된 후 퓨즈 회로의 박스 리페어 신호들(PRENi) 및 브록 리페어 신호들(PRENiD)이 차례로 로우 레벨로 천이되고(즉, 로우 리던던시가 선택되고) 그리고 블록 선택 인에이블 신호(PRABLS)가 하이 레벨로 천이되면, 블록 선택 신호(BLSi)가 하이 레벨로 천이되어 해당 여분 메모리 셀의 워드 라인이 구동된다.
이상과 같은 본 실시예의 회로는 종래의 회로와는 반대로 로우 리던던시의 선택이 있을 때(즉, 결함 메모리 셀이 여분 메모리 셀로 대치된 경우)에는 동작 상태에 있게 되는 반면 로우 리던던시의 선택이 없을 때에는 부동작 상태로 있게 된다. 칩 동작시 해당 리던던시 회로는 리던던시 선택이 있을 때에만 동작하게 되므로 전류 소모를 상당해 줄일 수 있게 된다.

Claims (5)

  1. 메모리 블록들의 결함 메모리 셀들을 대치하기 위한 적어도 하나의 여분 메모리 셀 어레이를 가지는 반도체 메모리 장치에 있어서: 상기 적어도 하나의 여분 메모리 셀 어레이 내의 여분 워드 라인들을 선택하기 위한 제1의 행 어드레스 신호들과 상기 메모리 블록들 중 하나를 선택하기 위한 제2의 행 어드레스 신호들을 각각 받아들이고 상기 제1 및 제2의 행 어드레스 신호들에 응답하여 각각 온/오프되는 다수 개의 스위치들과, 이 스위치들 각각의 한 단자에 자신들 각각의 한 단자가 연결되는 다수 개의 퓨즈들을 가지는 적어도 하나의 퓨즈 박스와; 상기 퓨즈 박스의 출력에 응답하여, 상기 선택된 여분 메모리 셀 어레이의 상기 여분 워드 라인들을 구동하기 위한 리던던시 리페어 신호를 출력하는 여분 워드 라인 구동 수단을 구비하되; 상기 다수 개의 스위치들 및 퓨즈들은 적어도 2개의 그룹들로 나누어지고, 상기 각 그룹들은 상기 여분 워드 라인 구동 수단의 입력 단자와 상기 접지 사이에 상호 직렬로 연결되는 것을 특징으로 하는 로우 리던던시 회로.
  2. 메모리 블록들의 결함 메모리 셀들을 대치하기 위한 적어도 하나의 여분 메모리 셀 어레이를 가지는 반도체 메모리 장치에 있어서; 상기 적어도 하나의 여분 메모리 셀 어레이 내의 여분 워드 라인들을 선택하기 위한 제1의 행 어드레스 신호들과 상기 메모리 블록들 중 하나를 선택하기 위한 제2의 어드레스 신호들을 각각 받아들이고 상기 제1 및 제2의 행 어드레스 신호들에 응답하여 각각 온/오프되는 다수 개의 스위치들과, 이 스위치들 각각의 한 단자에 자신들 각각의 한 단자가 연결되는 다수 개의 퓨즈들을 각각 가지는 적어도 두 개의 퓨즈 박스들과; 상기 퓨즈 박스들의 출력들에 응답하여, 상기 선택된 여분 메모리 셀 어레이의 상기 여분 워드 라인들을 구동하기 위한 리던던시 리페어 신호를 출력하는 여분 워드 라인 구동 수단을 구비하되; 상기 각 퓨즈 박스의 상기 다수 개의 스위치들 및 퓨즈들은 적어도 2개의 그룹들로 나누어지고, 상기 각 그룹들은 상기 여분 워드 라인 구동 수단의 입력 단자들과 상기 접지 사이에 상호 직렬로 연결되는 것을 특징으로 하는 로우 리던던시 회로.
  3. 제2항에 있어서, 상기 여분 워드 라인 구동 수단은, 상기 퓨즈 박스들의 출력 단자들에 각각 연결되는 입력 단자들을 갖고 상기 퓨즈 박스들의 출력들을 낸딩 연산하는 낸드 수단과, 상기 낸드 수단의 출력을 반전시키는 인버터 수단을 구비하는 것을 특징으로 하는 로우 리던던시 회로.
  4. 메모리 블록들 각각의 결함 메모리 셀들을 대치하기 위하 적어도 하나의 여분 메모리 셀 어레이를 구비하는 반도체 메모리 장치에 있어서: 상기 적어도 하나의 여분 메모리 셀 어레이 내의 여분 워드 라인들을 선택하기 위한 제1의 행 어드레스 신호들과 상기 메모리 블록들 중 하나를 선택하기 위한 제2행 어드레스 신호들을 각각 받아들이고 상기 제1 및 제2의 행 어드레스 신호들에 응답하여 각 온/오프되는 다수 개의 스위치들과, 이 스위치들 각각의 한 단자에 자신들 각각의 한 단자가 연결되는 다수 개의 퓨즈들을 각각 가지며, 상기 각 메모리 블록들에 대응되도록 할당된 다수 개의 퓨즈 박스들과; 상기 퓨즈 박스들의 출력들에 응답하여, 상기 선택된 여분 메모리 셀 어레이의 상기 여분 워드 라인들을 구동하기 위한 리던던시 리페어 신호를 출력하는 여분 워드 라인 구동 수단을 구비하되; 상기 각 메모리 블록들에 각각 대응되는 각 퓨즈 박스의 상기 다수 개의 스위치들 및 퓨즈들은 적어도 2개의 그룹들로 나누어지고, 상기 각 그룹들은 상기 여분 워드 라인 구동 수단의 입력 단자들과 상기 접지 사이에 상호 직렬로 연결되는 것을 특징으로 하는 로우 리던던시 회로.
  5. 제4항에 있어서, 상기 여분 워드 라인 구동 수단은, 상기 각 메모리 블록에 대응되는 퓨즈 박스들의 출력 단자들에 각각 연결되는 입력 단자들을 갖고 상기 퓨즈 박스들의 출력들을 각각 낸딩 연산하는 다수 개의 낸드 게이트들과, 상기 낸드 게이트들의 출력들을 각각 반전시키는 다수 개의 인버터들과, 상기 인버터들의 출력 단자들에 각각 연결되는 입력 단자들을 갖고 상기 인버터들의 출력들을 반전시키는 다른 하나의 낸드 게이트와, 상기 다른 하나의 낸드 게이트의 출력을 반전시키는 다른 하나의 인버터를 구비하는 것을 특징으로 하는 로우 리던던시 회로.
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