KR970051419A - 반도체 메모리 장치의 로우 리던던시 회로 - Google Patents

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KR970051419A
KR970051419A KR1019950055696A KR19950055696A KR970051419A KR 970051419 A KR970051419 A KR 970051419A KR 1019950055696 A KR1019950055696 A KR 1019950055696A KR 19950055696 A KR19950055696 A KR 19950055696A KR 970051419 A KR970051419 A KR 970051419A
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김광호
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  • For Increasing The Reliability Of Semiconductor Memories (AREA)
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Abstract

본 발명은 반도체 메모리 장치에서 결함 메모리 셀들을 여분의 메모리 셀들로 대치하기 위한 로우 리던던시 회로에 관한 것으로, 로우 리던던시의 선택이 있을 때 부동작 상태로 되고 로우 리던던시의 선택이 없을 때 동작 상태로 됨으로써 전류 소모가 큰 종래의 리던던시 회로를 개선하기 위한 것으로, 퓨즈 박스의 퓨즈들(F1∼F20)을 다수 개의 그룹으로 나누고, 이 그룹들을 각각 직렬로 연결한다. 이로써, 종래의 회로와는 반대로, 본 발명의 회로는 결함 메모리 셀의 선택이 있을 때 동작 상태에 있게 되는 반면 로우 리던던시의 선택이 없을 때에는 부동작 상태로 있게 되므로, 칩 동작시 전류 소모를 줄일 수 있게 된다.

Description

반도체 메모리 장치의 로우 리던던시 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명에 따른 로우 리던던시 회로의 퓨즈 회로.
제4a도 및 제4b도는 본 발명에 따른 반도체 메모리 장치의 타이밍도.

Claims (5)

  1. 메모리 블록들의 결함 메모리 셀들을 대치하기 위한 적어도 하나의 여분 메모리 셀 어레이를 가지는 반도체 메모리 장치에 있어서: 상기 적어도 하나의 여분 메모리 셀 어레이 내의 여분 워드 라인들을 선택하기 위한 제1의 행 어드레스 신호들과 상기 메모리 블록들 중 하나를 선택하기 위한 제2의 행 어드레스 신호들을 각각 받아들이고 상기 제1 및 제2의 행 어드레스 신호들에 응답하여 각각 온/오프되는 다수 개의 스위치들과, 이 스위치들 각각의 한 단자에 자신들 각각의 한 단자가 연결되는 다수 개의 퓨즈들을 가지는 적어도 하나의 퓨즈 박스와; 상기 퓨즈 박스의 출력에 응답하여, 상기 선택된 여분 메모리 셀 어레이의 상기 여분 워드 라인들을 구동하기 위한 리던던시 리페어 신호를 출력하는 여분 워드 라인 구동 수단을 구비하되; 상기 다수 개의 스위치들 및 퓨즈들은 적어도 2개의 그룹들로 나누어지고, 상기 각 그룹들은 상기 여분 워드 라인 구동 수단의 입력 단자와 상기 접지 사이에 상호 직렬로 연결되는 것을 특징으로 하는 로우 리던던시 회로.
  2. 메모리 블록들의 결함 메모리 셀들을 대치하기 위한 적어도 하나의 여분 메모리 셀 어레이를 가지는 반도체 메모리 장치에 있어서; 상기 적어도 하나의 여분 메모리 셀 어레이 내의 여분 워드 라인들을 선택하기 위한 제1의 행 어드레스 신호들과 상기 메모리 블록들 중 하나를 선택하기 위한 제2의 어드레스 신호들을 각각 받아들이고 상기 제1 및 제2의 행 어드레스 신호들에 응답하여 각각 온/오프되는 다수 개의 스위치들과, 이 스위치들 각각의 한 단자에 자신들 각각의 한 단자가 연결되는 다수 개의 퓨즈들을 각각 가지는 적어도 두 개의 퓨즈 박스들과; 상기 퓨즈 박스들의 출력들에 응답하여, 상기 선택된 여분 메모리 셀 어레이의 상기 여분 워드 라인들을 구동하기 위한 리던던시 리페어 신호를 출력하는 여분 워드 라인 구동 수단을 구비하되; 상기 각 퓨즈 박스의 상기 다수 개의 스위치들 및 퓨즈들은 적어도 2개의 그룹들로 나누어지고, 상기 각 그룹들은 상기 여분 워드 라인 구동 수단의 입력 단자들과 상기 접지 사이에 상호 직렬로 연결되는 것을 특징으로 하는 로우 리던던시 회로.
  3. 제2항에 있어서, 상기 여분 워드 라인 구동 수단은, 상기 퓨즈 박스들의 출력 단자들에 각각 연결되는 입력 단자들을 갖고 상기 퓨즈 박스들의 출력들을 낸딩 연산하는 낸드 수단과, 상기 낸드 수단의 출력을 반전시키는 인버터 수단을 구비하는 것을 특징으로 하는 로우 리던던시 회로.
  4. 메모리 블록들 각각의 결함 메모리 셀들을 대치하기 위하 적어도 하나의 여분 메모리 셀 어레이를 구비하는 반도체 메모리 장치에 있어서: 상기 적어도 하나의 여분 메모리 셀 어레이 내의 여분 워드 라인들을 선택하기 위한 제1의 행 어드레스 신호들과 상기 메모리 블록들 중 하나를 선택하기 위한 제2행 어드레스 신호들을 각각 받아들이고 상기 제1 및 제2의 행 어드레스 신호들에 응답하여 각 온/오프되는 다수 개의 스위치들과, 이 스위치들 각각의 한 단자에 자신들 각각의 한 단자가 연결되는 다수 개의 퓨즈들을 각각 가지며, 상기 각 메모리 블록들에 대응되도록 할당된 다수 개의 퓨즈 박스들과; 상기 퓨즈 박스들의 출력들에 응답하여, 상기 선택된 여분 메모리 셀 어레이의 상기 여분 워드 라인들을 구동하기 위한 리던던시 리페어 신호를 출력하는 여분 워드 라인 구동 수단을 구비하되; 상기 각 메모리 블록들에 각각 대응되는 각 퓨즈 박스의 상기 다수 개의 스위치들 및 퓨즈들은 적어도 2개의 그룹들로 나누어지고, 상기 각 그룹들은 상기 여분 워드 라인 구동 수단의 입력 단자들과 상기 접지 사이에 상호 직렬로 연결되는 것을 특징으로 하는 로우 리던던시 회로.
  5. 제4항에 있어서, 상기 여분 워드 라인 구동 수단은, 상기 각 메모리 블록에 대응되는 퓨즈 박스들의 출력 단자들에 각각 연결되는 입력 단자들을 갖고 상기 퓨즈 박스들의 출력들을 각각 낸딩 연산하는 다수 개의 낸드 게이트들과, 상기 낸드 게이트들의 출력들을 각각 반전시키는 다수 개의 인버터들과, 상기 인버터들의 출력 단자들에 각각 연결되는 입력 단자들을 갖고 상기 인버터들의 출력들을 반전시키는 다른 하나의 낸드 게이트와, 상기 다른 하나의 낸드 게이트의 출력을 반전시키는 다른 하나의 인버터를 구비하는 것을 특징으로 하는 로우 리던던시 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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KR100582397B1 (ko) * 1999-11-12 2006-05-23 주식회사 하이닉스반도체 전력소모를 줄인 반도체메모리소자의 리던던시회로
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