KR100526882B1 - 멀티 블록 구조를 갖는 반도체 메모리 장치에서의리던던시 회로 - Google Patents

멀티 블록 구조를 갖는 반도체 메모리 장치에서의리던던시 회로 Download PDF

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Abstract

멀티 블록 구조를 갖는 반도체 메모리 장치에서의 리던던시 회로가 개시되 어 있다. 메모리 셀 어레이가 복수의 메모리 셀 블록으로 구분된 멀티 블록 구조를 갖는 반도체 메모리 장치에서의 리던던시 회로는, 공통 프리차아지부와, 상기 복수의 메모리 셀 블록내의 결함 메모리 셀들에 대한 어드레스를 블록별로 저장하며 상기 공통 프리차아지부와 연결되어 블록 구분 선택신호에 따라 선택적으로 활성화되는 복수의 퓨즈박스를 포함하는 통합 리던던시 회로를 구비함에 의해 레이아웃 면적이 최소화 또는 감소된다.

Description

멀티 블록 구조를 갖는 반도체 메모리 장치에서의 리던던시 회로{Redundancy circuit in semiconductor memory device having multi blocks}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 멀티 블록 구조를 갖는 반도체 메모리 장치에서의 리던던시 회로에 관한 것이다.
통상적으로, 반도체 메모리 장치의 제조가 웨이퍼 상태에서 완료되면, 웨이퍼 상의 각 메모리 칩은 다양한 테스트를 받게 된다. 각 메모리 칩내의 회로소자들이 미리 설정된 사양으로 동작되는 가를 판별하기 위해 그러한 테스트는 필수적으로 수행되어 지며, 테스트시 다양한 테스트 파라메타들이 이용되어 칩에 대한 각종 전기적 특성 및 동작이 검사된다. 테스트의 결과로서, 반도체 메모리 칩내의 제어회로들 중에서 어느 하나가 불량인 경우에는 그 반도체 메모리 장치의 결함구제가 사실상 불가능하지만, 메모리 셀 어레이 내의 메모리 셀이 불량인 경우에는 리페어공정의 수행에 의해 리던던시 메모리 셀로 대치될 수 있으므로 결함 구제가 가능하게 된다. 즉, 노말 메모리 셀들중 일부가 결함으로 판정된 경우에 여분으로 제조된 리던던시 메모리 셀로 대체를 하면 정상적인 반도체 메모리 장치로서 동작될 수 있는 것이다. 이와 같이 결함 구제를 위해 레이저등의 고 에너지 광에 의해 용융가능한 퓨즈들을 포함하는 리던던시 회로가 반도체 메모리 장치의 메모리 셀 및 회로소자들의 제조시 함께 만들어진다.
한편, 스태이틱 랜덤 억세스 메모리와 같은 반도체 메모리 장치에서는 억세스 동작에 대한 스피드 페널티를 감소시키기 위해 메모리 셀 어레이를 복수의 블록단위로 나눈 멀티 블록 구조를 채용하고 있다. 그러한 멀티 블록 구조에서는 리페어 효율을 증가시키기 위해, 도 1에서 보여지는 바와 같이, 각 메모리 셀 블록마다 리던던시 회로가 대응적으로 연결된다.
컨벤셔날 기술에 따라 멀티 블록 구조를 갖는 반도체 메모리 장치에서 리던던시 회로의 연결구성을 보인 도 1을 참조하면, 필요한 개수로 나누어진 메모리 셀 블록들(10,12,14,16)에 리던던시 회로들(20,22,24,26)이 라인들(2,4,6,8)을 통해 각기 대응적으로 연결된 것이 보여진다. 각각의 메모리 셀 블록내에는 복수의 노말 메모리 셀과 복수의 리던던시 메모리 셀이 적절히 배치됨은 물론이다. 따라서, 메모리 셀 블록(10)내에서 노말 메모리 셀 또는 셀들이 결함난 경우라면, 리던던시 회로(20)의 결함구제 동작에 의해 메모리 셀 블록(10)내의 리던던시 메모리 셀 또는 셀들이 노말 메모리 셀 대신에 동작된다.
그러나, 도 1과 같이 메모리 셀 블록마다 각기 대응적으로 연결한 리던던시 회로의 배치구조는 칩내의 점유면적을 증가시키므로 고집적화에 제한요소로 작용하게 되는 문제점을 갖는다.
이하에서는 도 2를 참조로, 도 1의 배치구조에서 칩내의 점유면적이 증가되는 이유가 상세히 설명될 것이다.
도 2는 도 1중 리던던시 회로의 세부 구성도이다. 도면에서, 프리차아지부 (21), 퓨즈 박스 (22), 패스 트랜지스터 어레이(24), 상태 지속회로(26), 및 리던던시 인에이블 신호 발생회로(28)는 리던던시 회로를 구성한다. 상기 프리차아지부(21)는 신호(PRED)가 논리 하이로 인가되는 경우에 피형 모오스 트랜지스터(PM1)의 드레인 노드를 전원전압의 레벨로 프리차아지 하는 기능을 한다. 상기 신호(PRED)는 칩 인에이블 신호가 인가될 경우에 메인 펄스 발생기로부터 제공되는 조합 펄스이다. 상기 퓨즈 박스(22)는 일정한 간격으로 서로 이격 배치되며 통상적으로 레이저 커팅가능한 폴리 실리콘 퓨즈들로 구성된다. 상기 퓨즈 박스(22)는 칩내의 주변회로영역에 통상적으로 배치된다. 상기 퓨즈 박스(22)내의 블록 프리 퓨즈 박스(23)는 리던던시 플렉시블리티를 좋도록 하기 위한 블록 프리용 퓨즈들(F1-F4)로 이루어져 있다. 상기 패스 트랜지스터 어레이(24)는 블록 리던던시 어드레스(B_RA0,B_RA1) 및 리던던시 어드레스(RA0-RA3)에 응답하여 상기 피형 모오스 트랜지스터(PM1)의 드레인 노드의 전위가 프리차아지 레벨 또는 접지레벨로 되도록 한다. 상태 지속회로(26)는 래치(L1)를 포함함에 의해 상기 피형 모오스 트랜지스터(PM1)의 드레인 노드의 전위가 하이 레벨 또는 로우 레벨이 되면 레벨 상태를 반전하고 유지하는 기능을 한다. 리던던시 인에이블 신호 발생회로(28)는 상기 상태 지속회로(26)의 출력 논리레벨과 반도체 메모리에 인가되는 칩 셀렉트 신호(CHIP SELECT)를 수신하여 낸드(NAND) 응답을 생성한다. 상기 생성된 낸드 응답은 리던던시 인에이블 신호(RED_EN)가 된다.
도면 내에서, 퓨즈들(F1,F2∼F12)이 복수로 형성되어 있는 퓨즈 박스(22)는 리던던시 인에이블 신호 발생회로(28)를 통해 반도체 메모리 장치의 디코더 등과 같은 로우 또는 컬럼 제어회로에 연결되어 있고, 상기 로우 및 컬럼 제어회로는 메모리 셀 블록과 연결되어 있다.
퓨즈 프로그래밍은 상기 퓨즈 박스(22)내의 퓨즈들(F1,F2∼F12)중에서 결함 메모리 셀의 어드레스에 대응되는 퓨즈를 미리 오픈 또는 블로잉하는 것에 의해 구현된다. 그렇게 함에 의해, 메모리 장치의 정상동작시 결함 메모리 셀에 대한 결함 어드레스에 대응되는 어드레스가 어드레스 비트들(RA0-RA3)로서 인가되는 경우에만 상기 리던던시 신호 발생회로(28)는 비활성화 상태로 있던 리던던시 인에이블 신호(RED_EN)를 활성화 상태로 바꾼다. 따라서, 결함 메모리 셀 또는 블록 대신에 리던던시 메모리 셀 또는 블록이 디코딩회로에 의해 선택되어 데이터의 라이트/리드가 행하여진다. 결국, 상기한 퓨즈 프로그래밍은 일종의 어드레스 코드 커팅작업으로서 결함난 메모리 셀 또는 블록을 리페어하여 집적회로의 제조수율을 높이는 중요한 작업이다.
상기한 바와 같이, 도 2와 같은 리던던시 회로를 제조하여 두고 노말 메모리 셀에 결함이 있는 경우 그의 어드레스와 관련된 퓨즈를 오픈하면, 그 퓨즈 오픈 정보에 의해 대응되는 리던던시 메모리 셀이 결함난 노말 메모리 셀 대신으로 구동된다.
그러나, 도 2와 같은 리던던시 회로는 도 1을 통해 설명된 바와 같이 스피드 페널티를 감소시키기 위해 각 메모리 셀 블록마다 대응적으로 배치되므로, 도 1과 같은 경우에는 4개의 리던던시 회로가 필요함을 알 수 있다. 각각의 리던던시 회로내에 독립적으로 퓨즈 박스가 배치되면 퓨즈들의 레이아웃 면적은 증가되는 문제가 있다. 그리고, 리던던시 회로를 구성하는 프리차아지부(21), 패스 트랜지스터 어레이(24), 및 상태 지속회로(26)도 각기 독립적으로 배치되므로 칩내의 점유면적이 증가된다.
또한, 도 2에서 보여지는 바와 같이, 각각의 리던던시 회로내의 퓨즈박스(22)에는 각각의 메모리 셀 블록에 대응하여 배치되는 블록 프리용 퓨즈들(F1-F4)이 필요하게 되므로, 칩내의 점유면적이 역시 증가되어 고집적화에 제한을 주는 문제점이 있다.
상기한 바와 같이, 각 메모리 셀 블록마다 대응적으로 배치되는 리던던시 회로는 칩 내의 점유면적이 증대되는 문제점을 갖는다.
따라서, 고집적 반도체 메모리에서 퓨즈 박스 및 퓨즈 박스를 포함한 리던던시 회로는 보다 작은 점유면적을 차지하도록 설계 및 배치될 것이 요구된다.
따라서, 본 발명의 목적은 상기한 종래의 문제점을 해결할 수 있는 반도체 메모리 장치를 제공함에 있다.
본 발명의 다른 목적은 설정된 칩 사이즈를 감소시킬 수 있는 반도체 메모리 장치에서의 리던던시 회로를 제공함에 있다.
본 발명의 또 다른 목적은 리던던시 회로내의 퓨즈 박스를 통합적으로 배치하여 퓨즈들의 레이아웃 면적을 감소 또는 최소화시킬 수 있는 반도체 메모리 장치의 리던던시 회로를 제공함에 있다.
상기한 본 발명의 목적들 가운데 일부의 목적들을 달성하기 위하여 본 발명의 일 양상(aspect)에 따라, 메모리 셀 어레이가 복수의 메모리 셀 블록으로 구분된 멀티 블록 구조를 갖는 반도체 메모리 장치에서의 리던던시 회로는, 공통 프리차아지부와, 상기 복수의 메모리 셀 블록내의 결함 메모리 셀들에 대한 어드레스를 블록별로 저장하며 상기 공통 프리차아지부와 연결되어 블록 구분 선택신호에 따라 선택적으로 활성화되는 복수의 퓨즈박스를 포함하는 통합 리던던시 회로를 구비함에 의해 레이아웃 면적이 최소화 또는 감소된다.
이하에서는 본 발명의 실시예들에 따라, 멀티 블록 구조를 갖는 반도체 메모리 장치에서의 리던던시 회로가 첨부된 도면들을 참조로 설명될 것이다. 비록 다른 도면에 각기 표시되어 있더라도 동일 또는 유사한 기능을 가지는 구성요소들은 동일 또는 유사한 참조부호로서 라벨링된다. 이하의 다양한 실시예들에서 많은 특정 상세들이 도면을 따라 예를 들어 설명되고 있지만, 이는 본 분야의 통상의 지식을 가진 자에게 본 발명의 이해를 돕기 위한 의도 이외에는 다른 의도 없이 설명되었음을 주목(note)하여야 한다.
도 3을 참조하면, 본 발명의 실시예에 따라 멀티 블록 구조를 갖는 반도체 메모리 장치에서 리던던시 회로의 연결구성이 보여진다. 도면에서, 필요한 개수로 나누어진 메모리 셀 블록들(10,12,14,16)에 통합 리던던시 회로(100)가 공통으로 연결된 것이 보여진다. 복수개의 리던던시 퓨즈 박스가 합체된 상기 통합 리던던시 회로(100)의 출력 라인들(102,104,106,108)은 상기 메모리 셀 블록들(10,12,14,16)에 각기 대응적으로 연결된다.
메모리 셀 블록들(10,12,14,16)내에는 복수의 노말 메모리 셀과 복수의 리던던시 메모리 셀이 적절히 배치된다. 메모리 셀 블록(10)내에서 노말 메모리 셀 또는 셀들이 결함난 경우라면, 통합 리던던시 회로(100)의 결함구제 동작에 의해 메모리 셀 블록(10)내의 리던던시 메모리 셀 또는 셀들이 노말 메모리 셀 대신에 동작된다. 도 3에서 보여지는 바와 같이 복수의 메모리 셀 블록에 통합 리던던시 회로를 연결한 배치구조는 칩내의 점유면적을 감소시키는 장점을 갖는다.
이하에서는 도 4 및 도 5를 참조로, 도 3의 배치구조에서 칩내의 점유면적이 감소되는 이유가 상세히 설명될 것이다.
도 4 및 도 5는 도 3의 구체적 구현 예를 각기 별도로 보여주는 도면들이다. 먼저, 도 4를 참조하면, 프리차아지부(110), 제1,2,3,4 퓨즈 박스(120,130,140,150), 제1,2,3,4 블록 스위치(NM1-NM4), 패스 트랜지스터 어레이(160), 상태 지속회로(180), 및 리던던시 인에이블 신호 발생회로(190)는 도 3의 통합 리던던시 회로(100)를 구성한다.
상기 프리차아지부(110)는 리던던시 신호(PRED)가 논리 하이로 인가되는 경우에 피형 모오스 트랜지스터(PM1)의 드레인 노드를 전원전압의 레벨로 프리차아지 하는 기능을 한다.
상기 제1,2,3,4 퓨즈 박스(120,130,140,150)는, 각기, 칩내의 주변회로영역에서 서로 이격 배치되고 통상적으로 레이저 커팅가능한 폴리 실리콘 퓨즈들(F1-F8)로 구성된다. 여기서, 상기 제1,2,3,4 퓨즈 박스(120,130,140,150)내에는 도 2의 구성과는 달리 블록 프리 퓨즈 박스(23)가 제거된 것이 보여진다. 즉, 리던던시 플렉시블리티를 좋도록 하기 위한 블록 프리용 퓨즈들(F1-F4)이 제1,2,3,4 블록 스위치(NM1-NM4)의 기능에 의해 도 4의 회로구조에서는 필요 없게 되는 것이다. 결국, 각 퓨즈박스는 블록 리던던시 어드레스 (BA0,BA1,BA2,BA3)에 의해 선택적으로 인에이블된다.
제1,2,3,4 블록 스위치(NM1-NM4)는 블록 리던던시 어드레스(BA0,BA1,BA2,BA3)에 각기 응답하여 턴온됨에 의해 대응되는 퓨즈 박스가 피형 모오스 트랜지스터(PM1)의 드레인 노드와 연결되도록 한다.
상기 패스 트랜지스터 어레이(160)는 리던던시 어드레스(RA0-RA3)에 응답하여 상기 피형 모오스 트랜지스터(PM1)의 드레인 노드의 전위가 프리차아지 레벨 또는 접지레벨로 되도록 한다.
상태 지속회로(180)는 래치(L1)를 포함함에 의해 상기 피형 모오스 트랜지스터(PM1)의 드레인 노드의 전위가 하이 레벨 또는 로우 레벨이 되면 레벨 상태를 반전하고 유지하는 기능을 한다.
리던던시 인에이블 신호 발생회로(190)는, 상기 상태 지속회로(180)의 출력 논리레벨을 일측입력단으로 공통수신하고 블록 리던던시 어드레스(BA0,BA1,BA2,BA3)를 타측입력단으로 각기 수신하여 노아(NOR) 응답을 생성하는 제1-제4 노아 게이트(NOR1-NOR2)와, 상기 노아 게이트들(NOR1-NOR4)의 출력단에 각기 연결되어 논리레벨을 반전하는 제1-4 출력인버터(IN1-IN4)로 구성된다. 상기 출력 인버터들에서 각기 생성된 출력은 제1-제4 리던던시 인에이블 신호(RED_EN0-RED_EN3)가 된다.
퓨즈 프로그래밍은 제1,2,3,4 퓨즈 박스(120,130,140,150)내의 퓨즈들(F1∼F8)중에서 결함 메모리 셀의 어드레스에 대응되는 퓨즈를 미리 오픈 또는 블로잉하는 것에 의해 구현된다. 이에 따라 결함 메모리 셀의 로우 또는 컬럼 어드레스가 퓨즈들에 저장된다. 퓨즈 오픈에 의해 프로그래밍이 행해진 후에는, 메모리 장치의 정상동작시 결함 메모리 셀에 대한 결함 어드레스에 대응되는 어드레스가 어드레스 비트들(RA0-RA3)로서 인가되는 경우에만 상기 리던던시 신호 발생회로(190)는 비활성화 상태로 있던 리던던시 인에이블 신호(RED_EN0-RED_EN3)를 활성화 상태로 바꾼다. 따라서, 결함 메모리 셀 또는 블록 대신에 리던던시 메모리 셀 또는 블록이 디코딩회로에 의해 선택되어 데이터의 라이트/리드가 행하여진다. 이 경우에, 제1,2,3,4 블록 스위치(NM1-NM4)에 동작에 의해 메모리 셀 블록들(10,12,14,16)중의 하나의 블록이 선택된다.
리던던시 회로를 각 메모리 셀 블록마다 대응적으로 배치함이 없이, 도 4와 같은 통합 리던던시 회로를 구현하는 경우에, 리던던시 동작이 충분히 수행됨은 물론, 퓨즈 박스의 레이아웃 면적이 대폭적으로 감소되어 칩 사이즈가 축소되는 장점이 있다. 또한, 리던던시 회로를 구성하는 프리차아지부(110), 패스 트랜지스터 어레이(160), 및 상태 지속회로(180)가 복수의 메모리 셀 블록에 대하여 공통으로 사용되므로 칩 내의 점유면적은 감소된다. 즉, 메모리 셀 블록이 4개인 경우에 종래에는 메모리 셀 블록마다 대응적으로 배치되므로 각기 4개의 회로소자들이 필요하였으나, 본 발명의 실시예의 경우에는 1개의 회로소자만이 필요함을 알 수 있다. 더구나, 도 2에서 보여지는 바와 같은 블록 프리용 퓨즈들(F1-F4)이 필요 없으므로, 칩내의 점유면적이 역시 감소된다.
통상의 반도체 메모리 장치에서 상기한 바와 같은 퓨즈 박스내의 퓨즈들의 오픈(open)방법으로서는 많은 양의 전류를 흐르게 하여 퓨징하는 전기적 퓨징법과, 레이저 빔의 주사에 의해 블로잉하는 레이저 퓨징법이 있다. 전기적 퓨징법에 사용되는 전기 퓨즈는 EEPROM(Electrical Erasable Programmable Read Only Memory) 등과 같은 반도체 메모리 장치에 많이 이용된다. 레이저 퓨징법에 사용되는 레이저 퓨즈는 폴리실리콘 재질로 만들어지며, DRAM(Dynamic Random Access Memory)이나 SRAM 등과 같은 반도체 메모리 장치에 주로 이용된다.
또한, 리던던시 어드레스에 의해 리던던시 동작을 행하는 기술은 1999년 8월 3일자로 발행된 미국 특허번호 5,933,382인 반도체 메모리 장치에서의 리던던트 퓨즈 회로에 개시되어 있으므로 이를 참조시 보다 명확하게 이해될 수 있을 것이다.
이제 도 5를 참조로, 본 발명의 또 다른 구체적 구현예가 설명될 것이다. 도 5의 구성은, 제1,2,3,4 퓨즈 박스(121,131,141,151)를 제외하고는 도 4의 구성과 실질적으로 동일하다. 즉, 도 4에서 보여지는 제1,2,3,4 블록 스위치(NM1-NM4)를 제거하고 각 퓨즈박스 내의 퓨즈들 마다 제1,2,3,4 블록 스위치를 일 대 일로 대응시켜 구성한 것이다.
도 5에서 상기 제1,2,3,4 퓨즈 박스(121,131,141,151)는 각기, 복수의 퓨즈(F1-F8)와, 상기 퓨즈들(F1-F8)에 드레인이 각기 연결되고 게이트로 블록 리던던시 어드레스를 수신하는 엔형 모오스 트랜지스터들(N1-N8)로 구성된다.
도 2와 비교시, 상기 제1,2,3,4 퓨즈 박스(121,131,141,151)에서도, 도 2의 구성과는 달리, 블록 프리 퓨즈 박스(23)가 제거된 것이 보여진다. 즉, 블록 프리용 퓨즈들(F1-F4)이 도 5의 회로구조에서는 필요 없게 되는 것이다. 결국, 각 퓨즈박스는 블록 리던던시 어드레스(BA0,BA1,BA2,BA3)에 의해 선택적으로 인에이블된다.
도 5와 같이 구성된 통합 리던던시 회로의 동작은 도 4와 동일하다. 도 5와 같은 통합 리던던시 회로를 구현하는 경우에도, 리던던시 동작이 충분히 수행됨은 물론, 퓨즈 박스의 레이아웃 면적이 대폭적으로 감소되어 칩 사이즈가 축소되는 장점이 있다. 또한, 리던던시 회로를 구성하는 프리차아지부(110), 패스 트랜지스터 어레이(160), 및 상태 지속회로(180)가 복수의 메모리 셀 블록에 대하여 공통으로 사용되므로 칩 내의 점유면적은 감소된다.
도 4의 경우와 마찬가지로, 도 2에서 보여지는 바와 같은 블록 프리용 퓨즈들(F1-F4)이 도 5에서는 필요 없으므로, 칩내의 점유면적이 역시 감소되며, 상기 리던던시 신호 발생회로(190)를 구성하는 회로소자들의 점유면적도 도 2의 경우에 비해 감소된다.
상기한 설명에서는 본 발명의 실시 예를 위주로 도면을 따라 예를 들어 설명하였지만, 본 발명의 기술적 사상의 범위 내에서 본 발명을 다양하게 변형 또는 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이다. 예를 들어, 사안이 다른 경우에 퓨즈 박스의 개수나 세부적인 연결관계를 본 발명의 기술적 사상을 벗어남이 없이 다양한 형태로 변경할 수 있음은 물론이다.
상술한 바와 같이, 통합 리던던시 회로 구조를 갖는 본 발명에 따르면, 퓨즈 박스의 배치 효율이 높아지고 블록 프리용 퓨즈가 필요 없으므로, 칩 점유면적이 대폭적으로 감소되는 효과가 있다. 또한, 리던던시 회로 소자의 공통사용에 의한 소자 개수감소로 레이아웃 면적이 최소화 또는 축소되며, 콤팩트한 회로 설계가 얻어지는 장점이 있다.
도 1은 컨벤셔날 기술에 따라 멀티 블록 구조를 갖는 반도체 메모리 장치에서 리던던시 회로의 연결구성을 보인 블록도
도 2는 도 1중 리던던시 회로의 세부 구성도
도 3은 본 발명의 실시예에 따라 멀티 블록 구조를 갖는 반도체 메모리 장치에서 리던던시 회로의 연결구성을 보인 블록도
도 4 및 도 5는 도 3의 구체적 구현 예를 각기 별도로 보여주는 도면들

Claims (4)

  1. (삭제)
  2. (삭제)
  3. (삭제)
  4. 반도체 메모리 장치에 있어서:
    복수의 메모리 셀 블록으로 이루어진 메모리 셀 어레이;
    리던던시 신호에 응답하여 프리차아지 노드를 설정된 전압레벨로 프리차아지 하는 공통 프리차아지부;
    상기 메모리 셀 블록들에 대응하는 개수로 그룹핑된 복수의 퓨즈 박스;
    블록 리던던시 어드레스에 응답하여 상기 프리차아지 노드를 선택적으로 상기 퓨즈 박스에 연결하는 블록 스위치;
    리던던시 어드레스에 응답하여 상기 프리차아지 노드의 레벨을 퓨즈 프로그래밍에 따라 변화시키는 패스 트랜지스터 어레이;
    상기 프리차아지 노드의 레벨을 리던던시 동작 모드동안에 지속하는 상태 지속회로; 및
    상기 상태 지속회로의 출력 논리레벨을 일측입력단으로 공통수신하고 블록 리던던시 어드레스를 타측입력단으로 각기 수신하여 블록별 리던던시 인에이블 신호를 생성하는 리던던시 인에이블 신호 발생회로를 구비함을 특징으로 하는 반도체 메모리 장치.
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