KR940006614B1 - 블럭 모우드를 가지는 반도체 메모리 장치의 리던던시 회로 - Google Patents

블럭 모우드를 가지는 반도체 메모리 장치의 리던던시 회로 Download PDF

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Abstract

내용 없음.

Description

블럭 모우드를 가지는 반도체 메모리 장치의 리던던시 회로
제1도는 종래의 DRAM에서의 리던던시를 위한 러던던트 인에이블 클럭 발생회로를 나타내는 것이다.
제2도는 본 발명에 따른 블럭 모우드를 가지는 반도체 메모리 장치를 설명하기 위한 회로도이다.
제3도는 본 발명에 따른 블럭 모우드를 가지는 반도체 메모리 장치의 리던던시를 위한 리던던트 인에이블 클럭 발생 회로를 나타내는 것이다.
제4도는 본 발명에 따른 블럭 모우드를 가지는 반도체 메모리 장치의 리던던시 동작을 설명하기 위한 동작 타이밍도를 나타내는 것이다.
본 발명은 반도체 메모리 장치의 러던던시 회로에 관한 것으로, 특히 블럭 라이트 기능을 갖는 반도체 메모리 장치의 리던던시 회로에 관한 것이다.
반도체 메모리 장치에 있어서, 메모리 셀 어레이의 어떤 부분에서 한개의 결함이 발생하여도 전체 메모리가 사용될 수 없다. 더군다나, 반도체 메모리 장치의 설계와 제조에서 향상이 이루어지면 더 많은 셀들의 수가 단일 칩상에 배치되며 크기가 큰 집적회로가 제조된다. 이와 아울러 메모리 집적회로의 한개 또는 다수의 셀들은 결함이 생기기 쉽게 되며 전체 칩을 무용하게 한다.
상기와 같은 문제를 해결하기 위한 종래의 기술로써 동일칩상에 기본 메모리의 수에 부가하여 리던던트 메모리 셀들을 설치하고 결함이 있는 노말 메모리 셀들과 대체하는 방식의 반도체 메모리 장치가 설계되고 제조되어 왔다. 이와 같이 대체하기 위해서는 디코오더 회로가 필요하게 되고 결함이 있는 셀 어레이의 행 또는 열을 선택하는 어드레스의 노말 디코오더를 디스에이블 시키고 상기 어드레스에서 스페어로 제공된 셀어레이의 행 또는 열을 대체하는 리던던트 디코오더를 사용하게 된다.
따라서 반도체 메모리 장치를 제작한 후 테스트를 하여 결함이 있는 메모리 셀 어레이의 행 또는 열 어드레스를 체크하여 상기 어드레스에 해당하는 노말 디코오더를 디스에이블 시키고 상기 어드레스에서 리던던트 디코오더가 인에이블 되게 프로그램을 하여 왔다.
제1도는 미국 특허 제4,829,480호에 공개된 반도체 메모리 장치의 열 리던던트 회로도를 나타낸 것이다.
제1도에 있어서, 래치 회로(10)는 NMOS 트랜지스터(1)(2)의 드레인이 공통으로 접속되고, 휴우즈(MF)를 통해 전원(Vcc)가 접속되며 소오스들은 접지된다. PMOS 트랜지스터(3)와 NMOS 트랜지스터(4)는 직렬로 접속되며 상기 PMOS 트랜지스터(3)의 소오스는 전원(Vcc)에 접속되고 NMOS 트랜지스터(4)의 소오스는 접지된다. 또한 상기 NMOS 트랜지스터(1)의 게이트에는 리세트 신호(RESET)가 인가되고, 상기 NMOS 트랜지스터(2)의 게이트는 상기 NMOS 트랜지스더(4)의 드레인과 접속되며 상기 NMOS 트랜지스터(1)(2)의 드레인의 공통점은 상기 PMOS 트랜지스터(3)과 NMOS 트랜지스터(4)의 게이트와 접속이 되며, 상기 NMOS 트랜지스터(4)의 드레인을 인버터(5)에 접속된다.
리던던트 열 디코오더는 열 어드레스(CA0 또는 CA0-또는)는 각각 전달하는 NMOS 트랜지스터와 PMOS 트랜지스터로 이루어진 CMOS 전송 게이트쌍들((TO,)∼(T7,))는 각각 휴우즈쌍((F0,)∼(F7∼))와 직렬로 접속되고 휴우즈쌍들((F0,)∼(F3,)은 각각 공통 접속되어 NAND 게이트(20)에 입력되고 각쌍의 휴우즈들((F4,)∼(F7,))은 각각 공통접속되어 NAND 게이트(30)에 접속되고 NAND 게이트들(20, 30)의 출력신호는 NRO 게이트(40)에 접속되고 NOR 게이트(40)은 리던던트인에이블 신호(REN)를 출력한다.
한편 상기 열 어드레스(CA0∼CA7)와 인버터(6∼13)에 의해서 반전된 열 어드레스
(~)를 전달하는 CMOS 전송 게이트쌍들((TO,,∼(T7,))의 각쌍의 NMOS 트랜지스터들의 게이트는 인버터(5)에 직렬로 접속된 인버터(50)의 출력 라인에 접속되고 CMOS 전송 게이트쌍들((TO,)∼(T7,))의 각쌍의 PMOS 트랜지스터들의 게이트는 인버터(5)의 출력라인에 접속된다.
또한, 상기 인버터(5)의 출력은 NMOS 트랜지스터(21∼28)의 게이드에 접속되고 상기 NMOS 트랜지스터들(21∼28)의 각각의 드레인은 상기 휴우즈쌍들((F0,)∼(F7,))의 공동접속 라인에 접속되고 각각의 소오스는 접지된다.
제1도의 동작을 상세히 설명하면 다음과 같다.
열 러던던시를 행하지 않는 경우에는 휴우즈(MF) 및 휴우즈쌍들((F0,)∼(F7,))를 끊지 않은 상태로 놓아 둔다.
따라서, 리세트 단자로 제2도의 리세트 펄스(RESET)가 입력하여도 휴우즈(MF)가 끊어지지 않았으므로 노오드(100)의 전압은 항상 "하이" 상태를 유지하여 PMOS 트랜지스터(3)는 오프 상태가 되고 NMOS트랜지스터(4)는 온 상태가 되어 노오드(200)는 "로우" 상태로 래치되고 인버터(5)의 출력은 "하이" 상태로 된다.
따라서 CMOS 전송 게이트 쌍들((T0,)∼(T7,))는 모두 오프 상태가 되지만 NMOS 트랜지스터들(21∼28)이 온 상태가 되어 NAND 게이트들(20, 30)의 입력은 모두 "로우" 상태로 되고 그 출력은 "하이" 상태가 된다. NOR 게이트(40)의 입력은 모두 "하이" 상태가 되고 그 출력은 "로우" 상태가 된다. 즉, 리던던트 인에이블 신호(REN)가 "로우" 상태가 된다. 그래서, 리던던트 동작은 디스에이블된다.
한편, 메모리 셀에 결함이 있어 열 리던던시를 행하는 경우 여기에서, 결함이 있는 노말 메모리 셀의 열어드레스(CA0∼CA7)가 모두 "0"이라 가정한다.
이때에는 휴우즈(MF)를 끊고 동시에 열 어드레스(CA0∼CA7)를 전달하는 CMOS 전송 게이트들(T0∼T7)에 직렬로 접속된 휴우즈들 (F0∼F7)을 모두 끊는다.
따라서 노오드(100)은 플로팅 상태가 되므로 노오드(200)은 어떤 상태에 있는지 알수가 없다. 따라서 제2도의가 인에이블 되면 만들어진 리세트 펄스(RESET)가 리세트 단자로 입력하여 노오드(100)이 "로우" 상태가 되고 PMOS 트랜지스터(3)가 온 되고 NMOS 트랜지스터(4)가 오프 상태로 되어 노오드(200)은 "하이" 상태로 래치된다.
따라서, 인버터(5)의 출력은 "로우"상태가 되며 CMOS 전송 게이트들((T0∼)∼(T7,))가 모두 도통 상태가 되고, NMOS 트랜지스터(21∼28)은 모두 오프상태가 된다. 그러므로, "하이" 상태인 열 어드레스(∼)는 상기 CMOS 전송 게이트들(~)와 휴우즈(~)을 통해 NAND 게이트들(20, 30)로 입력하여 "로우" 상태가 되고, NOR 게이트(40)는 "로우" 상태를 입력하여 "하이" 상태의 신호를 출력한다. 즉, 리던던트 인에이블 신호(REN)가 "하이" 상태가 되어 리던던시 동작이 인에이블된다.
상기 제1도는 노말 모우드의 경우에는 리던던시가 가능하였으나, 블럭 단위로 데이타가 전송된 블럭 모우드에 있어서는 리던던시에 대한 배려가 되어 있지 않았다.
본 발명의 목적은 블럭 모우드에서 리던던트가 가능한 블럭 모우드를 가지는 반도체 메모리 장치의 리던던시 회로를 제공하는데 있다.
본 발명의 다른 목적은 수율을 향상시킬 수 있는 블럭 모우드를 가지는 반도체 메모리 장치의 리던던시 회로를 제공하는데 있다.
이와 같은 목적을 달성하기 위하여 본 발명의 블럭 모우드를 가진 반도체 메모리 장치의 리던던시 회로는 N비트의 컬럼 어드레스 중 M비트의 컬럼 어드레스 수에 대응하는 2M개의 데이타 입력에 의해 블럭 단위로 데이타의 입력이 가능한 블럭 모우드를 가지는 반도체 메모리 장치에 있어서, N비트의 컬럼 어드레스를 디코드 하기 위한 스페어 열 디코더; 및 M비트의 컬럼 어드레스를 상기 2M개의 데이타 입력으로 대체하기 위한 스페어 블럭 열 디코더를 구비한 것을 특징으로 한다.
첨부된 도면을 참고로 하여 본 발명의 블럭 모우드를 가진 반도체 메모리 장치의 리던던시 회로를 설명하면 다음과 같다.
제2도는 본 발명에 따른 블럭 모우드를 가진 반도체 메모리 장치의 어드레스 디코딩 동작을 설명하기 위한 것이다.
제2도에 있어서, 128K 비트의 정보를 기억하기 위한 128K 램 셀 어레이(300)와, 상기 128K 램 셀 어레이 중의 불량인 셀 어레이를 대체하기 위한 리던던트 메모리 셀 어레이(400)와, 상기 128K 램 셀 어레이들에 입/출력 데이타를 전송하기 위한 전송 게이트들(500)과, 상기 리던던트 메모리 셀 어레이(400)에 입/출럭 데이타를 전송하기 위한 전송 게이트들(600)과, 상기 전송 게이트(500, 600)에 연결된 입/출력 선들(I/O1,, I/O2,)과, 상기 전송 게이트들(500)을 제어하기 위한 정상적인 열 어드레스 디코더(700)와, 상기 전송 게이트들(600)을 제어하기 위한 리던던트 열 어드레스디코더(800)로 구성되어 있다.
상기 노말 열 어드레스 디코더(700)는 블럭 라이트 모드시에 블럭 라이트 신호(BW)에 응답하여 두개의 컬럼 어드레스(CA0, CA1)를 4개의 데이타 입력신호들(DIN0∼DIN3)로 대체하고, 열 어드레스 신호들(CA2∼CA7)의 디코딩된 신호들과 상기 데이타 입력 신호들(DIN0∼DIN3)을 디코딩하여 하나의 블럭을 선택하게 된다. 그런데, 만일 상기 메모리 128K 램 셀 어레이들(300)중에 하나의 셀에 결함이 생기면, 그 결함이 생긴 셀의 어레이를 리던던트 셀 어레이(400)와 대체 해야 한다. 그래서 리던던트 열 어드레스 디코더(800)는 리던던트 셀 어레이(400)로 대체하기 위해서 상기 노말 열 어드레스 디코더(700)와 같이 두개의 열 어드레스(CA0, CA1)를 4개의 데이타 입력 신호들(DIN0∼DIN3)으로 대체 시킨다.
제3도는 제2도에 나타낸 리던던트 열 어드레스 디코드(800)의 상세한 회로도를 나타낸 것이다.
제3도에 있어서, 래치 회로(10)는 NMOS 트랜지스터(1)(2)의 드레인이 공통으로 접속되고, 휴우즈(MF)를 통해 전원(Vcc)이 접속되며 소오스들은 접지된다. PMOS 트랜지스터(3)와 NMOS 트랜지스터(4)는 직렬로 접속되며 상기 PMOS 트랜지스터(3)의 소오스는 전원(Vcc)에 접속되고, NMOS 트랜지스터(4)의 소오스는 접지된다. 또한, 상기 NMOS 트랜지스터(1)의 게이트에는 리세트 신호(RESET)가 인가되고, 상기 NMOS 트랜지스터(2)의 게이트는 상기 NMOS 트랜지스터(4)의 드레인과 접속되며 상기 NMOS 트랜지스터(1)(2)의 드레인의 공통점은 상기 PMOS 트랜지스터(3)과 NMOS 트랜지스터(4)의 게이트와 접속이 되며 상기 NMOS 트랜지스터(4)의 드레인은 인버터(5)에 접속된다.
리던던트 열 디코더는 열 어드레스((CA2,)-(CA7,))를 각각 전달하는 NMOS 트랜지스터와 PMOS 트랜지스터로 이루어진 CMOS 전송 게이트쌍들((T2,)∼(T7,))은 각각 휴우즈쌍들((F2∼)~(F7,))와 각각 직렬로 접속되고 각쌍의 휴우즈들((F4,)∼(F7,))은 각각 공통 접속되어 NAND 게이트(30)에 접속되고, 각쌍의 휴우즈들((F2,)∼(F3,))은 각각 공통 접속되어 NAND 게이트(20)에 접속되고, NAND 게이트들(20, 30)의 출력신호는 NOR 게이트(40)에 입력되어 리던던트 인에이블 신호(REN)를 출력한다.
한편, 상기 열 어드레스(CA2-CA7)와 인버터(8∼13)에 의해서 반전된 열 어드레스(∼)를 전달하는 CMOS 전송 게이트쌍들((T2,)-(T7,))의 각쌍의 NMOS 트랜지스터들의 게이트는 인버터(5)에 직렬로 접속된 인버터(50)의 출력선에 접속되고 CMOS 전송 게이트쌍들((T2,)-(T7,))의 각 쌍의 PMOS 트랜지스터들의 게이트는 인버터(5)의 출력선에 접속된다. 또한, 상기 인버터(5)의 출력은 NMOS 트랜지스터들(23∼28)의 게이트에 접속되고, 상기 NMOS 트랜지스터들(23∼28)의 각각의 드레인은 상기 휴우즈쌍들((F2,)∼(F7,))의 공통 접속선에 접속되고 각각의 소오스는 접지된다. 그리고, 노말 열 어드레스 리던던트를 수행할때는 열 어드레스쌍들((CA0,)(CA1,)의 신호를 NAND 게이트(20)의 입력에 전달하고, 블럭 라이트 리던던트를 수행할 때는 4개의 데이타 입력 신호(DIN0∼DIN3)의 신호를 NAND 게이트(20)의 입력에 전달하기 위한 멀티 플렉싱 수단(200)을 구비하고 이다. 멀티 플렉싱 수단은 열 어드레스((CA0,)(CA1,))를 각각 전달하는 NMOS 트랜지스터와 PMOS 트랜지스터로 이루어진 CMOS 전송 게이트쌍들((T0,)(T1,))은 각각 휴우즈((F0,)(F1,))와 각각 직렬로 접속되고 각쌍의 휴우즈들((F0,)(F1,))은 각각 공통 접속되어 NAND 게이트(20)에 접속된다.
상기 CMOS 전송 게이트쌍들((T0,)(T1,))의 게이트를 제어하기 위한 신호 발생 수단은 블럭 라이트 신호(BW)를 게이트에 입력하는 PMOS 트랜지스터와 인버터(14)에 의해서 반전된 블럭 라이트 신호를 게이트에 입력하는 NMOS 트랜지스터로 이루어지고 입력단자에 인버터(5)의 출력신호(A)를 입력하는 CMOS 전송 게이트(T8)과 CMOS 전송 게이트(T8)의 출력신호를 입력하는 인버터(15)와, CMOS 전송 게이트(T8)의 출력신호를 드레인에 연결하고 블럭 라이트 신호(BW)를 게이트에 연결하고 접지를 소오스에 연결하는 NMOS 트랜지스터(16)으로 구성되어 인버터(15)의 출력신호를 CMOS 전송 게이트쌍들((T0,), (T1,))의 PMOS 트랜지스터들의 게이트에 연결하고, CMOS 전송 게이트(T8)의 출력신호를 CMOS 전송 게이트쌍들((T0,),(T1,))의 NMOS 트랜지스터들의 게이트에 연결하여 구성되어 있다.
또한, 블럭 라이트 리던던트를 수행할 때는 데이타 입력 신호들(DIN0∼DIN3)을 각각 휴우즈들(DF0-DF3)을 통하여 소오스들에 연결하고 드레인들은 공통 접속하여 NAND 게이트(20)의 입력단자에 연결하는 NMOS 트랜지스터(30-33)과, 상기 NMOS 트랜지스터(30-33)의 드레인 공통점을 드레인에 접속하고 소오스를 휴우즈쌍(F0,)의 공통점과 NAND 게이트(20)의 입력단자에 연결하는 NMOS 트랜지스터(34)로 구성되고, NMOS 트랜지스터들(30-34)의 게이트들은 블럭 라이트 신호(BW)와 인버터(5)의 출력신호(A)를 입력하는 NAND 게이트(17)와 직렬 연결된 인버터(18)의 출력신호에 연결되어 구성되어 있다.
제4도는 블럭 라이트 리던던트 동작을 설명하기 위한 동작 타이밍도를 나타낸 것이다.
제4도에 있어서, 리세트 펄스(RESET)는 행 어드레스 스트로브(Row Addres Strobe ;)신호가 "로우" 레벨로 떨어진 후 열 어드레스(Column Address)가 입력하기 전에 하나의 펄스를 리세트 단자에 입력하면 된다.
열 리던던시를 행하지 않는 경우에는 휴우즈(MF) 및 휴우즈쌍을 ((F0,)∼(F7,)) 및 (DF0∼DF3)를 끊지 않은 상태로 놓아 둔다. 따라서, 리세트 단자로 제2도의 리세트 펄스(RESET)가 입력하여도 휴우즈(MF)가 끊어지지 않았으므로 노오드(100)의 전압은 항상 "하이" 상태를 유지하여 PMOS 트랜지스터(3)는 오프 상태가 되고 NMOS 트랜지스터(4)는 온 상태가 되어 노오드(200)는 로우 상태로 래치되고 인버터(5)의 출력은 "하이" 상태가 된다.
따라서 CMOS 전송 게이트들((T0,)∼(T7,))는 모두 오프 상태가 되지만 NMOS 트랜지스터들(21∼28)이 온 상태가 NAND 게이트들(20, 30)의 입력은 모두 "로우" 상태로 되고 그 출력은 "하이" 상태가 된다. NOR 게이트(40)의 입력은 모두 "하이" 상태가 되고 그 출력은 "로우" 상태가 된다. 즉, 리던던트 인에이블 신호(REN)가 "로우" 상태가 된다. 그래서, 리던던트 동작은 디스에이블 된다.
한편, 블럭 라디트를 행하는 경우 여기에서, 결함이 있는 노말 메모리 셀의 열 어드레스(CA2-CA7)이 모두 "0"이고 열 어드레스(CA1, CA0)가 모두 "1"이고 데이타 입력(DIN3)에 의해서 대체 된다고 가정한다. 이때에는 휴우즈(MF)를 끊고, 동시에 열 어드레스(CA2-CA7)을 전달하는 CMOS 전송 게이트들(T2∼T7)에 직렬로 접속된 휴우즈들(F2∼F7)을 모두 끊고 휴우즈(DF0, DF1, DF2)를 끊는다. 따라서 노오드(100)은 플로팅 상태가 되므로 노오드(200)은 어떤 상태가 있는지 알수가 없다. 따라서, 제2도의가 인에이블 되면 만들어진 리세트 펄스(RESET)가 리세트 단자로 입력하여 노오드(100)이 "로우" 상태가 되고 PMOS 트랜지스터(3)가 온 되고 NMOS 트랜지스터(4)가 오프 상태로 되어 노오드(200)은 "하이" 상태로 래치된다. 따라서 인버터(5)의 출력은 "로우" 상태가 되며 CMOS 전송 게이트(∼)가 모두 도통상태가 되고, NMOS 트랜지스터들(21∼28)은 모두 오프 상태가 된다. 그러므로 "하이" 상태인 열 어드레스(∼)는 상기 CMOS 전송 게이트들(∼)와 휴우즈(∼)를 통해 NAND 게이트들(20, 30)로 입력된다. 그리고, "하이" 레벨의 인버터(5)의 출력신호(A)는 "하이" 레벨의 블럭 라이트 신호(BW)와 NAND 게이트(17)와 인버터(18)에 의해 논리곱 된다. "하이" 레벨의 인버터(18)의 출력신호가 NMOS트랜지스터들(30∼34)에 인가되어 턴온된다. "하이" 레벨의 데이타 입력 신호(DIN3)가 휴우즈(DF3)와 NMOS 트랜지스터(33)를 통하여 NAND 게이트(20)의 입력단자(a)에 인가된다. 그리고 NMOS 트랜지스터(34)를 통하여 입력 단자(b)에 인가된다. 이때 인버터(5)의 "하이" 레벨의 신호는 CMOS 전송게이트(T8)의 입력 단자에 인가되지만 블럭 라이트신호(BW)가 "하이" 레벨이므로 전송되지 못하고 NMOS 트랜지스터(16)이 온도어 인버터(15)의 입력단자에 "로우" 레벨의 신호가 인가된다.
그래서 CMOS 전송 게이트쌍들((T0,)(T1,))은 온되지 못하고 열 어드레스들(CA0, CA1)의 입력은 차단된다. 이와같이 하여 NAND 게이트들(20, 30)은 입력단자(b, c, d, e, f, g, h, i)가 "하이" 레벨이 되어 출력단자(k, j)를 "로우" 레벨로 한다. NRO 게이트(40)은 "로우" 레벨의 신호를 입력하여 러던던트 인에이블신호(REN)를 "하이" 레벨로 한다. 이때 만일 데이타 입력신호(DIN3)가 "하이" 레벨이면 라이트가 가능하지만 데이타 입력 신호(DIN3)가 "로우"레벨이면 라이트가 불가능하다.
따라서, 반도체 메모리 장치의 블럭 라이트 리던던트 동작이 가능하게 된다.
본 발명의 열 어드레스 리던던트 회로는, 블럭 라이트 기능을 가지는 반도체 메모리 장치에 적용하여 블럭 라이트 리던던시가 가능하게 한다.
본 발명은 상기 실시예에만 국한되는 것이 아니라 더 큰 용량의 반도체 메모리 장치에도 본 발명의 사상은 적용될 수 있다.

Claims (4)

  1. N비트의 어드레스 중 M비트의 컬럼 어드레스 수에 대응하는 2M개의 데이타 입력에 의해 블럭 단위로 데이타의 입력이 가능한 블럭 모우드를 가지는 반도체 메모리 장치에 있어서, N비트의 컬럼 어드레스를 디코드 하기 위한 스페어 디코더; 및 M비트의 어드레스를 상기 2M개의 데이타 입력으로 대체하기 위한 스페어 블럭 열 디코더를 구비한 것을 특징으로 하는 블럭 모우드를 가지는 반도체 메모리 장치의 리던던시회로.
  2. 제1항에 있어서, 상기 스페어 디코더는 공급 전압을 받기 위하여 연결될 수 있는 제1휴우즈와, 상기 제1휴우즈를 통하여 상기 공급전압의 입력에 응답하여 제1논리신호와 상기 제1휴우즈가 블로우 된 후에 리세트 펄스에 응답하여 제2논리신호를 제공하기 위한 래치 수단; N-M 비트의 어드레스 신호의 정과부의 어드레스 신호들을 유도하는 2N-2M개의 어드레스 입력단자들; 상기 래치 수단의 상기 제 2논리 신호의 수신에 응답하여 2N-2M개의 어드레스 입력단자들로 부터의 정과/또는 부의 어드레스 신호들을 전송하기 위한 -2M개의 전송 수단; 상기 2N-2M개의 전송 수단에 연결된 2N-2M개의 제2휴우즈쌍들; 상기 2N-2N개의 제2휴우즈쌍들의 각쌍들을 공통 접속하는 N-M개의 공통 노드들; 상기 N-M개의 공통 노드들과 관련 전위 노드 사이에 병렬로 연결된 채널 통로들과 상기 래치 수단의 출력 논리 신호에 연결된 게이트 전극을 가지는 N-M개의 트랜지스터들; 상기 M비트의 어드레스 신호의 정과 부의 어드레스신호들을 유도하는 M개의 어드레스 입력 단자들; 상기 래치수단의 상기 제2논리신호의 수신에 응답하여 M개의 어드레스 입력단자들로 부터의 정과/또는 부의 어드레스 신호들을 전송하기 위한 2M개의 제3휴우즈쌍들; 상기 2M개의 제3휴우즈쌍들의 각쌍들을 공통 접속하는 M개의 제1노드; 상기 M개의 공통 노드들과 관련 전위 노드 사이에 병렬로 연결된 채널 통로들과 상기 래치수단의 출력논리신호에 연결된 게이트전극을 가지는 M개의 트랜지스터들; 및 상기 제1논리신호의 입력에 응답하여 스페어 인에이블신호를 제공하고, 상기 제2논리신호의 입력에 응답하여 스페어 디스에이블 신호를 제공하기 위한 상기 공통노드들과 연결된 논리수단을 구비하는 것을 특징으로 하는 블럭 모우드를 가지는 반도체 메모리 장치의 리던던시회로.
  3. 제2항에 있어서, 상기 스페어 블럭 디코더는 2M개의 데이타를 입력하는 2M개의 제4휴우즈들; 상기 제1논리신호와 블럭 모우드 인에이블 신호의 제1상태에 응답하는 게이트 전극과 상기 2M개의 제4휴우즈들이 연결된 채널통로를 가진 2M개의 트랜지스터; 상기 2M개의 트랜지스터들이 채널 통로들을 공통 접속하는 제2노드; 상기 제2노드와 상기 M개의 제1노드들의 하나의 공통 노드 사이에 연결된 채널 통로와 상기 2M개의 트랜지스터의 게이트전극에 연결된 게이트 전극을 가진 트랜지스터; 및 상기 제2노드와 상기 M개의 제1노드들의 다른 공통 노드 사이에 연결되어 상기 논리수단에 M개의 컬럼 어드레스에 대응하는 상기 2M개의 데이타중 하나를 입력하여 상기 제1논리신호와 상기 블럭인에이블 신호의 제1상태에 응답하여 스페어 블럭 인에이블 신호를 출력하고 상기 제2논리신호 또는 상기 블럭 인에이블 신호의 제2상태에 응답하여 스페어 블럭, 디스에이블 신호를 출력하는 스페어 블럭 디코더를 구비한 것을 특징으로 하는 블럭 모우드를 가지는 반도체 메모리 장치의 리던던시 회로.
  4. N비트의 컬럼 어드레스 중 M비트의 어드레스 수에 대응하는 2M개의 데이타 입력으로 불럭 단위로 데이타의 입력과 출력이 가능한 블럭 모우드를 가지는 반도체 메모리 장치에 있어서, 공급 전압을 받기 위하여 연결될 수 있는 제1휴우즈와, 상기 제1휴우즈를 통하여 상기 공급 전압의 입력에 응답하여 제1논리신호와 상기 제1휴우즈가 블우 된 후에 펄스에 응답하여 제2논리신호를 제공하기 위한 래치 수단; N-M비트의 어드레스 신호의 정과 부의 어드레스 신호들을 유도하는 2N-2M개의 어드레스 입력단자들; 상기 래치 수단의 상기 제2논리신호의 수신에 응답하여 2N-2M개의 어드레스 입력단자들로 부터의 정과/또는 부의 어드레스 신호들을 전송하기 위한 2N-2M개의 전송수단; 상기 2N-2M개의 전송 수단에 연결된 2N-2M개의 제2휴우즈쌍들; 상기 2N-2M개의 제2휴우즈쌍들의 각 쌍들을 공통 접속하는 N-M개의공통 노드들; 상기 N-M개의 공통 노드들과 관련 전위 노드사이에 병렬로 연결된 채널 통로들과 상기 래치 수단의 출력 논리 신호에 연결된 게이트 전극을 가지는 N-M개의 트랜지스터들 M비트의 어드레스 신호의 정과/또는 부의 어드레스 신호들을 유도하는 2M개의 어드레스 입력 단자들; 래치수단의 상기 제 2논리신호의 수신에 응답하여 상기 M개의 어드레스 입력단자들로 부터의 정과/또는 부의 어드레스 신호들을 전송하기 위한 2M개의 전송수단; 상기 2M개의 전송수단에 연결된 2M개의 제3휴우즈쌍들; 상기 2M개의 제3휴우즈쌍들의 각쌍들을 공통 접속하는 M개의 제1노드들; 상기 M개의 공통 노드들과 관련 전위노드 사이에 병렬로 연결된 채널 통로들과 상기 래치수단의 출력논리 신호에 연결된 게이트 전극을 가진 M개의 트랜지스터들; 및 상기 제1논리 신호의 입력에 스페어 인에이블 신호를 제공하고, 상기 제2논리신호의 입력에 스페어 디스에이블 신호를 제공하기 위한 상기 공통 노드들과 스페어 라인 사이에 연결된 논리수단을 포함하는 상기 래치 수단에 연결된 스페어 열 디코더; 및 2M개의 데이타를 입력하는 2M개의 데이타 입력 단자들; 상기 2M개의 데이타 입력 단자들에 연결된 2M개의 제4휴우즈들; 상기 제1논리신호와 블럭 모우드 인에이블 신호의 제1상태에 응답하는 게이트 전극과 상기 2M개의 제4휴우즈들에 연결된 채널 통로를 가진 2M개의 트랜지스터들; 상기 2M개의 트랜지스터들의 채널 통로들을 공통 접속하는 제2노드; 상기 제2노드와 상기 M개의 제1노드들의 하나의 공통 노드사이에 연결된 채널 통로와 상기 2M개의 트랜지스터의 게이트 전극에 연결된 게이트 전극을 가진 트랜지스터; 및 상기 제2노드와 상기 M개의 제1노드들의 다른 공용 노드 사이에 연결되어 상기 논리수단에 M개의 어드레스에 대응하는 상기 2M개의 데이타중 하나를 입력하여 상기 제1논리신호와 상기 블럭 인에이블 신호의 제1상태에 응답하여 스페어 블럭인에이블 신호를 출력하고 상기 제2논리던던신호 또는 상기 블럭인에이블 신호의 제2상태에 응답하여 스페어 블럭 디스에이블 신호를 출력하는 스페어 블럭 디코더를 구비한 것을 특징으로 하는 블럭 모우드를 가지는 반도체 메모리 장치의 리던던시 회로.
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