KR19990004580A - 반도체 메모리 소자의 리페어 장치 - Google Patents

Abstract

본 발명은 반도체 메모리 소자의 리페어 장치에 관한 것으로 하나의 퓨즈박스내에 존재하는 블럭 선택 어드레스와 메인 디코더 선택 어드레스를 각각 분할 하여 블럭 선택 퓨즈박스와 메인 디코더 선택 퓨즈박스를 만들고 이를 상호 조합하여 기존의 퓨즈박스와 동일한 기능을 수행할 수 있게 하므로서 퓨즈의 갯수를 줄이고 전체적인 레이아웃을 최소화하기 위한 것이다.

Description

반도체 메모리 소자의 레페어 장치

본 발명은 반도체 메모리 소자의 리페어 장치에 관한 것으로, 특히 블럭 선택 어드레스와 메인 디코더 선택 어드레스로 이루어지는 퓨즈 박스를 분할하여 블럭 선택 퓨즈박스와 메인 디코더 선택 퓨즈박스로 나누고 이를 조합하는 로직 회로를 추가하므로서 기존의 퓨즈박스와 동일한 기능을 수행할 수 있도록 하는 반도체 메모리 소자의 리페어 장치에 관한 것이다.

메모리 셀에서 결함이 발생하면 리페어 동작을 수행한다. 즉, 결합(Fail)이 발생된 워드라인 또는 컬럼라인을 선택하는 어드레스를 수신하는 트랜지스터에 연결된 퓨즈를 레이저로 끊어줌으로써 '로우' 레벨을 유지하던 리페어 인에이블 신호가 '하이' 레벨로 되면 제어 회로에서 정상 동작을 디스에이블 시키고, 리페어 경로에서는 미리 설계되어 있던 여분의 워드라인(Wordline)과 비트라인(Bitline)으로 리페어 동작을 실행하게 된다.

도 1은 다수개의 블럭과 이에 연결되는 퓨즈박스를 나타낸 것으로, 메모리 셀에 결함이 발생되면 해당 어드레스를 수신하는 트랜지스터에 연결된 퓨즈를 절단 하여 블럭내의 리페어 회로를 인에이블시킨다.

도 2는 종래의 퓨즈박스를 나타낸 것으로, 여기서 A0, /A0, A1, /A1 을 블럭 선택 어드레스로, A2, /A2, A3, /A3를 메인 디코더 선택 어드레스로 각각 정의하면, 상기 도 2는 하나의 퓨즈박스에 블럭 선택 어드레스와 메인 디코더 선택 어드레스가 모두 포함되어 있다.

그런데, 일반적으로 하나의 특정 블럭내에는 여러개의 스페어 워드라인 또는 컬럼라인이 존재하고 따라서 각 스페어 워드라인 또는 스페어 컬럼라인에는 각각의 퓨즈박스가 존재하므로 하나의 블럭에는 상기 도 2에 나타낸 퓨즈박스가 여러개 존재한다.

상기 도 1에서는 하나의 블럭내에 2개의 퓨즈박스가 존재하는 경우를 예로든 것으로 상기 도 1의 블럭 0을 예로든다면 여기에는 상기 도 2의 퓨즈박스가 두개 존재한다.

그런데, 블럭 0을 선택하는 블럭 선택 어드레스(A0, /A0, A1, /A1)는 한번으로 족하다.

하지만, 상기 도 2와 같은 기존의 구조를 갖는 퓨즈박스를 사용하는 경우에는 각 블럭 선택 어드레스마다 퓨즈가 존재하여 퓨즈박스의 크기가 증가하고 결국 레이아웃의 면적이 증가한다.

따라서 본 발명은 상기한 문제점을 해결하기 위하야 창안된 것으로 블럭 선택 어드레스와 메인 디코더 선택 어드레스로 구성되는 퓨즈박스를 블럭 선택어드레스를 수신하는 블럭 선택 퓨즈박스와 메인 디코더 선택 어드레스를 수신하는 메인 디코더 선택 퓨즈박스로 분할하고 상기 두 퓨즈박스의 출력신호를 조합하는 로직 회로를 추가하여 기존의 퓨즈박스와 동일한 기능을 수행하는 리페어 장치를 제공함에 그 목적이 있다.

도 1은 일반적인 퓨즈박스와 각 블럭의 연결관계를 나타낸 블럭도.

도 2는 종래기술에 따른 블럭 선택 어드레스와 메인 디코더 선택 어드레스가 포함된 퓨즈박스 회로도.

도 3a는 본 발명의 일 실시예에 따른 메인 디코더 선택 퓨즈박스에 대한 회로도.

도 3b는 본 발명의 일 실시예에 따른 블럭 선택 퓨즈박스에 대한 회로도.

도 4는 본 발명의 일 실시예에 따른 상기 도 3a 및 도 3b를 조합하여 이루어진 퓨즈박스 회로도.

도면의 주요 부분에 대한 부호의 설명

100 : 메인 디코더 선택 퓨즈박스

200 : 블럭 선택 퓨즈박스

300 : 리페어 드라이버

/XDP : 로오 디코더 프리차지 신호

A0, /A0, A1, /A1 : 블럭 선택 어드레스

A2, /A2, A3, /A3 : 메인 디코더 선택 어드레스

상기 목적 달성을 위한 본 발명의 리페어 장치는 다수개의 블럭과, 블럭 선택 어드레스와 메인 디코더 선택 어드레스를 수신하는 다수개의 퓨즈박스를 포함하는 반도체 메모리 소자의 리페어 장치에 있어서, 블럭 선택 어드레스를 수신하는 블럭 선택 퓨즈박스와, 메인 디코더 선택 어드레스를 수신하는 메인 디코더 선택 퓨즈박스와, 상기 블럭 선택 퓨즈박스 및 메인 디코더 선택 퓨즈박스의 출력신호를 수신하는 리페어 드라이브 수단을 구비함을 특징으로 한다.

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.

이하, 첨부도면을 참조하여 본 발명의 일 실시예를 상세히 설명하기로 한다.

도 3a와 도 3b는 본 발명의 일 실시예에 따른 메인 디코더 선택 퓨즈박스와 블럭 선택 퓨즈박스를 나타낸 것으로, 상기 도 3a는 게이트로 로오 디코더 프리차지 신호(/XDP)를 수신하여 전원전압을 공통 노드(CN)로 출력하는 제1피모스형 트랜지스터(MP1)와, 상기 공통 노드(CN)에 연결된 제5 퓨즈(f5)와, 게이트로 메인 디코더 선택 어드레스(A2)를 수신하고 상기 제5 퓨즈(f5)와 접지전압 단자 사이에 연결된 제5 엔모스형 트랜지스터(MN5)와, 상기 공통 노드(CN)에 연결된 제6 퓨즈(f6)와, 게이트로 메인 디코더 선택 어드레스를 수신(/A2)하고 상기 제6 퓨즈(f6)와 접지전압 단자 사이에 연결된 제6 엔모스형 트랜지스터(MN6)와, 상기 공통 노드(CN)에 연결된 제7 퓨즈(f7)와, 게이트로 메인 디코더 선택 어드레스(A3)를 수신하고 상기 제7 퓨즈(f7)와 접지전압 단자 사이에 연결된 제7 엔모스형 트랜지스터(MN7)와, 상기 공통 노드(CN)에 연결된 제8 퓨즈(f8)와, 게이트로 메인 디코더 선택 어드레스(/A3)를 수신하고 상기 제8 퓨즈(f8)와 접지전압 단자 사이에 연결된 제8 엔모스형 트랜지스터(MN8)와, 공통 노드(CN)상의 신호를 반전시켜 메인 디코더 선택신호를 출력하는 제1 인버터(IV1)와, 게이트로 상기 제1 인버터(IV1) 출력신호를 수신하고 전원전압을 공통노드(CN)로 전달하는 제2 피모스형 트랜지스터(MP2)로 구성된다.

상기 도 3b는 게이트로 로오 디코더 프리차지 신호(/XDP)를 수신하여 전원전압을 공통 노드(CN)로 출력하는 제1 피모스형 트랜지스터(MP1)와, 상기 공통 노드(CN)에 연결된 제1 퓨즈(f1)와, 게이트로 메인 디코더 선택 어드레스(A0)를 수신하고 상기 제1 퓨즈(f1)와 접지전압 단자 사이에 연결된 제1 엔모스형 트랜지스터(MN1)와, 상기 공통 노드(CN)에 연결된 제2 퓨즈(f2)와, 게이트로 메인 디코더 선택 어드레스를 수신(/A0)하고 상기 제2 퓨즈(f2)와 접지전압 단자 사이에 연결된 제2 엔모스형 트랜지스터(MN2)와, 상기 공통 노드(CN)에 연결된 제3 퓨즈(f3)와, 게이트로 메인 디코더 선택 어드레스(A1)를 수신하고 상기 제3 퓨즈(f3)와 접지전압 단자 사이에 연결된 제3 엔모스형 트랜지스터(MN3)와, 상기 공통 노드(CN)에 연결된 제4 퓨즈(f4)와, 게이트로 메인 디코더 선택 어드레스(/A1)를 수신하고 상기 제4 퓨즈(f4)와 접지전압 단자 사이에 연결된 제4 엔모스형 트랜지스터(MN4)와, 공통 노드(CN)상의 신호를 반전시켜 메인 디코더 선택신호를 출력하는 제1 인버터(IV1)와, 게이트로 상기 제1 인버터(IV1) 출력신호를 수신하고 전원전압을 공통 노드(CN)로 전달하는 제2 피모스형 트랜지스터(MP2)로 구성된다.

본 발명에서는 이와 같이 블럭 선택 어드레스와 메인 디코더 선택 어드레스로 분할하였다.

도 4는 본 발명의 일 실시예에 따른 상기 도 3a 및 도 3b를 조합하여 이루어진 퓨즈박스 회로도로서, 메인 디코더 선택 어드레스를 수신하는 2개의 메인 디코더 선택 퓨즈박스(100)와, 블럭 선택 어드레스를 수신하는 블럭 선택 퓨즈박스(200)와, 상기 메인 디코더 선택 퓨즈박스 및 블럭 선택 퓨즈박스의 출력신호를 수신하여 논리조합한 두개의 신호를 블럭 0으로 출력하는 리페어 드리이버(300)로 구성된다.

상기 리페어 드라이버는 상기 메인 디코더 선택 퓨즈박스의 출력신호 및 블럭 선택 퓨즈박스의 출력신호를 수신하여 제2 인버터(IV2) 입력단자로 출력하는 제1 노아 게이트와, 상기 제1 노아 게이트 출력신호를 반전시켜 출력하는 제2 인버터(IV2)와, 상기 블럭 선택 퓨즈박스의 출력신호 및 상기 메인 디코더 선택 퓨즈박스의 출력신호를 논리연산하여 제3 인버터(IV3) 입력단자로 출력하는 제2 노아 게이트와, 상기 제2 노아 게이트 출력신호를 반전시키는 제3 인버터(IV3)로 구성된다.

그 동작을 살펴보면, 메인 디코더 선택 퓨즈박스 및 블럭 선택 퓨즈박스의 출력이 모두 로우인 경우에만 상기 제2 인버터(IV2) 및 제3 인버터(IV3) 출력단에 로우 신호가 출력되고 그 이외의 경우에는 하이 신호가 출력된다.

이하에서는 본 발명과 기존의 퓨즈박스를 상호 비교하므로서 퓨즈의 갯수가 어떻게 줄어드는지 살펴보기로 한다.

상기 도 1의 블럭 0을 기준으로 하여 살펴보면 기존의 퓨즈박스를 적용하면 퓨즈의 갯수는 16개이고 이중에서 블럭 선택에 사용되는 퓨즈의 갯수는 8개이다.

본 발명을 이용하면 메인 디코더 선택 퓨즈박스에서 8개의 퓨즈가 존재하고 블럭 선택 퓨즈박스에서 4개의 퓨즈가 존재하여 도합 12개의 퓨즈가 존재한다. 기존과 비교하여 4개의 퓨즈가 절감되는데 이는 블럭 선택 퓨즈박스에서 줄어든 것이며 더 상세하게는 블럭 0을 선택하는 블럭 선택 어드레스를 공통 어드레스로 추출하므로서 4개의 퓨즈를 줄인 것이다.

이상에서 설명한 바와 같이, 본 발명을 반도체 메모리 소자의 퓨즈박스에 적용하게 되면 퓨즈의 갯수가 줄어들어 전체적인 레이아웃이 감소되는 효과가 있다.

본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로 당업자라면 첨부된 특허청구의 범위에 개시된 본 발명의 사상과 범위를 통해 각종 수정, 변경, 대체 및 부가가 가능할 것이다.

Claims (2)

1. 다수개의 블럭과, 블럭 선택 어드레스와 메인 디코더 선택 어드레스를 수신하는 다수개의 퓨즈박스를 포함하는 반도체 메모리 소자의 리페어 장치에 있어서, 블럭 선택 어드레스를 수신하는 블럭 선택 퓨즈박스와, 동일 블럭내에 입력되는 어드레스중 제1 그룹의 어드레스를 입력하는 제1 퓨즈박스와 나머지 그룹의 어드레스를 입력하는 제2 퓨즈박스를 적어도 포함되도록 구성하는 메인 디코더 선택 퓨즈박스와, 상기 블럭 선택 퓨즈박스 및 메인 디코더 선택 퓨즈박스의 출력신호를 수신하는 리페어 드라이브 수단을 구비함을 특징으로 하는 반도체 메모리 소자의 리페어 장치.
2. 제1항에 있어서, 상기 리페어 드라이버 수단은 상기 메인 디코더 선택 퓨즈박스의 출력신호와 상기 블럭 퓨즈박스의 출력신호를 수신하는 제1 논리 게이트와, 상기 메인 디코더 선택 퓨즈박스의 출력신호와 상기 블럭 선택 퓨즈박스의 출력신호를 수신하는 제2 논리 게이트와, 상기 제1 논리 게이트의 출력신호를 반전하는 제1 반전수단과, 상기 제2 논리 게이트의 출력신호를 반전하는 제2 반전수단을 구비함을 특징으로 하는 반도체 메모리 소자의 리페어 장치.