KR100341155B1 - 반도체 기억 장치 - Google Patents

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Abstract

반도체 기억 장치에는 복수의 블록으로 구분되는 메모리 셀 배열, 용장 메모리 셀 및 상기 불량 메모리 셀과 상기 용장 메모리 셀의 치환을 실시하는 용장 메모리 셀 선택 회로가 설치되어 있다. 용장 메모리 셀 선택 회로에는 블록 선택 신호 (BLK) 가 게이트에 입력되는 n 채널 MOS 트랜지스터 (N00 내지 N03), 블록 선택 신호 (BLK) 의 역논리인 블록 선택 신호 (BLKB) 가 입력되는 p 채널 MOS 트랜지스터 (P0 내지 P3), 및 트랜지스터 (N00 내지 N03) 의 소스 또는 드레인과 트랜지스터 (P0 내지 P3) 의 소스 또는 드레인 사이에 각각 접속된 퓨즈 (F0 내지 F3) 가 설치된다. 따라서, 퓨즈의 개수 및 칩의 크기를 감소시키는 것이 가능하다.

Description

반도체 기억 장치{SEMICONDUCTOR STORAGE UNIT}
본 발명은 용장 메모리 셀을 갖는 반도체 기억 장치에 관한 것이며, 보다 구체적으로는, 그 칩의 크기를 감소시킬 수 있는 반도체 기억 장치에 관한 것이다.
일반적으로, 퓨즈를 갖는 용장 메모리 셀 선택 디코더가 용장 메모리 셀을 갖는 반도체 기억 장치에 사용된다. 그러한 반도체 기억 장치에서, 용장 메모리 셀 선택 디코더 내에서 필요한 퓨즈의 개수는 메모리 용량이 증가함에 따라 증가한다. 하지만, 예를 들어, 퓨즈는 레이저광을 인가함에 의해 절단될 필요가 있기 때문에, 그러한 반도체 기억 장치를 다른 회로 소자보다 소형화하기는 더욱 어렵다.
예를 들어, 종래 기술로서 일본 특개평 5-28794 호에 기재된 바와 같은 용장 메모리 셀 선택 디코더에서, 블록 선택 신호는 용장 메모리 셀 디코더의 입력으로서 사용된다. 이 기술에서, 1개의 상보 퓨즈가 각각의 어드레스 신호에 필요하기 때문에, 3비트 어드레스에 필요한 퓨즈의 개수는 3 ×2 = 6 이다.
상기 관점에서, 반도체 메모리 장치를 위한 열 용장 회로는 퓨즈의 개수를 줄이기 위하여 제안되었다 (일본 특개평 8-77791호). 상기 공보에 기재된 종래의 열 용장 회로에서, 마스터 퓨즈를 포함하는 9개의 퓨즈가 8-비트 열 어드레스에 대하여 제공된다.
하지만, 일본 특개평 8-77791 호에 기재된 종래의 열 용장 회로가 퓨즈의 개수를 감소시킬 수 있다고 하더라도, 다른 회로들이 구성면에서 복잡하며 따라서 칩 크기의 소형화는 불충분하다.
본 발명은 종래 기술에서 전술한 문제들을 해결하기 위하여 고안되었고, 따라서, 본 발명의 목적은 퓨즈의 개수 및 칩의 크기를 감소시킬 수 있는 반도체 기억 장치를 제공하는 것이다.
도 1 은 본 발명의 실시예에 따른 반도체 기억 장치에서 용장 메모리 셀 선택 회로로서의 용장 열 선택 회로를 도시하는 회로도.
도 2 는 인에이블 신호 (YALL) 의 출력 회로를 도시하는 회로도.
* 도면의 주요부분에 대한 부호의 설명 *
A0, A1, A2, A3, A4, A0B, A1B, A2B, 및 A3B : 열 상보 어드레스 신호
BLK 및 BLKB : 블록 선택 신호
RSEL : 용장 열 선택 신호
YALL : 인에이블 신호
본 발명은 복수의 블록으로 구분된 메모리 셀, 용장 메모리 셀, 및 상기 복수의 블록 중 소정의 블록을 선택하는 제 1 블록 선택 신호 및 제 1 블록 선택 신호의 역논리인 제 2 블록 선택 신호에 관련되어 상기 불량 메모리 셀과 상기 용장 메모리 셀과의 치환을 실시하는 용장 메모리 셀 선택 회로를 구비하는 것을 특징으로 하는 반도체 기억 장치를 제공한다.
본 발명에서, 용장 메모리 셀 선택 회로는 상기 제 1 블록 선택 신호 및 제 1 블록 선택 신호의 역논리인 제 2 블록 선택 신호에 관련되어 상기 불량 메모리 셀과 상기 용장 메모리 셀과의 치환을 실시한다. 따라서, 불량 메모리 셀의 어드레스를 결정하는 퓨즈의 개수는 감소될 수 있으며, 그 목적에 위한 회로 구성이 간소화된다. 그 결과로서, 칩의 크기가 감소될 수 있다.
용장 메모리 셀 선택 회로는 상기 제 1 블록 선택 신호가 게이트에 입력되는 제 1 전계 효과 트랜지스터, 상기 제 2 블록 선택 신호가 게이트에 입력되며 상기 제 1 전계 효과 트랜지스터와 채널의 도전형이 상이한 제 2 전계 효과 트랜지스터, 및 상기 제 1 전계 효과 트랜지스터와 상기 제 2 전계 효과 트랜지스터와의 소스 또는 드레인 사이에 각각 접속된 퓨즈를 구비하는 것을 특징으로 하는 반도체 기억 장치를 구비할 수도 있다.
또한, 상기 메모리 셀 배열은 복수의 열 또는 행 블록으로 구분될 수도 있다.
또한, 용장 메모리 셀을 구성하는 복수의 용장 메모리 셀은 용장 메모리 셀로서 설치될 수도 있다.
또한, 제 1 전계 트랜지스터 및 제 2 전계 트랜지스터는 메모리 셀 어드레스의 1 비트 마다 1개씩 설치될 수도 있다.
본 발명의 실시예에 따른 반도체 기억 장치가 첨부 도면을 참조하여 이하에서 상세하게 설명된다. 본 실시예에서, 메모리 셀 배열은 복수의 열 블록으로 구분되며 각 블록내의 각 메모리 셀은 4비트 어드레스로 주어진다. 또한, 불량 메모리 셀의 치환용으로 복수 개의 용장 메모리 셀로 구성된 용장 메모리 셀 블록이 설치되어 있다. 도 1 은 본 발명의 실시예에 따른 반도체 기억 장치내의 용장 메모리 셀 선택 회로로서의 용장 열 선택 회로를 도시하는 회로도이다.
본 실시예에 따른 반도체 기억 장치에는 열 상보 어드레스 신호 (A0 내지 A3 및 A0B 내지 A3B) 가 입력된 용장 열 선택 회로가 용장 메모리 셀 선택 회로로서 설치되어 있다. 이 용장 열 선택 회로에는 블록 선택 신호 (BLK) 가 게이트에 입력되는 4개의 n 채널 MOS 트랜지스터 (N00 내지 N03) 가 설치되어 있다. 트랜지스터 (N00 내지 N03) 의 소스는 접지되며, 퓨즈 (F0 내지 F3) 는 각각의 드레인에 접속되어 있다.
또한, 용장 열 선택 회로에는 블록 선택 신호 (BLKB) 가 게이트에 입력되는 4개의 p 채널 MOS 트랜지스터 (P0 내지 P3) 가 설치되어 있다. 소정의 전압을 갖는 전원 선이 트랜지스터 (P0 내지 P3) 의 소스에 접속되며, 퓨즈 (F0 내지 F3) 는 그 각각의 드레인에 접속되어 있다. 또한, 블록 선택 신호 (BLK 및 BLKB) 는 상보적인 관계에 있고, 블록 선택 신호 (BLK) 가 하이인 경우에는, 블록 선택 신호 (BLKB) 는 로우로 되며, 블록 선택 신호 (BLK) 가 로우인 경우에는 블록 선택 신호 (BLKB) 는 하이가 된다. 또한, 트랜지스터 (P0 내지 P3) 의 전류 용량은 채널 길이를 길게 하거나 채널 폭을 좁게 함으로써 트랜지스터 (N00 내지 N03) 보다 낮게 설정된다. 따라서, 관통 전류가 흐르는 조건에 있어서, 트랜지스터 (P0 내지 P3) 의 드레인은 로우 레벨이 된다.
용장 열 선택 회로에는 또한 열 상보 어드레스 신호 (A0) 가 게이트에 입력되는 n 채널 MOS 트랜지스터 (NA00) 가 설치된다. 트랜지스터 (NA00) 의 소스는 접지된다. 트랜지스터 (P0) 의 드레인과 퓨즈 (F0) 와의 사이의 전압이 게이트에 입력되는 n 채널 MOS 트랜지스터 (NA10) 가 설치되어 있다. 트랜지스터 (NA00) 의 드레인과 트랜지스터 (NA10) 의 소스와는 상호 접속되어 있다. 또한, n 채널 MOS 트랜지스터 (NA01 내지 NA03 및 NA11 내지 NA13) 는 유사한 방법으로 설치된다. 트랜지스터 (NA10 내지 NA13) 의 드레인은 노드 (N1) 에 공통으로 접속된다.
용장 열 선택 회로에는 또한 열 상보 어드레스 신호 (A0B) 가 게이트에 입력되는 n 채널 MOS 트랜지스터 (NA00B) 가 설치된다. 트랜지스터 (NA00B) 의 소스는 접지된다. 트랜지스터 (P0) 의 드레인과 퓨즈 (F0) 와의 사이의 전압이 입력되는 인버터 (IV0) 가 설치된다. 또한, 인버터 (IV0) 의 출력이 게이트에 입력되는 n 채널 MOS 트랜지스터 (NA10B) 가 설치된다. 트랜지스터 (NA00B) 의 드레인과 트랜지스터 (NA10B) 의 소스와는 상호 접속되어 있다. 또한, n 채널 트랜지스터의 (NA01B 내지 NA03B 및 NA11B 내지 NA13B) 및 인버터 (IV1 내지 IV3) 는 유사한 방법으로 설치된다. 따라서, 트랜지스터 (NA10B 내지 NA13B) 의 드레인은 노드 (N1) 에 공통 접속되어 있다.
용장 열 선택 회로에는 또한 블록 선택 신호 (BLKB) 가 게이트에 입력되는 p 채널 MOS 트랜지스터 (P4) 가 설치된다. 트랜지스터 (P4) 의 소스는 소정의 전압을 갖는 전원 선에 접속되며, 드레인은 노드 (N1) 에 접속된다. 또한, 트랜지스터 (P4) 의 전류 용량도 트랜지스터 (P0 내지 P4) 와 동일하게 낮게 설정된다. 따라서, 관통 전류가 흐르는 조건에 있어서, 트랜지스터 (P4) 의 드레인은 로우 레벨로 된다.
용장 열 선택 회로에는 또한 노드 (N1) 의 전압, 인에이블 신호 (YALL) 및 블록 선택 신호 (BLK) 가 입력되는 NAND 회로 (NAND) 가 설치된다. NAND 회로 (NAND) 의 출력이 입력되는 인버터 (IV4) 가 설치된다. 용장 열 선택 신호 (RSEL) 는 인버터 (IV4) 로부터 출력된다.
인에이블 신호 (YALL) 는 어드레스 '1111' 를 갖는 메모리 셀의 치환의 유무를 결정하는 신호이다. 도 2 는 인에이블 신호 (YALL) 의 출력 회로를 도시하는 회로도이다.
인에이블 신호 (YALL) 의 출력 회로에는, 블록 선택 신호 (BLKB) 가 게이트에 입력되는 p 채널 MOS 트랜지스터 (P5) 가 설치된다. 트랜지스터 (P5) 의 소스는 소정의 전압을 갖는 전원 선에 접속되며, 드레인은 퓨즈 (F4) 에 접속된다. 또한, 열 상보 어드레스 신호 (A0 내지 A3) 가 각각 게이트에 입력되는 상호 다단 접속된 n 채널 MOS 트랜지스터 (N10 내지 N13) 가 설치된다. 트랜지스터 (N13) 의 소스가 접지되고, 트랜지스터 (N10) 의 드레인이 퓨즈 (F4) 에 접속된다. 이네이블 신호 (YALL) 는 트랜지스터 (P5) 의 드레인과 퓨즈 (F4) 의 접점으로부터출력된다. 트랜지스터 (P5) 의 전류 용량은 낮게 설정된다. 따라서, 퓨즈 (F4) 가 온 상태로 트랜지스터 (P5 및 N10 내지 N13) 가 전체 온 되는 경우, 인에이블 신호 (YALL) 는 로우 레벨이 된다.
전술한 구성을 가지는 출력 회로에서, 어드레스 1111 를 갖는 메모리 셀의 치환을 유효하게 하는 경우, 퓨즈 (F4) 는 차단 (오프) 된다. 그 결과로서, 블록 선택 (블록 선택 신호 (BLK) 가 하이, 블록 선택 신호 (BLKB) 가 로우) 동안, 인에이블 신호 (YALL) 는 항상 하이로 유지된다. 다른 한편, 어드레스 1111 를 갖는 메모리 셀의 치환이 수행되지 않는 경우, 퓨즈 (F4) 는 온 상태로 유지된다. 그 결과로서, 어드레스 1111 가 입력될 때, 인에이블 신호 (YALL) 의 레벨이 낮게 된다.
다음으로, 전술한 구성을 가지는 본 실시예에 따른 반도체 기억 장치의 용장 열 선택 회로의 동작이 설명된다. 일 예로서 어드레스 (A0 내지 3) 0011 를 갖는 메모리 셀이 치환되는 경우에 대하여 설명된다.
어드레스 0011 를 갖는 메모리 셀을 치환하기 위하여, 퓨즈 (F0 내지 F3) 가 각각 오프, 오프, 온 및 온 된다. 그 결과로서, 블록 선택 동안 어드레스 0011 가 입력되면, 즉, 블록 선택 신호 (BLK) 가 하이이고 블록 선택 신호 (BLKB) 가 로우인 경우, 노드 (N1) 의 레벨이 높게 된다. 인에이블 신호 (YALL) 가 이 시점에서 하이이면, 용장 열 선택 신호 (RSEL) 는 하이가 되며 어드레스 0011 를 갖는 메모리 셀이 치환된다.
다른 어드레스 중 1개를 갖는 메모리 셀을 치환하기 위하여, 어드레스'1111' 를 갖는 메모리 셀이 치환되는 경우를 제외한 전술한 예와 동일한 방법으로, 그 어드레스 의 비트 '0' 에 대응하는 퓨즈는 오프 되며, 다른 퓨즈는 온 될 수 있다. 어드레스 '1111' 를 갖는 메모리 셀은 출력 회로에서 퓨즈 (F4) 를 오프 시킴으로써만이 치환될 수 있다.
전술한 바와 같이, 본 실시예에 따르면, 5개의 퓨즈를 사용함으로써 4 비트 어드레스용 메모리 셀 치환을 실시하는 것이 가능하다. 따라서, 용장 열이 블록당 4열의 속도로 설치되는 경우, 필요로 하는 퓨즈의 개수는 4 ×4 + 1 = 17 이 된다. 반대로, 종래의 상보 퓨즈 방식의 경우에는, 필요한 퓨즈의 개수는 4 ×2 ×4 = 32 이다. 따라서, 본 실시예는 퓨즈의 개수를 거의 절반으로 한다. 회로 구성이 단순하다는 추가적인 장점과 함께, 본 실시예는 칩 크기를 용이하게 감소시키는 것이 가능하다.
본 발명은 반도체 기억 장치에서 용장 열 선택 회로에 한정되지 않는다. 전술한 바와 유사한 구성은 용장 행 선택 회로에서 채용될 수도 있다. 이 경우에, 메모리 셀 배열은 복수의 행 블록으로 구분된다.
상세히 전술한 바와 같이, 본 발명에 따르면, 제 1 블록 선택 신호 및 제 1 블록 선택 신호의 역논리인 제 2 블록 선택 신호에 관련되어 메모리 셀 배열 내의 불량 메모리 셀과 용장 메모리 셀과의 치환을 실시하는 용장 메모리 셀 선택 회로가 설치된다. 따라서, 불량 메모리 셀의 어드레스를 결정하는 퓨즈의 개수는 감소될 수 있으며, 그 목적을 위한 회로 구성이 간소화될 수 있다. 그 결과로서, 칩 크기가 감소될 수 있다.
본 발명은 본 발명의 사상 또는 주요한 특성을 벗어나지 않고 다른 형태로 실시될 수도 있다. 따라서, 본 실시예는 모든 면에서 한정적인 것이 아니라 예시적인 것으로 간주되며, 따라서 전술한 상세한 설명에 의해서가 아닌 첨부된 청구항에 의하여 지시되는 본 발명의 범위와 그 청구범위의 동등한 의미 및 범위내의 모든 변형예는 그 안에 포함되는 것으로 의도된다.
명세서, 청구 범위, 도면 및 요약서를 포함하는 일본 특원평 10-336360 호 (1998년 11월 26일 출원) 가 전체로서 참조된다.

Claims (16)

  1. 복수의 블록들로 구분된 메모리 셀;
    용장 메모리 셀; 및
    상기 복수의 블록들 중 소정의 블록을 선택하는 제 1 블록 선택 신호 및 상기 제 1 블록 선택 신호의 역논리인 제 2 블록 선택 신호에 관련되어 상기 메모리셀 내의 불량 메모리 셀과 상기 용장 메모리 셀 사이의 치환을 실시하는 용장 메모리 셀 선택 회로를 구비하는 것을 특징으로 하는 반도체 기억 장치.
  2. 제 1 항에 있어서,
    상기 용장 메모리 셀 선택 회로는
    상기 제 1 블록 선택 신호가 게이트에 입력되는 제 1 전계 효과 트랜지스터들;
    상기 제 2 블록 선택 신호가 게이트에 입력되며 상기 제 1 전계 효과 트랜지스터와 채널의 도전형이 상이한 제 2 전계 효과 트랜지스터들; 및
    상기 제 1 전계 효과 트랜지스터들의 소스 또는 드레인과 상기 제 2 전계 효과 트랜지스터들의 소스 또는 드레인 사이에 접속된 퓨즈들을 구비하는 것을 특징으로 하는 반도체 기억 장치.
  3. 제 1 항에 있어서,
    상기 메모리 셀 배열은 복수의 열 블록들로 구분되는 것을 특징으로 하는 반도체 기억 장치.
  4. 제 2 항에 있어서,
    상기 메모리 셀 배열은 복수의 열 블록들로 구분되는 것을 특징으로 하는 반도체 기억 장치.
  5. 제 1 항에 있어서,
    상기 메모리 셀 배열은 복수의 행 블록들로 구분되는 것을 특징으로 하는 반도체 기억 장치.
  6. 제 2 항에 있어서,
    상기 메모리 셀 배열은 복수의 행 블록들로 구분되는 것을 특징으로 하는 반도체 기억 장치.
  7. 제 3 항에 있어서,
    상기 메모리 셀 배열은 복수의 행 블록들로 더 구분되는 것을 특징으로 하는 반도체 기억 장치.
  8. 제 1 항에 있어서,
    상기 반도체 기억 장치는 용장 메모리 셀 블록을 구성하는 복수의 용장 메모리 셀들을 구비하는 것을 특징으로 하는 반도체 기억 장치.
  9. 제 2 항에 있어서,
    상기 반도체 기억 장치는 용장 메모리 셀 블록을 구성하는 복수의 용장 메모리 셀들을 구비하는 것을 특징으로 하는 반도체 기억 장치.
  10. 제 3 항에 있어서,
    상기 반도체 기억 장치는 용장 메모리 셀 블록을 구성하는 복수의 용장 메모리 셀들을 구비하는 것을 특징으로 하는 반도체 기억 장치.
  11. 제 4 항에 있어서,
    상기 반도체 기억 장치는 용장 메모리 셀 블록을 구성하는 복수의 용장 메모리 셀들을 구비하는 것을 특징으로 하는 반도체 기억 장치.
  12. 제 5 항에 있어서,
    상기 반도체 기억 장치는 용장 메모리 셀 블록을 구성하는 복수의 용장 메모리 셀들을 구비하는 것을 특징으로 하는 반도체 기억 장치.
  13. 제 2 항에 있어서,
    상기 제 1 전계 효과 트랜지스터들 및 상기 제 2 전계 효과 트랜지스터들은 메모리 셀 어드레스의 1 비트 마다 1 개씩 설치되는 것을 특징으로 하는 반도체 기억 장치.
  14. 제 3 항에 있어서,
    상기 제 1 전계 효과 트랜지스터들 및 상기 제 2 전계 효과 트랜지스터들은 메모리 셀 어드레스의 1 비트 마다 1 개씩 설치되는 것을 특징으로 하는 반도체 기억 장치.
  15. 제 5 항에 있어서,
    상기 제 1 전계 효과 트랜지스터들 및 상기 제 2 전계 효과 트랜지스터들은 메모리 셀 어드레스의 1 비트 마다 1 개씩 설치되는 것을 특징으로 하는 반도체 기억 장치.
  16. 제 8 항에 있어서,
    상기 제 1 전계 효과 트랜지스터들 및 상기 제 2 전계 효과 트랜지스터들은 메모리 셀 어드레스의 1 비트 마다 1 개씩 설치되는 것을 특징으로 하는 반도체 기억 장치.
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