KR20020085570A

KR20020085570A - 로오 리페어회로를 가진 반도체 메모리 장치

Info

Publication number: KR20020085570A
Application number: KR1020010025144A
Authority: KR
Inventors: 이중섭
Original assignee: 주식회사 하이닉스반도체
Priority date: 2001-05-09
Filing date: 2001-05-09
Publication date: 2002-11-16
Also published as: US6704226B2; US20020167850A1; JP3952141B2; JP2002334594A; KR100400307B1

Abstract

본 발명은 로오 리페어 회로를 가진 반도체 메모리 장치에 관한 것으로서, 복수의 리던던트 워드라인을 복수의 셀 어레이 블록의 각각에 동일하게 소정 개수씩 배치하여, 어떤 셀 어레이 블록이든지 결함이 있는 워드라인을 리페어함으로써 리페어 효율을 향상시키는 것을 목적으로 한다. 이를 위해, 본 발명에 따른 로오 리페어회로를 가진 반도체 메모리 장치는, 복수의 리던던트 워드라인이 각각에 동일하게 소정 개수씩 배치된 복수의 셀 어레이 블록과, 상기 복수의 리던던트 워드라인과 동일한 수를 가지며, 상기 각 셀 어레이 블록 별로 동일한 수로 분할 배치되는 복수의 로오 리페어 퓨즈 박스와, 상기 복수의 로오 리페어 퓨즈 박스와 상기 복수의 리던던트 워드라인을 일대일로 대응시켜 결함이 있는 워드라인을 리페어하는 리페어수단을 구비한다.

Description

로오 리페어회로를 가진 반도체 메모리 장치{Semiconductor memory device having row repair circuit}

본 발명은 로오 리페어회로를 가진 반도체 메모리 장치에 관한 것으로, 특히 복수개의 리던던트 워드라인을 셀 어레이 블록마다 동일하게 소정 개수씩 배치하여 결함이 있는 워드라인을 리페어할 때 셀 어레이 블록에 상관없이 리페어할 수 있는 로오 리페어회로를 가진 반도체 메모리 장치에 관한 것이다.

일반적으로, 디램(DRAM)을 구성하고 있는 수많은 미세 셀 중에서 어느 한 개라도 결함이 발생하게 되면 그 디램은 제 기능을 수행할 수 없게 된다. 따라서, 이 경우 미리 디램 내에 설치해 둔 예비 메모리 셀을 이용하여 불량 셀을 대체시킴으로써 양품율(yield)을 높이는 리던던시 방식을 채용하고 있다.

이러한 리던던시 방식은 메모리 셀이 불량으로 체크되었을 때, 이 불량 셀을 로우(row)/컬럼(column) 단위로 미리 준비한 리던던시 셀(redundancy cell)로 대체시켜 칩을 버리지 않고 사용하기 위한 것이다.

이하, 종래의 로오(row) 리페어의 문제점을 도 1을 참조하면서 설명한다.

도 1은 64M SDRAM의 플로-플랜으로서, 16M 셀 어레이 블록이 한 뱅크를 이루며 이런 4개의 뱅크가 64M 셀 어레이를 구성한다.

도 1에 나타낸 LSM(Long Size Middle) UP 블록에는 입출력 패드가 어레이되어 있고, 그 패드 입력을 받는 IO 버퍼 및 IO 멀티플렉서가 있다. LSM DN 블록에는 어드레스 및 제어 패드가 어레이되어 있고, 그 패드 입력을 받는 제어버퍼, 제어 로직 및 명령 스테이트 머신(command state machine)이 있다. 컬럼 제어 로직 블록에는 Y-디코더, 셀에/로부터 데이터를 기록/판독할 수 있는 기록 드라이버, 및 데이터 버스 센스 앰프(Data Bus Sense Amp) 로직들이 있다. 그리고, 로오 제어 로직 블록에는 X-디코더 및 워드라인을 구동하는 로오 제어 로직들이 있으며 로오 리페어 퓨즈들이 어레이되어 있다.

상술한 바와 같이, 한 뱅크를 이루는 16M 셀 어레이 블록의 각각에는 리던던트 워드라인이 각각 배치되어 있기 때문에 셀 어레이 블록에 들어 있는 리던던트 워드라인 개수만큼만 리페어가 가능하며 반드시 결함이 있는 워드라인이 들어 있는 셀 어레이 블록에 있는 리던던트 워드라인에 대해서만 리페어해야 하기 때문에 리페어 효율이 좋지 않다고 하는 문제점이 있다.

따라서, 본 발명은 상술한 종래의 문제점을 감안하여 이루어진 것으로서, 복개수의 리던던트 워드라인을 복수의 셀 어레이 블록의 각각에 동일하게 소정 개수씩 배치하여, 어떤 셀 어레이 블록이든지 결함이 있는 워드라인을 리페어함으로써 리페어 효율을 향상시키는 것을 목적으로 한다.

도 1은 일반적인 64M SDRAM의 플로-플랜을 블록도.

도 2는 본 발명의 바람직한 실시예에 따른 1뱅크 내의 로오 리페어 퓨즈 박스의 배치를 나타낸 배치도.

도 3은 본 발명의 바람직한 실시예에 따른 로오 리페어회로를 가진 반도체 메모리 장치를 나타낸 블록도.

도 4는 도 3의 로오 리페어 퓨즈 박스의 회로도.

도 5는 도 3의 퓨즈 서매이션부의 회로도.

도 6은 도 3의 블록선택부의 회로도.

도 7은 도 3의 서브 워드라인 드라이버 인에이블부의 회로도.

도 8은 도 3의 서브 워드라인 드라이버의 회로도.

도 9는 도 3의 워드라인 인에이블신호 발생부의 회로도.

도 10은 도 3의 리던던트 메인 워드라인 드라이버의 회로도.

< 도면의 주요부분에 대한 부호의 설명 >

100: 로오 리페어 퓨즈 박스200: 퓨즈 서매이션부

300: 블록선택부400: 서브 워드라인 드라이버 인에이블부

500: 서브워드라인 드라이버600: 워드라인 인에이블신호 발생부

700: 리던던트 메인 워드라인 드라이버

이러한 목적을 달성하기 위해, 본 발명에 따른 로오 리페어회로를 가진 반도체 메모리 장치는, 복수의 리던던트 워드라인이 각각에 동일하게 소정 개수씩 배치된 복수의 셀 어레이 블록과, 상기 복수의 리던던트 워드라인과 동일한 수를 가지며, 상기 각 셀 어레이 블록 별로 동일한 수로 분할 배치되는 복수의 로오 리페어 퓨즈 박스와, 상기 복수의 로오 리페어 퓨즈 박스와 상기 복수의 리던던트 워드라인을 일대일로 대응시켜 결함이 있는 워드라인을 리페어하는 리페어수단을 구비한 것을 특징으로 한다.

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.

이하, 본 발명의 바람직한 실시예에 따른 로오 리페어회로를 가진 반도체 메모리 장치를 첨부도면을 참조하면서 설명한다.

본 발명은 로오 제어 로직 블록에 들어 있는 로오 리페어 로직 부분에 대한 것으로서, 4개의 뱅크 중 1개의 뱅크에 대해서만 설명한다. 나머지 3개의 뱅크의 모든 동작은 본 발명에서 설명하는 1개의 뱅크와 동일하며 로오 어드레스 중 뱅크선택만 다르다.

도 2는 1개의 뱅크(16M)에서의 로오 제어 로직 블록에 로오 리페어 퓨즈 박스를 어레이한 것을 나타낸 것이다.

좀더 자세히 설명하면, 도 2는 16M 셀 어레이 블록으로서, 512 로오(Row)×4K 컬럼(Column)으로 이루진 2M 셀 어레이 블록(0-7)이 8개 배치된 것을 나타낸 것이다.

각각의 2M 셀 어레이 블록(0-7)에 해당되는 블록 어드레스는 ax9, axA, axB의 3개의 어드레스로 구분되는데 오른쪽에서부터 0번∼7번의 셀 어레이 블록으로할당된다. 각 2M 셀 어레이 블록(0-7)에는 그 블록을 제어하는 로오 제어 로직 블록들이 있는데, 이 각각의 로오 제어로직 블록에는 각각 4개의 로오 로오 리페어 퓨즈 박스(row repair fuse box)가 내장된다. 본 발명에서는 0번에서 7번까지의 셀 어레이 블록에 각각 4개씩, 총 32개의 리던던트 워드라인(RWL)을 배치하였다.

도 2에 나타낸 각각의 리던던트 워드라인(RWL)은 각각의 로오 리페어 퓨즈 박스와 1대 1로 대응되어 있어 로오 리페어 퓨즈 박스 32개가 32개의 리던던트 워드라인(RWL)을 리페어할 수 있다. 그리고, 32개의 리던던트 워드라인(RWL)은 도 2에 나타낸 바와 같이 오른쪽부터 순서대로 32개의 로오 리페어 퓨즈 박스에 대응되어 있다.

예를 들면, 32개의 로오 리페어 퓨즈 박스 중 첫 번째 로오 리페어 퓨즈 박스를 이용하여 어떤 특정한 워드라인에 대하여 리페어를 하면, 리던던트 워드라인(RWL) 중 맨 오른쪽부터 첫 번째 워드라인이 인에이블된다.

도 2에서 보면, 한 뱅크 내에서 최대 32개까지 결함이 있는 워드라인에 대해서 리페어를 할 수 있으며, 리페어하는 순서에 상관없이 어느 로오 리페어 퓨즈 박스든지 리페어하면 된다.

본 발명에서는 16M의 셀 어레이 블록, 즉 1뱅크 내에서 플렉시블하게 구성하였다. 즉, 도 2에는, 0번 셀 어레이 블록에 있는 4개의 리던던트 워드라인(RWL)은 0번의 셀 어레이 블록에 들어 있는 4개의 로오 리페어 퓨즈 박스를 사용하여 리페어할 수 있고, 1번 셀 어레이 블록에 있는 4개의 리던던트 워드라인은 1번 셀 어레이 블록에 들어 있는 4개의 로오 리페어 퓨즈 박스를 사용하여 리페어할 수 있다.이런 식으로, 7번 셀 어레이 블록에 있는 리던던트 워드라인(RWL)까지 모두 리페어할 수 있다.

도 3은 본 발명에 따른 로오 리페어회로를 가진 반도체 메모리 장치의 전체 구성을 나타낸다.

도 3에 나타낸 로오 리페어회로를 가진 반도체 메모리 장치는, 복수의 로오 어드레스를 프리 디코딩한 복수의 로오 어드레스(BAX01<0:3>, BAX23<0:3>, BAX45<0:3>, BAX67<0:3>, BAX8<0:1>) 및 블록 어드레스(BAX9<0:1>, BAXAB<0:3>)를 입력받아 퓨즈 디코딩신호들을 발생시키는 복수의 로오 리페어 퓨즈 박스(100)와, 상기 로오 리페어 퓨즈 박스(100)로부터 출력된 퓨즈 디코딩신호들을 서매이션하여 서매이션신호(XSUM<0:7>)와 리페어 정보신호(XSUMb)를 발생시키는 퓨즈 서매이션부(200)와, 리페어 정보신호(XSUMb), 프리 디코딩된 블록 어드레스(BAX9i, BAXABi), 및 블록 선택 인에이블신호(BSENb)를 입력받아, 블록선택신호(BSb<0:7>)를 발생시키는 복수의 블록선택부(300)와, 블록선택신호(BSb<0:7>)를 입력받아, 서브 워드라인 드라이버 인에이블신호(PXEN<0:3>)를 발생시키는 서브 워드라인 드라이버 인에이블부(400)와, 서브 워드라인 드라이버 인에이블신호(PXEN<0:3>), 프리 디코딩된 로오 어드레스(BAX01i), 리페어 정보신호(XSUMb), 및 퓨즈 디코딩신호(NRDb, NRDb<j>)를 입력받아, 서브 워드라인 구동신호(PXb<00>∼PXb<03>, PXb<10>∼PXb<13>, PXb<20>∼PXb<23>, PXb<30>∼PXb<33>)를 발생시키는 복수의 서브 워드라인 드라이버(500)와, 블록선택신호(BSb<0:7>)와 리페어 정보신호(XSUMb)를 입력받아 노멀 메인 워드라인 인에이블신호(BS<0:7>)와 리던던트 메인 워드라인 인에이블신호(RMWLEN<0:7>)를 발생시키는 복수의 워드라인 인에이블신호 발생부(600)와, 드라이버 프리챠지 신호(WLC_XDEC), 서매이션신호(XSUM<0:7>), 및 리던던트 메인 워드라인 인에이블신호(RMWLEN<0:7>)를 입력받아, 리던던트 메인 워드라인 구동신호(RMWLb<0:7>)를 발생시키는 복수의 리던던트 메인 워드라인 드라이버(700)와, 32개의 리던던트 워드라인(RWL)이 각각에 4개씩 배치된 8개의 셀 어레이 블록(0-7)을 구비한다. 여기서, 32개의 리던던트 워드라인(RWL)은 서브 워드라인 구동신호(PXb<00>∼PXb<03>, PXb<10>∼PXb<13>, PXb<20>∼PXb<23>, PXb<30>∼PXb<33>)와 리던던트 메인 워드라인 구동신호(RMWLb<0:7>)를 디코딩함으로써 만들어진다.

이하, 도 3에 나타낸 로오 리페어회로를 가진 반도체 메모리 장치의 각 구성과 동작을 설명한다.

도 4는 32개의 로오 리페어 퓨즈 박스(100) 각각의 회로도이다.

이러한 32개의 로오 리페어 퓨즈 박스(100)의 각각은, 복수의 로오 어드레스를 프리 디코딩한 복수의 로오 어드레스(BAX01<0:3>, BAX23<0:3>, BAX45<0:3>, BAX67<0:3>, BAX8<0:1>) 및 블록 어드레스(BAX9<0:1>, BAXAB<0:3>)를 입력받아 퓨즈 디코딩하는 퓨즈 디코더(110)와, 전원전압 및 퓨즈 디코더(110) 사이에 접속되며 게이트로 퓨즈 디코더 프라챠지신호(WLCb)를 인가받는 PMOS 트랜지스터(P0)와, 퓨즈 디코더(110)의 출력신호를 반전시키는 인버터(I0)와, 전원전압 및 퓨즈 디코더(110) 사이에 접속되며 게이트로 인버터(I0)의 출력신호를 인가받는 PMOS 트랜지스터(P1)로 구성된다.

그리고, 상술한 퓨즈 디코더(110)는 한편이 PMOS 트랜지스터(P0, P1) 및 인버터(I0)에 접속된 복수의 퓨즈(F0∼F23)와, 복수의 퓨즈(F0∼F23) 및 접지전압 사이에 접속되며 게이트로 프리 디코딩된 복수의 로오 어드레스(BAX01<0:3>, BAX23<0:3>, BAX45<0:3>, BAX67<0:3>, BAX8<0:1>) 및 블록 어드레스(BAX9<0:1>, BAXAB<0:3>)를 인가받는 복수의 NMOS 트랜지스터(N0-N23)로 구성된다.

상술한 바와 같은 구성을 갖는 로오 리페어 퓨즈 박스(100)에서, 퓨즈 디코더 프리챠지신호(WLCb)는 로오 액티브(row active) 상태가 되면 하이레벨로 되고, 프라챠지 상태가 되면 로우레벨로 되는 신호이다. 그리고, 로오 리페어 퓨즈 박스(100)의 출력신호인 퓨즈 디코딩신호(NRDb)는 리페어가 되면 로우레벨로 되고, 리페어가 안되면 하이레벨로 되는 신호이다. 상술한 프리 디코딩된 로오 어드레스(BAX01<0:3>, BAX23<0:3>, BAX45<0:3>, BAX67<0:3>, BAX8<0:1>) 및 블록 어드레스(BAX9<0:1>, BAXAB<0:3>)는 로오 액티브시 패드로 들어오는 어드레스를 내부에서 사용할 수 있는 어드레스로 바꾼 신호이다.

이하, 도 4에 나타낸 로오 리페어 퓨즈 박스(100)의 동작을 보다 상세히 설명한다.

먼저, 도 4에 나타낸 로오 리페어 퓨즈 박스(100)는 프리-테스트(pre-test)를 한 후, 결함이 있는 워드라인의 어드레스에 맞게 퓨즈(F0-F23)를 커팅하도록 동작한다. 이러한 로오 리페어 퓨즈 박스(100)는 프리챠지 상태일 때는 퓨즈 디코더 프리챠지신호(WLCb)가 로우레벨(low level)이므로 PMOS 트랜지스터(P0)를 턴-온시켜 공통 노드를 하이레벨(high level)로 프리챠시키고, 인버터(I0)와 PMOS 트랜지스터(P1)에 의해서 공통 노드를 하이레벨로 래치시킨다. 그리고 나서, 액티브 상태일 때는 퓨즈 디코더 프리챠지신호(WLCb)가 하이레벨되어 PMOS 트랜지스터(P0)를 턴-오프시킨다.

그런 다음, 로오 액티브(row active)시 받아들인 프리-디코딩된 복수의 로오 어드레스(BAX01<0:3>, BAX23<0:3>, BAX45<0:3>, BAX67<0:3>, BAX8<0:1>) 및 블록 어드레스(BAX9<0:1>, BAXAB<0:3>)가 결함이 있는 워드라인과 같은 어드레스이면, 공통 노드를 계속 하이레벨로 유지하여 퓨즈 디코딩신호(NRDb)를 로우레벨로 만들고, 프리 디코딩된 로오 어드레스(BAX01<0:3>, BAX23<0:3>, BAX45<0:3>, BAX67<0:3>, BAX8<0:1>) 및 블록 어드레스(BAX9<0:1>, BAXAB<0:3>)가 결함이 있는 워드라인과 다른 어드레스이면, 공통 노드를 로우레벨(low)로 만들어 퓨즈 디코딩신호(NRDb)를 하이레벨로 만든다.

다음에는, 도 3에 나타낸 퓨즈 서메이션부(200)의 구성과 동작을 도 5를 참조하면서 설명한다.

도 5는 퓨즈 서매이션부(200)의 회로도로서, 로오 리페어 퓨즈 박스(100)로부터 출력된 퓨즈 디코딩신호(NRDb<00>∼NRDb<07>, NRDb<10>∼NRDb<17>, NRDb<20>∼NRDb<27>, NRDb<30>∼NRDb<37>)를 서매이션하여 출력하는 회로이다.

이러한 퓨즈 서매이션부(200)는, 로오 리페어 퓨즈 박스(100)로부터 출력된 퓨즈 디코딩신호(NRDb<00>∼NRDb<07>, NRDb<10>∼NRDb<17>, NRDb<20>∼NRDb<27>, NRDb<30>∼NRDb<37>)를 논리 조합하는 낸드 게이트(ND0∼ND15)와, 상기 낸드 게이트(ND0∼ND15)의 출력신호들을 논리 조합하여 출력하는 노어 게이트(NR0∼NR7)와,노어 게이트(NR0∼NR7)의 출력신호들을 논리 조합하여 출력하는 상기 낸드 게이트(ND16∼ND19)와, 낸드 게이트(ND16∼ND19)의 출력신호들을 논리 조합하여 출력하는 노어 게이트(NR8, NR9)와, 노어 게이트(NR8, NR9)의 출력신호들을 논리 조합하여 출력하는 낸드 게이트(ND20)와, 노어 게이트(NR0∼NR7)의 출력신호를 반전시켜 리페어정보를 가지고 있는 서매이션신호(XSUM0∼XSUM7)를 출력하는 인버터(I1∼I8)와, 낸드 게이트(ND20)의 출력신호를 반전시켜 리페어 정보신호(XSUMb)를 출력하는 인버터(I9)를 포함한다.

도 5에 나타낸 퓨즈 서매이션부(200)에서, 서매이션신호(XSUM0∼XSUM7)는 32개의 로오 리페어 퓨즈 박스를 4개씩 묶어서 출력한 신호이고, 리페어 정보신호(XSUMb)는 로오 리페어 퓨즈 박스를 16개씩 묶어서 출력한 신호이다. 이러한 신호들(XSUM0∼XSUM7, XSUMb)을 이용해서 블록선택신호(후에 설명)를 만든다.

다음에는, 도 3에 나타낸 복수의 블록선택부(300)의 구성과 동작을 도 6을 참조하면서 설명한다.

도 6은 복수의 블록선택부(300) 각각의 회로도를 나타낸 것으로서, 퓨즈 디코딩신호(NRDb)들의 서매이션을 모니터한 후에 프리 디코딩된 블록 어드레스(BAX9i, BAXABi)를 받아들일 것인지 아닌지를 결정하는 회로이다. 즉, 이 블록선택부(300)는 셀 어레이 블록의 로오 리페어 퓨즈 박스 중에 한 개가 리페어가 되었다면 강제적으로 이 셀 어레이 블록을 인에이블시키는 회로이다.

이러한 도 6에 나타낸 블록선택부(300)는 블록선택 인에이블신호(BSENb)를 반전시키는 인버터(I10)와, 전원전압 및 노드 NOD1에 접속되며 게이트로인버터(I10)의 출력신호를 게이트로 인가받는 PMOMS 트랜지스터(P2)와, 노드 NOD1 및 노드 NOD2 사이에 접속되며 게이트로 인버터(I10)의 출력신호를 인가받는 NMOS 트랜지스터(N24)와, 노드 NOD2 및 접지 사이에 접속되며 게이트로 리페어 정보신호(XSUMb)를 인가받는 NMOS 트랜지스터(N25)와, 프리 디코딩된 블록 어드레스(BAX9i, BAXABi)를 입력받아 논리 조합하는 낸드 게이트(ND5)와, 낸드 게이트(ND5)의 출력신호를 반전시키는 인버터(I11)와, NMOS 트랜지스터(N25) 및 접지전압 사이에 접속되며 게이트로 인버터(I11)의 출력신호를 인가받는 NMOS 트랜지스터(N26)와, 노드 NOD2 및 접지전압 사이에 접속되며 게이트로 리페어 정보신호(XSUM)를 인가받는 NMOS 트랜지스터(N27)와, 노드 NOD1 및 노드 NOD3 사이에 접속된 래치회로(I12, I13)와, 래치회로(I12, I13)의 출력신호를 반전시켜 블록선택신호(BSb)를 출력하는 인버터(I14)로 구성된다.

이하, 상기와 같은 구성을 갖는 블록선택부(300)의 동작을 도 6을 참조하면서 설명한다.

먼저, 도 6에 나타낸 블록선택 인에이블신호(BSENb)는 뱅크가 인에이블되면 항상 로우레벨로로 되는 신호이다.

따라서, 프리챠지시에는 블록선택 인에이블신호(BSENb)가 하이레벨로 되어 블록선택신호(BSb<0>)가 하이레벨로 프리챠지된다.

노멀 액티브시에는 블록선택 인에이블신호(BSENb)가 로우레벨로 되어 NMOS 트랜지스터(N24)를 턴-온시키고, 리페어 정보신호(XSUMb)는 하이레벨로 된다. 프리 디코딩된 블록 어드레스(BAX9i, BAXABi)는 하이레벨로 되어 NMOS 트랜지스터(N25,N26)를 턴-온시키켜 블록선택신호(BSb<0>)를 로우레벨로 만든다. 이때, 서매이션신호(XSUM)는 로우레벨로 되어 NMOS 트랜지스터(N27)를 턴-오프시킨다.

다음에, 리페어시에는 리페어 정보신호(XSUMb)가 로우레벨로 되어 프리 디코딩된 블록 어드레스(BAX9i, BAXABi)를 받아들이지 않고, 서매이션신호(XSUM)가 하이레벨로 될 때 강제적으로 블록선택신호(BSb)를 로우레벨로 만든다.

다음에는 도 3에 나타낸 서브 워드라인 드라이버 인에이블부(400)의 각각의 구성과 동작을 도 7을 참조하면서 설명한다.

도 7은 서브 워드라인 드라이버 인에이블부(400)의 각각의 회로도를 나타낸 것으로서 서브 워드라인 드라이버(후에 설명)를 인에이블시키기 위한 서브 워드라인 드라이버 인에이블신호(PXEN0∼PXEN3)를 만들기 위한 회로이다.

본 발명은 2개의 블록 안에 4개의 서브 워드라인 드라이버를 공유함으로써 본 발명에 따른 서브 워드라인 드라이버 인에이블부(400)는 2개의 블록에 해당하는 2개의 블록선택신호(BSb, BSb<j>)를 입력받아 서브 워드라인 드라이버 인에이블신호(PXEN)를 발생시키는 낸드 게이트(ND22)로 구성된다.

여기서, 2개의 블록선택신호(BSb, BSb<j>) 중 어느 한 개라도 인에이블되면 서브 워드라인 드라이버 인에이블신호(PXEN)가 하이레벨로 인에이블되어 서브 워드라인 드라이버(후에 설명)를 인에이블시키게 된다.

다음에는 도 3에 나타낸 서브 워드라인 드라이버(500)의 구성과 동작을 도 8을 참조하면서 설명한다.

도 8은 서브 워드라인 드라이버(500)의 회로도를 나타낸 것으로서, 퓨즈 디코딩신호(NRDb, NRDb<j>)를 이용해서 서브 워드라인 구동신호(PXb<ij>)를 만드는 회로이다.

이러한 서브 워드라인 드라이버(500)는 프리 디코딩된 로오 어드레스(BAX01i) 및 리페어 정보신호(XSUMb)를 입력받아 논리 조합하는 낸드 게이트(ND23)와, 퓨즈 디코딩신호(NRDb, NRDb<j>)를 입력받아 논리 조합하는 낸드 게이트(ND24)와, 낸드 게이트(ND24)의 출력신호를 입력받아 반전시키는 인버터(I15)와, 낸드 게이트(ND23)의 출력신호 및 인버터(I15)의 출력신호를 입력받아 논리 조합하는 낸드 게이트(ND25)와, 낸드 게이트(ND25)의 출력신호 및 서브 워드라인 드라이버 인에이블신호(PXEN)를 입력받아 논리 조합하는 낸드 게이트(ND26)와, 낸드 게이트(ND26)의 출력신호를 입력받아 레벨 시프트시키는 레벨 시프트회로(510)와, 레벨 시프트회로(510)의 출력신호를 반전시켜 서브 워드라인 구동신호(PXb<ij>)를 출력하는 인버터(I17)로 구성된다.

본 발명은 2개의 블록을 공유하는 방법을 사용함으로써 한 블록 내에 2개의 서브 워드라인 구동신호를 만들도록 구성하였다. 보다 자세히 말하면, 0번 및 1번의 셀 어레이 블록에서는 4개의 서브 워드라인 구동신호(PXb00, PXb01, PXb02, PXb03)를 만들고, 6번 및 7번 셀 어레이 블록에서는 4개의 서브 워드라인 구동신호(PXb30, PXb31, PXb32, PXb33)를 만든다.

이러한 서브 워드라인 구동신호들(PXb<ij>)은 프리 디코딩된 로오 어드레스(BAX01i)에 의해서 디코딩된다.

예컨대, 노멀 동작시에는 프리 디코딩된 로오 어드레스(BAX01i)를 받아들여서브 워드라인 구동신호(PXb<ij>)를 만들고, 리페어시에는 로오 리페어 퓨즈 박스로부터 출력된 퓨즈 디코딩신호(NRDb, NRDb<j>)를 받아들여서 서브 워드라인 구동신호(PXb<ij>)를 만든다.

본 발명에서는 서브 워드라인 구동신호(PXb<ij>)가 도 3에 나타낸 로오 리페어 퓨즈 박스와 1:1로 대응하여 다음과 같은 코딩에 의해 만들어진다.

NRDb00/NRDb04→PXb00, NRDb01/NRDb05→PXb01,

NRDb02/NRD06→PXb02, NRDb03/NRDb07→PXb03

NRDb10/NRDb14→PXb10, NRDb11/NRDb15→PXb11,

NRDb12/NRD16→PXb12, NRDb13/NRDb17→PXb13

NRDb20/NRDb24→PXb20, NRDb21/NRDb25→PXb21,

NRDb22/NRD26→PXb22, NRDb23/NRDb27→PXb23

NRDb30/NRDb34→PXb30, NRDb31/NRDb35→PXb31,

NRDb32/NRD36→PXb32, NRDb33/NRDb37→PXb33

이하, 상술한 서브 워드라인 드라이버(500)의 동작을 설명한다.

서브 워드라인 드라이버(500)는 노멀 동작시에는 프리 디코딩딘 로오 어드레스(BAX01)를 입력받아 각각 서브 워드라인 구동신호(PXb<ij>)를 만든다. 리페어시에는 리페어 정보신호(XSUMb)가 로우레벨로 되어, 프리 디코딩된 로오 어드레스(BAX01i)를 입력받지 못하게 하고 상기와 같이 코딩된 퓨즈 디코딩신호(NRDb, NRDb<j>)를 받아들여 서브 워드라인 구동신호(PXb<ij>)를 만든다.

덧붙여, 서브 워드라인 드라이버 인에이블신호(PXEN)는 서브 워드라인 드라이버(500)를 인에이블시키는 신호로서, 셀 어레이 블록에 해당되는 블록선택신호(BSb)가 인에이블되면 하이레벨로 되는 신호이다.

다음에는, 서브 워드라인 구동신호(PXb<ij>)를 만드는 동작을 간단히 설명한다.

상기와 같이 동작하는 서브 워드라인 드라이버(500)는 노멀 동작시에는 리페어 정보신호(XSUMb)가 하이레벨로 되어 프리 디코딩된 로오 어드레스(BAX01i)를 받아들여 낸드 게이트(ND23)의 출력신호를 로우레벨로 만든다. 이때 퓨즈 디코딩신호(NRDb, NRDb<j>)는 하이레벨로 되어 인버터(I15)의 출력신호를 하이레벨로 만들어 노드 NOD6에 상관없이 노드 NOD4의 경로를 항상 동작시킨다. 다음에, 서브 워드라인 드라이버 인에이블신호(PXEN)가 하이레벨로 되어 있을 때는, 노드 NOD7의 하이레벨과 서브 워드라인 드라이버 인에이블신호(PXEN)의 하이레벨을 낸드 게이트(ND25)를 통해 처리한 후에 레벨 시프트회로(510)를 통해서 서브 워드라인 구동신호(PXb<ij>)를 고전압(Vpp) 레벨에서 로우레벨로 인에이블시킨다.

리페어시에는 리페어 정보신호(XSUMb)가 로우레벨로 되어 노드 NOD4를 항상 하이레벨로 만들어 프리 디코딩된 로오 어드레스(BAX01i)에 상관없이 퓨즈 디코딩신호(NRDb, NRDb<j>)에 따라 동작한다. 이때 퓨즈 디코딩신호(NRDb, NRDb<j>) 중 어느 하나가 로우레벨로 인에이블되면 노드 NOD5가 하이레벨, 노드 NOD6이 로우레벨로 되어 노드 NOD7이 하이레벨로 된다. 이 경우에는, 노멀 동작과마찬가지로 노드 NOD7이 하이레벨로 되면 노드 NOD7의 하이레벨과 서브 워드라인 드라이버 인에이블신호(PXEN)의 하이레벨에 의해서 낸드 게이트(ND25)를 턴-온시켜 서브 워드라인 구동신호(PXb<ij>)를 로우레벨로 인에이블시킨다.

덧붙여, 서브 워드라인 구동신호(PXb<ij>)는 후에 설명하겠지만, 리던던트 메인 워드라인 구동신호(RMWLb)와 함께 디코딩되어 32개의 리던던트 워드라인(RWL)을 만든다.

다음에는 도 3에 나타낸 리던던트 메인 워드라인 인에이블신호 발생부(600)를 도 9를 참조하면서 설명한다.

도 9는 리던던트 메인 워드라인 인에이블신호 발생부(600)의 회로도이다.

도 9에 나타낸 리던던트 메인 워드라인 인에이블신호 발생부(600)는 리페어 정보신호(XSUMb)를 반전시키는 인버터(I18)와, 인버터(I18)의 출력신호를 반전시키는 인버터(I19)와, 블록 선택신호(BSb) 및 인버터(I18)의 출력신호를 입력받아 논리 조합하는 노어 게이트(NR10)와, 블록 선택신호(BSb) 및 인버터(I19)의 출력신호를 입력받아 논리 조합하는 노어 게이트(NR11)와, 노어 게이트(NR10)의 출력신호를 연속해서 반전시켜 노멀 메인 워드라인 인에이블신호(BS)를 출력하는 복수의 인버터(I20, I21)와, 노어 게이트(NR11)의 출력신호를 연속해서 반전시켜 리던던트 메인 워드라인 인에이블신호(RMWLEN)를 출력하는 복수의 인버터(I22, I23, I24, I25)로 구성된다.

이러한, 구성을 갖는 리던던트 메인 워드라인 인에이블신호 발생부(600)는 리페어 정보신호(XSUMb)와 블록선택신호(BSb)를 입력받아 노멀 동작시 메인 X-디코더(미도시)를 인에이블시키는 노멀 메인 워드라인 인에이블신호(BS)와 리던던트 메인 워드라인 드라이버(후에 설명)를 인에이블시키는 리던던트 메인 워드라인 인에이블신호(RMWLEN)를 만든다.

이하, 상술한 것과 같은 구성을 갖는 리던던트 메인 워드라인 인에이블신호 발생부(600)의 동작을 설명한다.

도 9에 나타낸 리던던트 메인 워드라인 인에이블신호 발생부(600)는 블록선택신호(BSb)와 리페어 정보신호(XSUMb)가 동시에 인에이블되면 리던던트 메인 워드라인 인에이블신호(RMWLEN)를 하이레벨로 만든다.

예를 들면, 노멀 동작시(즉, 리페어가 되지 않았을 경우)에는 블록 선택신호(BSb)가 로우레벨, 리페어 정보신호(XSUMb)가 하이레벨되어, 노멀 메인 워드라인 인에이블신호(BS)(여기서는 노멀 메인 워드라인 인에이블신호에 대한 상세한 설명은 생략함)를 하이레벨로 인에이블시켜 메인 X-디코더(본 발명과 무관하므로 상세한 설명은 생략함)를 인에이블시키고, 리던던트 메인 워드라인 인에이블신호(RMWLEN)를 로우레벨로 디스에이블시킨다.

리페어시에는 리페어 정보신호(XSUMb)가 로우레벨로 되어 노멀 메인 워드라인 인에이블신호(BS)를 로우레벨로 디스에이블시키고, 리던던트 메인 워드라인 인에이블신호(RMWLEN)를 하이레벨로 인에이블시킨다.

다음에는, 도 3에 나타낸 리던던트 메인 워드라인 드라이버(700)를 도 10을 참조하면서 설명한다.

도 10은 리던던트 메인 워드라인 드라이버(700)의 회로도를 나타낸 것으로서, 리페어가 되면 리던던트 워드라인(RWL)을 인에이블시키는데, 이러한 리던던트 워드라인(RWL)은 상술한 리던던트 메인 워드라인 구동신호(RMWLb)와 서브 워드라인 구동신호(PXb<ij>)를 디코딩함으로써 인이에블된다.

이러한 리던던트 메인 워드라인 드라이버(700)는 고전압(Vpp) 및 노드 XX0 사이에 접속되어, 게이트로 드라이버 프리챠지 신호(WLC_XDEC)를 인가받는 PMOS 트랜지스터(P5)와, 노드 XX0 및 접지전압 사이에 접속되어, 게이트로 서매이션신호(XSUM)를 인가받는 NMOS 트랜지스터(N30)와, NMOS 트랜지스터(N30) 및 접지전압 사이에 접속되어, 리던던트 메인 워드라인 인에이블 신호(RMWLEN)를 게이트로 인가받는 NMOS 트랜지스터(N31)와, 노드 XX0 및 노드 XX1 사이에 접속된 인버터(I26)와, 고전압(Vpp) 및 노드 XX0 사이에 접속되어, 게이트로 인버터(I26)의 출력신호를 인가받는 PMOS 트랜지스터(P6)와, 인버터(I26)의 출력신호를 반전시켜 리던던트 메인 워드라인 구동신호(RMWLb)를 출력하는 인버터(I27)로 구성된다.

이하, 상기와 같은 구성을 갖는 리던던트 메인 워드라인 드라이버(700)의 동작을 설명한다.

도 10에서, 드라이버 프리챠지신호(WLC_XDEC)는 노멀 메인 X-디코더(미도시)와 리던던트 메인 워드라인 드라이버(700)를 프리챠지시키는 신호로서 메인 X-디코더에도 입력된다. 이러한 드라이버 프라챠지신호(WLC_XDEC)는 프리챠지 상태에서는 로우레벨로 되어 노드 XX0을 하이레벨로 프리챠지시켜 리던던트 메인 워드라인 구동신호(RMWLb)를 하이레벨로 프리챠지시킨다.

다음에, 리페어가 되면, 리던던트 메인 워드라인 인에이블신호(RMWLEN)가 하이레벨로 되어 NMOS 트랜지스터(N31)를 턴-온시키고, 서매이션신호(XSUM)에 따라 리던던트 메인 워드라인 구동신호(RMWLb)를 인에이블시킨다.

이러한 리던던트 메인 워드라인 구동신호(RMWLb)는 상술한 서브 워드라인 구동신호(PXb<ij>)와 함께 디코딩되어 0번에서 7번까지의 셀 어레이 블록에 각각 4개씩, 총 32개의 리던던트 워드라인(RWL<0:31>)을 만든다.

상술한 바와 같이, 본 발명은 4개의 리던던트 워드라인을 셀 어레이 블록마다 배치하여, 결함이 있는 워드라인을 리페어할 때 어떤 셀 어레이 블록이든지 결함이 있는 워드라인을 리페어하도록 플렉시블하게 로오 리페어회로를 구성함으로써, 리페어 효율이 높아져 수율(Yield)을 높일 수 있고, 또 칩당 비용을 줄여 가격 경쟁력을 높일 수 있는 효과를 제공할 수 있다.

본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims

복수의 리던던트 워드라인이 각각에 동일하게 소정 개수씩 배치된 복수의 셀 어레이 블록과,

상기 복수의 리던던트 워드라인과 동일한 수를 가지며, 상기 각 셀 어레이 블록 별로 동일한 수로 분할 배치되는 복수의 로오 리페어 퓨즈 박스와,

상기 복수의 로오 리페어 퓨즈 박스와 상기 복수의 리던던트 워드라인을 일대일로 대응시켜 결함이 있는 워드라인을 리페어하는 리페어수단을 구비한 것을 특징으로 하는 로오 리페어회로를 가진 반도체 메모리 장치.
제 1 항에 있어서,

상기 복수의 로오 리페어 퓨즈 박스는 프리 디코딩된 복수의 로오 어드레스 및 블록 어드레스와 퓨즈 디코더 프리챠지신호를 수신하여 퓨즈 디코딩신호들을 발생시키는 것을 특징으로 하는 로오 리페어회로를 가진 반도체 메모리 장치.
제 2 항에 있어서,

상기 복수의 로오 리페어 퓨즈 박스의 각각은,

상기 프리 디코딩된 복수의 로오 어드레스 및 블록 어드레스를 입력받아 퓨즈 디코딩하는 퓨즈 디코딩회로와,

전원전압 및 상기 퓨즈 디코딩회로 사이에 접속되며 게이트로 상기 드라이버프리챠지신호를 인가받는 제1 스위칭소자와,

상기 퓨즈 디코딩회로의 출력신호를 반전시키는 반전소자와,

전원전압 및 상기 퓨즈 디코딩회로 사이에 접속되며 게이트로 상기 반전소자의 출력신호를 인가받는 제2 스위칭소자로 구성된 것을 특징으로 하는 로오 리페어회로를 가진 반도체 메모리 장치.
제 3 항에 있어서,

상기 퓨즈 디코딩회로는,

상기 제1 및 제2 스위칭소자와 상기 반전소자의 공통접점에 접속된 복수의 퓨즈와,

상기 복수의 퓨즈 및 접지전압 사이에 접속되고 게이트로 상기 프리 디코딩된 로오 어드레스들을 입력받는 복수의 제3 스위칭소자로 구성된 것을 특징으로 하는 로오 리페어회로를 가진 반도체 메모리 장치
제 1 항에 있어서,

상기 리페어수단은,

상기 복수의 로오 리페어 퓨즈 박스로부터 발생된 퓨즈 디코딩신호들을 서매이션하여 복수의 서매이션신호 및 리페어 정보신호를 출력하는 퓨즈 서매이션수단과,

상기 복수의 서매이션신호, 상기 리페어 정보신호, 프리 디코딩된 복수의 블록 어드레스, 및 블록선택 인에이블신호를 입력받아 블록선택신호들을 출력하는 복수의 블록선택수단과,

상기 블록선택신호들을 입력받아 서브 워드라인 드라이버 인에이블신호들을 발생시키는 복수의 서브 워드라인 드라이버 인에이블수단과,

상기 서브 워드라인 드라이버 인에이블신호들, 상기 프리 디코딩된 복수의 로오 어드레스 중 일부, 상기 퓨즈 디코딩신호들, 및 상기 리페어 정보신호를 입력받아, 서브 워드라인 구동신호들을 발생시키는 복수의 서브 워드라인 드라이버와,

상기 리페어 정보신호 및 상기 블록선택신호들을 입력받아, 리던던트 메인 워드라인 인에이블신호들 및 노멀 메인 워드라인 인에이블신호들을 발생시키는 복수의 워드라인 인에이블신호 발생수단과,

상기 복수의 서매이션신호, 상기 리던던트 메인 워드라인 인에이블신호들, 및 드라이버 프리챠지신호를 입력받아, 리던던트 메인 워드라인 구동신호들을 발생시키는 복수의 리던던트 메인 워드라인 드라이버로 구성되고,

상기 복수의 리던던트 워드라인은 상기 서브 워드라인 드라이버로부터의 상기 서브 워드라인 구동신호들과 상기 리던던트 메인 워드라인 드라이버로부터의 상기 리던던트 메인 워드라인 구동신호들의 디코딩에 의해 만들어지는 것을 로오 리페어회로를 가진 반도체 메모리 장치.
제 5 항에 있어서,

상기 퓨즈 서매이션수단은,

상기 복수의 퓨즈 디코딩신호들을 입력받아 논리 조합하는 복수의 제1 논리소자와,

상기 복수의 제1 논리소자들의 출력신호들을 입력받아 논리 조합하는 복수의 제2 논리소자와,

상기 복수의 제2 논리소자들의 출력신호들을 입력받아 논리 조합하는 복수의 제3 논리소자와,

상기 복수의 제3 논리소자들의 출력신호들을 입력받아 논리 조합하는 복수의 제4 논리소자와,

상기 제4 논리소자들의 출력신호들을 입력받아 논리 조합하는 제5 논리소자와,

상기 복수의 제2 논리소자들의 출력신호들을 반전시켜 복수의 서매이션신호를 출력하는 복수의 제1 반전소자와,

상기 제5 논리소자의 출력신호를 반전시켜 리페어 정보신호를 출력하는 제2 반전소자로 구성된 것을 특징으로 하는 로오 리페어회로를 가진 반도체 메모리 장치.
제 5 항에 있어서,

상기 복수의 블록선택수단의 각각은,

리페어가 되었는지 안되었는지 여부를 먼저 판단하고, 리페어가 되었으면 어드레스를 받아들이지 않고 강제적으로 리던던트 워드라인이 있는 블록을 인에이블시키고, 리페어가 안되었으면 각각에 해당하는 어드레스를 받아들이는 것을 특징으로 하는 로오 리페어회로를 가진 반도체 메모리 장치.
제 5 항에 있어서,

상기 복수의 블록선택수단의 각각은,

블록선택 인에이블신호를 입력받아 반전시키는 제1 반전소자와,

전원전압 및 제1 노드에 접속되고 게이트로 상기 제1 반전소자의 출력신호를 인가받는 제1 스위칭소자와,

상기 제1 노드 및 제2 노드 사이에 접속되고 게이트로 상기 제1 반전소자의 출력신호를 인가받는 제2 스위칭소자와,

상기 제1 노드 및 제3 노드 사이에 접속된 래치회로와,

상기 래치회로의 출력신호를 반전시켜 블록선택신호를 출력하는 제2 반전소자와,

상기 제2 노드 및 접지전압 사이에 접속되고 게이트로 리페어 정보신호를 인가받는 제3 스위칭소자와,

상기 프리 디코딩된 복수의 블록 어드레스를 입력받아 논리 조합하는 논리소자와,

상기 논리소자의 출력신호를 입력받아 반전시키는 제3 반전소자와,

상기 제3 스위칭소자 및 상기 접지전압 사이에 접속되고 게이트로 상기 제3 반전소자의 출력신호를 인가받는 제4 스위칭소자와,

상기 제2 노드 및 접지전압 사이에 접속되고 게이트로 상기 서매이션신호를 인가받는 제5 스위칭소자로 구성된 것을 특징으로 하는 로오 리페어회로를 가진 반도체 메모리 장치.
제 5 항에 있어서,

상기 복수의 서브 워드라인 드라이버 인에이블수단의 각각은, 상기 블록선택신호들을 입력받아 논리 조합하여 서브 워드라인 드라이버 인에이블신호를 발생시키는 논리소자로 구성된 것을 특징으로 하는 로오 리페어회로를 가진 반도체 메모리 장치.
제 5 항에 있어서,

상기 복수의 서브 워드라인 드라이버의 각각은,

상기 프리 디코딩된 복수의 로오 어드레스 중 하나 및 상기 리페어 정보신호를 입력받아 논리 조합하는 제1 논리소자와,

상기 퓨즈 디코딩신호들을 입력받아 논리 조합하는 제2 논리소자와,

상기 제2 논리소자를 입력받아 반전시키는 제1 반전소자와,

상기 제1 논리소자 및 상기 제1 반전소자의 출력신호들을 입력받아 논리 조합하는 제3 논리소자와,

상기 제3 논리소자의 출력신호 및 상기 서브 워드라인 드라이버 인에이블신호를 입력받아 논리 조합하는 제4 논리소자와,

상기 제4 논리소자의 출력신호를 입력받아 레벨 시프트시키는 레벨 시프트회로와,

상기 레벨 시프트회로의 출력신호를 입력받아 반전시켜 서브 워드라인 구동신호를 출력하는 제2 반전소자로 구성된 것을 특징으로 하는 로오 리페어회로를 가진 반도체 메모리 장치.
제 5 항에 있어서,

상기 복수의 워드라인 인에이블신호 발생수단의 각각은,

상기 리페어 정보신호를 입력받아 반전시키는 제1 반전소자와,

상기 블록선택신호 및 상기 제1 반전소자의 출력신호를 입력받아 논리 조합하는 제 1 논리소자와,

상기 제1 논리소자의 출력신호를 연속해서 반전시켜 노멀 메인 워드라인 인에이블신호를 출력하는 복수의 제2 반전소자와,

상기 제1 반전소자의 출력신호를 반전시키는 제3 반전소자와,

상기 블록선택신호 및 상기 제3 반전소자의 출력신호를 입력받아 논리 조합하는 제2 논리소자와,

상기 제2 논리소자의 출력신호를 연속해서 반전시켜 리던던트 메인 워드라인 인에이블신호를 출력하는 복수의 제4 반전소자로 구성된 것을 특징으로 하는 로오 리페어회로를 가진 반도체 메모리 장치.
제 5 항에 있어서,

상기 복수의 리던던트 메인 워드라인 드라이버의 각각은,

고전압 및 제1 노드 사이에 접속되고 게이트로 상기 드라이버 프리챠지신호를 인가받는 제1 스위칭소자와,

제1 노드 및 접지전압 사이에 접속되고 게이트로 상기 서매이션신호를 입력받는 제2 스위칭소자와,

상기 제2 스위칭소자 및 접지전압 사이에 접속되고 게이트로 상기 리던던트 메인 워드라인 인에이블신호를 인가받는 제3 스위칭소자와,

상기 제1 노드 및 제2 노드 사이에 접속된 제1 반전소자와,

고전압 및 상기 제1 노드 사이에 접속되고 게이트로 상기 제1 반전소자의 출력신호를 인가받는 제4 스위칭소자와,

상기 제1 반전소자의 출력신호를 반전시켜 러던던트 메인 워드라인 구동신호를 출력하는 제2 반전소자로 구성된 것을 특징으로 하는 로오 리페어회로를 가진 반도체 메모리 장치.