JPH11121627A - 半導体メモリ - Google Patents

半導体メモリ

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JPH11121627A
JPH11121627A JP9283890A JP28389097A JPH11121627A JP H11121627 A JPH11121627 A JP H11121627A JP 9283890 A JP9283890 A JP 9283890A JP 28389097 A JP28389097 A JP 28389097A JP H11121627 A JPH11121627 A JP H11121627A
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JP
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fuse
redundant
identification
memory cell
cut
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JP9283890A
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Takeshi Ichikawa
武志 市川
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Oki Electric Industry Co Ltd
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Abstract

(57)【要約】 【課題】 置き換え処理の際に、置き換えの指定用の冗
長ヒューズと不良識別用のヒューズとに対するリペア装
置の位置決めが容易な半導体メモリを提供することを目
的(課題)とする。 【解決手段】 半導体メモリ１は、正規メモリセルと冗
長メモリセルとを含むメモリブロックI/O300〜I/O315を
１６ブロック備えると共に、一方にヒューズ領域２を備
え、内部回路の外部に対する接続点となる１６個の入出
力パッド３ａ〜３ｐを備えている。ヒューズ領域２に
は、行冗長ヒューズ領域２１、列冗長ヒューズ領域２
２、作動ヒューズ領域２３が含まれ、作動ヒューズ領域
２３には作動ヒューズ２３１，２３２と、内部回路が不
良である場合に切断される識別用ヒューズ４とが互いに
隣接して設けられている。また、このヒューズ領域２に
隣接して、識別用ヒューズ４の状態を外部へ出力する識
別パッド５が設けられている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、ＤＲＡＭ等の半
導体メモリに関し、特に本体メモリの不良箇所に置き換
え可能な冗長メモリセルを備える半導体メモリに関す
る。
【０００２】
【従来の技術】半導体メモリは全てのメモリセルが正常
に機能しないと製品として使用できないが、全てのメモ
リセルが正常な部品のみを良品とすると歩留まりが悪く
なるため、正規メモリセルの他に予め冗長メモリセルを
予備のメモリセルとして設けておき、正常に機能しない
正規メモリセルがあった場合には、これを冗長メモリセ
ルに電気的に置き換えて利用するようにしている。
【０００３】正規メモリセルに含まれる不良メモリセル
は、ウェーハが個々の半導体メモリのチップ(ダイ)に分
割される前の段階のウェーハテストにより検出される。
半導体メモリのウェーハテストは、正規メモリセルが正
常に機能するか否か、そして不良セルがあった場合はこ
れを冗長メモリセルで置き換えられるかどうかを検査す
る一次検査(プリウェーハテスト)と、必要な置き換え
(不良救済)処理の後、その置き換えが行われた状態でメ
モリセルが正常に機能するか否かを検査する二次検査
(ファイナルウェーハテスト)との二段階の構成となって
いる。
【０００４】一次検査の結果、検査対象の半導体メモリ
は、(1)全ての正規メモリセルが正常な良品のグルー
プ、(2)正規メモリセルの一部に不良があるが、冗長メ
モリセルで置き換え可能な救済可能品のグループ、(3)
救済不可能な不良がある(正規メモリセル中の不良セル
が冗長メモリセルで置き換えられないほど多い等の不良
を有する等)不良品のグループの３つのグループに分類
される。置き換え処理は、(2)の救済可能品のグループ
に対して行われる。
【０００５】一次、二次の検査はそれぞれ複数の項目検
査を含むが、(3)の不良品のグループに分類されたメモ
リについてはチップの分割後に廃棄されるため、このグ
ループのメモリについて二次検査をすることは検査時間
を無用に引き延ばすこととなる。そこで、例えば特開平
５−４７８６２号公報、特開平７−３００６８号公報に
は、回路内に不良識別用のヒューズを設けた半導体メモ
リが開示されている。
【０００６】これらの公報に開示される不良識別用ヒュ
ーズを用いれば、一次検査の結果(3)の不良品のグルー
プに分類されたメモリについては、識別用のヒューズを
切断し、二次検査では最初に識別用ヒューズの状態を検
出することにより、識別用ヒューズが切断されているも
のについてはその時点で検査を中断して次のメモリの検
査に移行することができる。なお、特開平５−４７８６
２号公報に開示される実施例では、識別用ヒューズがＧ
ＮＤ端子とダミー端子との間に設けられており、特開平
７−３００６８号公報においては、識別用ヒューズが半
導体メモリ内のいずれの位置に設けられるのかが開示さ
れていない。
【０００７】
【発明が解決しようとする課題】上述した従来技術の第
１の問題点は、不良な正規メモリセルと冗長メモリセル
との置き換えを指定するためのヒューズの位置と、識別
用ヒューズの位置との関連が何ら開示されていない点で
ある。各ヒューズは、置き換え処理の際にリペア装置を
用いてレーザーにより必要に応じて切断されるが、微小
なチップ内のさらに小さな領域に設けられたヒューズを
切断するには、チップ毎に正確な位置決めが不可欠とな
る。したがって、上述した各公報に開示される装置のよ
うに、置き換えを指定するためのヒューズと識別用ヒュ
ーズとの位置関係が特定されていない場合には、指定用
ヒューズ、識別用ヒューズのそれぞれについてヒューズ
切断のための位置決めが必要になり、置き換え処理の歩
留まりが悪くなる。
【０００８】従来技術の第２の問題点は、識別用ヒュー
ズの状態から判断できるのが良品／不良品の区別のみで
あり、不良品と判定されたチップからはどのようなエラ
ーが発生したかを判別することはできない点である。こ
のような不良品に関する情報は、検査記録(ログ)に記録
されており、歩留まりを向上させるため製造工程にフィ
ードバックされて対策が立てられる。しかしながら、ロ
グはウェーハのシリアル番号のみで管理されているた
め、ウェーハ内のいずれの位置にあるチップにどのよう
な不良が発生したかが不明となる場合があり、そのよう
な場合には対策を立てることができなくなる。
【０００９】従来技術の第３の問題点は、アドレス指定
用のヒューズとは別に識別用専用のヒューズが別個に設
けられているため、ヒューズの数が識別用ヒューズを持
たない装置より多くなるという点である。
【００１０】本願の第１の発明は、上述した従来技術の
第１の問題点に鑑みてなされたものであり、置き換え処
理の際に、置き換えの指定用の冗長ヒューズと不良識別
用のヒューズとに対するリペア装置の位置決めが容易な
半導体メモリを提供することを目的(課題)とする。本願
の第２の発明は、上述した従来技術の第２の問題点に鑑
みてなされたものであり、良品／不良品の区別のみでな
く、不良品の場合にどのようなエラーが発生したかを判
別することができる半導体メモリを提供することを目的
(課題)とする。本願の第３の発明は、上述した従来技術
の第３の問題点に鑑みてなされたものであり、識別用に
専用のヒューズを設けることなく二次検査で良品／不良
品の判別が可能な半導体メモリを提供することを目的
(課題)とする。
【００１１】
【課題を解決するための手段】第１の発明にかかる半導
体メモリは、救済回路を構成するアドレス指定用の冗長
ヒューズと識別用ヒューズとを同一のヒューズ領域内に
並列して設けたことを特徴とする。すなわち、第１の発
明の半導体メモリは、所定の容量を持つ正規メモリセル
と、正規メモリセルの一部と置き換え可能な冗長メモリ
セルと、正規メモリセル、および冗長メモリセルを含む
内部回路の外部に対する接続点となる入出力パッドと、
正規メモリセルの一部が不良の場合に、該不良部分を指
定して冗長メモリセルに置き換えるために切断される冗
長ヒューズと、冗長ヒューズに並列してヒューズ領域内
に設けられ、チップに救済不可能な不良がある場合に切
断される識別用ヒューズと、識別用ヒューズの状態を外
部へ出力する出力手段とを備えることを特徴とする。
【００１２】第１の発明によれば、一次検査の際にチッ
プに救済不可能な不良があると判断された際には、リペ
ア工程で識別ヒューズを切断しておくことにより、二次
検査の際には識別ヒューズの状態を検知することにより
当該チップが不良であることを容易に判断することがで
きる。
【００１３】第１の発明のヒューズ領域には、複数の冗
長ヒューズと、冗長ヒューズによる指定を有効にする際
に切断される作動ヒューズとを含ませることができ、そ
の場合、識別用ヒューズは作動ヒューズに隣接して配置
することができる。また、識別用ヒューズは、単一また
は複数のヒューズから構成することができる。識別用ヒ
ューズが複数のヒューズから構成される場合には、救済
不可能な不良がある際に、不良のカテゴリーに合わせて
特定のヒューズを切断するようにすることができる。さ
らに、第１の発明の出力手段としては、識別用ヒューズ
の状態を検出するための専用の識別用パッド、あるい
は、入出力パッドと兼用された兼用パッドを用いること
ができる。兼用パッドを用いる場合、識別用ヒューズが
切断されていない場合には兼用パッドが内部回路に電気
的に接続され、識別用ヒューズが切断された場合には兼
用パッドが内部回路から電気的に切り放されるように回
路構成すればよい。
【００１４】第２の発明にかかる半導体メモリは、上記
の識別用ヒューズ等の記録手段を複数備えることを特徴
とする。すなわち、第２の発明の半導体メモリは、所定
の容量を持つ正規メモリセルと、正規メモリセルの一部
と置き換え可能な冗長メモリセルと、正規メモリセル、
および冗長メモリセルを含む内部回路の外部に対する接
続点となる入出力パッドと、正規メモリセルの一部が不
良の場合に、該不良部分を指定して冗長メモリセルに置
き換えるために切断される冗長ヒューズと、不良のカテ
ゴリーに対応させて設けられ、チップに救済不可能な不
良がある場合に不良のカテゴリーに合わせて状態が設定
される複数の記録手段と、記録手段の状態を外部へ出力
する複数の出力手段とを備えることを特徴とする半導体
メモリ。
【００１５】第２の発明によれば、一次検査の際にチッ
プに救済不可能な不良があると判断された際には、リペ
ア工程で複数の記録手段の中の一つを検出された不良の
カテゴリーに合わせて状態を変更(ヒューズの場合には
切断)しておくことにより、二次検査では当該チップが
不良であることを容易に判断できると共に、チップがウ
ェーハから切り離された後にも、当該チップに記録され
た情報からどのようなカテゴリーの不良が生じたかを知
ることができる。
【００１６】第２の発明の記録手段としては、冗長ヒュ
ーズとは別個に設けられた識別用ヒューズを用いること
ができる。この場合、出力手段としては、識別用ヒュー
ズの状態を出力する専用の識別用パッドを用いることが
でき、あるいは、入出力パッドと兼用された兼用パッド
を用いることができる。なお、冗長ヒューズによる指定
を有効にする際に切断される作動ヒューズを備える場
合、第２の発明の記録手段として、冗長ヒューズ中に含
まれる複数のヒューズを兼用ヒューズとして判定回路と
の組み合わせで用いることができる。判定回路は、兼用
ヒューズが切断され、作動ヒューズが切断されていない
場合に、チップに救済不可能な不良があると判定して兼
用ヒューズの状態を出力手段から外部へ出力させる。ま
た、不良と判定される場合、いずれの兼用ヒューズが切
断されているかにより、不良のカテゴリーを知ることが
できる。
【００１７】第３の発明にかかる半導体メモリは、不良
判定用の手段として、アドレス指定用の冗長ヒューズの
一部を兼用ヒューズとして用いると共に、この兼用ヒュ
ーズと、冗長ヒューズによる指定を有効にする際に切断
される作動ヒューズとの組み合わせにより、兼用ヒュー
ズが冗長メモリの置き換えのために切断されているの
か、あるいはチップに救済不可能な不良があるために切
断されているのかを判別する判定回路を設けたことを特
徴としている。すなわち、第３の発明の半導体メモリ
は、所定の容量を持つ正規メモリセルと、正規メモリセ
ルの一部と置き換え可能な冗長メモリセルと、正規メモ
リセル、および冗長メモリセルを含む内部回路の外部に
対する接続点となる入出力パッドと、正規メモリセルの
一部が不良の場合に、該不良部分を指定して冗長メモリ
セルに置き換えるために切断されると共に、一部が兼用
ヒューズとして不良識別用に用いられる冗長ヒューズ
と、冗長ヒューズによる指定を有効にする際に切断され
る作動ヒューズと、兼用ヒューズの一部が切断され、作
動ヒューズが切断されていない場合に、チップに救済不
可能な不良があると判定する判定回路と、判定回路が不
良と判定した場合に兼用ヒューズの状態を外部へ出力す
る出力手段とを備えることを特徴とする。
【００１８】第３の発明によれば、一次検査の際にチッ
プに救済不可能な不良があると判断された際には、リペ
ア工程で作動ヒューズを切断せずに兼用ヒューズを切断
しておくことにより、判定回路が不良であることを判別
して兼用ヒューズの状態を出力手段から外部に出力させ
る。二次検査ではこの出力手段から出力される兼用ヒュ
ーズの状態から当該チップが不良であることを容易に判
断できる。
【００１９】第３の発明の出力手段としては、入出力パ
ッドと兼用された兼用パッドを用いることができる。兼
用パッドは、チップに救済不可能な不良があると判定さ
れた場合には内部回路から電気的に切り放され、このよ
うな不良があると判定されない場合には内部回路に電気
的に接続される。不良判定用に兼用されるのは、複数の
冗長ヒューズ中の単一または複数のヒューズである。
【００２０】
【発明の実施の形態】以下、この発明にかかる半導体メ
モリの実施形態を説明する。ここでは、６つの実施例に
基づいて発明を説明する。始めに、各実施例と第１〜第
３の発明との関係について簡単に説明しておく。各実施
例は、識別用のヒューズが専用であるか冗長ヒューズと
の兼用であるかと、このヒューズが単一であるか複数で
あるかにより以下の表１のように分類される。
【００２１】
【表１】
【００２２】第１の発明は、識別用ヒューズと冗長ヒュ
ーズとが近接した位置に配置されたことを特徴としてお
り、実施例1,2,4,5がその要件を満たしている。また、
第２の発明は、記録手段が複数設けられていることを特
徴としており、実施例4,5,6がその要件を満たしてい
る。さらに、第３の発明は、不良判定用の手段として、
アドレス指定用の冗長ヒューズを兼用することを特徴と
しており、実施例3,6がその要件を満たしている。
【００２３】
【実施例１】図１は実施例１にかかる半導体メモリの構
成を示す。各実施例では、半導体メモリとして容量４メ
ガビット(Mb)のダイナミックランダムアクセスメモリ(D
RAM)１を例としている。この半導体メモリ１は、それぞ
れ２５６キロビット(Kb)分の正規メモリセルと所定容量
の冗長メモリセルとを含むメモリブロック I/O300〜I/O
315を１６ブロック備えると共に、図中下側となる一方
にヒューズ領域２を備え、両側には正規メモリセルおよ
び冗長メモリセルを含む内部回路の外部に対する接続点
となる１６個の入出力パッド３ａ〜３ｐを備えている。
【００２４】ヒューズ領域２には、行冗長ヒューズ領域
２１、列冗長ヒューズ領域２２、作動ヒューズ領域２３
が含まれている。作動ヒューズ領域２３には、各冗長ヒ
ューズ領域２１，２２に含まれる冗長ヒューズによる指
定を有効にする際に切断される２本の作動ヒューズ２３
１，２３２と、チップに救済不可能な不良がある場合に
切断される識別用ヒューズ４とが互いに隣接して設けら
れている。また、このヒューズ領域２に隣接して、識別
用ヒューズ４の状態を外部へ出力する出力手段として、
専用の識別パッド５が設けられている。実施例１のよう
に、識別用ヒューズ４は、既存の作動ヒューズ２３１，
２３２に隣接して１本のヒューズを追加するのみで設け
ることができるため、ヒューズ追加による設計変更は僅
かである。
【００２５】識別用ヒューズ４と識別パッド５とは、図
２に示されるように接続されている。すなわち、識別用
ヒューズ４の一端は、外部から供給される電源電圧ＶＤ
Ｄに接続され、他端はゲート６のスイッチ端子に接続さ
れている。ゲート６は、スイッチ端子を除く一方の端子
が電源電圧ＶＤＤに接続されると共に、他方の端子が識
別パッド５に接続されている。識別用ヒューズ４が切断
されていない場合、電源電圧が印加されるとゲートはオ
ンし、識別用パッドはＶＤＤと同一の電位(High)となる
が、識別用ヒューズ４が切断されている場合には、電源
電圧が印加されても識別パッドの電位は不定(Hiz)とな
る。
【００２６】メモリブロックI/O300は、図３に示される
ように、行(Row)、列(Column)の両方向に共に５１３個
のメモリセルが配列して正方マトリクスを構成してい
る。このうち斜線部分を除いた５１２×５１２＝２６２
１１４bit(256Kbit)分が正規メモリセルであり、正規メ
モリセル以外の斜線で示された一行分の５１２bitが行
冗長メモリセルＲＭ、一列分の５１２bitが列冗長メモ
リセルＣＭとして確保されている。他のメモリブロック
I/O301〜I/O315もI/O300と同一の構成である。
【００２７】行冗長ヒューズ領域２１、列冗長ヒューズ
領域２２に含まれる各冗長ヒューズは、各メモリブロッ
クの正規メモリセルに不良セルが含まれる場合、これを
行単位、あるいは列単位で指定して行冗長メモリセルＲ
Ｍ、あるいは列冗長メモリセルＣＭに置き換える機能を
有している。各メモリブロックの正規メモリセルは、上
記のように５１２×５１２のマトリクスから構成される
ため、その内の一行、あるいは一列を指定するためには
１６bitのアドレス情報が必要となる。ヒューズは、１b
itを表現するために「０」用と「１」用とで２本必要と
なるため、１６bitのアドレス指定に３２本のヒューズ
が必要となる。
【００２８】行冗長ヒューズ領域２１には、図４に示さ
れるように、正規メモリセルの不良部分を一行単位で指
定する行アドレス指定用ヒューズ２１１と、この指定用
ヒューズ２１１によるアドレス指定を有効にするための
全体で２本の行セレクトヒューズ２１２とが設けられて
いる。行アドレス指定用ヒューズ２１１は、隣接する２
つのメモリブロック、例えばI/O300とI/O315、あるいは
I/O303とI/O312等を一組として３２本づつ、合計２５６
本設けられており、一組毎に行アドレスを指定できる。
すなわち、行アドレスの指定に関しては、隣接する２つ
のメモリブロックが１つの単位として扱われ、たとえ一
方のブロックにのみ不良セルが含まれる行がある場合に
も、他方のブロックの正規メモリセルも行冗長メモリセ
ルに置き換えられる。行セレクトヒューズ２１２は、行
アドレス指定用ヒューズ２１１によるアドレスの指定を
有効とする場合に切断され、切断された場合にのみ内部
回路で冗長メモリセルによる置き換えが行われる。行セ
レクトヒューズ２１２が切断されていない場合には、た
とえ行アドレス指定用ヒューズが切断されている場合に
も、行冗長メモリセルによる置き換えは行われない。こ
の明細書において「行冗長ヒューズ」は、上記の行アド
レス指定用ヒューズ２１１と行セレクトヒューズ２１２
とを含む概念である。
【００２９】一方、列冗長ヒューズ領域２２には、図５
に示されるように、正規メモリセルの不良部分を一列単
位で指定する列アドレス指定用ヒューズ２２１と、この
指定用ヒューズ２２１による指定を有効にするための列
セレクトヒューズ２２２とが設けられている。列アドレ
ス指定用ヒューズ２２１は、各メモリブロック毎に３２
本づつ、合計５１２本備えられており、各メモリブロッ
ク毎に列を指定することができる。列セレクトヒューズ
２２２は、各メモリブロック毎に１本づつ合計１６本設
けられており、各メモリブロック毎に列アドレス指定用
ヒューズ２２１による指定を有効にする場合に切断され
る。特定のメモリブロックに対応する列セレクトヒュー
ズ２２２が切断されていない場合には、たとえそのメモ
リブロックに対応する列アドレス指定用ヒューズ２２１
が切断されている場合にも、列冗長メモリセルによる置
き換えは行われない。この明細書において「列冗長ヒュ
ーズ」は、上記の列アドレス指定用ヒューズ２２１と列
セレクトヒューズ２２２とを含む概念である。
【００３０】前述した作動ヒューズ領域２３に含まれる
２本の作動ヒューズは、一方が行作動ヒューズ２３１、
他方が列作動ヒューズ２３２であり、それぞれ行冗長ヒ
ューズ、列冗長ヒューズにより指定された正規メモリセ
ルの冗長セルによる置き換えを許可する場合に切断され
る。
【００３１】次に、実施例１の半導体メモリに対するウ
ェーハテストについて図６および図７に示すフローチャ
ートに沿って説明する。ウェーハテストは、ウェーハが
個々の半導体メモリのチップ(ダイ)に分割される前の段
階で実行されるテストであり、正規メモリセルが正常に
機能するか否か、そして不良セルがあった場合はこれを
冗長メモリセルで置き換えられるかどうかを検査する一
次検査(プリウェーハテスト)と、必要な置き換え(不良
救済)処理の後、その置き換えが行われた状態でメモリ
セルが正常に機能するか否かを検査する二次検査(ファ
イナルウェーハテスト)との二段階の構成となってい
る。図６が一次検査、図７が二次検査の工程をそれぞれ
示している。
【００３２】一次検査は、図６に示すように、ステップ
(S)1のコンタクトチェック、S2のＤＣテスト、S3のファ
ンクションテストの３段階のテストを備えており、これ
らのテストが順に実行される。コンタクトチェックは、
テスタと入出力パッド３ａ〜３ｐとの接続確認であり、
ＤＣテストは、消費電力が定格どうりであるか等の定格
試験である。コンタクトチェック、あるいはＤＣテスト
でエラーが検出された場合には、検査対象のチップは救
済不可能な不良品と判断され、後のテストを実行せずに
S4で識別用ヒューズを切断するようデータを出力し、S5
で記録(LOG)を出力して一次検査を終了する。
【００３３】ファンクションテストは、正規メモリセル
が正常なメモリセルとして機能するか否かのテストであ
り、全ての正規メモリセルについてビット単位で"
０"、"１"を読み書きし、読み書きが失敗したメモリセ
ルのアドレスを保存しておく。全ての正規メモリセルに
ついて読み書きテストが終了した後、読み書きが失敗し
たセルがない場合には検査対象のチップは良品と判断さ
れ、S5で記録(LOG)を出力して一次検査を終了する。
【００３４】ファンクションテストで読み書きに失敗し
たメモリセルが存在した場合には、これらの不良なメモ
リセルを冗長メモリセルで置き換えることにより救済で
きるか否かがS6において判断され、救済可能な場合には
救済可能品としてS7で置き換え対象となる正規メモリセ
ルの行、列のアドレスを指定するよう冗長ヒューズの切
断データが出力され、S5で記録(LOG)を出力して一次検
査を終了する。S6において救済不可能な不良品と判断さ
れた場合には、コンタクトチェックやＤＣテストでエラ
ーが検出されたチップと同様にS4において識別用ヒュー
ズを切断するようデータを出力し、S5で記録(LOG)を出
力して一次検査を終了する。
【００３５】一次検査の結果、検査対象の半導体メモリ
は、(1)全ての正規メモリセルが正常な良品のグルー
プ、(2)正規メモリセルの一部に不良があるが、冗長メ
モリセルで置き換え可能な救済可能品のグループ、(3)
コンタクトチェックまたはＤＣテストで不良が検出さ
れ、あるいは正規メモリセル中の不良セルが冗長メモリ
セルで置き換えられないほど多いと判定される等の救済
不可能な不良を有する不良品のグループ、の３つのグル
ープに分類される。
【００３６】一次検査にづいて実行される置き換え処理
では、(2)の救済可能品のグループのチップは、一次検
査のS7で出力された冗長ヒューズ切断データに基づいて
リペア装置により処理され、選択された列および行アド
レス指定用ヒューズ２１１，２２１、列および行セレク
トヒューズ２１２，２２２がレーザーにより切断され
る。また、(3)の不良品のグループのチップは、一次検
査のS4で出力された識別用ヒューズ切断データに基づい
てリペア装置により処理され、識別用ヒューズ２３３が
切断される。
【００３７】実施例１の構成では、作動ヒューズ領域２
３の２本の作動ヒューズに隣接して識別用ヒューズ４が
設けられているため、いずれのヒューズが切断の対象と
なった場合にも、１つのチップに対するレーザーヘッド
の位置決め範囲を小さく限定することかでき、置き換え
処理の歩留まりを向上させることができる。
【００３８】二次検査は、図７に示すように、S11のコ
ンタクトチェック、S12の不良判定テスト、S13のＤＣテ
スト、S14のファンクションテストの４段階のテストか
ら成り、これらのテストが順に実行される。コンタクト
チェック、ＤＣテスト、ファンクションテストは一次試
験における各テストとほぼ同一のテストである。S12の
不良判定テストは、識別パッド５に接続されたゲート６
の端子に電源電圧ＶＤＤを印加して識別パッド５の電位
を測定するテストである。チップが良品、あるいは救済
可能品であって一次検査で識別用ヒューズ４が切断され
ていない場合には識別パッド５の電位はＶＤＤと等しい
レベル(High)となり、不良品であって識別用ヒューズ４
が切断されている場合には、識別パッド５の電位は不定
(Hiz)となる。したがって、識別パッド５の電位を検出
することにより一次検査で不良品と判定されたチップか
否かを判定することができる。
【００３９】コンタクトチェック、不良判定テスト、Ｄ
Ｃテストの各テスト段階で不良が検出された場合には、
検出された時点で対象チップに対する検査を中断し、S1
5で不良であることの記録(LOG)を出力して二次検査を終
了する。これらの３段階のテストの結果が良好なチップ
のみがファンクションテストの対象となる。ファンクシ
ョンテストの結果、不良がない場合にはS15で良品であ
ることの記録(LOG)を出力し、不良が検出された場合に
はS15で不良であることの記録(LOG)を出力して二次検査
を終了する。S12の不良判定テストを設けることによ
り、一次検査においてファンクションテストまで実行し
て不良と判定された不良品のチップについても、二次検
査ではより早い段階で不良品として検査を中断すること
ができ、検査にかかる時間を短縮することができる。
【００４０】
【実施例２】図８は、実施例２の半導体メモリの構成を
示す。実施例２の半導体メモリ１ａは、実施例１と同様
に１６のメモリブロックI/O300〜I/O315と、行冗長ヒュ
ーズ領域２１、列冗長ヒューズ領域２２、作動ヒューズ
領域２３を含むヒューズ領域２と、１６個の入出力パッ
ド３ａ〜３ｐとを備えている。作動ヒューズ領域２３に
は、２本の作動ヒューズ２３１，２３２と識別用ヒュー
ズ４とが互いに隣接して設けられている。ただし、この
実施例では、識別用ヒューズ４の状態を外部へ出力する
出力手段として、複数の入出力パッド３ａ〜３ｐのうち
図中左側列の一番下側の入出力パッド３ａを兼用パッド
として用いている。既存の入出力パッドの１つを識別用
に兼用することにより、識別用ヒューズが設けられてい
ない従来タイプのチップに対してパッドの設計を変更す
る必要がなく、従来タイプのパッドのレイアウトをその
まま流用することができる。特に、パッドを増設するス
ペースを確保するのが困難なチップについては、実施例
２のようなパッドの兼用は有用である。
【００４１】識別用ヒューズ４と兼用バッド３ａとの接
続関係は図９に示すとおりである。すなわち、識別用ヒ
ューズ４の一端は、外部から供給される電源電圧ＶＤＤ
に接続され、他端はゲート６のスイッチ端子に接続され
ている。ゲート６は、スイッチ端子を除く一方の端子が
内部回路に接続されると共に、他方の端子が兼用パッド
３ａに接続されている。識別用ヒューズ４が切断されて
いない場合、電源電圧が印加されるとゲート６はオン
し、兼用パッド３ａは内部回路に電気的に接続され、兼
用パッド３ａの電位は内部回路の状態に応じてHighレベ
ル、あるいはLowレベルとなる。識別用ヒューズ４が切
断されている場合には、兼用パッド３ａは内部回路から
切り放され、電源電圧が印加されても兼用パッド３ａの
電位は不定(Hiz)となる。
【００４２】実施例２の半導体メモリ１ａのウェーハテ
ストは、実施例１と同様の工程で実行される。ただし、
二次検査の不良判定テストにおいては、ヒューズの一端
に電源電圧が印加され、ゲート６に接続された内部回路
は出力がHighレベルとなるよう固定される。これによ
り、兼用パッド３ａの電位がHighレベルとなったときに
は正常、不定となったときには不良と判断することがで
きる。
【００４３】
【実施例３】図１０は、実施例３の半導体メモリの構成
を示す。実施例３の半導体メモリ１ｂは、実施例１と同
様に１６のメモリブロックI/O300〜I/O315と、行冗長ヒ
ューズ領域２１、列冗長ヒューズ領域２２、作動ヒュー
ズ領域２３を含むヒューズ領域２と、１６個の入出力パ
ッド３ａ〜３ｐとを備えている。ただし、実施例３で
は、不良識別用の専用のヒューズは設けられておらず、
作動ヒューズ領域２３には行作動ヒューズ２３１と列作
動ヒューズ２３２のみが含まれている。また、列冗長ヒ
ューズの一部が不良識別用にも用いられる兼用ヒューズ
として用られると共に、この兼用ヒューズと、作動ヒュ
ーズ領域２３に含まれる列作動ヒューズ２３２とに接続
された判定回路９を備えている。出力手段としては、実
施例２と同様に入出力パッド３ａ〜３ｐのうち図中左側
列の一番下側の入出力パッド３ａを兼用パッドとして用
いている。
【００４４】実施例３の列冗長ヒューズは、図５に示さ
れる実施例１の列冗長ヒューズと同様に２５６本の列ア
ドレス指定用ヒューズ２２１と１６本の列セレクトヒュ
ーズ２２２とを備えており、この例では、これらの列セ
レクトヒューズ２２２のうちのメモリブロックI/O300に
対応する特定の１本のヒューズが兼用ヒューズとして機
能する。
【００４５】各ヒューズと兼用バッド３ａ、および判定
回路９との接続関係は図１１に示すとおりである。すな
わち、列セレクトヒューズ２２２中の兼用ヒューズ２２
２ａ、および列作動ヒューズ２３２の各一端は、外部か
ら供給される電源電圧ＶＤＤに接続され、他端は判定回
路９に接続されている。判定回路９の出力は、ゲート６
のスイッチ端子に接続されている。ゲート６は、スイッ
チ端子を除く一方の端子が内部回路に接続されると共
に、他方の端子が兼用パッド３ａに接続されている。判
定回路９は、列セレクトヒューズ２２２中の兼用ヒュー
ズ２２２ａの状態と、列作動ヒューズ２３２の状態とを
モニターし、これらのヒューズの状態に応じてゲート６
を制御している。
【００４６】判定回路９は、列セレクトヒューズ２２２
中の兼用ヒューズ２２２ａが切断され、かつ、列作動ヒ
ューズ２３２が切断されている場合、およびこれらのヒ
ューズのいずれもが切断されていない場合に、ゲート６
をオンする。この結果、兼用パッド３ａは内部回路に電
気的に接続される。一方、兼用ヒューズ２２２ａが切断
されているにも拘わらず、列作動ヒューズ２３２が切断
されていない場合には、判定回路９はチップが不良であ
ると判定してゲート６をオフする。この結果、兼用パッ
ド３ａは内部回路から電気的に切り放される。すなわ
ち、判定回路９は、兼用ヒューズが切断されている場
合、これが冗長メモリの置き換えのために切断されてい
るのか、あるいチップが不良であるために切断されてい
るのかを判別する機能を有している。
【００４７】実施例３の半導体メモリ１ｂのウェーハテ
ストは、実施例１と同様の工程で実行される。ただし、
一次検査終了後の置き換え処理においては、チップが不
良品と判断された場合には、兼用ヒューズ２２２ａを切
断し、列作動ヒューズ２３２を切断せずに残しておく。
救済可能品の取り扱いについては実施例１と同様であ
る。二次検査の不良判定テストにおいては、兼用ヒュー
ズ２２２ａと列作動ヒューズ２３２との一端に電源電圧
が印加され、ゲート６に接続された内部回路は出力がHi
ghレベルとなるよう固定される。判定回路９は、列作動
ヒューズ２３２が切断されておらず兼用ヒューズ２２２
ａが切断されている場合にはゲート６をオフさせ、それ
以外の場合にはゲート６をオンさせる。兼用パッド３ａ
の電位は、ゲート６がオフしていると不定(Hiz)とな
り、ゲート６がオンしているとHighレベルになる。した
がって、兼用パッド３ａの電位がHighレベルとなったと
きにはチップが正常であり、不定となったときには不良
であると判断することができる。
【００４８】実施例３によれば、実施例１、２と同様
に、二次検査において良品と不良品とを容易に識別する
ことができるのに加え、識別用のヒューズが設けられて
いない従来の半導体メモリに対して、実施例１、２のよ
うに新たに専用の識別用ヒューズを増設する必要がな
く、ヒューズ数の増加を避けることができる。
【００４９】
【実施例４】図１２は、実施例４にかかる半導体メモリ
の構成を示す。実施例４の半導体メモリ１ｃは、実施例
１と同様に１６のメモリブロックI/O300〜I/O315と、行
冗長ヒューズ領域２１、列冗長ヒューズ領域２２、作動
ヒューズ領域２３を含むヒューズ領域２と、１６個の入
出力パッド３ａ〜３ｐとを備えている。作動ヒューズ領
域２３には、２本の作動ヒューズ２３１，２３２と１６
本の識別用ヒューズ４ａ〜４ｐとが一方向に沿って配列
している。また、ヒューズ領域２の図中下側には、識別
用ヒューズ４ａ〜４ｐのそれぞれに対応して１６個の識
別用パッド５ａ〜５ｐが設けられている。
【００５０】識別用ヒューズ４ａ〜４ｐは、不良のカテ
ゴリーに対応させて設けられた専用のヒューズであり、
これらの識別ヒューズは、不良のカテゴリーにあわせて
状態が設定される記録手段に該当する。すなわち、それ
ぞれの識別用ヒューズ４ａ〜４ｐは、例えば、ＤＣテス
トの消費電力検査でエラーとなった場合には３番目の識
別ヒューズ４ｃ、ファンクションテストでエラーとなり
救済できない場合には５番目の識別用ヒューズ４ｅを切
断するといったように、不良のカテゴリーに対応づけら
れている。また、識別用パッド５ａ〜５ｐは、それぞれ
の識別用ヒューズ４ａ〜４ｐの状態を外部へ出力する専
用の出力手段として機能する。
【００５１】識別用ヒューズ４ａ〜４ｐと識別用バッド
５ａ〜５ｐとの接続関係は図１３に示すとおりである。
すなわち、識別用ヒューズ４ａ〜４ｐの各一端は、外部
から供給される電源電圧ＶＤＤに接続され、他端はゲー
ト６ａ〜６ｐのスイッチ端子に接続されている。ゲート
６ａ〜６ｐは、スイッチ端子を除く一方の端子が電源電
圧に接続されると共に、他方の端子がそれぞれ識別用パ
ッド５ａ〜５ｐに接続されている。全ての識別用ヒュー
ズ４ａ〜４ｐが切断されていない場合、電源電圧が印加
されるとゲート６ａ〜６ｐはオンし、識別用パッド５ａ
〜５ｐの電位は電源電圧に等しいHighレベルとなる。識
別用ヒューズ４ａ〜４ｐのいずれかが切断されている場
合には、切断された識別用ヒューズに対応するゲートが
オフし、対応する識別用パッドの電位は不定(Hiz)とな
る。
【００５２】実施例４の半導体メモリ１ｃのウェーハテ
ストは、実施例１と同様の工程で実行される。ただし、
一次検査終了後の置き換え処理においては、チップが不
良品と判断された場合には、識別用ヒューズ４ａ〜４ｐ
のいずれかが不良のカテゴリーに合わせて切断される。
救済可能品の取り扱いについては実施例１と同様であ
る。二次検査の不良判定テストにおいては、識別用ヒュ
ーズ４ａ〜４ｐの一端に電源電圧が印加され、識別用パ
ッド５ａ〜５ｐの電位が検知される。全ての識別用パッ
ド５ａ〜５ｐの電位がHighレベルであれば良品、いずれ
かの識別用パッドの電位が不定であれば不良品と判定さ
れる。
【００５３】実施例４の構成によれば、二次検査におい
て良品と不良品とを容易に識別することができるのに加
え、不良品については製造工程にフィードバックされる
べきエラーのカテゴリーに関する情報をチップ自身から
検出することができ、記録上で不良のカテゴリーが不明
となった場合にも、製造工程における対策を立てること
ができる。
【００５４】
【実施例５】図１４は、実施例５にかかる半導体メモリ
の構造を示す。実施例５の半導体メモリ１ｄは、実施例
１と同様に１６のメモリブロックI/O300〜I/O315と、行
冗長ヒューズ領域２１、列冗長ヒューズ領域２２、作動
ヒューズ領域２３を含むヒューズ領域２と、１６個の入
出力パッド３ａ〜３ｐとを備えている。また、作動ヒュ
ーズ領域２３には、実施例４と同様に２本の作動ヒュー
ズ２３１，２３２と１６本の識別用ヒューズ４ａ〜４ｐ
とが一方向に沿って配列している。実施例５では、１６
個の入出力パッド３ａ〜３ｐの全てが、識別用ヒューズ
４ａ〜４ｐの状態を外部に出力する出力手段に兼用され
た兼用パッドとして機能する。なお、識別用ヒューズ４
ａ〜４ｐは、実施例４と同様に不良のカテゴリーに対応
させて設けられた専用のヒューズである。
【００５５】識別用ヒューズ４ａ〜４ｐと識別用バッド
５ａ〜５ｐとの接続関係は図１５に示すとおりである。
すなわち、識別用ヒューズ４ａ〜４ｐの各一端は、外部
から供給される電源電圧ＶＤＤに接続され、他端はゲー
ト６ａ〜６ｐのスイッチ端子に接続されている。ゲート
６ａ〜６ｐは、スイッチ端子を除く一方の端子が内部回
路に接続されると共に、他方の端子がそれぞれ入出力パ
ッド３ａ〜３ｐに接続されている。全ての識別用ヒュー
ズ４ａ〜４ｐが切断されていない場合、電源電圧が印加
されるとゲート６ａ〜６ｐがオンし、入出力パッド３ａ
〜３ｐの電位は内部回路の状態に応じてHighレベル、あ
るいはLowレベルとなる。識別用ヒューズ４ａ〜４ｐの
いずれかが切断されている場合には、切断された識別用
ヒューズに対応するゲートがオフして対応する入出力パ
ッドが内部回路から切り放され、電源電圧が印加されて
も対応する入出力パッドの電位は不定(Hiz)となる。
【００５６】実施例５の半導体メモリ１ｄのウェーハテ
ストは、実施例４と同様の工程で実行される。すなわ
ち、一次検査終了後の置き換え処理においては、チップ
が不良品と判断された場合には、識別用ヒューズ４ａ〜
４ｐのいずれかが不良のカテゴリーに合わせて切断され
る。二次検査の不良判定テストにおいては、識別用ヒュ
ーズ４ａ〜４ｐの一端に電源電圧が印加され、ゲート６
ａ〜６ｐに接続された内部回路は出力がHighレベルとな
るよう固定される。これにより、全ての入出力パッド３
ａ〜３ｐの電位がHighレベルとなったときには良品、い
ずれかの入出力パッドの電位が不定であれば不良品と判
定される。また、電位が不定となった入出力パッドを特
定することにより、不良のカテゴリーを判別することが
できる。
【００５７】実施例５の構成によれば、実施例４と同様
に、二次検査において良品と不良品とを容易に識別する
ことができるのに加え、不良品については製造工程にフ
ィードバックされるべきエラーのカテゴリーに関する情
報をチップ自身から検出することができる。また、既存
の入出力パッドを識別用に兼用することにより、識別用
ヒューズが設けられていない従来タイプのチップに対し
てパッドの設計を変更する必要がなく、従来タイプのパ
ッドのレイアウトをそのまま流用することができる。特
に、パッドを増設するスペースを確保するのが困難なチ
ップについては、実施例５のようなパッドの兼用は有用
である。
【００５８】
【実施例６】図１６は、実施例６にかかる半導体メモリ
の構造を示す。実施例６の半導体メモリ１ｅは、実施例
１と同様に１６のメモリブロックI/O300〜I/O315と、行
冗長ヒューズ領域２１、列冗長ヒューズ領域２２、作動
ヒューズ領域２３を含むヒューズ領域２と、１６個の入
出力パッド３ａ〜３ｐとを備えている。ただし、実施例
６では、不良識別用の専用のヒューズは設けられておら
ず、作動ヒューズ領域２３には行作動ヒューズ２３１と
列作動ヒューズ２３２のみが含まれている。また、列冗
長ヒューズのに含まれる１６本のヒューズが不良識別用
にも用いられる兼用ヒューズとして用られると共に、こ
の兼用ヒューズと、作動ヒューズ領域２３に含まれる列
作動ヒューズ２３２とに接続された判定回路９ａを備え
ている。
【００５９】実施例６の列冗長ヒューズは、図５に示さ
れる実施例１の列冗長ヒューズと同様に２５６本の列ア
ドレス指定用ヒューズ２２１と１６本の列セレクトヒュ
ーズ２２２とを備えている。これらの１６本の列セレク
トヒューズ２２２は、列アドレス指定用ヒューズ２２１
による指定の有効、無効を定める機能と、不良のカテゴ
リーにあわせて状態が設定される記録手段としての機能
とに兼用されている。出力手段としては、実施例５と同
様に入出力パッド３ａ〜３ｐの全てを兼用パッドとして
用いている。これらの入出力パッド３ａ〜３ｐは、１６
本の列セレクトヒューズ２２２のそれぞれに対応してい
る。
【００６０】各ヒューズと入出力バッド３ａ〜３ｐ、お
よび判定回路９ａとの接続関係は図１７に示すとおりで
ある。すなわち、列セレクトヒューズ２２２、および列
作動ヒューズ２３２の各一端は、外部から供給される電
源電圧ＶＤＤに接続され、他端は判定回路９に接続され
ている。判定回路９ａからは１６本の出力線が出てお
り、これらの出力線は１６個のゲート６ａ〜６ｐのスイ
ッチ端子にそれぞれ接続されている。ゲート６ａ〜６ｐ
は、スイッチ端子を除く一方の端子が内部回路に接続さ
れると共に、他方の端子が入出力パッド３ａ〜３ｐにそ
れぞれ接続されている。判定回路９ａは、列セレクトヒ
ューズ２２２の状態と、列作動ヒューズ２３２の状態と
をモニターし、これらのヒューズの状態に応じてゲート
６ａ〜６ｐを個別に制御している。
【００６１】判定回路９ａは、列セレクトヒューズ２２
２中の何れかのヒューズが切断され、かつ、列作動ヒュ
ーズ２３２が切断されている場合、およびこれらのヒュ
ーズのいずれもが切断されていない場合に、全てのゲー
ト６ａ〜６ｐをオンする。この結果、全ての入出力パッ
ド３ａ〜３ｐは内部回路に電気的に接続される。一方、
列セレクトヒューズ２２２のいずれかが切断されている
にも拘わらず、列作動ヒューズ２３２が切断されていな
い場合には、判定回路９ａはチップが不良であると判定
し、切断されたヒューズに対応するゲートをオフする。
この結果、切断されたヒューズに対応する入出力パッド
は内部回路から電気的に切り放される。すなわち、判定
回路９ａは、列セレクトヒューズが切断されている場
合、これが冗長メモリの置き換えのために切断されてい
るのか、あるいチップが不良であるために切断されてい
るのかを判別する機能を有している。
【００６２】実施例６の半導体メモリ１ｅのウェーハテ
ストは、実施例４と同様の工程で実行される。すなわ
ち、一次検査終了後の置き換え処理においては、チップ
が不良品と判断された場合には、列セレクトヒューズ２
２２のいずれかが不良のカテゴリーに合わせて切断され
る。二次検査の不良判定テストにおいては、列セレクト
ヒューズ２２２と列作動ヒューズ２３２との一端に電源
電圧が印加され、ゲート６ａ〜６ｐに接続された内部回
路は出力がHighレベルとなるよう固定される。これによ
り、全ての入出力パッド３ａ〜３ｐの電位がHighレベル
となったときには良品、いずれかの入出力パッドの電位
が不定であれば不良品と判定される。また、電位が不定
となった入出力パッドを特定することにより、不良のカ
テゴリーを判別することができる。
【００６３】実施例６の構成によれば、二次検査におい
て良品と不良品とを容易に識別することができるのに加
え、不良品については製造工程にフィードバックされる
べきエラーのカテゴリーに関する情報をチップ自身から
検出することができる。また、既存の入出力パッドを識
別用に兼用することにより、識別用ヒューズが設けられ
ていない従来タイプのチップに対してパッドの設計を変
更する必要がなく、従来タイプのパッドのレイアウトを
そのまま流用することができる。さらに、識別用のヒュ
ーズが設けられていない従来の半導体メモリに対して、
実施例４、５のように新たに専用の識別用ヒューズを増
設する必要がなく、ヒューズ数の増加を避けることがで
きる。
【００６４】
【発明の効果】以上説明したように、本願の各発明によ
れば、一次検査の際にチップに救済不可能な不良がある
と判断された際には、リペア工程で識別ヒューズを切断
しておくことにより、二次検査の際には識別ヒューズの
状態を検知することにより当該チップが不良であること
を容易に判断することができ、以後の試験工程を行うこ
となく次のチップの検査を続けることができ、二次検査
の所要時間を短縮することができる。
【００６５】第１の発明によれば、冗長ヒューズと識別
用ヒューズとを同一のヒューズ領域内に並列して設けた
ため、いずれのヒューズが切断の対象となった場合に
も、ヒューズ領域内でリペア装置のレーザーヘッドをヒ
ューズに対して位置決めすればよく、１つのチップに対
するレーザーヘッドの位置決め範囲を小さく限定するこ
とかでき、置き換え処理の歩留まりを向上させることが
できる。また、第２の発明によれば、不良品のチップに
不良のカテゴリーに関する情報を持たせることにより、
不良品については製造工程にフィードバックされるべき
エラーのカテゴリーに関する情報をチップ自身から検出
することができ、記録上でエラーのカテゴリーが不明と
なった場合にも、製造工程における対策を立てることが
できる。さらに、第３の発明によれば、不良判定用の手
段として、アドレス指定用の冗長ヒューズの一部を兼用
することにより、識別用のヒューズが設けられていない
従来の半導体メモリに対して、新たに専用の識別用ヒュ
ーズを増設する必要がなく、ヒューズ数の増加を避ける
ことができる。
【図面の簡単な説明】
【図１】 実施例１の半導体メモリの構成を示す説明
図。
【図２】 実施例１の半導体メモリの識別用ヒューズと
識別用パッドとの関係を示す回路図。
【図３】 実施例１の半導体メモリのメモリブロックの
メモリセルの配列を示す説明図。
【図４】 実施例１の半導体メモリの行冗長ヒューズの
構成を示す説明図。
【図５】 実施例１の半導体メモリの列冗長ヒューズの
構成を示す説明図。
【図６】 実施例１の半導体メモリに対するウェーハテ
ストの一次検査の工程を示すフローチャート。
【図７】 実施例１の半導体メモリに対するウェーハテ
ストの二次検査の工程を示すフローチャート。
【図８】 実施例２の半導体メモリの構成を示す説明
図。
【図９】 実施例２の半導体メモリの識別用ヒューズと
兼用パッドとの関係を示す回路図。
【図１０】 実施例３の半導体メモリの構成を示す説明
図。
【図１１】 実施例３の半導体メモリのヒューズと判定
回路、兼用パッドとの関係を示す回路図。
【図１２】 実施例４の半導体メモリの構成を示す説明
図。
【図１３】 実施例４の半導体メモリの識別用ヒューズ
と識別用パッドとの関係を示す回路図。
【図１４】 実施例５の半導体メモリの構成を示す説明
図。
【図１５】 実施例５の半導体メモリの識別用ヒューズ
と兼用パッドとの関係を示す回路図。
【図１６】 実施例６の半導体メモリの構成を示す説明
図。
【図１７】 実施例６の半導体メモリのヒューズと判定
回路、兼用パッドとの関係を示す回路図。
【符号の説明】
１，１ａ，１ｂ，１ｃ，１ｄ，１ｅ 半導体メモリ ２ ヒューズ領域 ２１ 行冗長ヒューズ領域 ２２ 列冗長ヒューズ領域 ２３ 作動ヒューズ領域 ３ａ〜３ｐ 入出力パッド ４，４ａ〜４ｐ 識別用ヒューズ ５，５ａ〜５ｐ 識別用パッド ６，６ａ〜６ｐ ゲート ９，９ａ 判定回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/8242 Ｈ０１Ｌ 27/10 ６８１Ｆ

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 所定の容量を持つ正規メモリセルと、 前記正規メモリセルの一部と置き換え可能な冗長メモリ
    セルと、 前記正規メモリセル、および前記冗長メモリセルを含む
    内部回路の外部に対する接続点となる入出力パッドと、 前記正規メモリの一部が不良の場合に、該不良部分を指
    定して前記冗長メモリセルに置き換えるために切断され
    る冗長ヒューズと、 前記冗長ヒューズに並列してヒューズ領域内に設けら
    れ、チップに救済不可能な不良がある場合に切断される
    識別用ヒューズと、 前記識別用ヒューズの状態を外部に出力するための出力
    手段とを備えることを特徴とする半導体メモリ。
  2. 【請求項２】 前記ヒューズ領域には、複数の前記冗長
    ヒューズと、前記冗長ヒューズによる指定を有効にする
    際に切断される作動ヒューズとが含まれており、前記識
    別用ヒューズは、前記作動ヒューズに隣接して配置され
    ていることを特徴とする請求項１に記載の半導体メモ
    リ。
  3. 【請求項３】 前記識別用ヒューズは、単一のヒューズ
    から構成されることを特徴とする請求項１に記載の半導
    体メモリ。
  4. 【請求項４】 前記識別用ヒューズは、複数のヒューズ
    から構成され、前記チップに救済不能な不良がある場
    合、不良のカテゴリーに合わせて特定のヒューズが切断
    されることを特徴とする請求項１に記載の半導体メモ
    リ。
  5. 【請求項５】 所定の容量を持つ正規メモリセルと、 前記正規メモリセルの一部と置き換え可能な冗長メモリ
    セルと、 前記正規メモリセル、および前記冗長メモリセルを含む
    内部回路の外部に対する接続点となる入出力パッドと、 前記正規メモリセルの一部が不良の場合に、該不良部分
    を指定して前記冗長メモリセルに置き換えるために切断
    される冗長ヒューズと、 不良のカテゴリーに対応させて設けられ、チップに救済
    不可能な不良がある場合に不良のカテゴリーに合わせて
    状態が設定される複数の記録手段と、 前記記録手段の状態を外部へ出力する複数の出力手段と
    を備えることを特徴とする半導体メモリ。
  6. 【請求項６】 前記記録手段は、前記冗長ヒューズとは
    別個に設けられた識別用ヒューズを備えることを特徴と
    する請求項５に記載の半導体メモリ。
  7. 【請求項７】 前記出力手段は、前記入出力パッドとは
    別に設けられ、前記識別用ヒューズの状態を検出するた
    めの専用の識別用パッドであることを特徴とする請求項
    １、２、３、４、６のいずれかに記載の半導体メモリ。
  8. 【請求項８】 前記出力手段は、前記入出力パッドと兼
    用された兼用パッドであり、該兼用パッドは、前記識別
    用ヒューズが切断されていない場合には前記内部回路に
    電気的に接続され、前記識別用ヒューズが切断された場
    合には前記内部回路から電気的に切り放されることを特
    徴とする請求項１、２、３、４、６のいずれかに記載の
    半導体メモリ。
  9. 【請求項９】 前記冗長ヒューズによる指定を有効にす
    る際に切断される作動ヒューズと、前記冗長ヒューズの
    一部が切断され、前記作動ヒューズが切断されていない
    場合に、前記チップに救済不可能な不良があると判定す
    る判定回路とを備え、前記記録手段は、前記冗長ヒュー
    ズ中に含まれる兼用ヒューズから構成され、前記出力手
    段は、前記判定回路が不良と判定した際に前記兼用ヒュ
    ーズの状態を外部に出力することを特徴とする請求項５
    に記載の半導体メモリ。
  10. 【請求項１０】 所定の容量を持つ正規メモリセルと、 前記正規メモリセルの一部と置き換え可能な冗長メモリ
    セルと、 前記正規メモリセル、および前記冗長メモリセルを含む
    内部回路の外部に対する接続点となる入出力パッドと、 前記正規メモリセルの一部が不良の場合に、該不良部分
    を指定して前記冗長メモリセルに置き換えるために切断
    されると共に、一部が兼用ヒューズとして不良識別用に
    用いられる冗長ヒューズと、 前記冗長ヒューズによる指定を有効にする際に切断され
    る作動ヒューズと、 前記兼用ヒューズが切断され、前記作動ヒューズが切断
    されていない場合に、チップに救済不可能な不良がある
    と判定する判定回路と、 前記判定回路が不良と判定した場合に前記兼用ヒューズ
    の状態を外部へ出力する出力手段とを備えることを特徴
    とする半導体メモリ。
  11. 【請求項１１】 前記出力手段は、前記入出力パッドと
    兼用された兼用パッドであり、該兼用パッドは、前記チ
    ップに救済不能な不良があると判定された場合には前記
    内部回路から電気的に切り放され、不良があると判定さ
    れない場合には前記内部回路に電気的に接続されること
    を特徴とする請求項９または１０のいずれかに記載の半
    導体メモリ。
  12. 【請求項１２】 前記兼用ヒューズは、前記複数の冗長
    ヒューズ中の単一のヒューズから構成されることを特徴
    とする請求項１０に記載の半導体メモリ。
  13. 【請求項１３】 前記兼用ヒューズは、前記複数の冗長
    ヒューズ中の複数のヒューズから構成され、前記チップ
    に救済不可能な不良がある場合、不良のカテゴリーに合
    わせて特定の前記兼用ヒューズが切断されることを特徴
    とする請求項１０に記載の半導体メモリ。
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