KR19990024776A - 오류 점검/정정 회로의 디세이블 회로를 갖는 반도체 장치 - Google Patents
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Abstract
오류 점검/정정(ECC) 회로의 디세이블 회로를 갖는 반도체 장치가 개시되어 있다. 상기 반도체 장치는 ECC 회로에 의해 발생하는 패리티 데이터를 저장하는 패리티 셀 어레이를 메인 셀 어레이와 분리하여 배치한다. 따라서, 메인 셀에 불량이 없고 패리티 셀에만 불량이 있을 경우, ECC 회로만 디세이블시킴으로써 패리티 셀의 불량에 의해 고장 처리되는 프라임 굿 칩을 구제할 수 있게 된다.
Description
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 오류 점검/정정(error check correction; 이하 ECC라 한다) 셀을 선택적으로 디세이블(disable)시키는 회로를 갖는 반도체 장치에 있어서 상기 ECC 셀을 선택적으로 디세이블시키는 회로의 효율을 극대화시키도록 패리티 셀을 배치하는 반도체 장치에 관한 것이다.
반도체 메모리 장치의 고집적화 및 대용량화는 제조 공정에서의 각 단계별 파티클(particle) 발생 및 패턴 불량 등에 의한 테스트 단계에서의 수율 저하 및 소자의 신뢰성 저하를 발생시킬 가능성을 크게 한다. 따라서, 현재 반도체 메모리 장치에서는 제조 공정에서의 여러 문제들에 의해 발생하는 고장(fail)들을 수리(repair)할 수 있는 구조를 채용하는 것이 일반화되어 있다. 특히, 불휘발성 메모리 장치의 경우, ECC 회로를 채용하여 제조 공정에서의 파티클 발생, 패턴 불량 및 단위 셀 트랜지스터의 특성 불량 등을 수리함으로써 수율을 향상시키고 있다.
여기서, ECC 회로는 입력 데이터에 의해서 패리티 데이터를 발생시켜 상기 입력 데이터와 패리티 데이터를 저장하는 동작을 수행한다. 그리고, 데이터의 판독(read)시 상기 ECC 회로를 작동시켜 저장된 실제 데이터와 패리티 데이터를 비교하여 오류를 검출하고 고장난 주소의 데이터를 수리한 후 출력함으로써 불량을 구제하게 된다. 그러나, 이러한 수리 회로는 패티리 데이터를 저장할 수 있는 셀 어레이 (즉, 패리틸 셀) 및 센스 앰프(sense amp), ECC 제어 로직 등의 회로들이 추가되어 칩의 면적을 증가시키는 요인으로 작용하며, 수리 관련 회로가 차지하는 면적은 전체 칩 면적의 10%∼20% 정도를 차지한다. 이러한 수리 관련 회로들에 의한 칩 면적의 증가는 공정 문제에 의한 제품 불량의 확률을 크게 만든다.
따라서, 제조 공정에서의 파티클 발생 및 패턴 불량 등은 ECC 회로 (패리티 셀 어레이)에도 영향을 미칠 수 있으며, ECC 회로에 고장 비트가 존재할 때에는 상기 ECC 회로에 의해 프라임 굿 칩(prime good chip)을 불량 칩으로 판정하여 고정 처리하는 경우가 발생한다.
이에 따라, 웨이퍼 상태에서의 테스트를 진행하여 ECC 회로 (패리티 셀 어레이)에 의해 고장 처리되는 프라임 굿 칩을 구제하기 위하여 웨이퍼 레벨에서 선택적으로 ECC 회로를 디세이블시키는 방법이 제안되었다. 그러나, 선택적으로 ECC 회로를 디세이블시키는 구조가 적용되어 있다 하더라도, 패리티 셀 어레이의 배치 방법에 따라 선택적으로 ECC 회로를 디세이블시키는 회로의 효율 차이가 나타날 수 있다.
도 1은 종래의 패리티 셀의 배치 방법을 나타내는 평면도이다.
도 1을 참조하면, 종래 방법에서는 패리티 셀이 메인 셀(main cell) 어레이와 공통으로 X-디코더 및 워드라인을 사용한다. 상기한 종래의 패리티 셀 배치 방법에 의하면, 게이트 전극의 형성시 패리티 셀 영역에서 상기 게이트 전극 (워드라인)의 형성 과정에서 발생하는 파틸클이나 패턴 불량에 의해 이웃하는 게이트 전극 (워드라인)끼리 붙어 버림으로써 메인 셀에 영향을 미치게 된다.
메인 셀과 패리티 셀이 워드라인을 공통으로 사용하는 상태에서 소자의 동작시 선택된 워드라인은 로우(low) 레벨이 되고 이웃하는 워드라인은 하이(high) 레벨이 되는데, 상술한 바와 같이 패리티 셀 영역에서 이웃하는 게이트 전극 (워드라인)끼리 붙어 버리게 되면, 선택된 워드라인이 이웃하는 하이 레벨의 워드라인에 영향을 받아서 하이 레벨에 가깝게 되어 게이트 라인의 컨트롤이 불가능하게 된다. 즉, 현재 사용되는 ECC 회로는 각각의 입/출력(I/O)의 동일 주소에서 메인 셀과 패리티 셀을 포함하여 2비트 이상이 고장나면 상기 고장을 구제할 수 없는 단일 오류 검출 및 단일 오류 정정의 오류 정정 코드를 사용하고 있는데, 이웃하는 게이트 전극 (워드라인)끼리 붙어 버리게 되면 각 I/O의 동일 주소에서 2비트 이상이 고장나게 되어 구제가 불가능해진다. 따라서, ECC 회로를 디세이블시켜도 패리티 셀의 불량에 의해 고장 처리되는 프라임 굿 회로를 구제할 수 없게 된다.
따라서, 본 발명의 목적은 ECC 셀을 선택적으로 디세이블시키는 회로를 갖는 반도체 장치에 있어서, 상기 ECC 셀을 선택적으로 디세이블시키는 회로의 효율을 극대화시키도록 패리티 셀을 배치하는 반도체 장치를 제공하는데 있다.
도 1은 종래의 패리티 셀의 배치 방법을 나타내는 평면도이다.
도 2는 본 발명의 제1 실시예에 의한 패리티 셀의 배치 방법을 나타내는 평면도이다.
도 3은 본 발명의 제2 실시예에 의한 패리티 셀의 배치 방법을 나타내는 평면도이다.
상기 목적을 달성하기 위하여 본 발명은, ECC 회로를 채용하는 반도체 장치에 있어서, 상기 ECC 회로에 의해 발생하는 패리티 데이터를 저장하는 패리티 셀 어레이를 메인 셀 어레이와 분리하여 배치된 것을 특징으로 하는 반도체 장치를 제공한다.
바람직하게는, 상기 패리티 셀 어레이와 메인 셀 어레이 사이, 및 상기 메인 셀 어레이와 메인 셀 어레이 사이에 배치된 디코더를 더 구비한다.
바람직하게는, 상기 패리티 셀 어레이와 메인 셀 어레이의 사이에 배치된 분리 패턴을 더 구비할 수 있다.
본 발명은 패리티 셀 어레이와 메인 셀 어레이를 게이트 전극 (워드라인)을 공통으로 사용하지 않도록 분리하여 배치한다. 즉, 패리티 셀 어레이와 메인 셀 어레이를 디코더 및 게이트 전극 (워드라인)으로 서로 차단시킨다. 또한, 본 발명의 다른 실시예에 의하면, 상기 패리티 셀 어레이와 메인 셀 어레이의 사이에 소정의 분리 패턴을 형성할 수도 있다. 따라서, ECC 회로를 디세이블시키는 경우, 패리티 셀의 불량에 의해 고장 처리되는 프라임 굿 칩을 구제할 수 있게 된다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 2는 본 발명의 제1 실시예에 의한 패리티 셀의 배치 방법을 나타내는 평면도이다.
도 2를 참조하면, 본 발명의 제1 실시예에 의하면, X-디코더의 한쪽에 패리티 셀만을 배치한다. 따라서, 게이트 전극의 형성시 패리티 셀 영역에서 상기 게이트 전극 (워드라인)의 형성 과정에서 발생하는 파틸클이나 패턴 불량에 의해 이웃하는 게이트 전극 (워드라인)끼리 붙게 되더라도, 상기 패리티 셀 어레이와 메인 셀 어레이가 X-디코더 및 게이트 전극 (워드라인)을 공통으로 사용하지 않으므로 상기 메인 셀 어레이에 영향이 미치지 않는다.
그러므로, 메인 셀에 불량이 없고 패리티 셀에만 불량이 있는 경우, ECC 회로만 디세이블시키면 패리티 셀의 불량에 의해 고장 처리되는 프라임 굿 칩을 구제할 수 있게 된다.
도 3은 본 발명의 제2 실시예에 의한 패리티 셀의 배치 방법을 나타내는 평면도이다.
도 3을 참조하면, 본 발명의 제2 실시예에 의하면, 패리티 셀 어레이와 메인 셀 어레이의 사이에 소정의 분리 패턴을 형성함으로써 상기 패리티 셀 어레이와 메인 셀 어레이를 분리시킨다.
상술한 바와 같이 본 발명에 의하면, 패리티 셀 어레이와 메인 셀 어레이를 게이트 전극 (워드라인)을 공통으로 사용하지 않도록 분리하여 배치한다. 즉, 패리티 셀 어레이와 메인 셀 어레이를 디코더 및 게이트 전극 (워드라인)으로 서로 차단시킨다. 또한, 본 발명의 다른 실시예에 의하면, 상기 패리티 셀 어레이와 메인 셀 어레이의 사이에 소정의 분리 패턴을 형성할 수도 있다.
따라서, ECC 회로를 디세이블시키는 경우, 패리티 셀의 불량에 의해 고장 처리되는 프라임 굿 칩을 구제할 수 있게 된다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (4)
- ECC 회로를 채용하는 반도체 장치에 있어서,상기 ECC 회로에 의해 발생하는 패리티 데이터를 저장하는 패리티 셀 어레이를 메인 셀 어레이와 분리하여 배치된 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서, 상기 패리티 셀 어레이와 메인 셀 어레이 사이, 및 상기 메인 셀 어레이와 메인 셀 어레이 사이에 배치된 디코더를 더 구비하는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서, 상기 패리티 셀 어레이와 메인 셀 어레이는 워드라인을 공통으로 사용하지 않는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서, 상기 패리티 셀 어레이와 메인 셀 어레이의 사이에 배치된 분리 패턴을 더 구비하는 것을 특징으로 하는 반도체 장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970046118A KR19990024776A (ko) | 1997-09-08 | 1997-09-08 | 오류 점검/정정 회로의 디세이블 회로를 갖는 반도체 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970046118A KR19990024776A (ko) | 1997-09-08 | 1997-09-08 | 오류 점검/정정 회로의 디세이블 회로를 갖는 반도체 장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19990024776A true KR19990024776A (ko) | 1999-04-06 |
Family
ID=66044126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970046118A KR19990024776A (ko) | 1997-09-08 | 1997-09-08 | 오류 점검/정정 회로의 디세이블 회로를 갖는 반도체 장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR19990024776A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100455792B1 (ko) * | 2000-07-27 | 2004-11-15 | 엔이씨 일렉트로닉스 가부시키가이샤 | Ｅｃｃ 방식 에러 복구 회로를 갖는 반도체 메모리 장치 |
| US8136017B2 (en) | 2007-03-02 | 2012-03-13 | Samsung Electronics Co., Ltd. | Multi-layer semiconductor memory device comprising error checking and correction (ECC) engine and related ECC method |
-
1997
- 1997-09-08 KR KR1019970046118A patent/KR19990024776A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100455792B1 (ko) * | 2000-07-27 | 2004-11-15 | 엔이씨 일렉트로닉스 가부시키가이샤 | Ｅｃｃ 방식 에러 복구 회로를 갖는 반도체 메모리 장치 |
| US8136017B2 (en) | 2007-03-02 | 2012-03-13 | Samsung Electronics Co., Ltd. | Multi-layer semiconductor memory device comprising error checking and correction (ECC) engine and related ECC method |
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