KR100209336B1 - 시그너쳐를 내장한 반도체 메모리 장치의 싱글 비트 리페어 회로 - Google Patents

Abstract

본 발명은 반도체 메모리 장치의 리페어 회로에 관한 것으로, 특히 시그너쳐(Signature)를 내장한 반도체 메모리 장치의 싱글 비트 리페어 회로에 관한 것이다. 상기의 회로는 상기 결함 구제의 비트수를 표시하는 정보를 발생하는 수단을 포함하여 구성된다.

Description

시그너쳐를 내장한 반도체 메모리 장치의 싱글 비트 리페어 회로

제1도는 본 발명의 실시예에 따른 시그너쳐를 내장한 싱글 비트 리페어 회로를 도시한 도면.

본 발명은 반도체 메모리 장치의 리페어 회로에 관한 것으로, 특히 리던던시 시그너쳐(Signature)를 내장한 반도체 메모리 장치의 싱글 비트 리페어 회로에 관한 것이다.

반도체 메모리 장치의 집적도가 증가하면서 디자인 룰(design rule)이 섬세하여 짐에 따라 칩의 제조 공정이 점점더 어려워지고 있다. 이로 인하여 칩의 제조 공정에서 페일(fail)되는 메모리셀의 개수도 점차적으로 증가되고 있다. 상기와 같은 원인에 의해 페일된 메모리셀을 리페어(repair)하여 수율을 향상시키는 일은 매우 중요하게 되었다. 이러한 리페어의 대표적인 예가 리던던시(redundancy) 회로이며, 이는 칩의 제조비용을 절감하기 위하여 일반적으로 널리 사용되고 있다. 이와 같은 리던던시의 동작은, 웨이퍼 테스트 결과 메모리셀에 결함(defective)이 발견되면 상기 결함 메모리세을 스페어 메모리셀로 대체하는 것으로 로우 리던던시와 컬럼 리던던시로 구별 된다.

통상, 상기와 같은 리던던시에 의한 메모리셀의 리페어는 웨이퍼 상태에서 실행되어진다. 따라서, 팩케지 후에도 메모리셀에 결함이 발생하는 경우 이를 리페어 하여 정상적으로 충분하게(Fully) 동작할 수 있는 칩으로 복구하는 작업이 요구된다. 상기와 같은 작업의 필요성을 만족시키기 위하여 제안된 리페어 설계방식(Repair scheme)이 포스트 팩케지 리페어(Post Package Repaiar)(이하 PPR이라함)이다.

상기 PPR을 이용함으로서, 로우 및 컬럼 리던던시 회로로 리페어가 불가능한 몇 개의 페일 비트를 구제할 수 있고, 팩케지 후에도 전기적으로 융단가능한 퓨즈를 융단하여 몇 개의 페일 비트를 리페어할 수 있다. 상기와 같은 PPR은 결함이 발생된 싱글 비트를 리페어 하기 위하여 페일된 싱글 비트의 로우 어드레스 및 컬럼 어드레스를 프로그램하기 위한 PPR 퓨즈박스(Fuse box)를 적어도 하나 이상 가지고 있다.

상기의 PPR을 이용하여 팩케지 후에 검출된 결함 셀을 리페어 할 경우 다수의 PPR 퓨즈박스중 어떠한 PPR 퓨즈박스가 사용되었고, 어떠한 PPR 퓨즈박스가 사용되지 않았는지를 알아야 싱글 비트성 결함을 리페어 할 수 있게된다. 즉, PPR 퓨즈박스의 사용 상태 정보를 알아야 팩케지 후에 몇 개의 페일 비트가 리페어 가능한지를 알 수 있고, 페일 비트가 존재하는 칩의 리페어 유무도 확인 할 수 있다.

상기 PPR방식은 로직의 단순화를 위해 하나의 비트에 페일이 발생하면 32비트(멀티비트 테스트 기준)가 동시에 리페어 되도록 구성되어 있다. 상기와 같은 구성 때문에 PPR이 가능한 페일 비트의 개수는 칩의 레이아웃 면적에 제한되어 무한정 늘릴 수 없고, 팩케지 후 발생하는 페일 비트의 수가 통상적으로 수비트 이내이므로 대략 6개 내외로 한정하는 것이 일반적이다.

일 예를 들어, PPR 퓨즈박스가 6개라 가정하면, 상기 6개의 PPR 퓨즈박스중 하나의 PPR 퓨즈박스가 웨이퍼 상태에서 페일이 발생한 1개의 셀을 리페어 하기 위해 사용된 후 팩케지 되었다면, 팩케지 공정에 의해 페일이 발생한 셀을 리페어 할 수 있는 페일 비트 수는 5개까지 가능하고, 그 이상 페일이 발생하면 칩의 리페어가 불가능하다.

만약, 팩케지의 공정에 의해 2개의 비트에서 페일이 발생하면 웨이퍼 상태에서 사용된 1개의 PPR 퓨즈박스를 제외한 나머지 4개의 PPR 퓨즈박스중 2개의 PPR 퓨즈박스로서 결함이 발생된 페일 비트의 로우 및 컬럼 어드레스를 프로그램밍하여 페일 비트를 리페어할 수 있는데, 먼저 6개의 PPR 퓨즈박스중 어떠한 것이 사용 가능한 상태에 있는지를 알아야 한다.

상기 기술의 내용을 알기 위해서 종래에는 웨이퍼 상태에서 시그너쳐나 시그너쳐에 대응되는 회로의 퓨즈를 동시에 융단하고 이를 통해 퓨즈 융단이 원하는 곳에서 제대로 융단되었나를 확인방법이 제시되었으나, 이러한 종래의 기술로서는 PPR 퓨즈박스내의 퓨즈가 정확히 융단되었는지를 알 수 있는 방법이 충분히 설명되고 있지 않다. 즉, 종래의 기술은 PPR에서 팩케지 후에 싱글 비트 리페어가 가능한지를 판단하는 정보를 팩케지의 외부로 제공할 수가 없었다.

예를 들면, 6개의 페일 비트를 리페어 가능하 PPR이 웨이퍼 상태에서 1비트를 리페어한 후 팩케지되었다면, 팩케지 상태에서도 그 정보를 갖고 있어야 팩케지 후에 발생한 페일도 PPR를 통해 리페어가 가능하다. 팩케지 후에 6개의 싱글 비트 페일이 발생한 비트가 웨이퍼 상태에서 포스트 팩케지 리페어로 싱글 비트 리페어를 리페어 가능한 6개의 셀중 1개를 사용했다면 팩케지 상태에서도 리페어가 불가능하다.

상기와 같은 판단을 할 수 있는 데이터가 팩케지 상태에서도 남아 있어야 PPR를 실행하 수 있다. 팩케지를 하고 나면, 웨이퍼 상태의 칩이 뒤섞이기 때문에 웨이퍼 상태의 정보를 팩케지한 비트가 그대로 데이터를 유지하도록 하기 위해서는 많은 시간적 인적 손실을 가져 올 뿐만 아니라 거의 실현이 불가능하다. 그러기 위해서는 팩케지 상태에서는 PPR 가능유무를 판단할 수 있는 새로운 개념이 제시 되어야 한다.

따라서, 본 발명의 목적은 싱글결함 비트를 리페어하는 PPR의 사용 유무 정보를 출력하는 PPR시그너쳐를 제공함에 있다.

본 발명의 다른 목적은 메모리셀의 결함을 비트단위로 구제할 수 있는 결함 구제회로를 갖는 반도체 메모리 장치에서 상기 결함 구제의 비트수를 표시하는 정보를 발생하는 수단을 구비하는 반도체 메모리 장치를 제공함에 있다.

본 발명의 또다른 목적은 PPR수단을 갖는 칩에서 팩케지 후에 싱글 비트 리페어를 할 때 이 비트가 포스트 팩케지 리페어로 완전히 동작하는 파트가 될 수 있는지를 판단할 수 있는 정보를 제공하는 회로를 포함하는 반도체 메모리 장치를 제공함에 있다.

상기의 목적을 달성하기 위한 본 발명은 다수개의 정보를 저장할 수 있는 다수개의 메모리셀과, 상기 메모리셀의 결함을 비트단위로 구제할 수 있는 결함 구제회로를 갖는 반도체 메모리 장치에 있어서, 상기 결함 구제의 비트수를 표시하는 정보를 발생하는 수단을 구비함을 특징으로 한다.

이하 본 발명에 다른 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다.

제1도는 본 발명의 실시예에 따른 시그너쳐를 내장한 싱글 비트 리페어 회로를 도시한 도면으로서, 다수개의 정보를 저장할 수 있는 다수개의 메모리셀의 결함을 비트단위로 구제할 수 있는 PPR 퓨즈박스들 10~20들과, 상기 다수의 PPR 퓨즈박스 10~20들에 각각 대응하여 한쌍으로 설치되며 대응하는 PPR 퓨즈박스내의 프로그램 퓨즈의 융단과 동시에 융단되는 퓨즈 22 및 상기 퓨즈 22의 융단상태를 검출하기 위한 융단상태 검출회로를 가지는 다수의 시그너쳐 24~34로 구성되어 있다.

상기 제1도와 같이 구성된 본 발명의 회로는 PPR을 사용하는 메모리 장치에서, 다수의 PPR퓨즈박스 10~20들중 사용된 PPR 퓨즈박스와 사용되지 않은 PPR 퓨즈박스를 구분하게 하여 팩케지 후에도 칩이 리페어가 가능한지(페일된 셀의 개수가 리페어 가능한 개수보다 많으면 리페어 불가능)를 판단하는 정보를 제공하고, 페일이 발생한 셀이 사용되지 않은 퓨즈 박스로 정확히 리페어 되도록 하는 정보를 제공하게 되며, 이는 하기의 설명에 의해 명확히 이해될 것이다.

제1도에 도시된 6개의 PPR 퓨즈박스 10~20은 6개의 시그너쳐 24~34와 쌍으로 존재한다. 웨이퍼 상태에서 싱글비트 페일이 발생하여 포스트 팩케지 리페어로 1비트를 리페어 하였다면(로우, 컬럼 리던던시에 의한 리페어는 페일 비트를 리페어를 위해 이미 모두 사용되었다고 가정함), 사용된 PPR 퓨즈박스내의 로우, 컬럼어드레스 프로그램밍 퓨즈들과 대응되는 시그너쳐내의 퓨즈 22는 동시에 융단된다.

상기의 설명에서 6개의 PPR 퓨즈박스중 1개를 웨이퍼 상태에서 원 비트 페일을 리페어 하는데 사용하였다고 가정하면, 나머지 5개의 PPR 퓨즈박스로 팩케지 상태에서 5개의 페일 비트 리페어가 가능하다(제1도의 도면에서는 PPR 퓨즈박스 10이 PPR에 의해 이미 사용된 상태로 퓨즈가 융단된 상태이며, 이에 대응된 시그너쳐 24내의 퓨즈 22도 융단된 상태를 나타냄).

팩케지 상태에서 이정보를 확인하는 방법은 다음과 같다. 6개의 외부 핀 A1~A6, 즉, 시그너쳐 24, 26, 28, 30, 32, 34들내의 핀 A1~A6들 각각에 4Vtn+ Vcc(여기서 Vtn은 엔모오스 트랜지스터의 문턱전압임)이상의 전압을 인가한 후 상기의 외부 핀 A1~A6에서 전류를 측정함으로서 상기의 정보 검출이 가능하여진다.

즉, 각각의 핀들 A1~A6에 4Vtn+Vcc 이상의 전압을 공급하면 이는 다이오드 접속된 다수의 엔모오스 트랜지스터들을 통해 시그너쳐 24~34들내의 퓨즈 22로 공급된다. 이때, 시그너쳐내의 퓨즈 22가 융단된 경우에는 전류의 루우프가 형성되지 않음으로서 외부 핀에서 전류를 측정하면 흐르는 전류가 없음으로 전류가 측정되지 않는다. 이와 같은 방법에 의해 전류가 측정되지 않으면 해당되는 해당 핀에 대응하는 시그너쳐와 쌍을 이루는 PPR 퓨즈박스가 사용된 것이고, 전류가 측정되지 않으면 해당되는 PPR 퓨즈박스가 사용되지 않은 것이다.

제1도에서는 시그너쳐 24와 쌍을 이루는 PPR 퓨즈박스 10내의 퓨즈가 융단된 것이고, 나머지 12 내지 20의 PPR퓨즈박스들은 퓨즈가 융단되지 않은 것이다. 상기 설명에서 팩케지 후에 6개의 PPR 퓨즈박스중 5개의 PPR 퓨즈박스가 5개 이하로 페일 비트가 발생한 파트를 리페어 하는데 사용될 수 있고, 페일 비트가 5개를 초가하는 경우 페일 비트는 리페어가 불가능하게 된다.

상기 기술된 내용은 웨이퍼 상태에서도 확인이 가능하나, PPR스킴이 웨이퍼 상태에서 정상적으로 동작하는 칩이 팩케지중 팩케지 공정 과정에 의해 발생한 페일 비트를 팩케지 후에 전기적 퓨즈를 사용하여 리페어하는 스킴임으로 웨이퍼 상태의 정보를 팩케지까지 유지하기 어렵다. 왜냐하면, 팩케지 공정에서 칩이 뒤섞이기 때문이다. 그래서, 본 발명은 이용하면 웨이퍼 상태의 정보를 유지하기 위해 칩을 선별하여 조립하는 일을 하지 않아도 되고, 간단히 외부 핀에 전압을 가하여 전류를 측정하는 방법으로 선별을 하기 쉽다. 선별된 결과를 근거로 팩케지된 칩에 싱글 비트 페일이 발생하면 리페어 가능한지를 쉽게 스크린하여 리세의 효율과 신뢰성을 증가 시킬 수 있다.

상술한 바와 같이 본 발명에 따른 반도체 메모리 장치의 전기 퓨즈용 시그너쳐 회로는 칩이 팩캐징된 상태에서 칩내의 퓨즈를 전기적으로 융단하고, 퓨즈가 융단되었는가의 유무를 효과적으로 확인할 수 있어 메모리 제품을 동작모드별로 소트하기가 용이하고, 제품의 신뢰성을 향상시킬 수 있는 이점이 있다.

Claims (2)

1. 다수개의 정보를 저장할 수 있는 다수개의 메모리셀과, 상기 메모리셀의 결함을 비트단위로 구제할 수 있는 다수의 결함 구제회로를 갖는 반도체 메모리 장치에 있어서, 일측이 전원전압에 접속되어 있으며, 상기 다수의 결함 구제회로들에 각각 대응하여 한쌍으로 설치되며 대응하는 결함구제회로내의 프로그램 퓨즈의 융단과 동시에 융단되는 퓨즈와, 어드레스 단자와 상기 퓨즈의 타측 사이에 적어도 둘 이상의 모오스 트랜지스터가 다이오드 직렬 접속되어 구성된 다수의 시그너쳐를 가지고, 상기 어드레스 단자들로 고전압을 인가시 결함구제회로의 구제 가능 비트수의 정보를 발생함을 특징으로 하는 시그너쳐를 내장한 반도체 메모리 장치의 싱글 비트 리페어 회로.
2. 다수개의 정보를 저장할 수 있는 다수개의 메모리셀을 가지는 반도체 메모리 장치에 있어서, 다수개의 정보를 저장할 수 있는 다수개의 메모리셀의 결함을 비트단위로 구제할 수 있는 PPR 퓨즈박스들과, 일측이 전원전압에 접속되어 있으며, 상기 다수의 PPR퓨즈박스들 각각에 애응하여 한쌍으로 설치되며 대응하는 PPR퓨즈박스내의 프로그램 퓨즈의 융단과 동시에 융단되는 퓨즈와, 어드레스 단자와 상기 퓨즈의 타측 사이에 적어도 둘 이상의 모오스 트랜지스터가 다이오드 직렬 접속되어 구성된 다수의 시그너쳐를 가지고, 상기 어드레스 단자들로 고전압을 인가시 PPR퓨즈박스내의 비트수의 정보를 발생함을 특징으로 하는 시그너쳐를 내장한 반도체 메모리 장치의 싱글 비트 리페어 회로.