JP3099802B2 - 半導体記憶装置 - Google Patents
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- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特に冗長回路を有する半導体記憶装置に関する。
し、特に冗長回路を有する半導体記憶装置に関する。
【０００２】
【従来の技術】ＤＲＡＭやＳＲＡＭ等の半導体記憶装置
では、歩留り向上のためにリダンダンシ回路（冗長回
路）を使って不良メモリセルを救済する技術が使われて
いる。リダンダンシ回路には冗長救済プログラミング用
に多数のヒューズが組み込まれている。そのヒューズを
配設した領域は、ヒューズをレーザーで切断するため窓
になっていて、ヒューズ窓の領域は配線が通過できな
い。トランジスタ素子の場合は、チップ面積縮小化のた
めに配線下に配置することができるが、ヒューズはその
ようなことはできず、チップサイズ縮小を計る際に障害
となる。
では、歩留り向上のためにリダンダンシ回路（冗長回
路）を使って不良メモリセルを救済する技術が使われて
いる。リダンダンシ回路には冗長救済プログラミング用
に多数のヒューズが組み込まれている。そのヒューズを
配設した領域は、ヒューズをレーザーで切断するため窓
になっていて、ヒューズ窓の領域は配線が通過できな
い。トランジスタ素子の場合は、チップ面積縮小化のた
めに配線下に配置することができるが、ヒューズはその
ようなことはできず、チップサイズ縮小を計る際に障害
となる。
【０００３】
【発明が解決しようとする課題】近年、トランジスタや
配線に関する微細加工技術の進歩によりメモリセルの大
規模化が進み、それに伴い冗長回路も増大する傾向にあ
る。しかし、トランジスタや配線に関する設計技術の進
歩と比較して、ヒューズピッチの設計ルールの進歩は遅
く、リダンダンシヒューズ回路の占有面積は増える一方
で、チップサイズ縮小化にとって深刻な問題になってい
る。
配線に関する微細加工技術の進歩によりメモリセルの大
規模化が進み、それに伴い冗長回路も増大する傾向にあ
る。しかし、トランジスタや配線に関する設計技術の進
歩と比較して、ヒューズピッチの設計ルールの進歩は遅
く、リダンダンシヒューズ回路の占有面積は増える一方
で、チップサイズ縮小化にとって深刻な問題になってい
る。
【０００４】図５は、従来の半導体記憶装置の一例を示
す概略図である。図５に示すように、この半導体記憶装
置２１においては、２つのセルプレート２２、２２の間
にヒューズ群２３を配設していた。冗長回路をプログラ
ミングするときは、レーザートリマでヒューズを切断す
る。そのためヒューズ群２３を配設する部分は窓になっ
ていて、その窓の領域は配線を通過させることはできな
い。よって電源配線やＧＮＤ配線などは、ヒューズ群２
３を避けるように配線することになり、配線レイアウト
の効率が悪かった。上記の点に鑑み本発明は、リダンダ
ンシヒューズのレイアウトの工夫により、従来と比較し
てより小さなチップサイズを可能にする半導体記憶装置
を提供することを目的とする。
す概略図である。図５に示すように、この半導体記憶装
置２１においては、２つのセルプレート２２、２２の間
にヒューズ群２３を配設していた。冗長回路をプログラ
ミングするときは、レーザートリマでヒューズを切断す
る。そのためヒューズ群２３を配設する部分は窓になっ
ていて、その窓の領域は配線を通過させることはできな
い。よって電源配線やＧＮＤ配線などは、ヒューズ群２
３を避けるように配線することになり、配線レイアウト
の効率が悪かった。上記の点に鑑み本発明は、リダンダ
ンシヒューズのレイアウトの工夫により、従来と比較し
てより小さなチップサイズを可能にする半導体記憶装置
を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明に係る半導体記憶
装置は、メモリセルアレイと冗長回路を有し、メモリセ
ルアレイ中に不良セル部分が発生した時に、その不良セ
ル部分に代えて冗長回路が選択されるようにプログラミ
ングするためのヒューズ群を備えた半導体記憶装置にお
いて、前記半導体記憶装置が２層の配線を有し、前記ボ
ンディングパッドの周囲には前記２層の配線のうち上層
側の配線の通過禁止領域が設けられ、前記ヒューズ群
は、前記半導体記憶装置上に並設された複数のボンディ
ングパッドを結ぶ直線上に配設されるとともに、前記複
数のボンディングパッドを結ぶ直線と直交する方向の前
記上層側配線通過禁止領域の幅内に収まるように配設さ
れていることを特徴とする。
装置は、メモリセルアレイと冗長回路を有し、メモリセ
ルアレイ中に不良セル部分が発生した時に、その不良セ
ル部分に代えて冗長回路が選択されるようにプログラミ
ングするためのヒューズ群を備えた半導体記憶装置にお
いて、前記半導体記憶装置が２層の配線を有し、前記ボ
ンディングパッドの周囲には前記２層の配線のうち上層
側の配線の通過禁止領域が設けられ、前記ヒューズ群
は、前記半導体記憶装置上に並設された複数のボンディ
ングパッドを結ぶ直線上に配設されるとともに、前記複
数のボンディングパッドを結ぶ直線と直交する方向の前
記上層側配線通過禁止領域の幅内に収まるように配設さ
れていることを特徴とする。
【０００６】また、本発明に係る半導体記憶装置は、２
層の配線を有し、ボンディングパッドの周囲には２層の
配線のうち上層側の配線の通過禁止領域が設けられてお
り、ヒューズ群は複数のボンディングパッドを結ぶ直線
と直交する方向の上層側配線通過禁止領域の幅内に収ま
るように配設されていることを特徴とする。
層の配線を有し、ボンディングパッドの周囲には２層の
配線のうち上層側の配線の通過禁止領域が設けられてお
り、ヒューズ群は複数のボンディングパッドを結ぶ直線
と直交する方向の上層側配線通過禁止領域の幅内に収ま
るように配設されていることを特徴とする。
【０００７】すなわち、本発明の特徴は、冗長回路を有
する半導体記憶装置において、チップサイズ縮小を計る
為に、全てのリダンダンシヒューズのレーザートリミン
グ用の窓を、半導体記憶装置上に並設された複数のボン
ディングパッドを結ぶ直線上に配設することにある。ボ
ンディングパッド列の領域には、もともと電源やＧＮＤ
等を配線できないので、ボンディングパッド間にヒュー
ズをレイアウトした方が配線引き回しの無駄がなくな
り、従来よりチップサイズの縮小ができる。
する半導体記憶装置において、チップサイズ縮小を計る
為に、全てのリダンダンシヒューズのレーザートリミン
グ用の窓を、半導体記憶装置上に並設された複数のボン
ディングパッドを結ぶ直線上に配設することにある。ボ
ンディングパッド列の領域には、もともと電源やＧＮＤ
等を配線できないので、ボンディングパッド間にヒュー
ズをレイアウトした方が配線引き回しの無駄がなくな
り、従来よりチップサイズの縮小ができる。
【０００８】
【発明の実施の形態】以下、図面により本発明について
詳細に説明するが、本発明はこれらの実施形態例のみに
限定されるものではない。図１は、半導体記憶装置の実
施形態の一例を示す概略図である。半導体記憶装置１
は、不良メモリを救済するためのリダンダンシ回路（冗
長回路）を備えたメモリセルアレイ２（各３２Ｍビッ
ト）を有する。図中、符号３は、不良メモリセルのアド
レスをプログラミングするためのヒューズ群で、このヒ
ューズは多結晶ポリシリコンからなる。プログラミング
の際、これらのヒューズはレーザートリマで切断され
る。冗長回路は、ヒューズの切断によって不良ビット列
を予備ビット列に置換できるように構成されている。ヒ
ューズ群３はボンディングパッド４、４間に置かれ、ボ
ンディングパッド列と一直線上になるように配置され
る。ヒューズには、Ｘ方向のビット列を置換するための
ヒューズ（ロウ系リダンダンシヒューズ）とＹ方向のビ
ット列を置換するためのヒューズ（カラム系リダンダン
シヒューズ）があるが、本実施形態例ではロウ系とカラ
ム系のリダンダンシヒューズ全てをボンディングパッド
４、４間に配置している。
詳細に説明するが、本発明はこれらの実施形態例のみに
限定されるものではない。図１は、半導体記憶装置の実
施形態の一例を示す概略図である。半導体記憶装置１
は、不良メモリを救済するためのリダンダンシ回路（冗
長回路）を備えたメモリセルアレイ２（各３２Ｍビッ
ト）を有する。図中、符号３は、不良メモリセルのアド
レスをプログラミングするためのヒューズ群で、このヒ
ューズは多結晶ポリシリコンからなる。プログラミング
の際、これらのヒューズはレーザートリマで切断され
る。冗長回路は、ヒューズの切断によって不良ビット列
を予備ビット列に置換できるように構成されている。ヒ
ューズ群３はボンディングパッド４、４間に置かれ、ボ
ンディングパッド列と一直線上になるように配置され
る。ヒューズには、Ｘ方向のビット列を置換するための
ヒューズ（ロウ系リダンダンシヒューズ）とＹ方向のビ
ット列を置換するためのヒューズ（カラム系リダンダン
シヒューズ）があるが、本実施形態例ではロウ系とカラ
ム系のリダンダンシヒューズ全てをボンディングパッド
４、４間に配置している。
【０００９】図２は、図１におけるリダンダンシヒュー
ズとボンディングパッドの部分の拡大図である。図中、
符号６はヒューズ（ポリシリコン、幅：０．９μｍ、間
隔：２．２μｍ）で、本実施形態例ではボンディングパ
ッド間に４段に配置されている。ヒューズの部分は、レ
ーザートリマで切断するためヒューズ窓７（幅１１μ
ｍ）になっている。図中、８はボンディングパッド（一
辺９５μｍの正方形）を示す。
ズとボンディングパッドの部分の拡大図である。図中、
符号６はヒューズ（ポリシリコン、幅：０．９μｍ、間
隔：２．２μｍ）で、本実施形態例ではボンディングパ
ッド間に４段に配置されている。ヒューズの部分は、レ
ーザートリマで切断するためヒューズ窓７（幅１１μ
ｍ）になっている。図中、８はボンディングパッド（一
辺９５μｍの正方形）を示す。
【００１０】ボンディングパッド８の周囲（幅１８μ
ｍ）には、ボンディングのときの衝撃の影響を避けるた
め、第２アルミ配線通過禁止領域９が設けられている。
ここで、本実施形態例の半導体記憶装置１ではアルミ配
線構造が２層存在しており、そのうち上層に相当するア
ルミ配線層を「第２アルミ配線」と呼ぶことにする。図
中、符号１０はボンディングパッド列と平行方向に通る
第２アルミ配線で、主にメモリセルデータやアドレス信
号を伝達するためのバスラインや、電源配線、ＧＮＤ配
線として使われ、チップ長辺の端から端まで敷設されて
いる。
ｍ）には、ボンディングのときの衝撃の影響を避けるた
め、第２アルミ配線通過禁止領域９が設けられている。
ここで、本実施形態例の半導体記憶装置１ではアルミ配
線構造が２層存在しており、そのうち上層に相当するア
ルミ配線層を「第２アルミ配線」と呼ぶことにする。図
中、符号１０はボンディングパッド列と平行方向に通る
第２アルミ配線で、主にメモリセルデータやアドレス信
号を伝達するためのバスラインや、電源配線、ＧＮＤ配
線として使われ、チップ長辺の端から端まで敷設されて
いる。
【００１１】ヒューズ窓７は、図２に示すように、ボン
ディングパッド８、８の間、第２アルミ配線通過禁止領
域９の幅内に収まるように配置されている。ヒューズ窓
７の領域はレーザー光を照射するため配線を通過させる
ことはできない。また、ボンディングパッド列の部分に
も第２アルミ配線は敷設できないので、上述のようにボ
ンディングパッド列にヒューズを配置すれば、第２アル
ミ配線が通過できない領域がボンディングパッド列に集
約される。もし、ヒューズ窓がボンディングパッドの第
２アルミ配線通過禁止領域の幅から外にはみ出ると、は
み出た長さにチップ長辺の長さを掛けた分の面積に第２
アルミ配線が敷設できなくなる。このため、ヒューズ窓
を全てボンディングパッドの第２アルミ配線通過禁止領
域の幅の内側に配置することが好ましい。
ディングパッド８、８の間、第２アルミ配線通過禁止領
域９の幅内に収まるように配置されている。ヒューズ窓
７の領域はレーザー光を照射するため配線を通過させる
ことはできない。また、ボンディングパッド列の部分に
も第２アルミ配線は敷設できないので、上述のようにボ
ンディングパッド列にヒューズを配置すれば、第２アル
ミ配線が通過できない領域がボンディングパッド列に集
約される。もし、ヒューズ窓がボンディングパッドの第
２アルミ配線通過禁止領域の幅から外にはみ出ると、は
み出た長さにチップ長辺の長さを掛けた分の面積に第２
アルミ配線が敷設できなくなる。このため、ヒューズ窓
を全てボンディングパッドの第２アルミ配線通過禁止領
域の幅の内側に配置することが好ましい。
【００１２】本実施形態の半導体記憶装置は、従来のリ
ダンダンシヒューズ回路のレイアウトと比較して、チッ
プサイズを縮小することができる。図５の従来例の場
合、リダンダンシヒューズ群２３を配置することにより
増大するチップ面積は、ヒューズ窓の幅にチップ短辺の
長さを掛けた分に相当する。ボンディングパッド間のス
ペースはトランジスタ素子等のレイアウトに使われてい
る。これに対して、本実施形態の半導体記憶装置の場
合、ボンディングパッド間にヒューズをレイアウトす
る。ボンディングパッド列の領域は、もともと、それと
平行方向に電源やＧＮＤ等の配線を通過できないので、
素子を置いてもヒューズを置いても面積の増減は生じな
い。ヒューズを配置した領域に配置されていた素子は他
の領域に移動されるが、この素子は電源やＧＮＤ等の配
線下に配置できるので、その分だけチップサイズを縮小
することができる。
ダンダンシヒューズ回路のレイアウトと比較して、チッ
プサイズを縮小することができる。図５の従来例の場
合、リダンダンシヒューズ群２３を配置することにより
増大するチップ面積は、ヒューズ窓の幅にチップ短辺の
長さを掛けた分に相当する。ボンディングパッド間のス
ペースはトランジスタ素子等のレイアウトに使われてい
る。これに対して、本実施形態の半導体記憶装置の場
合、ボンディングパッド間にヒューズをレイアウトす
る。ボンディングパッド列の領域は、もともと、それと
平行方向に電源やＧＮＤ等の配線を通過できないので、
素子を置いてもヒューズを置いても面積の増減は生じな
い。ヒューズを配置した領域に配置されていた素子は他
の領域に移動されるが、この素子は電源やＧＮＤ等の配
線下に配置できるので、その分だけチップサイズを縮小
することができる。
【００１３】本実施形態の半導体記憶装置は、ヒューズ
によるリードフレームのリード形状の制約がなくなり、
リードフレームの設計上の自由度がより高くなる。チッ
プの中央付近にボンディングパッドが存在するチップで
は、リードが撓みによってチップ表面と接触するのを避
けるため、チップ表面にカバー用のテープを貼る。その
テープのヒューズ窓の位置に相当する領域は、レーザー
照射のため穴を開ける。ここで例えば図５のように、セ
ルプレート２２とセルプレート２２の間にヒューズを配
置した場合、ヒューズ窓の部分はテープが無く、むき出
しになっているため、その真上にリードを通すことがで
きない。しかし、本実施形態の半導体記憶装置の場合
は、ボンディングパッド間に全てのヒューズがあるため
そのような制約を受けることがない。
によるリードフレームのリード形状の制約がなくなり、
リードフレームの設計上の自由度がより高くなる。チッ
プの中央付近にボンディングパッドが存在するチップで
は、リードが撓みによってチップ表面と接触するのを避
けるため、チップ表面にカバー用のテープを貼る。その
テープのヒューズ窓の位置に相当する領域は、レーザー
照射のため穴を開ける。ここで例えば図５のように、セ
ルプレート２２とセルプレート２２の間にヒューズを配
置した場合、ヒューズ窓の部分はテープが無く、むき出
しになっているため、その真上にリードを通すことがで
きない。しかし、本実施形態の半導体記憶装置の場合
は、ボンディングパッド間に全てのヒューズがあるため
そのような制約を受けることがない。
【００１４】なお、本発明の技術範囲は上記実施の形態
に限定されるものではなく、本発明の趣旨を逸脱しない
範囲において種々の変更を加えることが可能である。例
えば、図３に示すように、６つのヒューズ群１３のう
ち、４つをボンディングパッド間に、残り２つをボンデ
ィングパッド列の外側に配置した場合も、ボンディング
パッド列と直線上の配置関係にあれば、図１の実施形態
例の場合と同等な効果が得られる。また、図４に示すよ
うにボンディングパッド列が２列あるときに、それぞれ
のボンディングパッド列で、ボンディングパッド間に、
ボンディングパッドと直線上にヒューズ群を配設する場
合も図１の実施形態例の場合と同等な効果が得られる。
に限定されるものではなく、本発明の趣旨を逸脱しない
範囲において種々の変更を加えることが可能である。例
えば、図３に示すように、６つのヒューズ群１３のう
ち、４つをボンディングパッド間に、残り２つをボンデ
ィングパッド列の外側に配置した場合も、ボンディング
パッド列と直線上の配置関係にあれば、図１の実施形態
例の場合と同等な効果が得られる。また、図４に示すよ
うにボンディングパッド列が２列あるときに、それぞれ
のボンディングパッド列で、ボンディングパッド間に、
ボンディングパッドと直線上にヒューズ群を配設する場
合も図１の実施形態例の場合と同等な効果が得られる。
【００１５】
【発明の効果】以上詳細に説明した通り、本発明の半導
体記憶装置はリダンダンシヒューズをボンディングパッ
ド間にレイアウトすることにより、従来と比較してより
小さなチップサイズを可能にすることができる。
体記憶装置はリダンダンシヒューズをボンディングパッ
ド間にレイアウトすることにより、従来と比較してより
小さなチップサイズを可能にすることができる。
【図１】 半導体記憶装置の実施形態の一例を示す概略
図である。
図である。
【図２】 リダンダンシヒューズとボンディングパッド
の部分の拡大図である。
の部分の拡大図である。
【図３】 半導体記憶装置の実施形態の他の例を示す概
略図である。
略図である。
【図４】 半導体記憶装置の実施形態の別の例を示す概
略図である。
略図である。
【図５】 従来の半導体記憶装置の一例を示す概略図で
ある。
ある。
１ 半導体記憶装置 ２ メモリセルアレイ ３ ヒューズ群 ４ ボンディングパッド ６ ヒューズ ７ ヒューズ窓 ８ ボンディングパッド ９ 第２アルミ配線通過禁止領域
Claims (1)
- 【請求項１】 メモリセルアレイと冗長回路を有し、前
記メモリセルアレイ中に不良セル部分が発生した時に、
その不良セル部分に代えて前記冗長回路が選択されるよ
うにプログラミングするためのヒューズ群を備えた半導
体記憶装置において、前記半導体記憶装置が２層の配線を有し、前記ボンディ
ングパッドの周囲には前記２層の配線のうち上層側の配
線の通過禁止領域が設けられ 、 前記ヒューズ群は、前記半導体記憶装置上に並設された
複数のボンディングパッドを結ぶ直線上に配設されると
ともに、前記複数のボンディングパッドを結ぶ直線と直
交する方向の前記上層側配線通過禁止領域の幅内に収ま
るように配設されていることを特徴とする半導体記憶装
置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10097841A JP3099802B2 (ja) | 1998-04-09 | 1998-04-09 | 半導体記憶装置 |
| DE19916077A DE19916077A1 (de) | 1998-04-09 | 1999-04-09 | Halbleiter-Speicher mit einer verbesserten Anordnung von programmierbaren Sicherungen |
| KR1019990012615A KR100291634B1 (ko) | 1998-04-09 | 1999-04-09 | 반도체 기억 장치 |
| TW088105741A TW410443B (en) | 1998-04-09 | 1999-04-09 | Semiconductor memory device |
| US09/288,620 US6291844B1 (en) | 1998-04-09 | 1999-04-09 | Semiconductor memory device with an improved layout of programmable fuses |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10097841A JP3099802B2 (ja) | 1998-04-09 | 1998-04-09 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11297955A JPH11297955A (ja) | 1999-10-29 |
| JP3099802B2 true JP3099802B2 (ja) | 2000-10-16 |
Family
ID=14202955
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10097841A Expired - Fee Related JP3099802B2 (ja) | 1998-04-09 | 1998-04-09 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6291844B1 (ja) |
| JP (1) | JP3099802B2 (ja) |
| KR (1) | KR100291634B1 (ja) |
| DE (1) | DE19916077A1 (ja) |
| TW (1) | TW410443B (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6180426B1 (en) | 1999-03-01 | 2001-01-30 | Mou-Shiung Lin | High performance sub-system design and assembly |
| DE10112543A1 (de) * | 2001-03-15 | 2002-10-02 | Infineon Technologies Ag | Integrierte Schaltung mit elektrischen Verbindungselementen |
| KR100400307B1 (ko) | 2001-05-09 | 2003-10-01 | 주식회사 하이닉스반도체 | 로오 리페어회로를 가진 반도체 메모리 장치 |
| JP3990125B2 (ja) * | 2001-08-29 | 2007-10-10 | 株式会社東芝 | 半導体メモリチップおよび半導体メモリ |
| KR100576824B1 (ko) * | 2003-11-27 | 2006-05-10 | 삼성전자주식회사 | 반도체 메모리 집적회로 및 이 회로의 배치방법 |
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