KR100576824B1 - 반도체 메모리 집적회로 및 이 회로의 배치방법 - Google Patents

반도체 메모리 집적회로 및 이 회로의 배치방법 Download PDF

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Abstract

본 발명은 반도체 메모리 집적회로 및 이 회로의 배치방법을 공개한다. 이 회로는 중앙에 일렬로 배치된 복수개의 패드들, 복수개의 패드들에 인접하게 배치되고 복수개의 제어신호들 각각에 응답하여 복수개의 입력신호들을 입력하여 복수개의 출력신호들을 발생하는 복수개의 제어회로들을 구비한 주변 회로, 및 복수개의 패드들과 주변 회로사이에 배치되어, 복수개의 제어신호들을 발생하기 위한 복수개의 퓨즈 회로들을 구비하며, 복수개의 퓨즈 회로들은 BGA 패키지로 패키지화되는 경우에 오픈이 가능한 영역에 배치되는 것을 특징으로 한다. 따라서, 퓨즈 회로들을 패드들에 인접하게 배치함으로써 패키지 테스트 후에 작은 영역만을 오픈하여도 특성을 변경할 수 있다.

Description

반도체 메모리 집적회로 및 이 회로의 배치방법{Semiconductor memory integrated circuit and layout method of the same}
도1은 종래의 TSOP 반도체 메모리 장치를 나타내는 것이다.
도2는 종래의 BGA 패키지 반도체 메모리 장치를 나타내는 것이다.
도3은 도1 및 도2에 나타낸 반도체 메모리 집적회로의 주변 회로의 배치를 나타내는 것이다.
도4는 본 발명의 반도체 메모리 집적회로의 일실시예의 배치를 나타내는 것이다.
도5는 본 발명의 반도체 메모리 집적회로의 다른 실시예의 배치를 나타내는 것이다.
도6은 본 발명의 제어회로의 실시예의 구성을 나타내는 것이다.
도7은 본 발명의 퓨즈 회로의 실시예의 구성을 나타내는 것이다.
본 발명은 반도체 메모리 집적회로에 관한 것으로, 특히 볼 그리드 어레이 패키지를 위한 반도체 메모리 집적회로 및 이 회로의 배치방법에 관한 것이다.
일반적으로, 반도체 제조업체는 반도체 메모리 집적회로를 제조한 후, 동일한 반도체 메모리 집적회로를 다른 형태로 패키지화하게 된다. 예를 들면, 동일한 반도체 메모리 집적회로를 TSOP(Thin Small Outline Package)로 패키지화하거나, BGA(Ball Grid Array)로 패키지화하게 된다.
반도체 메모리 집적회로는 패키지 후에 반도체 메모리 집적회로에 대한 특성을 테스트하게 되고, 패키지 테스트 후에 페일이 난 경우에 반도체 메모리 집적회로의 특성을 변경하기 위한 관련 회로 및 퓨즈 회로를 주변회로에 구비하고 있다.
그리고, 반도체 메모리 집적회로를 TSOP으로 패키지화하거나, BGA로 패키지화한 후에 테스트를 수행하여 페일이 난 것으로 판단되면, 패키지의 일부분을 열어 반도체 메모리 집적회로의 퓨즈 회로의 퓨즈를 컷팅함에 의해서 반도체 메모리 집적회로의 특성을 변경하게 된다.
그런데, BGA 패키지 반도체 메모리 장치의 경우에는 패키지의 볼(ball)로 인해서 오픈할 수 있는 영역이 TSOP 반도체 메모리 장치에 비해서 줄어들게 된다. 이에 따라, BGA 패키지 반도체 메모리 장치의 경우에는 오픈 영역에 퓨즈 회로가 노출되지 않아 특성을 변경할 수가 없게 된다.
도1은 종래의 TSOP 반도체 메모리 장치를 나타내는 것으로, TSOP 반도체 메모리 장치(100)는 패키지의 양측에 핀들(10)이 배치되어 있고, 패키지의 내부에 복수개의 메모리 셀 어레이 뱅크들(20-1 ~ 20-4), 주변 회로들(22-1, 22-2), 및 패드들(24)을 구비하는 반도체 메모리 집적회로(200)가 내장되어 있다.
도1에 나타낸 예의 반도체 메모리 집적회로(200)는 중앙에 수평으로 배치된 패드들(40)의 일측에 인접하여 일렬로 배치되어 있으나, 패드들(40)의 양측에 인접하여 일렬로 배치될 수도 있다.
도2는 종래의 BGA 패키지 반도체 메모리 장치를 나타내는 것으로, BGA 반도체 메모리 장치(110)는 패키지의 바닥면에 볼들(12)이 배치되어 있고, 패키지의 내부에 도1에 나타낸 바와 같은 반도체 메모리 집적회로(200)가 내장되어 있다.
따라서, 도1에 나타낸 TSOP 반도체 메모리 장치는 패드들(10)이 패키지의 양측에 배치되어 있음으로 인해서 패키지 테스트 후에 오픈 할 수 있는 영역이 넓으나, 도2에 나타낸 BGA 패키지 반도체 메모리 장치는 볼들(12)이 패키지의 바닥면에 배치되어 있음으로 인해서 패키지 테스트 후에 오픈할 수 있는 영역이 볼들(12)에 배치된 영역을 제외한 좁은 영역(16)으로 제한된다.
도3은 도1 및 도2에 나타낸 반도체 메모리 집적회로의 주변 회로의 배치를 나타내는 것이다.
도2에서, 주변 회로들(22-1, 22-2) 각각의 배치를 살펴보면, 회로가 배치되는 영역들(30-1 ~ 30-3)이 패드(24)에 인접하여 순차적으로 가로 방향으로 배치되고, 영역들(30-1, 30-2, 30-3)의 상부에 전원이 인가되는 메탈 라인들(32-1 ~ 32-6)이 순차적으로 가로 방향으로 배치되고, 영역들(30-1 ~ 30-3)사이에 신호 라인들(34-1 ~ 34-3)이 순차적으로 가로 방향으로 배치되어 있다.
그리고, 영역들(30-1 ~ 30-3) 각각의 일부 영역에 제어회로들(40-1 ~ 40-3) 각각이 배치되어 있다. 또한, 신호 라인들(34-1 ~ 34-3) 각각의 신호 라인사이에 퓨즈 회로들(42-1 ~ 42-3) 각각이 배치되어 있다. 제어회로들(40-1 ~ 40-3) 각각과 신호 라인들(34-1 ~ 34-3) 각각은 서로 인접하여 배치되어 있다.
도3에서, 퓨즈 회로들(42-1 ~ 42-3) 각각은 퓨즈의 컷팅에 따라 제어신호들(CON1 ~ CON3) 각각을 발생하고, 제어회로들(40-1 ~ 40-3) 각각은 제어신호들(CON1 ~ CON3) 각각에 따라 입력신호들(IN1 ~ IN3) 각각을 지연하거나, 지연하지 않음에 의해서 출력신호들(OUT1 ~ OUT3) 각각을 발생한다.
따라서, 도3에 나타낸 바와 같은 주변 회로의 배치를 가진 반도체 메모리 집적회로를 TSOP 또는 BGA 패키지 반도체 메모리 장치로 패키지화하는 경우에, 도1에 나타낸 TSOP 반도체 메모리 장치의 경우에는 주변 회로들(22-1, 22-2) 각각의 퓨즈 회로들(42-1 ~ 42-3)이 모두 오픈할 수 있으므로 패키지 테스트 후에 특성을 변경하는 것이 가능하나, 도2에 나타낸 BGA 패키지 반도체 메모리 장치의 경우에는 주변 회로들(22-1, 22-2) 각각의 퓨즈 회로들(42-1 ~ 42-3)이 모두 오픈되지 않음으로 인해서 패키지 테스트 후에 일부 퓨즈 회로들(42-1, 42-2)에 의한 특성 변경이 불가능하다. 여기에서, 반도체 메모리 집적회로의 특성 변경이란, 전압의 레벨을 높이고 낮춘다거나, 센스 증폭기의 인에이블을 제어하기 위한 센스 증폭기 인에이블 제어신호의 인에이블 시점을 지연하고 앞당기는 것과 같은 것이 될 수 있다.
또한, 종래의 반도체 메모리 집적회로는 도3에 나타낸 바와 같이 영역들(30-1 ~ 30-3)사이에 퓨즈 회로들(42-1 ~ 42-3)이 배치되고, 이에 따라 신호 라인들(34-1 ~ 34-3)이 퓨즈 회로들(42-1 ~ 42-3) 위로 배치될 수 없음으로 인해서 레이아웃 면적이 증가된다는 문제가 있다.
따라서, 종래의 반도체 메모리 집적회로는 BGA 패키지로 패키지화되었을 때 패키지 테스트 후에 퓨즈 회로들이 노출될 수 없음으로 인해서 특성 변경이 불가능하다는 문제가 있다.
또한, 종래의 반도체 메모리 집적회로는 퓨즈 회로들이 회로가 배치되는 영역들사이에 배치됨으로 인해서 레이아웃 면적이 증가된다는 문제가 있다.
본 발명의 목적은 BGA 패키지로 패키지화되더라도 패키지 테스트 후에 특성 변경이 가능하고, 레이아웃 면적을 줄일 수 있는 반도체 메모리 집적회로를 제공하는데 있다.
본 발명의 다른 목적은 상기 목적을 달성하기 위한 반도체 메모리 집적회로의 배치방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 제1형태의 반도체 메모리 집적회로는 중앙에 일렬로 배치된 복수개의 패드들, 상기 복수개의 패드들에 인접하게 배치되고 복수개의 제어신호들 각각에 응답하여 복수개의 입력신호들을 입력하여 복수개의 출력신호들을 발생하는 복수개의 제어회로들을 구비한 주변 회로, 및 상기 복수개의 패드들과 상기 주변 회로사이에 배치되어, 상기 복수개의 제어신호들을 발생하기 위한 복수개의 퓨즈 회로들을 구비하며, 상기 복수개의 퓨즈 회로들은 BGA 패키지로 패키지화되는 경우에 오픈이 가능한 영역에 배치되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 제2형태의 반도체 메모리 집적회로는 중앙에 일렬로 배치된 복수개의 패드들, 상기 복수개의 패드들에 인접한 위치로부터 먼 위치로 순서대로 배치되고, 복수개의 제어신호들 각각에 응답하여 복수개의 입력신호들을 입력하여 복수개의 출력신호들을 발생하는 복수개의 제어회로들을 구비하는 소정 개수의 회로 영역들, 상기 소정 개수의 회로 영역들사이에 배치된 복수개의 신호 라인들을 구비한 복수개의 신호 라인 영역들, 및 상기 복수개의 신호 라인 영역들중 상기 복수개의 패드들로부터 인접한 위치에 배치된 신호 라인 영역에 배치되고, 상기 복수개의 제어신호들 각각을 발생하기 위한 복수개의 퓨즈회로들을 구비하며, 상기 복수개의 퓨즈 회로들은 BGA 패키지로 패키지화되는 경우에 오픈이 가능한 영역에 배치되는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 집적회로의 배치방법의 제1형태는 중앙에 복수개의 패드들을 일렬로 배치하는 단계, 복수개의 제어신호들 각각에 응답하여 복수개의 입력신호들을 입력하여 복수개의 출력신호들을 발생하는 복수개의 제어회로들을 구비하는 주변 회로를 상기 복수개의 패드들에 인접하게 배치하는 단계, 및 상기 복수개의 제어신호들을 발생하기 위한 복수개의 퓨즈 회로들을 상기 복수개의 패드들과 상기 주변 회로사이에 배치하는 단계를 구비하며, 상기 복수개의 퓨즈 회로들은 BGA 패키지로 패키지화되는 경우에 오픈이 가능한 영역에 배치되는 것을 특징으로 한다.
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상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 집적회로의 배치방법의 제2형태는 중앙에 복수개의 패드들을 일렬로 배치하는 단계, 복수개의 제어신호들 각각에 응답하여 복수개의 입력신호들을 입력하여 복수개의 출력신호들을 발생하는 복수개의 제어회로들을 구비하는 소정 개수의 회로 영역들을 상기 복수개의 패드들에 인접한 위치로부터 먼 위치로 순서대로 배치하는 단계, 복수개의 신호 라인들을 상기 소정 개수의 회로 영역들사이에 배치하는 단계, 및 상기 복수개의 제어신호들 각각을 발생하기 위한 복수개의 제어회로들을 상기 복수개의 신호 라인들중 상기 복수개의 패드들로부터 인접한 위치에 배치된 신호 라인들사이에 배치하는 단계를 구비하며, 상기 복수개의 퓨즈 회로들은 BGA 패키지로 패키지화되는 경우에 오픈이 가능한 영역에 배치되는 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하면 본 발명의 반도체 메모리 집적회로 및 이 회로의 배치방법을 설명하면 다음과 같다.
도4는 본 발명의 반도체 메모리 집적회로의 일실시예의 배치를 나타내는 것으로, 퓨즈 회로들(42-1 ~ 42-3)이 패드들(24)에 인접하게 가로 방향으로 일렬로 배치되어 있는 것을 제외하고는 도3에 나타낸 반도체 메모리 집적회로의 배치와 동일하다.
즉, 도4에 나타낸 반도체 메모리 집적회로는 퓨즈 회로들(42-1 ~ 42-3)이 신호 라인들(34-1 ~ 34-3) 각각의 사이에 배치되는 것이 아니라 패드들(24)에 인접하게 일렬로 배치되어 있다.
따라서, 도4에 나타낸 반도체 메모리 집적회로는 BGA 패키지로 패키지화되는 경우에도 퓨즈 회로들(42-1 ~ 42-3)이 모두 오픈될 수 있으므로 인해서 패키지 테스트 후에 특성 변경이 가능하다.
또한, 도4에 나타낸 반도체 메모리 집적회로는 퓨즈 회로들(42-1 ~ 42-3)이 신호 라인들(34-1 ~ 34-3) 각각의 사이에 배치되지 않음으로 인해서 레이아웃 면적이 줄어들게 된다.
도5는 본 발명의 반도체 메모리 집적회로의 다른 실시예의 배치를 나타내는 것으로, 퓨즈 회로들(42-1 ~ 42-3)이 패드들(24)에 인접한 신호 라인(34-3)의 라인들사이에 가로 방향으로 일렬로 배치되어 있는 것을 제외하고는 도3에 나타낸 반도 체 메모리 집적회로의 배치와 동일하다.
도5의 배치 방법은 도4의 배치 방법에 비해서 퓨즈 회로들(42-1 ~ 42-3)이 패드들(24)로부터 먼 곳에 위치하게 된다.
도5에 나타낸 반도체 메모리 집적회로 또한 도4에 나타낸 회로와 마찬가지로 패키지 테스트 후에 특성 변경이 가능하고, 레이아웃 면적을 줄일 수 있다.
결과적으로, 도4 및 도5에 나타낸 반도체 메모리 집적회로는 TSOP 및 BGA 패키지로 패키지화되는 경우에 패키지 테스트 후에 페일이 났을 경우에 아주 좁은 영역만 오픈하여도 퓨즈 회로들이 노출되어 특성 변경이 가능하게 된다.
도6은 본 발명의 제어회로의 실시예의 구성을 나타내는 것으로, 제1회로(50) 및 제2회로(52)로 구성되어 있다. 제1회로(50)는 인버터들(I1, I2, I3), NAND게이트들(NA1 ~ NA3), 및 지연회로(DA1)로 구성되고, 제2회로(52)는 인버터(I4), NAND게이트들(NA4 ~ NA6), 및 지연회로(DA2)로 구성되어 있다. 그리고, 도시하지는 않았지만, 지연회로들(DA1, DA2) 각각은 소정 개수의 직렬 연결된 인버터들로 구성된다.
도6에서, 제1회로(50)는 입력신호(IN)를 지연하기 위한 회로이고, 제2회로(52)는 제1회로(50)의 출력신호(out)를 지연없이 출력하기 위한 회로이다. 그리고, 제어신호들(con1, con2)은 도4 및 도5에 나타낸 제어신호(CON)를 나타내는 것이다.
도6에 나타낸 회로의 동작을 설명하면 다음과 같다.
"로우"레벨의 제어신호(con1)가 인가되면, NAND게이트(NA1)는 "하이"레벨의 신호를 발생하고, NAND게이트(NA2)는 인버터(I2)의 출력신호를 반전하여 출력한다. 지연회로(DA1)는 NAND게이트(NA2)의 출력신호를 소정 시간 지연하여 출력한다. NAND게이트(NA3)는 지연회로(DA1)의 출력신호를 반전하여 출력신호(out)를 발생한다.
반면에, "하이"레벨의 제어신호(con1)가 인가되면, NAND게이트(NA1)는 인버터(I2)의 출력신호를 반전하여 출력하고, NAND게이트(NA2)는 "하이"레벨의 출력신호를 발생한다. NAND게이트(NA3)는 NAND게이트(NA1)의 출력신호를 반전하여 출력신호(out)를 발생한다.
즉, 제1회로(50)는 "로우"레벨의 제어신호(con1)가 인가되면 입력신호(IN)를 지연회로(DA1)에 의해서 지연하여 출력하고, "하이"레벨의 제어신호(con1)가 인가되면 입력신호(IN)를 지연회로(DA1)에 의해서 지연하지 않고 출력한다.
"로우"레벨의 제어신호(con2)가 인가되면, NAND게이트(NA4)는 출력신호(out)를 반전하여 출력하고, NAND게이트(NA5)는 "하이"레벨의 신호를 발생한다. NAND게이트(NA6)는 NAND게이트(NA4)의 출력신호를 반전하여 출력신호(OUT)를 발생한다.
반면에, "하이"레벨의 제어신호(con2)가 인가되면, NAND게이트(NA4)는 "하이"레벨의 신호를 발생하고, NAND게이트(NA5)는 출력신호(out)를 반전하여 출력한다. 지연회로(DA2)는 NAND게이트(NA5)의 출력신호를 소정 시간 지연하여 출력하고, NAND게이트(NA6)는 지연회로(DA2)의 출력신호를 반전하여 출력신호(OUT)를 발생한다.
즉, 제2회로(52)는 "로우"레벨의 제어신호(con2)가 인가되면, 출력신호(out) 를 지연회로(DA2)에 의해서 지연하지 않고 출력하고, "하이"레벨의 제어신호(con2)가 인가되면, 출력신호(out)를 지연회로(DA2)에 의해서 지연하여 출력한다.
도7은 본 발명의 퓨즈 회로의 실시예의 구성을 나타내는 것으로, 퓨즈(F), PMOS트랜지스터(P), NMOS트랜지스터들(N1, N2), 및 인버터들(I5, I6)로 구성되어 있다.
도7에서, 신호(VCCH)는 파워 업 신호로서, 전원이 인가되면 "하이"레벨로 상승한 후에 "로우"레벨로 천이하는 신호이다.
도7에 나타낸 퓨즈 회로의 동작을 설명하면 다음과 같다.
퓨즈(F)를 컷팅하지 않은 상태에서, 전원이 인가되면 전원 전압으로부터 노드(A)로 전류가 공급되고, 이에 따라 노드(A)가 "하이"레벨이 된다. 인버터들(I5, I6)은 노드(A)의 "하이"레벨의 신호를 제어신호(con1(2))로 출력한다. 신호(VCCH)가 "하이"레벨로 상승하면, NMOS트랜지스터(N1)가 온되고, 이때, 전원 전압으로부터 노드(A)로 전류가 계속적으로 공급되고 있으나, 전류가 NMOS트랜지스터(N1)를 통하여 접지전압으로 빠져 나가고 있기 때문에, 노드(A)의 레벨은 "로우"레벨이 된다. 인버터들(I5, I6)은 "로우"레벨의 신호를 입력하여 "로우"레벨의 제어신호(con1(2))를 발생한다. 신호(VCCH)가 "로우"레벨로 천이하면, NMOS트랜지스터(N1)가 오프되고, 전원 전압으로부터 노드(A)로 전류가 공급되어, 노드(A)의 레벨은 "하이"레벨이 된다. 인버터들(I5, I6)은 "하이"레벨의 신호를 입력하여 "하이"레벨의 제어신호(con1(2))를 발생한다. 즉, 퓨즈(F)를 컷팅하지 않은 상태에서, 파워 업 신호(VCCH)가 "로우"레벨로 천이하면 "하이"레벨의 제어신호(con1(2))를 발생한다.
반면에, 퓨즈(F)를 컷팅한 상태에서, 신호(VCCH)가 "하이"레벨로 상승하면, NMOS트랜지스터(N1)가 온된다. 따라서, 노드(A)의 레벨은 "로우"레벨이 된다. 인버터들(I5, I6)은 "로우"레벨의 신호를 입력하여 "로우"레벨의 제어신호(con1(2))를 발생한다. 신호(VCCH)가 "로우"레벨로 천이하면, NMOS트랜지스터(N1)가 오프되고, 인버터(I5)와 NMOS트랜지스터(N2)로 구성된 래치가 "로우"레벨의 신호를 래치하고 출력한다. 따라서, 제어신호(con1(2))는 "로우"레벨로 유지된다.
즉, 도7에 나타낸 퓨즈 회로는 퓨즈를 컷팅하지 않으면 반도체 메모리 집적회로의 동작시에 "하이"레벨의 제어신호(con1(2))를 발생하고, 컷팅하면 "로우"레벨의 제어신호(con1(2))를 발생한다.
상술한 실시예의 제어회로는 제1회로와 제2회로를 모두 구비하는 것을 예로 나타내었으나, 경우에 따라서는 제1회로만으로 구성하거나, 제2회로만으로 구성하는 것도 가능하며, 복수개의 제1회로들만을 종속적으로 연결하여 구성하거나, 복수개의 제2회로들만을 종속적으로 연결하여 구성할 수도 있다. 또한, 도6의 회로를 종속적으로 연결하여 구성할 수도 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명의 반도체 메모리 집적회로 및 이 회로의 배치방법은 퓨즈 회로들을 패드들에 인접하게 배치함으로써 패키지 테스트 후에 작은 영역만을 오픈하여도 특성을 변경할 수 있다. 따라서, 반도체 메모리 집적회로를 BGA 패키지로 패키지화하는 경우에도 특성 변경이 가능하다.
또한, 본 발명의 반도체 메모리 집적회로 및 이 회로의 배치방법은 회로가 배치되는 영역들사이의 신호 라인들 각각의 사이에 퓨즈 회로가 배치되지 않기 때문에 레이아웃 면적을 줄일 수 있다.

Claims (16)

  1. 중앙에 일렬로 배치된 복수개의 패드들;
    상기 복수개의 패드들에 인접하게 배치되고 복수개의 제어신호들 각각에 응답하여 복수개의 입력신호들을 입력하여 복수개의 출력신호들을 발생하는 복수개의 제어회로들을 구비한 주변 회로; 및
    상기 복수개의 패드들과 상기 주변 회로사이에 배치되어, 상기 복수개의 제어신호들을 발생하기 위한 복수개의 퓨즈 회로들을 구비하며,
    상기 복수개의 퓨즈 회로들은 BGA 패키지로 패키지화되는 경우에 오픈이 가능한 영역에 배치되는 것을 특징으로 하는 반도체 메모리 집적회로.
  2. 삭제
  3. 제1항에 있어서, 상기 복수개의 제어회로들 각각은
    상기 제어신호중 제1제어신호에 응답하여 상기 입력신호를 지연하기 위한 제1회로;
    상기 제어신호중 제2제어신호에 응답하여 상기 제1회로의 출력신호를 지연하지 않고 출력하기 위한 제2회로를 구비하는 것을 특징으로 하는 반도체 메모리 집 적회로.
  4. 제1항에 있어서, 상기 복수개의 제어회로들 각각은
    상기 제어신호에 응답하여 상기 입력신호를 지연하기 위한 제1회로를 구비하는 것을 특징으로 하는 반도체 메모리 집적회로.
  5. 제1항에 있어서, 상기 복수개의 제어회로들 각각은
    상기 제어신호에 응답하여 상기 입력신호를 지연하지 않고 출력하기 위한 제2회로를 구비하는 것을 특징으로 하는 반도체 메모리 집적회로.
  6. 제1항에 있어서, 상기 복수개의 퓨즈 회로들 각각은
    퓨즈를 구비하고, 파워 업 신호에 응답하여 상기 제어신호를 발생하는 것을 특징으로 하는 반도체 메모리 집적회로.
  7. 중앙에 일렬로 배치된 복수개의 패드들;
    상기 복수개의 패드들에 인접한 위치로부터 먼 위치로 순서대로 배치되고, 복수개의 제어신호들 각각에 응답하여 복수개의 입력신호들을 입력하여 복수개의 출력신호들을 발생하는 복수개의 제어회로들을 구비하는 소정 개수의 회로 영역들;
    상기 소정 개수의 회로 영역들사이에 배치된 복수개의 신호 라인들을 구비한 복수개의 신호 라인 영역들; 및
    상기 복수개의 신호 라인 영역들중 상기 복수개의 패드들로부터 인접한 위치에 배치된 신호 라인 영역에 배치되고, 상기 복수개의 제어신호들 각각을 발생하기 위한 복수개의 퓨즈회로들을 구비하며,
    상기 복수개의 퓨즈 회로들은 BGA 패키지로 패키지화되는 경우에 오픈이 가능한 영역에 배치되는 것을 특징으로 하는 반도체 메모리 집적회로.
  8. 삭제
  9. 제7항에 있어서, 상기 복수개의 제어회로들 각각은
    상기 제어신호중 제1제어신호에 응답하여 상기 입력신호를 지연하기 위한 제1회로;
    상기 제어신호중 제2제어신호에 응답하여 상기 제1회로의 출력신호를 지연하지 않고 출력하기 위한 제2회로를 구비하는 것을 특징으로 하는 반도체 메모리 집적회로.
  10. 제7항에 있어서, 상기 복수개의 제어회로들 각각은
    상기 제어신호에 응답하여 상기 입력신호를 지연하기 위한 제1회로를 구비하는 것을 특징으로 하는 반도체 메모리 집적회로.
  11. 제7항에 있어서, 상기 복수개의 제어회로들 각각은
    상기 제어신호에 응답하여 상기 입력신호를 지연하지 않고 출력하기 위한 제2회로를 구비하는 것을 특징으로 하는 반도체 메모리 집적회로.
  12. 제7항에 있어서, 상기 복수개의 퓨즈 회로들 각각은
    퓨즈를 구비하고, 파워 업 신호에 응답하여 상기 제어신호를 발생하는 것을 특징으로 하는 반도체 메모리 집적회로.
  13. 중앙에 복수개의 패드들을 일렬로 배치하는 단계;
    복수개의 제어신호들 각각에 응답하여 복수개의 입력신호들을 입력하여 복수개의 출력신호들을 발생하는 복수개의 제어회로들을 구비하는 주변 회로를 상기 복수개의 패드들에 인접하게 배치하는 단계; 및
    상기 복수개의 제어신호들을 발생하기 위한 복수개의 퓨즈 회로들을 상기 복수개의 패드들과 상기 주변 회로사이에 배치하는 단계를 구비하며,
    상기 복수개의 퓨즈 회로들은 BGA 패키지로 패키지화되는 경우에 오픈이 가능한 영역에 배치되는 것을 특징으로 하는 반도체 메모리 집적회로의 배치방법.
  14. 삭제
  15. 중앙에 복수개의 패드들을 일렬로 배치하는 단계;
    복수개의 제어신호들 각각에 응답하여 복수개의 입력신호들을 입력하여 복수개의 출력신호들을 발생하는 복수개의 제어회로들을 구비하는 소정 개수의 회로 영역들을 상기 복수개의 패드들에 인접한 위치로부터 먼 위치로 순서대로 배치하는 단계;
    복수개의 신호 라인들을 상기 소정 개수의 회로 영역들사이에 배치하는 단계; 및
    상기 복수개의 제어신호들 각각을 발생하기 위한 복수개의 제어회로들을 상기 복수개의 신호 라인들중 상기 복수개의 패드들로부터 인접한 위치에 배치된 신호 라인들사이에 배치하는 단계를 구비하며,
    상기 복수개의 퓨즈 회로들은 BGA 패키지로 패키지화되는 경우에 오픈이 가능한 영역에 배치되는 것을 특징으로 하는 반도체 메모리 집적회로의 배치방법.
  16. 삭제
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