CN102074272A - 半导体器件 - Google Patents

Abstract

本发明涉及一种半导体器件。在熔丝程序电路(FPK1-FPKn)中，使用多层金属布线的第3层以上的金属布线(M(i))来实现熔丝元件FS。在各熔丝程序电路中，使用扫描触发器(FSSR和PSR)来依次传输程序信息和熔丝选择信息，有选择地逐个电切断熔丝。可以低功耗且低占有面积地实现具备即便在封装安装后也可进行编程的熔丝元件的熔丝程序电路。

Description

半导体器件

本申请是下述申请的分案申请：

发明名称：半导体器件

申请日：2007年5月25日

申请号：200710104279.8

技术领域

本发明涉及一种具有熔丝程序(fuse program)电路的半导体器件，该熔丝程序电路包含存储固定信息的熔丝元件，尤其涉及一种用于实现低功耗且低占有面积的熔丝程序电路的结构。

背景技术

半导体集成电路器件对应于各种用途使用熔丝程序电路。该熔丝程序电路利用熔丝元件的熔断或非熔断，固定设定其输出信号的状态。例如，为了微调(trimming)模拟电路的常数，使用这种熔丝元件。例如，为了进行晶体管元件的电流驱动力调整、基准电流源的提供电流量的调整、或基准电压源生成的基准电压的调整等，进行熔丝元件的编程(熔断或非熔断)。另外，为了微调电阻元件的电阻值，也使用这种熔丝程序电路。

数字电路中也进行同样的调整。另外，半导体存储器中为了利用冗余单元置换故障单元，为了存储故障地址，使用熔丝程序电路。通过利用这种熔丝程序电路，可改善基于电路工作特性的最优化和故障单元的救济(repair)的成品率。

以往，这种熔丝程序电路中广泛使用利用激光束照射来熔断的LT(激光微调)熔丝。使用激光装置，根据程序信息，熔断该LT熔丝，进行熔丝编程。

将熔丝程序电路用作冗余单元救济的故障地址存储电路的结构如特开2003-016797号公报(文献1)所示。在该文献1所示的结构中，设置：对故障地址进行熔丝编程的熔丝块、从外部串行输入故障地址并在内部并行输出的扫描移位(scan shift)电路、和根据模式指示信号来选择熔丝块和扫描移位电路的输出之一的切换电路。

在内部熔丝元件编程前，判定是否确实进行冗余救济，以谋求改善成品率。

与熔丝元件分层于下部配置元件或布线的结构如特开平11-340434号公报所示(文献2)。通过在熔丝元件下部配置元件，可降低设备芯片面积。文献2中，为了防止熔丝元件熔断时对下层元件的热和物理冲击，在熔丝元件下层配置由熔点比熔丝元件高的材料构成的冲击截断层。使用散热片(heat sink)层和热阻层的层叠构造，作为该冲击截断层。

利用电流切断熔丝元件的熔丝电路的结构在特开平5-267464号公报(文献3)中示出。在该文献3中，利用响应于控制信号的选择电路，将包含熔丝元件的熔丝微调电路与内部电路之一连接于共同的电源焊盘上。可降低焊盘数量、降低芯片面积、和降低焊盘与管脚连接故障的发生概率。

另外，与内部电路的电源共享熔丝元件的电源的结构如特开2002-042482号公报(文献4)所示。在该文献4中，将连接熔丝程序电路的熔丝元件的输出信号线耦合在内部电路电源焊盘之外的焊盘上，外部可检测熔丝元件的微小电流，检测熔丝切断故障。

在这种熔丝元件的程序中利用激光束的情况下，必需有熔丝编程用的激光装置，另外，产生从检查装置向激光装置搬运晶片的工序，会产生晶片污染等问题。

另外，在基于激光束照射的熔丝编程的情况下，在模制半导体芯片的状态下，由于不能向熔丝元件照射激光束，所以必需在裸片状态下进行熔丝编程。因此，难以在封装安装后，实施故障救济等激光编程。

另外，SOC(片上系统：system on chip)等系统LSI上的片上存储器的存储容量增大，从成品率的观点看，必需有故障单元救济。另外，即便在SIP(封装中系统)等使用多个芯片来构成系统的情况下，为了最终使成品率提高，也必需增加模制后的救济。例如，在层叠廉价的芯片与高价的芯片来构成SIP的情况下，在廉价的芯片中于封装安装后发现故障的情况下，该封装整体不好，高价的芯片也被处理成次品。另外，就SIP而言，由于每个芯片的最佳预烧(burn in)电压不同，所以要求省略这种封装安装后的预烧工序。因此，期望使用KGD(已知最佳冲模(known good die)：在未装配状态下保证品质的芯片)，进行各芯片的装配。

另外，LT熔丝由于利用来自外部的激光束照射来物理切断，所以如上所述，必需有微调专用装置和救济工序，装置投资引起的成本增加和TAT(turn arounds time：周转时间)的增大是不可避免的。

代替这种进行基于激光微调的熔丝编程的结构，例如实用化了使用作为栅电极材料的多晶硅的电熔丝。但是，熔丝元件伴随着细微化的工艺的进展，必需以小占有面积来配置熔丝元件。栅电极材料的多晶硅是最下层的布线，难以将熔丝元件的电流提供用和输出电平判定用的外围电路高密度地配置在熔丝元件附近。因此，难以缩小包含熔丝元件的熔丝电路的占有面积。

文献1中，熔丝元件由激光束熔断。为了消除熔丝元件熔断后不能变更熔丝元件的程序状态的问题，使用扫描移位电路，在熔丝元件的程序之前，根据程序信息，设定内部电路的状态，执行电路工作测试。当产生故障时，容易分析故障原因是否是熔丝程序故障。但是，该文献1仅示出利用激光束照射熔断的LT熔丝元件作为熔丝元件，根本未考虑电熔断的熔丝元件。

文献2在熔丝元件下层配置布线或元件。但是，该文献2伴随着熔丝元件的细微化，激光波长变短，相应地，为了缓和激光能量的增大引起的对下层部的冲击，在熔丝元件下层配置高熔点的冲击截断层，以避免下层元件的破坏。但是，该文献2也根本未考虑电熔断熔丝元件的结构。

文献3使连接熔丝元件的焊盘与连接内部电路的焊盘共同化，使用切换电路，根据控制信号来切换其连接路径。熔丝元件利用电流来有选择地熔断。但是，在该文献3所示的结构中，根据来自焊盘的信号，有选择地在熔丝元件中流过电流，从而熔断。尽管进行焊盘的共同化，但也存在不共享的焊盘，半导体器件实际使用时未被利用的空焊盘的数量增大。另外，尽管公开了利用电流熔断熔丝元件，但根本未公开熔丝元件的具体布局和功耗等。

文献4中共享熔丝元件的电流提供用的电源与内部电路的电源。熔丝元件也可以是电流熔断型。但是，该文献4中根本未考虑熔丝元件的电流引起的熔断时的消耗电流，另外，也未具体公开熔丝元件的配置布线。

另外，还提出有使用反转栅极构造的闪存来对固定信息进行电编程的结构。但是，在这种情况下，会使用闪存单元，将产生该程序用的电路结构变大并难以实现小占有面积的固定信息程序电路的问题。

发明内容

本发明的目的在于提供一种由小占有面积且低消耗电流的布线熔断型电气熔丝元件构成的熔丝程序电路。

本发明的另一目的在于提供一种具备包含可靠性高的布线熔断型电气熔丝元件的熔丝程序电路的半导体器件，该布线熔断型电气熔丝元件不需要追加的布线加工就可以小切断电流来进行熔丝程序。

本发明的半导体器件是一种具有多个金属布线层的半导体器件，其中，具备内部电路；以及至少一个熔丝程序电路，根据熔丝程序信息，按照熔丝元件的熔断或非熔断状态，固定地存储与内部电路相关联的信息。内部电路包含使用多个布线层布线来进行布线连接的晶体管元件。

熔丝程序电路包含熔丝元件、和与该熔丝元件串联连接的熔丝晶体管。熔丝元件使用多个金属布线层最下层的金属布线层之上层的布线层的布线来形成。熔丝晶体管有选择地流过用于进行熔丝元件熔断的电流。

例如在使用铜(Cu)布线的半导体器件中，第1层金属布线由最细微的图案描绘。即，最下层的金属布线由于布线幅度细且膜厚也薄，所以适用切断。但是，就亚(sub)100nm以后的片上系统而言，还存在上层的例如第4层至第6层的细微金属布线，与第1层金属布线一样，存在膜厚和布线幅度也未大变化的布线。因此，利用其它上层金属布线而非第1金属布线层的布线来作为该布线熔断型电气熔丝元件。即便利用该上层金属布线，如上所述，膜厚和布线幅度也没有大的差别，另外，杂质浓度也没有差别。因此，上层金属布线与第1金属布线在切断容易性上无大的差别，即便将上层金属布线用作熔丝元件，也不特别产生问题。

可在熔丝元件的下层配置提供熔丝元件熔断用电流的晶体管等元件，可抑制熔丝程序电路的布局面积增大。

另外，例如在切断铜布线的情况下，用于防止破断的铜扩散的阻挡金属和SiCN和SiCO等绝缘膜被破坏。在这种情况下，要求用于防止熔断后的铜切片的铜原子扩散的布局上的工序。通过利用上层第3或第4金属布线，从而布线布局有余裕，容易进行布局上的设计。由此，可实现具备可靠性高的布线熔断型电气熔丝元件的熔丝程序电路。

本发明的上述和其它目的、特征、方面和优点可从涉及参照附图理解的本发明的以下详细说明变得显而易见。

附图说明

图1是概略表示本发明的半导体器件的整体结构的图。

图2是表示图1所示内部电路的一例结构的图。

图3是概略表示包含根据本发明的熔丝的布线构造的图。

图4是概略表示根据本发明的熔丝程序电路中的熔丝熔断部的结构的图。

图5是表示根据本发明的熔丝程序电路的具体结构的图。

图6是表示图5所示的触发器(flip flop)的一例结构的图。

图7是表示图6所示触发器的工作的定时图。

图8是表示图5所示的AND(与门)电路的结构例的图。

图9是表示图5所示的熔丝程序电路串中的电压施加序列(sequence)的图。

图10是表示图5所示的熔断电流提供晶体管的一例平面布局的图。

图11是概略表示沿图10所示的线L11-L11的截面构造的图。

图12是示意性表示图11所示的布线构造的电流路径的图。

图13是表示根据本发明的熔丝程序电路的变更例的图。

图14是概略表示图13中的熔丝驱动电流测定系统的结构的图。

图15是表示图5所示熔丝程序电路串的变更例的图。

图16是表示图5所示切断判定电路的一例结构的图。

图17是表示图16所示切断判定电路的工作的定时图。

图18是示意性表示图17所示的电压应力施加时的熔丝元件的状态的图。

图19A和图19B分别是表示图5所示两个输入多路复用器的电气记号和电气等效电路的一例的图。

图20是表示根据本发明的半导体器件的熔丝程序序列的流程图。

图21是表示图20所示的熔断电流测定序列的工作的定时图。

图22是表示图20所示的FS切断信息程序序列的工作的信号波形图。

图23是表示图20所示的FS切断序列的工作的定时图。

图24是表示图20所示的FS切断确认序列的工作的定时图。

图25是表示图20所示的偏置应力施加序列的工作的定时图。

图26是概略表示根据本发明的熔丝程序电路的平面布局的图。

图27是概略表示沿图26所示的线L27-L27的截面构造的图。

图28是概略表示沿图26的熔丝FU的截面构造的图。

图29A是表示熔丝与扩散防护壁构造的一例的图，图29B是表示图29A的熔丝构造切断前后的熔丝电流分布的图。

图30A是表示熔丝与扩散防护壁构造的另一例的图，图30B是表示图30A的熔丝构造切断前后的熔丝电流分布的图。

图31A是表示熔丝与扩散防护壁构造的又一例的图，图31B是表示图31A的熔丝构造切断前后的熔丝电流分布的图。

图32是概略表示图26中的熔丝元件的晶体管形成区域的构造的图。

图33是概略表示根据本发明的熔丝程序电路的电源控制系统的结构的图。

图34是表示图33所示的熔丝程序电路切断时的工作的信号波形图。

图35是表示图33所示的熔丝程序电路在熔丝切断判定时的工作的信号波形图。

图36是示意性表示图33所示结构的熔丝切断时的效果的图。

图37是示意性表示图33所示熔丝程序电路的结构效果的图。

图38是表示根据本发明的熔丝程序电路的电源控制系统的变更例的结构的图。

图39是表示根据本发明的熔丝程序电路的电源控制系统的另一变更例的结构的图。

图40是表示图39所示熔丝程序电路切断时的工作的信号波形图。

图41是表示图39所示的熔丝程序电路在熔丝切断判定时的工作的信号波形图。

图42是表示根据本发明的熔丝程序电路的电源控制系统的又一变更例的结构的图。

具体实施方式

[实施方式1]

图1是概略表示根据本发明实施方式1的半导体器件的整体结构的图。图1中，半导体集成电路器件1包含：实现规定功能的内部电路(核心(core)电路)2、以及固定存储规定该内部电路2的工作状态或工作方式的信息(与内部电路关联的信息)的布线熔断程序电路4。

该半导体集成电路器件1既可以形成于一个半导体芯片上，也可与其它处理器或存储器等功能块集成于同一芯片上。

内部电路2接受来自电源节点(node)5的电源电压VDD，作为工作电源电压，实现规定的功能。该内部电路2是半导体集成电路器件的核心电路，既可以是例如包含存储单元阵列的存储器电路，或者也可以是处理器等处理装置。该内部电路(核心电路)2可使用铜(Cu)的多层布线层来进行内部布线。图1中，作为一例，示出内部电路2是包含存储单元阵列的存储器电路并包含用于故障单元救济的冗余解码器的结构。该冗余解码器根据布线熔断程序电路的存储信息，进行冗余置换，进行故障单元的救济。

布线熔断程序电路4使用该内部核心电路2的布线与金属布线(铜(Cu)布线)的上层金属布线(Cu布线)，实现熔丝元件，电熔断该熔丝元件。布线熔断程序电路4接受来自电源节点5的电源电压VDD、和来自熔丝电源节点6的熔丝栅极电源(fuse gate power supply)电压FGVDD。该熔丝栅极电源电压FGVDD被用作熔断时在熔丝元件中流过电流的控制电压。

该布线熔断程序电路4如后详细所述，包含多个并联排列的熔丝元件，设置扫描通道(scan pass)，以进行各熔丝元件的熔断或非熔断的选择程序。扫描通道对应于熔丝元件而设置触发器。经由用触发器串构成的扫描通道，传输来自节点7的串行输入SIN，对与各熔丝元件对应的触发器，设定熔丝程序信息，从输出节点8输出触发器的存储信息，作为串行输出SOUT。

该布线熔断程序电路4通常利用由与半导体集成电路器件中使用的界限扫描寄存器一样的寄存器(触发器)串构成的扫描通道，设定该熔丝元件的熔断或非熔断的程序信息。根据该设定信息，电熔断熔丝元件。包含于该布线熔断程序电路4中的熔丝元件数量可以是任意数量，对应于熔丝元件的数量来设定扫描通道的触发器(寄存器)的数量。

图2是表示图1所示内部电路2的一例结构的图。图2中，内部电路2是半导体存储器件。该半导体存储器件可与其它处理器等集成于集成电路1内，构成SOC(片上系统)，也可在半导体集成电路1内，作为内部电路，配置半导体存储器件单体。

图2中，内部电路(半导体存储器件)2分别包含：将多个标准存储单元配置成矩阵状的标准存储单元阵列NMAa和NMAb；置换标准存储单元阵列NMAa和NMAb各自的故障单元行的冗余字线RWa和RWb；以及置换标准存储单元阵列NMAa和NMAb各自的故障单元列的冗余列RCa和RCb。

冗余字线RWa和RWb分别包含多个冗余字线，置换包含故障单元行的多个存储单元行，救济故障单元行。冗余列RCa和RCb也同样利用多列的并列置换，救济故障单元列。

内部电路(半导体存储器件)还包含：选择标准存储单元阵列NMAa和NMAb的标准存储单元行(字线)的行解码器RD；分别选择冗余字线RWa和RWb的冗余行解码器RRD；以及选择存储单元列的列/冗余解码器CRCDa和CRCDb。该列/冗余解码器CRCDa和CRCDb分别包含：从对应的标准存储单元阵列NMWa和NMWb中选择标准存储单元列的标准列解码器、和选择对应的冗余列RCa和RCb的冗余列解码器。

内部电路(半导体存储器件)2还包含：对标准存储单元阵列NMAa和NMAb分别进行数据输入或输出的I/O电路DPKa和DPKb、和外围电路PH。

外围电路PH包含：行冗余判定电路，判定布线熔断程序电路4输出的程序信息与未图示的被提供的地址信号一致或不一致；控制电路，根据该行冗余判定电路的输出信号，激活行解码器RD和冗余行解码器RRD之一，并且进行内部工作的控制；以及预解码被提供的地址信号的预解码器。行解码器RD和冗余行解码器RRD在激活时，解码来自预解码器的列预解码信号，选择一条字线。

I/O电路DPKa和DPKb分别包含：在读出时进行存储单元数据检测的读出放大器SA；在写入时向存储单元传输写入数据的写驱动器WD；以及与内部电路的外部之间进行数据传输的输入输出缓冲器(I/O缓冲器)。这些I/O电路DPKa和DPKb进行多比特的数据输入输出。对每个比特设置多个读出放大器SA和写驱动器。根据列地址信号，对各比特进行读出放大器和写驱动器的选择。

列/冗余解码器CRCDa和CRCDb接受来自布线熔断程序电路4的程序信息，根据与被提供的列地址信号的比较，进行冗余列RWa、RWb的选择置换。

作为一例，I/O电路DPKa和DPKb分别进行16比特数据的输入输出，对每个比特设置8个读出放大器和8个写驱动器。标准存储单元阵列NMAa和NMAb分别设置512行或512列的标准存储单元。在该结构中，对1个读出放大器和写驱动器设置4个标准存储单元列(位线对)。因此，冗余列RCa和RCb分别并行进行4列标准存储单元列的置换。

布线熔断程序电路4对故障存储单元的地址进行编程，在故障存储单元的地址指定时，通过进行与冗余字线或冗余列的置换，等效救济故障存储单元，改善制品成品率。该可救济的故障地址的数量在考虑芯片面积和救济效率等后确定为适当的数量。

图3是概略表示图1所示的布线熔断程序电路4的布线构造的图。图3中，布线熔断程序电路4中第1金属布线M1至第k金属布线Mk的k层金属布线层的布线用于晶体管元件等内部元件的连接。布线熔断程序电路4配置形成于半导体基板区域(或晶片区域)SUB表面中的杂质区域IMP1和IMP2，在这些杂质区域IMP1和IMP2之间的基板区域表面上，设置例如由多晶硅形成的栅电极GT。第1金属布线M1经接触(contact)电连接于杂质区域IMP1。由栅电极GT、杂质区域IMP1和IMP2形成一个MOS晶体管(绝缘栅型场效应晶体管)。作为一例，金属布线M1-Mk分别为铜(Cu)布线。

熔丝元件FS使用该第1铜布线M1上层的金属布线层的铜布线形成。图3中，作为一例，示出使用第i金属布线层的布线Mi，形成熔丝元件FS的情况(这里i＞1)。尽管使用铜布线作为金属布线，但也可使用其它金属，所以下面使用“金属布线(层)”的术语。

如该图3所示，半导体集成电路中，第1金属布线为最下层布线，进行最细微地构图(用于晶体管间的连接和内部节点的连接)。因此，第1金属布线M1由于细且膜厚也薄，所以适于熔断。但是，在亚100nm以后的SOC等半导体集成电路器件中，第4层至第6层左右的金属布线的布线图案也细，进行细微布线，该第1金属布线M1与膜厚和线宽改变不大。作为该熔丝元件FS，利用这些细微图案的上层布线中第i金属布线Mi作为熔丝元件FS的熔丝。这里，“熔丝元件”的术语用作表示包含熔丝、其两端的连接部和熔丝周边部的元件。

通过将该第i层金属布线Mi用作熔丝元件FS的熔丝，得到以下优点。在熔丝元件FS熔断时，图3未示出的阻挡金属(用于防止Cu扩散)和层间绝缘膜(SiCN或SiCO)被破坏。因此，在进行该铜(Cu)熔断后的防止扩散的情况下，在利用上层金属布线Mi时，与最下层的第1金属布线M1相比，布局上有余裕，容易取得布局上的对策。由此，即便在使用铜布线作为熔丝元件的情况下，也可保证熔断后的可靠性。

图4是概略表示使用该图3所示熔丝元件FS的熔丝电路的1比特大小的结构的图。图4中，熔丝电路包含串联连接于电源节点与接地节点之间的熔丝元件FS与熔断电流提供晶体管CTr。

熔丝元件在一端接受来自图1所示电源节点5的电源电压VDD。熔断电流提供晶体管CTr在其栅极接受熔丝栅极电源电压FGVDD。当熔丝元件FS熔断时，根据熔丝栅极电源电压FGVDD，熔断电流提供晶体管CTr导通，从电源节点向接地节点流过电流。利用该电流，熔丝元件FS发热(基于焦尔热)，利用电流产生的发热，熔断熔丝元件FS。通过共享熔丝元件FS的电源、和提供图1所示核心电路(内部电路)2的电源电压VDD的电源节点5，从而降低熔丝专用焊盘的数量。

通过单独设置提供熔丝栅极电源电压FGVDD的焊盘，可与电源电压VDD独立地调整熔丝栅极电源电压FGVDD的电压电平，可进行熔断电流量的最优化。

下面，说明布线熔断程序电路4的详细结构。

[布线熔断程序电路的结构1]

图5是表示图1所示的布线熔断程序电路4的一例具体结构的图。图5中，布线熔断程序电路4分别包含图4所示的熔丝电路，并且包含级联连接的多个熔丝程序电路FPK1-FPKn。这些熔丝程序电路FPK1-FPKn的数量为任意个。该熔丝程序电路FPK1-FPKn由于具有相同结构，所以图5中，对各熔丝程序电路FPK1-FPKn相同或相应的部分附加相同参照序号。

熔丝程序电路FPK2-FPKn分别包含：连接于提供电源电压VDD的节点与内部节点ND1之间的熔丝元件FS、连接于内部节点ND1与接地节点之间的熔断电流提供晶体管CTr、和控制该熔断电流提供晶体管CTr的导通的3输入AND电路AG1。AND电路AG1接受熔丝栅极电源电压FGVDD，作为工作电源电压。

AND电路AG1接受对应的FS选择扫描触发器(FF)FSSR的输出信号、对应的程序扫描触发器(FF)PSR的输出信号和熔丝切断时钟信号FCCLK。

FS选择扫描触发器FSSR根据熔丝选择扫描时钟信号SESCLK，取入前级熔丝程序电路的FS选择扫描触发器的输出数据，并传输到下一级。程序扫描触发器PSR根据程序扫描时钟信号PSCLK，取入经多路复用器(MUX)SX1提供的数据，传输到下一级。因此，该FS选择扫描触发器FSSR构成根据熔丝选择扫描时钟信号SESCLK进行移位工作后传输数据的扫描通道。另外，程序扫描触发器PSR也构成根据程序扫描时钟信号PSCLK依次进行移位工作后传输数据的扫描通道。

通过对应于熔丝电路来设置这些触发器FSSR和PSR的组，可有选择地逐次由一个熔丝元件单位来执行熔丝电路的熔丝元件FS的编程(熔断或非熔断)。另外，可以少的焊盘向各熔丝元件传输熔丝元件的程序信息。

熔丝程序电路FPK2-FPKn分别还包含：切断判定电路CJC，根据节点ND1的电压电平，判定熔丝元件FS的切断状态；以及多路复用器SX2，选择程序扫描触发器PSR的输出信号与切断判定电路CJC的输出信号之一输出。该多路复用器SX2的输出信号还提供给多路复用器SX1。该多路复用器SX1根据扫描选择信号SCSEL来选择前级的程序扫描触发器PSR的输出信号与对应的多路复用器SX2的输出信号之一。这里，在相同含义下使用“切断”与“熔断”。

使用多路复用器SX1，将多路复用器SX2的输出信号传递到程序扫描触发器PSR。当测试工作时，多路复用器SX2通过根据程序触发器选择信号PRFFSEL选择切断判定电路CJC的输出信号，可根据切断判定电路CJC的输出信号将对应的熔丝元件FS的状态读出到外部。由此，可判定有无熔丝元件FS的切断故障。

另外，多路复用器SX2选择程序扫描触发器PSRN输出信号，多路复用器SX1根据扫描选择信号SCSEL，选择该多路复用器SX2的输出信号。由此，熔丝程序电路FPK1-FPKn可分别反馈程序扫描触发器PSR的保持数据，循环传输。因此，可将程序扫描时钟信号PSCLK设定成自由振荡(free-running)状态，时钟信号的控制和设计的自由度变高。

另外，从多路复用器SX2输出程序信息FOS1-FOSn。因此，在由多路复用器SX1选择该多路复用器SX2的输出信号并存储在对应的程序扫描触发器PSR中之后，将多路复用器SX1设定为选择前级触发器PSR的状态，经程序扫描触发器PSR依次传输。通过由外部的测试器或BIST(内置自测电路)比较该传输数据与写入信息，可测试多路复用器SX2是否正常根据程序触发器选择信号PRFFSEL进行切换工作。

初级的熔丝程序电路FPK1除以下方面外，与熔丝程序电路FPK2-FPKn的结构相同。即，向FS选择扫描触发器FSSR和程序扫描触发器PSR提供来自外部测试器或形成于同一芯片上的BIST(内置自测)的切断控制信息CTSCIN、熔丝程序用扫描输入SCIN，代替前级熔丝程序电路的输出信号。

将熔丝程序电路FOS1-FOSn的输出信号提供给对应的设定内部状态的电路。例如，在图2所示的存储器电路中，这些熔丝程序电路FPK1-FPKn在存储故障存储单元的地址的情况下，将输出信号FOS1-FOSn提供给用于进行故障单元与冗余单元置换的冗余解码器。如参照图2所述，当判定冗余置换时，判定被提供的地址与编程后的故障地址的一致或不一致。当判定为一致时，选择分配故障地址的冗余单元，代替被提供的地址所指定的单元(存储单元行或存储单元列)。

另一方面，熔丝程序电路FPK1-FPKn在用于决定模拟电路的常数的情况下，将这些输出信号FOS1-FOSn提供给对应的模拟电路，进行电阻元件的电阻值调整或晶体管元件的驱动电流量的调整等。

对象电路可以是冗余解码器及包含电流源和电压源的模拟电路的任一个，只要根据该熔丝程序电路的程序信息来设定工作方式或工作状态即可。该布线熔断程序电路中存储的信息只要是与内部电路关联的信息即可。

根据FS选择扫描触发器FSSR的存储数据，规定切断对应的熔丝元件FS的周期。熔丝程序电路FPK1-FPKn依次根据程序扫描触发器PSR的存储数据和熔丝切断时钟信号SCCLK，有选择地提供熔断电流，熔断对应的熔丝元件。

熔丝元件FS提供来自核心电路的电源节点的电压VDD。因此，可降低熔丝程序电路FPK1-FPKn用于熔丝熔断的专用焊盘数量。

该熔丝程序电路FPK1-FPKn和图5中未示出的控制电路的晶体管使用与核心电路(参照图1)中使用的晶体管相同的构造(栅极绝缘膜的膜厚和材质相同)，抑制该布线熔断程序电路4的占有面积的增大和制造工序的增加。

通常，该熔丝元件FS熔断所需的电流(熔断电流)大到20mA-40mA。因此，在利用与核心电路的电源5隔离设置对熔丝元件FS的电源焊盘的结构的情况下，为了提供大的熔断电流，必需对每个规定数量的熔丝元件设置熔丝元件专用的电源焊盘，在熔丝元件多的情况下，必需设置多个电源焊盘(尤其是在同时熔断多个熔丝元件的情况下)。但是，如后详细所述，熔丝程序电路FPK1-FPKn由于依次根据其程序信息来有选择地执行熔丝的程序(熔断)，所以其消耗电流小。因此，可与核心电路的电源共享熔丝电路的电源，可降低焊盘数量。

向AND栅极AG1提供熔丝栅极电源电压FGVDD。此时，仅要求驱动熔断电流提供晶体管CTr的栅极电位，AND电路AG1的消耗电流即便包含交流电流(AC电流)也无妨。因此，即便在设置多个熔丝元件FS的情况下，也仅要求设置一个熔丝栅极电源电压FGVDD提供用的焊盘(图1的节点6)，可降低布线熔断程序电路4的布局面积。

另外，使用多路复用器SX2，选择程序扫描触发器PSR的存储数据与切断判定电路CJC的输出信号之一输出。因此，在该熔丝元件FS切断之前，冗余解码器等对象电路根据程序信息来设定其状态，可进行测试。因此，例如就存储器等而言，在对象电路是冗余解码器的情况下，可从外部依次施加冗余地址，选择冗余单元行或列，进行冗余解码器和冗余单元是否正常的测试。由此，可在故障发生时，隔离熔丝元件的切断故障与冗余单元系统的故障。

图6是表示图5所示FS选择扫描触发器FSSR和程序扫描触发器PSR的一例结构的图。由于这些扫描触发器FSSR和PSR具有相同结构，所以图6中，用符号FF代表地表示这些扫描触发器FSSR和PSR。

图6中，触发器FF包含主锁存器10a，根据2相时钟信号CLKB和CLKD，取入保持输入信号IN；以及从锁存器10b，根据时钟信号CLKB和CLKD，与该主锁存器10a互补地工作，传输主锁存器10a的输出信号，生成输出信号OUT。

2相时钟信号CLKB和CLKD分别从接受基本时钟信号CLK的2级级联连接的反相器15和16生成。时钟信号CLK对应于图5所示的熔丝选择时钟信号SESCLK和程序选择时钟信号PSCLK。

主锁存器10a包含：接受2相时钟信号CLKD和CLKB的三态钟控反相器11a、接受复位信号RST与三态钟控反相器11a的输出信号的2输入NOR电路12a、和钟控反相器(clocked inverter)13a，该钟控反相器13a根据时钟信号CLKB和CLKD，与钟控反相器11a互补地工作，当激活时，将NOR电路12a的输出信号传输到NOR电路12a的输入。

从锁存器10b包含：钟控反相器11b，根据2相时钟信号CLKB和CLKD，有选择地激活，当激活时，反转主锁存器10a的输出信号；NOR电路12b，接受复位信号RST与钟控反相器11b的输出信号；以及钟控反相器13b，与钟控反相器11b互补地激活，当激活时，将NOR电路12b的输出信号传送到NOR电路12b的输入。

钟控反相器11a和13b在时钟信号CLKB为H电平且时钟信号CLKD为L电平时被激活。钟控反相器13a和11b在时钟信号CLKB为L电平且时钟信号CLKD为H电平时被激活。

图7是表示图6所示触发器FF的工作的定时图。下面，参照图7来说明图6所示的触发器FF的工作。

复位信号RST当触发器工作时为L电平，NOR电路12a和12b作为反相器工作。当时钟信号CLK为H电平时，时钟信号CLKB变为L电平，时钟信号CLKD变为H电平。主锁存器10a中，三态钟控反相器11a变为输出高阻抗状态，另一方面，钟控反相器13a被激活，作为反相器工作。因此，由NOR电路12a和反相器13a构成锁存电路，主锁存器10a变为保持取入的信号的保持状态。

从锁存器10b中，钟控反相器11b被激活，作为反相器工作，另一方面，钟控反相器13b为输出高阻抗状态。因此，由三态反相器11b和NOR电路12b构成缓冲器电路，从锁存器10b变为直通状态，主锁存器10a保持的数据经从锁存器10b传递，作为输出信号OUT输出。

若时钟信号CLK变为L电平，则时钟信号CLKB变为H电平，时钟信号CLKD变为L电平。因此，主锁存器10a中三态钟控反相器11a被激活，作为反相器工作。另一方面，三态反相器13a变为输出高阻抗状态。在该状态下，主锁存器10a通过三态钟控反相器11a和NOR电路12a，作为反相器缓冲器工作，变为传输输入信号IN的直通状态。另一方面，从锁存器10b中，三态反相器11b变为输出高阻抗状态，另外，三态反相器13b变为激活状态。因此，由NOR电路12b和三态反相器13b构成锁存电路，保持在先由三态反相器11b取入的信号INN。

因此，在输入信号IN与时钟信号CLK的上升沿同步变化地提供的情况下，该主锁存器10a的输出信号INN与时钟信号CLK的下降沿同步变化，从锁存器10b的输出信号OUT与时钟信号CLK的上升沿同步变化。由此，利用一个触发器FF，延迟一个时钟周期，进行信号传输。通过级联连接该触发器，可构成根据时钟信号来依次传输信号或数据的扫描通道。

复位信号RST在电源接入时或测试序列开始时以单触发脉冲(one shot pluse)方式被激活。若将复位信号RST设定为H电平，则NOR电路12a和12b的输出信号变为L电平，触发器FF中保持L数据。扫描触发器的存储数据相当于主锁存器10a的输出信号INN。通常，该复位信号RST的激活在使时钟信号停止的状态下执行，对图4所示的扫描触发器FSSR和PSR初始设定L数据，相应地，各扫描触发器的输出信号也初始设定为L电平。

图8是表示图5所示的AND电路AG1的一例结构的图。图8中，AND电路AG1包含：接受核心电路的电源电压VDD的3输入NAND门(NAND gate，与非门)15、将NAND门15的输出信号的振幅变换为熔丝栅极电源电压FGVDD电平的电平变换器16、和反转电平变换器16的输出信号的反相器17。根据反相器17的输出信号，控制图5所示的熔断电流提供晶体管CTr的栅极电压。

如图5所示，向AND电路AG1提供程序扫描触发器PSR和FS选择扫描触发器FSSR的输出信号与熔丝切断时钟信号FCCLK。这些信号的振幅为内部电路(核心电路)的电源电压VDD的电平。NAND门15生成基于这些提供的输入信号的振幅为电源电压的信号(全部输入为H电平时，输出L电平的信号)。

利用电平变换器16和反相器17，将该NAND门15的输出信号的振幅变换为熔丝栅极电源电压FGVDD电平。电平变换器16和反相器17的电源节点6a被耦合在图1所示的熔丝栅极电源节点(焊盘)6上。因此，通过调整来自该熔丝栅极电源节点6的电压FGVD的电压电平，可调整图5所示熔断电流提供晶体管CTr的栅极电压。相应地，可调整熔丝元件FS的熔断电流，最优化熔丝元件FS的编程时的熔断电流。

示出了若来自熔丝选择扫描触发器FSSR的信号为H电平，则选择对应的熔丝程序电路。利用来自程序扫描触发器PSR的信号的H电平或L电平，设定对应的熔丝元件的熔断或非熔断。即，当程序扫描触发器PSR的信号为H电平时，指定切断对应的熔丝元件。

以规定的脉冲宽度提供熔丝切断时钟信号FCCLK。因此，通过调整该熔丝切断时钟信号FCCLK的脉冲宽度和施加次数，可实现熔丝元件熔断所需的电流脉冲宽度和电流脉冲施加次数。

图9是概略表示熔丝栅极电源电压FGVDD与核心电路电源电压VDD的接入序列的图。下面，参照图9来说明该电源接入序列。

若接入核心电路电源电压VDD，则其电压电平上升。此时，熔丝栅极电源电压FGVDD被维持在比熔断电流提供晶体管CTr的阈值电压Vth低的电压电平(图9中为接地电压电平)。

若稳定该核心电路电源电压VDD，则例如根据电源接通(power on)复位信号，以单触发脉冲的方式生成复位信号RST。若激活该复位信号RST，则如图6所示，将L数据存储在触发器FF中。因此，图5所示的扫描触发器FSSR和PSR的输出信号OUT被固定在L电平。相应地，将来自AND电路AG1的输出信号初始设定成L电平。在该状态下，熔断电流提供晶体管CTr确实被设定成非导通状态，可防止在电源接入时经非切断状态的熔丝元件流过贯通电流。

当核心电路电源电压VDD接入时，熔丝栅极电源电压FGVDD被维持在比熔断电流提供晶体管CTr的阈值电压Vth低的电压电平。当电源接入时，若熔丝栅极电源电压FGVDD变为比熔断电流提供晶体管CTr的阈值电压Vth高的电压电平，则在不稳定的状态下，AND电路AG1的输出信号变为H电平，熔断电流提供晶体管CTr(参照图5)有可能导通。非切断状态的熔丝元件通过将熔断电流提供晶体管CTr的栅极电压设定成比熔断电流提供晶体管CTr的阈值电压Vth低的电压电平，从而防止流过大的贯通电流。

另外，电平变换器16有时根据不稳定的NAND门15的输出信号，内部节点的电压电平变为中间电压电平。此时，通过将熔丝栅极电源电压FGVDD维持为比熔断电流提供晶体管CTr的阈值电压Vth低的电压电平，可将反相器17的输出信号维持在比熔断电流提供晶体管CTr的阈值电压Vth低的电压，防止熔断电流提供晶体管CTr导通。

因此，通过将熔丝栅极电源电压FGVDD设定为比熔断电流提供晶体管CTr的阈值电压Vth低的电压电平，直到当电源接入时复位信号RST被激活为止，从而防止产生从电源节点向接地节点流过大电流的状态。

该熔丝栅极电源电压FGVDD和核心电路电源电压VDD如先前的图1所示，从半导体集成电路器件外部提供。因此，外部的电源控制部使用该电源电压VDD开始提供时的电源接通复位信号，生成复位信号RST，在初始设定布线熔断程序电路4的内部之后，提供熔丝栅极电源电压FGVDD(使其电压电平上升)。利用处理器等序列控制器，控制该电源提供序列即可。

图10是概略表示图5所示的熔断电流提供晶体管CTr的平面布局的图。图10中，交替配置构成漏电极D的多层金属布线20与构成源电极S的多层金属布线22。在这些多层金属布线20与20之间，设置构成栅电极G的栅电极布线(多晶硅布线)。这些多层金属布线20和22分别具备2层布线，相互连接这些布线，构成一个电极布线。

在这些金属布线20和22的上层，沿与这些金属布线20和22交叉的方向，设置上层(第3)金属布线30。该金属布线30传递接地电压GND。

构成漏电极D的多层金属布线20的布线以规定的间隔经第1通孔(via)28彼此连接(最终，由构成节点ND1的金属布线彼此连接全部多层金属布线20)。即，多层金属布线20终端部设置幅度宽的金属布线台座20A，各多层布线20连结于该金属布线台座20A上。在该终端部的布线台座20A上层，设置与上层金属布线30同层的上层金属布线32。该终端部20A经第2通孔29耦合于上层金属布线32上，形成节点ND1。

另一方面，构成源电极S的多层金属布线22中，沿其延伸方向交替配置第1通孔28和第2通孔29。经第2通孔29，多层金属布线22电连接于上层金属布线30上。利用第1通孔28，相互连接多层金属布线22的各布线，并且在下层部，电连接于有源区。由此，熔断电流提供晶体管CTr的源电极S共同耦合于接地节点上。

构成栅电极G的栅电极布线21在各个终端部利用通孔28与金属布线23相互连接。该金属布线23也是多层金属布线，各栅电极布线21由下层的金属布线相互连接，各下层金属布线利用第1通孔28与对应的上层金属布线相互连接。多层金属布线23经取出布线25连接于传递AND电路AG1的输出信号的布线25上。

与该金属布线23平行地设置金属布线24。该金属布线24利用通孔29电连接于上层金属布线30上，另外，利用通孔28，电连接于下层的有源区。在该金属布线24与取出金属布线25的交叉部，设置金属布线26，取得有源区间的电连接。由此，即便在取出布线25的配置区域，接地电压GND也传递到下层基板区域。

利用该金属布线24，熔断电流提供晶体管CTr的基板区域(阱区)被维持在布线30上的接地电压GND电平。

通过并列配置多个栅极宽度宽的单位晶体管，实现提供大的熔断电流的熔断电流提供晶体管CTr。

另外，布线30也可用作后述的虚拟接地线。

图11是概略表示沿图10所示的线L11-L11的截面构造的图。图11中，上层金属布线30(例如第3金属布线M3)经第2通孔29耦合于多层金属布线22上。该多层金属布线22包含：下层金属布线(第1金属布线M1)22a、和与该第1金属布线22a平行排列的上层金属布线(第2金属布线)22b。这些金属布线22a和22b经第1通孔28电连接。下层金属布线22a经接触35电连接于基板区域36表面中形成的杂质区域37a上。

另一方面，构成节点ND1的多层金属布线20包含下层金属布线(第1金属布线M1)20a与上层金属布线(第2金属布线)20b。这些金属布线20a和20b也以规定间隔经第1通孔28电连接。下层金属布线(第1金属布线M1)20a经接触35电连接于基板区域36中形成的杂质区域37b上。在杂质区域37a和37b之间，设置构成栅电极G的(多晶硅)栅电极布线21。该基板区域36例如由阱区形成，经隔离区域38与其它熔丝程序电路隔离。

利用栅电极布线21、杂质区域37a和37b，实现构成熔断电流提供晶体管CTr的单位晶体管。因此，将该熔断电流提供用晶体管CTr的源电极S耦合于接地节点上的布线和将电流提供晶体管的漏极连接于熔丝元件上的电极布线分别由多层布线构成，使电流分散到各布线。

图12是表示熔丝元件FS与熔断电流提供晶体管CTr的电气等效电路的图。熔丝元件FS由第3金属布线以上的上层金属布线形成，耦合于电源节点上。该熔丝元件FS耦合于多层金属布线22上。另一方面，在该多层金属布线22和20之间，并列连接单位晶体管UT。单位晶体管UT是熔断电流提供晶体管CTr的单位晶体管，在图10和11中，由一个多层布线20、一个多层布线22和一个栅电极布线21构成。共同耦合这些单位晶体管UT的栅极。

当熔丝元件FS熔断时，在流过电流If的情况下，多层金属布线22中，该电流If分流成分别流过金属布线22a和22b的电流I1和I2，经各单位晶体管UT流过。经该单位晶体管UT流过的电流流入多层金属布线20的金属布线20a和20b，其中分别流过电流I3和I4。因此，这些电流I1-I4为流过熔丝元件FS的电流If的1/2倍以下的电流。由此，可防止在熔丝元件FS熔断之前，熔断电流提供晶体管的源电极布线(S)或漏电极布线(D)因熔断电流If而熔断。由此，可流过较大(20mA至40mA)熔断电流，确实熔断熔丝元件FS。

[熔丝程序电路的变更例]

图13是表示根据本发明实施方式1的熔丝程序电路的变更例的图。图13中，级联连接熔丝程序电路FPK1-FPKn。熔丝程序电路FPK1-FPKn的电路结构与图4所示的熔丝程序电路FPK1-FPKn相同。对该初级的熔丝程序电路FPK1设置多路复用器SX0，其根据多路复用器切换控制信号PRWER，选择来自扫描通道外部的扫描输入信号SCIN0、和最后级熔丝程序电路FPKn的扫描输出信号SC(n)之一。该多路复用器SX0的输出SCIN对应于图5所示的程序扫描输入SCIN。

最后级熔丝程序电路FPKn的输出信号SC(n)和CTS(n)被提供给缓冲器40。从缓冲器40输出扫描输出信号SCout和CSout。扫描输出信号CSout对应于经图5所示的FF选择扫描触发器FSSR传输的数据，扫描输出信号SCout相当于图5所示程序扫描触发器PSR的输出信号。

经多路复用器SX0将最后级的熔丝程序电路FPKn的程序扫描输出信号SC(n)反馈到初级的熔丝程序电路FPK1。由此，程序电路FPK1-FPKn中，即便在经缓冲器40依次以扫描输出工作读出存储在程序扫描触发器中的数据时，也可利用该反馈路径，再次传输到熔丝程序电路FPK1-FPKn，再写入该存储信息。因此，可防止在向外部读出各程序扫描触发器PSR的存储信息的情况、或向外部读出切断判定电路的输出信号的情况下，程序扫描触发器的内部存储信息被破坏。

分别向该熔丝程序电路FPK1-FPKn提供电源电压VDD和熔丝栅极电源电压FGVDD。另外，将熔丝切断系统控制信号FCTL和程序信息控制系统信息PCTL提供给这些熔丝程序电路FPK1-FPKn。熔丝切断系统控制信号FCTL表示控制图5所示FS选择扫描触发器FSSR的传输工作的信号(时钟信号和复位信号)，程序系统控制信号PCTL对应于控制图5所示程序扫描触发器PSR的传输工作的信号(复位信号和时钟信号)。

这些控制信号FCTL和PCTL、扫描输入SCINO、CTSCIN和多路复用器切换控制信号PRWER从设置于芯片外部的测试器提供，或从芯片内部的BIST(内置自测电路)提供。同样，缓冲器40的输出信号也被提供给外部测试器或BIST。

熔丝程序电路FPK1-FPK(m-1)和FPK(m+1)-FPKn的切断判定电路的输出信号FOS1-FOS(m-1)和FOS(m+1)-FOS(n)例如被提供给存储器中的冗余解码器等对象电路。另一方面，熔丝程序电路FPKm中，不将切断判定电路、即熔丝程序信息FOSm提供给对象电路。在该熔丝程序电路FPKm中，熔丝元件FSTP比包含于其它熔丝程序电路FPK1-FPK(m-1)和FPK(m+1)-FPKn中的熔丝元件FS的线宽宽例如10倍。因此，熔丝程序电路FPK1-FPK(m-1)和FPK(m+1)-FPKn的熔丝元件FS可由熔断电流切断，另一方面，熔丝元件FSTP不会被对熔丝元件FS的熔断电流切断。

通过设置不能切断的熔丝元件FSTP，作为该熔丝程序电路FPKm的熔丝元件，可检查熔断电流提供晶体管CTr的能力，调整电源电压VDD和熔丝栅极电源电压FGVDD的电压电平，设定最佳的熔断电流值。

图14是概略表示该熔丝程序电路FPKm在电流测定时的配置的图。图14中，测试器50包含：生成电源电压VDD和FGVDD的测试电源电路52、和检测经电源节点5从该测试电源电路52向熔丝程序电路FPKm传递电源电压VDD的电源线电流的电流计54。测试器50可以是BIST，也可以是设置在芯片外部的测试装置。测试电源电路52经熔丝栅极电源节点6向熔丝程序电路FPKm的AND电路AG1的电源节点提供熔丝栅极电源电压FGVDD。

利用测试电源电路52来调整电源电压VDD和FGVDD的电压电平。熔断电流提供晶体管CTr在导通时，向其栅极提供熔丝栅极电源电压FGVDD。因此，可对应于该电源电压VDD与熔丝栅极电压FGVDD的关系，调整熔断电流提供晶体管CTr的驱动电流(漏极电流)。测试器50中的电流计54检测流过熔丝元件FSTP和熔断电流提供晶体管CTr的电流I，将电源电压VDD和/或熔丝栅极电源电压FGVDD的电平调整为对应于设计标准值等最佳值的电压电平。由此，可由最佳电流来最优化其它熔丝程序电路FPK1-FPK(m-1)和FPK(m+1)-FPKn的熔断电流。

电流计54也可仅由判定流过该熔丝程序电路FPKm的电流是比规定值高还是低的电流比较电路构成。

[熔丝程序电路扫描通道的变更例]

图15是表示根据本发明的半导体器件的熔丝程序电路的扫描通道变更例的图。图15中，将熔丝程序电路的扫描通道分割成多个扫描链(scan chain)(子扫描通道)SCH1-SCH10。图15中，作为一例，示出分割成10个扫描链SCH1-SCH10的情况，但该分割的扫描链的数量不限于10个。

对于扫描链SCH1-SCH10，设置：根据解码信号TDEC0-TDEC5，进行1对10的去多路复用工作的1:10多路复用器SCX4；以及根据解码信号TDEC0-TDEC5，选择这些扫描链SCH1-SCH10之一的10:1多路复用器(MEX)SCX5。

向输入级的1:10多路复用器SCX4提供多路复用器SX0的输出信号。经反相器45向该多路复用器SX0提供扫描输入SCINO和输出级的10:1多路复用器SCX5的扫描输出信号SC(n)。将反相器45的输出提供给缓冲器40，从缓冲器40生成扫描输出SCout。再向该缓冲器40提供FS选择扫描触发器串的输出信号CTS(n)，相应地从缓冲器40移位输出扫描输出CSout。

输入初级多路复用器SX0根据多路复用器切换控制信号PRWER，选择来自外部的扫描输入信号SCIN0和来自反相器45的反馈信息之一。1:10多路复用器SCX4和10:1多路复用器SCX5根据解码信号TDEC0-TDEC5的逻辑电平组合，选择一个扫描链。这些多路复用器SCX4和SCX5还传输熔丝选择输入信息CTSIN和CTS(n)。多路复用器SCX5和SCX4中，仅根据解码信号TDEC0-TDEC5的逻辑电平组合，设定对于一个扫描链的信号(熔丝切断控制信息)的传递路径。

控制信号(熔丝程序传输控制信号和程序信息传输控制信号)也一样，选择对于一个扫描链的控制信号传输路径(例如向扫描链共同提供控制信号，将对各扫描链设置的选择栅极中、对应于选择扫描链的选择栅极设定为使能(enable)状态)。

通过使用该反相器45，经多路复用器SX0和SX5反馈从扫描链读出的程序信息，利用传输工作经缓冲器40依次向外部读出存储在该扫描链中的程序信息，可判定是否正确进行程序。另外，在信号或数据读出工作时，扫描通道进行移位工作。利用反馈路径，向最初的触发器再写入程序信息，防止该存储信息消失。

如该图15所示，通过将扫描通道分割成多个扫描链SCH1-SCH10，扫描链的传输路径缩短，降低各扫描链的触发器的级数，降低扫描通道的故障发生，防止扫描通道的成品率下降。此时，设置预备的扫描链，作为扫描链，通过用备用扫描链置换故障扫描链，可进行扫描链自身的故障救济。

另外，扫描链SCH1-SCH10分别对应于程序信息分组。例如，扫描链SCH1中存储识别该芯片的信息、批号、晶片序号、晶片内坐标、和芯片识别序号。

在扫描链SCH2中，存储指定测试模式的比特、和控制测试模式时的测试状态的控制比特，作为测试模式设定信息。通过将测试模式比特作为测试模式设定信息，存储在扫描链SCH2的熔丝程序电路FPK中，可在一个测试模式指定周期中设定多个不同的测试模式。另外，利用控制比特信息来进行例如基准电流量的调整等电阻值的调整等。

在扫描链SCH3-SCH10中，分别存储在该半导体器件是存储器的情况下、表示各故障单元的位置的、表示冗余置换用的冗余列和冗余行的地址。例如，在一个扫描链设置140比特的熔丝程序电路FPK的情况下，若对512K比特的存储器宏(Memory Macro)分配35比特，作为行和列地址，则扫描延迟SCH3-SCH10分别可存储对应于2M比特存储器块的故障地址。因此，可利用8个扫描链SCH3-SCH10，编程对应于16M比特存储容量存储器的故障地址。因此，可以存储器块单位来进行冗余置换，进行故障救济。

上述存储在扫描链SCH1-SCH10中的程序信息的种类仅为一例，只要对应于使用熔丝程序电路FPK的半导体器件的结构来适当确定该存储的程序信息即可。

另外，扫描链SCH1-SCH10分别具有与图5所示熔丝程序电路的扫描通道一样的结构，扫描链SCH1-SCH10的各熔丝程序电路FPK的程序信息(利用熔丝元件的切断或非切断产生的信息)如图5所示，经多路复用器SX2输出，因此，并列输出后，提供给冗余解码器等对象电路。扫描链SC2的程序信息被提供给测试控制电路，当测试模式时，用于设定测试工作。

[切断判定电路的结构]

图16是表示根据本发明实施方式1的熔丝程序电路中包含的切断判定电路CJC的一例结构的图。图16中，切断判定电路CJC包含：P沟道MOS晶体管PQ1，连接于节点ND1与节点ND2之间，并且在其栅极上接受熔丝元件复位信号FSRST；以及N沟道MOS晶体管NQ1，连接于节点ND2与接地节点之间，并且在其栅极上接受熔丝元件复位信号FSRST。

该切断判定电路CJC还包含：接受熔丝元件复位延迟信号FSRSTD的反相器IV10；当反相器IV10的输出信号为L电平时被激活、反转节点ND2上的信号的三态反相器TV1；接受反相器IV10的输出信号的反相器IV11；接受三态反相器TV1的输出信号的反相器IV12；当反相器IV10的输出信号为H电平时被激活、将反相器IV12的输出信号传递到反相器IV10的输入的三态反相器TV2；以及反转反相器IV12的输出信号、生成判定结果信号Jout的反相器IV13。

该切断判定电路还包含：P沟道MOS晶体管PQ2，在反相器IV11的输出信号为L电平时导通，将电源节点耦合于节点ND1上；以及N沟道MOS晶体管NQ2和NQ3，串联连接于节点ND2与接地节点之间。

MOS晶体管NQ2在其栅极接受三态反相器TV1的输出信号，MOS晶体管NQ3在其栅极接受反相器IV11的输出信号。

在节点ND1上连接熔丝元件FS。另外，虽然未图示，但熔断电流提供晶体管也连接于节点ND1上。

图17是表示图16所示切断判定电路CJC的工作的信号波形图。下面，参照图17来说明图16所示的切断判定电路CJC的工作。

当熔丝元件复位信号FSRST和熔丝元件复位延迟信号FSRSTD均为L电平时，节点ND2经MOS晶体管PQ1电气耦合于节点ND1上。另一方面，反相器IV10的输出信号为H电平，另外，反相器IV11的输入信号为L电平。相应地，MOS晶体管PQ2变为导通状态，节点ND1电气耦合于电源节点上。另一方面，MOS晶体管NQ3变为非导通状态，节点ND2从接地节点隔离，因此，节点ND2也经MOS晶体管PQ1充电到电源电压VDD电平。三态反相器TV1为输出高阻抗状态，判定结果输出信号Jout的状态不变化。

若将熔丝元件复位信号FSRST设定为H电平，则MOS晶体管PQ1变为非导通状态，MOS晶体管NQ1变为导通状态，节点ND2被驱动到接地电压电平。在该状态下，MOS晶体管PQ1为非导通状态，节点ND1和ND2电隔离。熔丝元件复位延迟信号FSRSTD上升为H电平，反相器IV10和IV11的输出信号分别被驱动为L电平和H电平，相应地，MOS晶体管PQ2变为非导通状态。另外，MOS晶体管NQ3变为导通状态。激活三态反相器TV1，根据节点ND2上的接地电压电平，其输出信号变为H电平，MOS晶体管NQ2变为导通状态。由此，由三态反相器TV1和MOS晶体管NQ2、NQ3构成锁存电路，将节点ND2维持在接地电压电平。

由此，进行内部节点ND2的初始设定，另外，判定电路的输出信号Jout变为H电平。

接着，将熔丝元件复位信号FSRST驱动为L电平。此时，熔丝元件复位延迟信号FSRSTD为H电平。在该状态下，MOS晶体管NQ1变为非导通状态，MOS晶体管PQ1变为导通状态，电气耦合节点ND1和ND2。熔丝元件FS在非切断状态时，其电流驱动力比MOS晶体管NQ2和NQ3的电流驱动力大，节点ND2被驱动为电源电压VDD电平。另一方面，在熔丝元件FS为切断状态的情况下，节点ND1经MOS晶体管PQ1、NQ2和NQ3放电，其电压电平被维持在接地电压电平。

接着，若熔丝元件复位延迟信号FSRSTD变为L电平，则三态反相器TV1变为输出高阻抗状态，另外，MOS晶体管NQ3变为非导通状态。相应地，节点ND1和ND2再次由MOS晶体管P2和PQ2预充电到电源电压VDD电平。此时，三态反相器TV1为输出高阻抗状态，输出信号Jout当熔丝元件FS为切断状态时被维持在H电平，当熔丝元件FS为非切断状态时被维持在L电平。

由此，在初始设定后，可对应于熔丝程序电路中的熔丝元件FS的程序状态，将来自切断判定电路CJC的输出信号Jout设定为对应于程序信息(熔丝元件的状态)的逻辑电平。

在测试模式时，当根据复位信号FSRST和FSRSTD进行内部节点的初始设定之后，将熔丝元件复位延迟信号FSRSTD维持在H电平，仅将复位信号FSRST驱动到L电平。在该状态下，节点ND1和节点ND2对应于熔丝元件FS的切断或非切断状态，分别被维持在L电平或H电平。同样，输出信号Jout也由于该三态反相器TV1处于激活状态，所以被设定为对应于熔丝元件FS的切断或非切断状态的逻辑电平。

在该测试时，熔丝元件FS为非切断状态的情况下，节点ND1由熔丝元件FS维持在电源电压VDD电平。此时，节点ND2也一样被维持在电源电压VDD电平，但MOS晶体管NQ3根据延迟信号FSRSTD，为非导通状态，经该熔丝元件FS从电源节点至接地节点的电流路径被截断。因此，不向非切断状态的熔丝元件FS施加基于偏置电压VDD的应力。

另一方面，熔丝元件FS为切断状态的情况下，节点ND1变为接地电压电平。因此，在该熔丝元件FS为切断状态的情况下，向熔丝元件FS的两端施加偏置电压，向该熔丝元件切断后的碎片或高电阻状态的熔丝布线施加偏置电压VDD，根据该施加电压，铜(Cu)原子因电迁移现象而移动。结果，高电阻状态的熔丝元件移动到低电阻状态。

图18是示意性表示该切断状态的熔丝元件的状态的图。向电源节点5a与节点ND1之间施加电压VDD的应力。该熔丝元件FS为铜布线的情况下，切断碎片或高电阻状态的布线中的铜原子根据该电压施加，在绝缘膜中移动。利用在绝缘膜中移动的铜原子，产生绝缘膜的绝缘破坏，由于布线间短路等，熔丝程序电路故障。另外，处于高电阻状态、判定为切断状态的熔丝元件的电阻值下降，有可能产生程序状态的反转。

因此，通过施加该电压应力，可测定使用铜布线作为熔丝元件FS时的寿命。另外，不向非切断状态的熔丝元件施加电压应力，另外，不存在流过电流的路径。因此，当施加电压应力时，无论该熔丝元件FS的切断或非切断状态如何，均可截断流过电流的路径，测定切断状态的熔丝元件的寿命。

熔丝复位延迟信号FSRSTD既可在与熔丝元件复位信号FSRST相同的定时上升到H电平，也可延迟上升到H电平。只要熔丝复位延迟信号FSRSTD比熔丝复位信号FSRST的下降沿延迟下降到L电平，确保节点ND1和ND2对应于熔丝元件FS的切断或非切断状态来设定其电压电平的期间即可。

[2输入多路复用器的结构]

图19A是表示2输入1输出的多路复用器的块级别(block level)的结构的图，图19A所示的2输入多路复用器TMX对应于图5所示的多路复用器SX1和SX2、以及图13和图15所示的多路复用器SX0。这些多路复用器SX0-SX2的输入信号和输出信号及选择信号不同，所以图19A中，用IN1和IN2表示输入信号，用符号OUT表示输出信号。另外，用符号SEL表示选择控制信号。

图19B是表示图19A所示的2输入多路复用器TMX的一例结构的图。图19B中，2输入多路复用器TMX包含：反相器55，反转选择控制信号SEL，生成反转选择控制信号SELB；三态反相器56，当选择控制信号SEL为H电平时被激活，反转输入信号IN1；三态反相器57，当选择控制信号SEL为L电平时被激活，反转输入信号IN2；以及反相器58，反转三态反相器56和57的输出信号，生成输出信号OUT。

这些三态反相器56和57分别根据互补选择控制信号SEL和SELB，被激活或非激活，当非激活时，被设定为输出高阻抗状态。因此，利用该选择控制信号SEL，输入信号IN1和IN2之一被传递到反相器58，利用反相器58，生成对应于被选择输入信号的输出信号OUT。

[熔丝元件的程序序列]

图20是表示该熔丝元件的程序序列的图。首先，参照图20，简单说明熔丝元件的程序序列，之后，说明各步骤的详细内容。

首先，在步骤T1，发生切断信息。该切断信息生成存储器中的冗余单元救济信息(冗余行或冗余列地址)、测试模式设定信息、芯片识别信息、或模拟电路中的电阻值的变更信息等。

首先，在将该切断信息存储在程序扫描触发器中之前，测定熔断电流提供晶体管(Tr)的电流(步骤T2)。在测定该熔断电流提供用晶体管的电流时，使用在先图13所示的不可熔断的熔丝元件FSTP，进行电流测定。

在设计阶段或制造工序开始时等初始时，制造加工不稳定时，进行该步骤T2中的熔断电流提供晶体管的电流测定序列，在批量生产时，确定最佳熔断电流，跳过该步骤T2，不进行。

接着，根据步骤T1中产生的切断信息，编程熔丝元件FS的切断信息(步骤T3)。当该切断信息程序时，经在先图4所示的程序扫描触发器PSR，依次通过移位工作，传输根据发生的切断信息生成的程序信息串，在各熔丝程序电路的程序扫描触发器PSR中存储传输的对应的熔丝切断信息(步骤T3)。

接着，再次利用移位工作读出存储在该程序扫描触发器PSR(参照图5)中的切断信息，判定是否正确存储在程序扫描触发器中(步骤T4)。根据该读出的切断信息是否与写入的切断信息一致，判定有无该扫描通道的故障。当产生故障时(FAIL)，设置故障分类(category)C31，表示切断信息程序产生故障(步骤T5)。另一方面，若判定为熔丝元件FS的切断信息程序被正确进行(PASS判定时)，则接着实际上进行切断熔丝元件FS的序列(T6)。

在该熔丝元件FS切断时，经图5所示的FS选择扫描触发器，依次传输熔丝元件选择数据。根据传输数据，依次选择一个熔丝元件，逐个地根据存储的切断信息，有选择地流过熔断电流，切断熔丝元件(进行熔丝编程)。

若该步骤T6完成，则接着确认熔丝元件FS是否根据程序信息被正确切断(步骤T7)。在进行该FS切断确认序列的步骤T7中，经多路复用器将各切断判定电路(CJC)的输出信号传输到程序扫描触发器，经程序扫描触发器串依次传输到外部。

根据该传输信息，识别熔丝元件的状态。即，判定该读出的切断判定电路的输出信号是否对应于切断程序信息(步骤T8)。在该判定时，作为故障分类，进行3电压C32、C33和C34下的判定(步骤T9)。用3电压C32、C33和C34识别该故障分类是为了判定在熔丝元件切断时的电源电压VDD为低电压状态、典型的电源电压电平和高电压电平下是否确认到故障。分析熔丝元件的加工变动的影响，进行故障发生时的熔断电流调整等处置。

在该步骤T8，若判定为熔丝元件FS根据程序被正确切断(PSS)，则接着在批量生产时，进行后测试(T14)。该后测试进行判定在熔丝元件的程序完成后、各内部电路是否根据该熔丝元件程序、内部电路正确工作的测试和预烧等。

另一方面，在设计阶段时或加工开始时，在步骤T8之后，进行偏置应力施加序列(步骤T10)。在该偏置应力施加序列中，使用图5所示的切断判定电路CJC和图16所示的切断判定电路CJC，对各熔丝元件中切断状态的熔丝元件施加偏置，施加应力。

接着，在该偏置应力施加之后，进行是否正确切断熔丝元件FS的确认(步骤T11)。该熔丝元件FS的切断或非切断进行切断熔丝元件FS是否利用其铜原子的移动而再次变为短路状态的判定。在该判定时，将应力施加时的电源电压VDD的电平设定成高中低3个电平，对各电压电平进行判定(步骤T12)。在判定步骤T12中发生故障的情况下(FAIL)，根据该应力施加时的电源电压VDD的电平，将故障分类分成3电压C36、C37和C38(步骤T13)。另一方面，在判定步骤T12中，若判定为确实切断熔丝元件FS(PSS时)，则进行步骤T14的后测试。

在各步骤T5、T9和T13中，通过由故障分类C31-C38分类，可识别在哪个步骤或序列中发生故障及该故障内容，可容易地进行测试故障分析。

下面，参照实际的工作波形来说明各序列。

图21是表示图20所示的熔断电流提供晶体管(CTr)的电流测定序列(步骤T2)中的熔丝程序电路的内部工作的定时图。该各控制信号表示对图5所示的熔丝程序电路串的控制信号。对熔丝程序电路FPKm设置电流测定用的熔丝程序电路(参照图13)。速度(RATE)为1.0p(ns)。该速度表示对一个熔丝程序电路进行电流测定的时钟周期期间。

首先，将复位信号RST设定成H电平。此时，熔丝栅极电源电压FGVDD为L电平。利用该复位信号RST，如图5所示，将程序扫描触发器PSR和FS选择扫描触发器FSSR均设定为L数据存储状态。

接着，在将复位信号RST设定成L电平之后，将熔丝栅极电源电压FGVDD设定为H电平。在约10.0p(ns)、即10周期期间将熔丝栅极电源电压FGVDD维持为H电平，使熔丝栅极电源电压FGVDD的电压电平稳定化，使各熔丝程序电路中熔丝栅极电源电压FGVDD稳定化。

此时，将扫描选择信号SCSEL设定为H电平，将图5所示的多路复用器SX1设定为选择对应的程序数据SCIN的状态。同样，将对应于图13所示的多路复用器SX0的选择控制信号PRWER设定为H电平，将多路复用器SX0设定为选择来自外部的扫描输入信号SCIN0的状态。

接着，以单触发脉冲的方式生成m周期期间扫描输出选通信号SCoutst和熔丝切断输出选通信号CSoutst。由此，图15所示的缓冲器40实现依次取入来自最后级熔丝程序电路FPKn的扫描输出信号SC(n)和CTS(n)并接着输出的状态。

在发生选通信号SCoutst和CSoutst的下一周期，使程序扫描时钟信号PSCLK激活。在该最初的周期中，将熔丝选择信号CTCIN设定为H电平。在1周期内，于0.2p期间将该移位用时钟信号PSCLK维持为非激活状态，在半周期(0.5p)期间设定为H电平，接着维持在0.3p周期的非激活状态。该移位时钟信号PSCLK的激活期间只要按选通信号SCoutst与CSoutst的对应关系确定为适当值即可。选通信号SCoutst和CSoutst在周期内的激活定时和激活期间不限定，可调整，对应于传输信号的确定定时来适当确定。

另外，将开头的程序扫描输入信号SCIN设定为数据DATA(m)。该数据DATA(m)是对不能熔丝切断的熔丝程序电路FPKm设定的数据，此时，将数据CTSCIN设定为H电平，经FS选择扫描触发器SSR依次传输该H电平的数据。

若在m周期期间依次激活该移位时钟信号PSCLK，则在熔丝程序电路FPKm中，于FS选择扫描触发器FSSR中存储H电平信号。另外，将数据DATA(m)设定为表示熔丝切断的H电平。对应于其余熔丝程序电路的数据DATA(m-1)-DATA01全部是表示熔丝非切断的L电平数据。对图12所示的熔丝程序电路FPK(m-1)-FPK1设定这些数据DATA(m-1)-DATA01。下游的熔丝程序电路FPK(m+1)-FPKn分别传输存储来自前级熔丝程序电路的复位信息(L数据)。因此，不要求这些下游熔丝程序电路进一步传输存储数据。

若该m个数据的传输周期完成，则接着进行电流测定。当电流测定时，设定电源电压VDD和熔丝栅极电源电压FGVDD的电压电平，测定此时的内部电流。此时，在电流测定工作时，熔丝程序电路FPKm之外的电路全部处于待机状态。仅熔丝程序电路FPKm消耗熔断电流，测定该电流。

在该电流测定时，将熔丝切断时钟信号FCCLK设定为H电平。由此，如在先的图5所示，AND电路AG1的输出信号变为H电平，对应的熔断电流提供晶体管变为导通状态，经对应的熔丝元件FSTP流过电流，测定该电流。

在该电流测定序列中，使用一个熔丝程序电路FPKm的不能切断的熔丝元件，进行电流测定。在设置多个不能切断的熔丝元件的情况下，调整数据DATA和切断熔丝选择输入CTCIN的施加序列，使电流流过一条不能切断的熔丝元件。

通过进行以上序列，可容易实现熔丝元件的切断条件最优化。

图22是表示图20所示的熔丝元件切断序列中、FS切断信息程序步骤T3下的内部工作的定时图。下面，参照图22来说明FS切断信息程序时的内部工作。另外，时钟周期(RATE)为1.0p(ns)。

首先，将复位信号RST设定成H电平，初始化图5所示的FS选择扫描触发器FSSR和程序扫描触发器PSR的存储数据(存储L电平数据)。

对应于初级多路复用器SX0的选择控制信号PRWER为H电平。因此，图13所示的初级多路复用器SX0被设定成选择来自外部的程序信息(扫描输入信息)SCIN0的状态。另一方面，输入选择控制信号SCSEL为H电平，将图5所示的各熔丝程序电路FPK1-FPKn中的输入部的多路复用器SX1设定为选择从前级输出部提供的扫描输入信号SCIN的状态。

在实际的程序数据扫描工作的前一周期，以单触发脉冲的方式激活选通信号SCoutst和CSoutst。这些选通信号也在n周期期间于各周期被激活，从缓冲器传输数据。

从下一周期开始，依次输入扫描输入数据DATA(n)-DATA01。在该扫描输入数据施加时，在最初的周期中，将熔丝元件选择数据CTSCIN设定为H电平。之后，依次在n周期期间激活熔丝元件选择时钟信号SESCLK和程序扫描时钟信号PSCLK。作为该扫描时钟信号的激活期间，将0.2p的前期间和0.3p的后期间设定为非激活期间，中间0.5p周期期间设定H电平的激活期间。该时钟脉冲波形仅为一例，可对应于传输路径的触发器的工作特性最优化。

此时，熔丝程序电路串进行基于串行扫描输入数据和熔丝选择数据的移位工作的传输，在熔丝程序电路FPK1-FPKn中存储数据。对于存储不能切断的熔丝元件的熔丝程序电路FPKm所对应的数据DATA(m)的数据，设定为表示非切断状态的L电平。

若n周期的传输周期完成，则接着将输入选择控制信号PRWER设定为L电平。相应地，图13所示的初级多路复用器SX0被设定为选择最后级的熔丝程序电路FPKn的输出信号SC(n)的状态，熔丝程序电路FPK1-FPKn形成环路。

接着，以单触发脉冲的方式生成选通信号SCoutst和CSoutst，缓冲器生成串行输出信号。输出到外部的扫描输出数据SCout在每个周期变化，依次从数据DATA(n)移位输出到DATA01。在n周期经过后，再次选择输出最初的数据DATA(n)。

此时，经FS选择扫描触发器FSSR传输的熔丝元件选择扫描输出信号CSout与扫描输入时一样，在对应于数据DATA(n)的期间被设定为H电平，在其余的期间被设定为L电平。由此，可识别读出数据系列的开头。在该扫描输出期间，扫描输入SCIN的状态为不定状态，设定为任意状态。

读出数据DATA(n)-DATA01，作为扫描输出信号SCout，通过与已发生的写入用程序信息相比较，可在图20所示的步骤T4中进行各程序扫描触发器PSR中是否正确对应于发生的熔断信息存储信息的判定。

图23是表示图20所示的FS切断序列(步骤T6)的内部工作的定时图。下面，参照图23说明该FS切断序列。

在切断信息程序序列之后，对利用判定工作判定为通道PASS的芯片进行该FS切断序列(步骤T6)。

首先，在该FS切断序列中，将熔丝栅极电源电压FGVDD设定为H电平。在经过10.0p周期之后，判定为熔丝栅极电源电压FGVDD稳定化，将熔丝复位信号FSRST和熔丝复位延迟信号FSRSTD驱动为H电平。由此，在图16所示的切断判定电路CJC中，将节点ND1设定为H电平，将节点ND2设定为L电平。在该状态下，截断切断判定电路CJC中流过电流的路径。

接着，将熔丝选择扫描输入CTSCIN设定为H电平，在该周期中，将熔丝元件选择时钟信号SCSCLK驱动为H电平。该熔丝元件选择时钟信号SCSCLK具有前期间0.2p周期、后期间0.3p周期的非激活期间，在0.5p期间被维持在H电平，作为时钟周期中的脉冲宽度条件。该时钟波形仅为一例，可对应于传输路径的工作特性来最优化。

根据该熔丝元件选择时钟信号SCSCLK，图5所示的FS扫描选择触发器FSSR进行移位工作，取入从外部提供的H电平的熔丝选择信号CTSCIN。初级的熔丝程序电路FPK01被设定成切断熔丝元件FS01的状态。

在该状态下，接着以例如具有1p周期期间的前期间与2p后期间的非激活期间、具有1p的H电平期间(激活期间)的脉冲信号方式施加熔丝切断时钟信号FCCLK。就该脉冲波形而言，1周期为4.0p，施加具有1/4周期期间脉冲宽度的熔丝切断时钟信号FCCLK。施加5次-20次该脉冲信号。对应于驱动电流量、各熔断电流量来最优化该脉冲次数，最优化其脉冲宽度。

通过最优化该规定次数、规定脉冲宽度和脉冲间隔，施加熔丝切断时钟信号FCCLK，最优化图4所示AND电路AG1的输出信号为H电平的期间。相应地，最优化熔断电流驱动提供晶体管CTr导通、经熔丝元件FS从电源节点向接地节点流过熔断电流的期间，最优化熔丝切断时的功耗。利用该熔断电流产生的焦尔热，切断熔丝元件FS01。

若熔丝元件FS01切断完成，则接着再次将熔丝元件选择时钟信号SESCLK驱动到H电平，利用FS选择扫描触发器FSSR的移位工作，将扫描输入CTSCIN移位1级，根据存储在程序扫描触发器中的程序信息，有选择地进行下一熔丝程序电路FPK2的熔丝元件FS02的切断。以规定次数、规定脉冲宽度和规定脉冲间隔施加熔丝切断时钟信号FCCLK。即便在该情况下，对于不能切断的熔丝所在的熔丝程序电路FPKm，熔丝程序信息DATA(m)为L电平，不向不能切断的熔丝元件(FSTP)提供熔断电流。

在每个周期生成熔丝切断时钟信号FCCLK，传输熔丝选择信号。各熔丝程序电路将对应的熔丝选择信号作为激活状态，在规定期间将熔丝元件选择时钟信号SESCLK设为H电平，进行对应于熔丝元件程序信息的有选择的切断。

若进行规定次数(n次)的移位工作，则对最后级的熔丝程序电路FPKn进行切断。此时，对应于熔丝程序电路的、从熔丝FS选择延迟触发器输出的信号CTS(n)变为H电平，相应地，从缓冲器(40)输出的熔丝切断扫描输出信号CSout变为H电平。由此，示出进行对应于最后级的熔丝程序电路FPKn的熔丝元件程序信息的有选择的切断。同样，通过施加规定次数的熔丝切断时钟信号FCCLK，进行有选择的熔丝元件的切断。由此，熔丝元件的切断序列完成。

图24是表示图20所示的FS切断确认序列(步骤T7)的工作的定时图。下面，参照图24来说明该FS切断确认序列的内部工作。

首先，将复位信号RST设定为H电平，将熔丝元件复位信号FSRST和熔丝元件复位延迟信号FSRSTD设定为H电平。由此，将图4所示的FS选择扫描触发器FSSR和程序扫描触发器PSR的存储数据初始设定为L数据。另外，初始设定切断判定电路CJC的内部状态。

之后，在复位信号RST和FSRST下降到L电平之后，将熔丝元件复位延迟信号FSRSTD下降到L电平。结果，各熔丝程序电路中，切断判定电路(CJC)的输出信号被设定为对应于熔丝元件FS的切断或非切断状态的逻辑电平。

接着，将多路复用器输入控制信号PRWER从H电平设定为L电平，另外，将扫描通道选择信号SCSEL下降为L电平。由此，将图12所示的初级多路复用器SX0设定为选择最后级的程序扫描触发器的输出信号的状态，另外，熔丝程序电路FPK1-FPKn各自将输入级的多路复用器SX1设定为选择对应的切断判定电路CJC的输出信号的状态。

在该状态下，若施加程序移位时钟信号PSCLK，则熔丝程序电路FPK1-FPKn各自将判定电路的输出信号存储在对应的程序扫描触发器PSR中。程序移位时钟信号PSCLK的信号波形和传输时的速率(RATE)与在先图22所示的切断信息的程序序列的情况一样。

接着，再次将多路复用器输入选择控制信号SCSEL上升到H电平，各熔丝程序电路将图5所示的多路复用器SX1设定为选择从前级提供的扫描输入信号SCIN、SC(1)-SC(n)的状态。将对应于熔丝程序电路FPK1前级的多路复用器SX0的选择控制信号PRWER维持在L电平，维持熔丝程序电路FPK1-FPKn的触发器串的环路形状。

在该状态下，接着以规定的脉冲宽度，以n周期期间施加扫描输出选通信号SCouts，另外，以n周期期间施加程序扫描时钟信号PSCLK。利用程序扫描触发器PSR的移位工作，依次串行地将存储在各程序扫描触发器PSR中的切断判定电路CJC的输出信号读出到外部。将这些读出到外部的扫描输出信号SCout的数据DATA(n)-DATA01与期待值、即切断信息的程序值相比较，以图20所示的判定步骤T8中进行各个熔丝程序电路FPK1-FPKn中、是否对应于程序信息将熔丝元件FS设定为切断或非切断状态的判定。

图25是表示图20所示的偏置施加序列(步骤T10)的内部工作的定时图。下面，参照图25来说明该偏置施加序列的内部工作。

该图25所示的工作定时图与在先图17所示的定时图实质上相同。该序列中时钟信号的速率RATE也为1.0p(ns)。

首先，复位信号RST、FSRST和熔丝元件复位延迟信号FSRSTD上升到H电平，初始化图4所示的FS选择扫描触发器FSSR和程序扫描触发器PSR，并且初始设定切断判定电路CJC的内部节点(ND1、ND2)的电压电平。

接着，在将复位信号RST和FSRST下降到L电平之后，延迟，将复位延迟信号FSRSTD下降到L电平。由此，切断判定电路CJC(参照图16)将内部节点(ND2)的电压电平设定为对应于对应的熔丝元件FS的切断或非切断状态的电压电平。

接着，将输入选择控制信号PRWER从H电平下降到L电平，将图13所示的多路复用器SX0设定为选择最后级熔丝程序电路FPKn的输出信号S(n)的状态。由此，扫描通道中形成一个环路，熔丝程序电路FPK1-FPKn变为从外部隔离的状态，外部的电路全部被维持为待机状态。

在该状态下，根据熔丝元件复位信号FSRST和熔丝元件复位延迟信号FSRSTD，进行切断判定电路CJC的内部节点(ND1、ND2)的初始设定。接着，将熔丝元件复位信号FSRST下降到L电平，另一方面，将熔丝元件复位延迟信号FSRSTD维持在H电平。由此，如在先参照图16和图17所述，向切断状态的熔丝元件施加电压VDD的应力，另一方面，对于非切断熔丝元件，将其两端维持在相同电压电平。另外，切断判定电路CJC截断放电路径，截断流过贯通电流的路径。

通过在规定期间维持该状态，向切断状态的熔丝元件施加基于偏置电压VDD的应力。在施加电压应力之后，进行图20所示的FS切断序列(步骤T11和判定步骤T12)，测定熔丝元件的寿命(切断熔丝元件的碎片的铜(Cu)原子扩散引起的熔丝元件的短路或布线间的短路)。步骤T11的FS切断确认序列的工作与图24所示的步骤T7的FS切断序列中进行的工作一样。另外，在判定步骤T12中，通过观察读出到外部的熔丝元件的状态指示信息，判定熔丝元件的切断或非切断的状态。

通过利用这些图20-图25所示的序列，可经扫描触发器的通道进行熔丝程序的信息设定和熔丝的切断及切断结果的判定。另外，可利用扫描触发器串，进行熔丝状态的确认和程序信息的程序确认。另外，通过利用FS选择触发器，利用移位工作依次传输FS选择信息，可逐个切断熔丝元件。由此，可避免一次流过大的熔断电流，可降低消耗电流。

[熔丝元件的结构]

图26是概略表示熔丝程序电路中的熔丝元件的结构的图。图26中，概略示出熔丝元件FS01-FS03的平面配置。这些熔丝元件FS01-FS03分别包含由铜(Cu)布线形成的熔丝FU。该熔丝FU使用第3金属布线层以上的上层金属布线来实现。熔丝FU经幅度宽的基座区域(bed region)VDB耦合于电源线64上，经节点基座区域ND1B电连接于实现节点ND1的布线区域62上。

该熔丝FU为上层布线，在下部设置配置用于切断熔丝FU的晶体管的晶体管配置区域TR，还配置熔断电流提供晶体管CTr。形成节点ND1的布线区域62被耦合在该熔断电流提供晶体管CTr的漏极上，节点基座区域ND1B电连接于该金属布线区域62上。通过在熔丝FU的两端配置幅度宽的基座区域VDB和ND1B，可防止产生电流的局部集中，另外，可稳定地对熔丝FU形成电连接。

在平面布局中，将形成Cu扩散防护壁区域的布线60a、60c和60b连续形成为U字型，以包围该熔丝FU。该扩散防护壁布线60a-60c也在高度方向上连续形成。该熔丝元件的截断构造在后面详细说明，但在熔丝FU上部也形成形成节点ND1的布线62。

另一方面，就提供电源电压VDD的布线64而言，扩散防护壁布线65a与扩散防护壁布线60a和60b交替地与熔丝延伸方向平行配置。这些扩散防护壁布线65a在熔丝元件的一端经沿与熔丝FU的延伸方向交叉的方向连续延伸的扩散防护壁65b相互耦合，另外，耦合在电源布线64上。

利用由使用实现节点ND1的布线的扩散防护壁布线60a-60c和传递电源电压的扩散防护壁布线65a和65b构成的壁构造，防止熔丝FU的铜(Cu)的扩散。

通过与熔丝FU平面重合地配置晶体管形成区域TR和熔断电流提供晶体管CTr，降低熔丝程序电路的布局面积。

如后所述，在晶体管形成区域TR中，配置实现控制熔断电流提供晶体管CTr的导通的AND电路之晶体管。该AND电路包含电平变换电路和缓冲器电路，接受熔丝栅极电源电压FGVDD，作为工作电源电压。将熔丝程序电路的触发器配置在与配置熔丝FU的区域不同的区域中。

就该熔断电流提供晶体管CTr的结构而言，如在先图10所述，并列配置多个单位晶体管，交替配置该单位晶体管的源电极布线和漏电极布线，各漏电极布线共同耦合在金属布线区域62和基座(bed)布线ND1B上。另外，在漏电极布线和源电极布线之间配置栅电极布线，这些栅电极布线虽然在图26中未明确示出，但耦合在配置于晶体管形成区域TR中的缓冲器的输出上(参照图10的取出布线25)。

图27是概略表示沿图26所示的L27-L27的截面构造的图。图27中，在基板区域(阱区)65表面，间隔交替配置杂质区域70a和70b。在这些杂质区域70a和70b之间，配置构成栅电极G的栅电极布线71。

在该第1金属布线层M1中，配置分别经接触电耦合于杂质区域70a和70b上的第1金属布线72a和72b。第1金属布线72a是电连接于节点ND1上的布线，另一方面，第1金属布线72b是连接于在后说明的虚拟接地线VGND上的布线。该虚拟接地线不直接连接于接地节点上，是可变更其电压电平的接地线。

在第2金属布线层M2中，第2金属布线73a和73b分别对应于第1金属布线72a和72b来配置，并且经第1通孔来电耦合。

在这些第2金属布线73a和73b的最外周部，配置第2金属布线73c。该第2金属布线73c电耦合于电源线上，提供电源电压VDD。

在第3金属布线层M3中，设置分别经第2通孔电耦合于第2金属布线73a和73c上的第3金属布线74a和74b。这些第3金属布线74a和74b分别与第2金属布线73a和73b直线对准配置。

在第4金属布线层M4中，对应于第3金属布线74a和74b，配置经第3通孔电耦合于第3金属布线74a和74b上的第4金属布线75a和75b。在该第4金属布线层M4中，熔丝FU使用第4金属布线来实现。在熔丝FU附近不配置布线，以防止熔丝熔断时的切片飞散产生短路，另外，抑制接近布线散发来自熔丝的热，熔丝的温度上升。

在第5金属布线层M5中，设置分别经第4通孔电耦合于第4金属层75a和75b上的第5金属布线76a和76b。这些第5金属布线76a和76b与第4金属布线75a和75b直线对准配置。在该第5金属布线层M5中，在熔丝FU附近也不设置布线。

在第6金属布线层M6中，覆盖熔丝FU地配置构成节点ND1的第6金属布线77a。该第6金属布线77a经第5通孔电耦合于第5金属布线76a上。该第6金属布线77a电耦合于形成图26所示节点ND1的金属布线62上。

在第6金属布线层M6中，与第5金属布线76b对应且直线对准地设置第6金属布线77b。该第6金属布线76b经第5通孔电耦合于第5金属布线75b上。在形成节点ND1的第6金属布线77a的外部，配置传递电源电压VDD的金属布线构造。

在第7金属布线层M7中，覆盖第6金属布线77a地配置第7金属布线。第6金属布线77b经第6通孔电耦合于该第7金属布线78上。覆盖熔丝FU的大致整体地配置图25所示的传递电源电压VDD的电源布线64。该第7金属布线M7被称为半全局(semi-global)布线，是膜厚比下层金属布线M2-M6厚、薄片电阻低的布线。在设计规则中，该第7金属布线M7(半全局布线)是不细微化的布线幅度宽的布线。该全局金属布线被用作传递接地电压GND、电源电压VDD等的电源布线与传递时钟信号等高速信号的布线。

在该图27所示的截面构造中，由金属布线73c、74b、75b、76b和77b及78形成的结构对应于扩散防护壁布线构造65a，金属布线72a、73a、74a、75a、76a和金属布线77a的端部对应于扩散防护壁布线构造60a。

如图27所示，覆盖熔丝FU地设置通孔和布线。当熔丝FU切断时，由熔丝FU的阻挡金属和防止扩散绝缘膜构成的阻挡层被破坏。利用包围熔丝FU地配置的扩散防护布线构造，即便该阻挡层被破坏，也可防止铜(Cu)沿平面方向扩散。

在第1金属布线层M1-第7金属布线层M7中，设置层间绝缘膜79。图26中，向配置于第1金属布线层M1中的层间绝缘膜附加参照符号，其它层也设置同样的层间绝缘膜。该层间绝缘膜79为SiCN等，具有防止铜原子扩散的功能。

图28是概略表示沿图26所示熔丝FU的长度方向的截面构造的图。图28中，在熔丝FU下部，于基板区域65的表面形成有源区(杂质区域)70a。该有源区70a是熔断电流提供晶体管CTr的源极或漏极区域。

构成该熔断电流提供晶体管CTr的漏电极的第1和第2金属布线分别在未图示的部分连接于第1和第2金属布线72c和73d上。该第2金属布线73d分别经通孔电连接于第3金属布线74c和74d上。

第3金属布线74c经第2通孔电连接于熔丝FU上。第3金属布线74d经第4金属布线75d和第5金属布线76d，电连接于覆盖熔丝FU配置的第6金属布线77a(62)上。

熔丝FU的另一端在基座区域VDB经第4通孔电连接于第5金属布线76c上。该第5金属布线76c经第5通孔连接于第6布线77c上，第6金属布线77c经第6通孔电耦合于第7金属布线78上。第7金属布线是传递电源电压VDD等的半全局布线，在熔丝FU的长度方向上大致覆盖熔丝FU地配置。

该第7金属布线78经通孔电连接于第6金属布线77b、第5金属布线76b、第4金属布线75b、第3金属布线74b和第2金属布线73c上。

向作为层间绝缘膜配置于第1金属布线层M1中的、具有防止扩散功能的层间绝缘膜附加参照符号79，其它层也一样设置具有铜的防止扩散功能的层间绝缘膜。

因此，在熔丝FU的两端部形成扩散防护壁布线构造65b和65c，防止其平面方向的铜(Cu)原子的扩散。

在熔丝FU的下层，配置晶体管。使用第4金属布线层M4的布线，作为熔丝FU。在熔丝FU的正上方或正下方，存在防止扩散用的屏蔽布线或通常布线(在熔丝FU中利用第3金属布线层M3的布线的情况下，为第2金属布线层M2或第4金属布线层M4的布线)的情况下，这些布线具有放热的效果，熔丝FU的温度难以上升，难以切断熔丝FU。因此，虽然也可使用第3金属布线层M3的金属布线来实现熔丝，但通过使用该上层的第4金属布线来实现熔丝FU，可有效地使熔丝发热，切断熔丝。

另外，如图27所示，形成于熔丝FU下部的晶体管的布线使用第2金属布线以下的布线层的布线来进行布线配置。在第3金属布线层M3中，熔丝FU下部不配置布线。可防止熔丝熔断时的冲击对下部布线造成的不良影响，另外，防止铜(Cu)原子透过层间绝缘膜扩散到下层布线，产生短路等故障。

传递该电源电压VDD的第7金属布线78如图26所示，在构成节点ND1的布线构造62外部的部分，再次以形成防止扩散壁构造的布线构造的方式，与下层布线耦合。

图29A、B至图31A、B是表示熔丝与屏蔽(shield)布线的距离同熔丝切断性的关系的图。图29A、图30A和图31A分别表示熔丝的防护壁布线构造，图29B、图30B和图31B分别表示对应的熔丝构造中的切断前后的熔丝电流。图29B、图30B和图31B中，纵轴以单位安培A表示熔丝电流，横轴表示熔丝序号。另外，电流的施加条件重复10次1μS流过电压1.8V和1.3V的操作。切断前的电流用比1.0E-02A(10的负2次方安培)稍高的直线表示，切断后的电流用黑的菱形表示。

图29A中，将第4金属布线M4用作屏蔽布线，由第3金属布线制作熔丝FU。熔丝FU与屏蔽布线(第4金属布线)之间的距离为200nm。在该状态下，如图29B所示，切断后的熔丝电流差异大。另外，还存在切断故障的熔丝。熔丝FU生成的热被上层屏蔽布线吸收释放，所以抑制熔丝的温度上升。

图30A中，同样由第3金属布线M3制作熔丝FU。将下层的第2金属布线M2用作屏蔽布线。此时，熔丝FU与下层屏蔽布线之间的距离也为200nm。此时，如图30B所示，尽管切断后的电流差异小，但存在切断故障的熔丝。由于接近上层不存在屏蔽布线，所以与图29A所示的构造相比，熔丝FU生成的热的吸收小，熔丝FU切断的差异少。但是，由于下层存在屏蔽布线，所以产生热的吸收，存在切断故障的熔丝。

图31A中，由第3金属布线M3来制作熔丝FU，但使用下层的第1金属布线M1和上层的第5金属布线来作为屏蔽布线。熔丝FU与屏蔽布线之间的距离为400nm。在该状态下，接近上层和下层，不存在屏蔽布线，热的吸收极小。因此，如图31B所示，切断后的熔丝电流无差异，也不存在切断故障的熔丝。切断后的熔丝电流为1.0E-08A以下，确实切断各熔丝。

如这些图29A、B至图31A、B所示，在接近熔丝存在布线的情况下，该屏蔽布线用作放热板，抑制熔丝的温度上升，难以切断熔丝。若将第2金属布线M2和第1金属布线M1用作形成于下层的晶体管的布线，则通过将第4金属布线层以上的布线用作熔丝FU，可在熔丝与屏蔽布线之间形成1层以上的空间，熔丝的温度上升变容易，可确实切断熔丝。

图32是概略表示该熔丝程序电路的熔丝元件下部晶体管形成和配置区域的构造的图。图32中，在熔丝程序电路的熔丝FU的下部区域中，在基板区域82表面，间隔形成N阱81、P阱82和N阱83。在N阱83中还形成P阱84。在N阱81和83中，形成P沟道MOS晶体管，在P阱82和84中，形成N沟道MOS晶体管。

在P型基板区域中形成这些N阱83和P阱84的三阱(triple-well)构造的区域中，形成熔断电流提供晶体管CTr和电平变换器(包含缓冲器)。该电平变换器形成区域对应于图26所示的晶体管形成区域TR。

在N阱81和P阱82中，形成熔丝程序电路中的触发器(FF；PSR、FSSR)等构成要素和多路复用器等电路。向N阱81施加电源电压VDD，作为基板偏压，另外，向P阱82施加接地电压GND，作为基板偏压。向N阱83施加熔丝栅极电源电压FGVDD，作为偏压，将P阱84耦合在虚拟接地线VGND上。该虚拟接地线VGND如后所述。

从与电源电压VDD不同的焊盘(电源节点)提供熔丝栅极电源电压FGVDD。熔丝栅极电源电压FGVDD由于调整熔断电流提供晶体管CTr驱动的电流，所以其电压电平被设定为比电源电压VDD高的电压电平或比电源电压VDD低的电压电平。因此，通过与基板区域80上的其它阱81和82相隔离地设置该N阱83和P阱84，可不对其它接受电源电压VDD的电路产生影响地调整该熔丝栅极电源电压FGVDD的电压电平。

另外，在P阱84中，通过耦合虚拟接地线VGND，可防止熔丝熔断时流过的熔断电流产生的基板噪声传递到其它电路区域，防止电路误操作。另外，可与电源电压VDD的电压电平单独地将熔丝栅极电源电压FGVDD的电压电平设定为最佳值。

该三阱构造(阱83和84)在每个熔丝程序电路中隔离设置。

[虚拟接地线的结构]

图33是表示对应于驱动熔断电流驱动晶体管CTr的部分的电源系统的结构的图。图33中，设置熔丝程序电路FPK1-FPKn。这些熔丝程序电路FPK1-FPKn具有相同结构，所以图33中，代表性地示出熔丝程序电路FPK1的结构。

熔丝元件FS包含熔丝FU，在熔丝FU的下部，配置电路块100。该电路块100包含：电平变换部16a、反转电平变换部16a的输出信号的反相器缓冲器17、和根据反相器缓冲器17的输出信号有选择地导通的熔断电流提供晶体管CTr。

电平变换部16a与反相器16b一起，构成在先图8所示的电平变换器16。反相器16b接受电源电压VDD，作为工作电源电压，不配置在熔丝FU下部。在熔丝FU下部，配置接受熔丝栅极电源电压FGVDD的晶体管。

在这些熔丝程序电路FPK1-FPKn中共同设置熔丝栅极电源线90与虚拟接地线(VGND)92。熔丝栅极电源线90被耦合在该电路块100的P沟道MOS晶体管(用符号P表示)的源极和基板区域上。虚拟接地线92被耦合在该电路块100的N沟道MOS晶体管(用符号N表示)的源极和基板区域上。这些N沟道MOS晶体管即便针对虚拟接地线92的电位变化，也可防止产生背栅偏置效应，另外，防止基板区域与杂质区域之间的PN结导通，使这些晶体管相对虚拟接地线92的电压变化而稳定工作。

对于熔丝栅极电源线90，设置：P沟道MOS晶体管104，根据切断使能信号CUTEN，有选择地导通，导通时，将电源电压VDD传递到熔丝栅极电源线90；以及CMOS传输门(transmission gate)102，当切断使能信号CUTEN为H电平时导通，将熔丝栅极电源节点6耦合于熔丝栅极电源线90上。

CMOS传输门102包含P沟道MOS晶体管102a与N沟道MOS晶体管102b。P沟道MOS晶体管102a的基板区域耦合在提供电源电压VDD的电源节点上。熔丝栅极电源电压FGVDD即便设定成比电源电压VDD高的电压电平，该P沟道MOS晶体管102a的PN结(杂质区域与基板区域之间)也因内置电压而变为反偏置状态，防止基板区域的PN结导通。在熔丝栅极电源电压FGVDD被设定为比电源电压VDD与内置电压之和高的电压电平的情况下，只要设置开关电路即可，对应于其工作模式，将该P沟道MOS晶体管102a的基板区域有选择地连接到熔丝栅极电源节点6a和提供电源电压VDD的节点(电源节点5a)上。

对虚拟接地线92，设置：P沟道MOS晶体管105，当切断使能信号CUTEN为L电平时导通，向虚拟接地线92传递电源电压VDD；以及N沟道MOS晶体管106a和106b，串联连接于虚拟接地线92与接地节点之间，各自的栅极耦合于熔丝栅极电源节点6a上。这些MOS晶体管106a和106b通过具有与核心电路的晶体管相同结构(栅极绝缘膜膜厚、栅极绝缘膜材料和栅极宽度或长度相同)的核心晶体管实现。

该熔丝程序电路FPK1的其它电路构成与在先图5所示的熔丝程序电路FPK1-FPKn的构成相同，向对应的部分附加相同参照序号，省略其详细说明。

图34是表示熔丝元件切断时的熔丝栅极电源电压FGVDD和虚拟接地电压VGND的变化序列的图。下面，参照图34来说明熔丝切断时的、熔丝栅极电源线90和虚拟接地线92上的电压施加序列。

在熔丝切断前，复位信号FSRSTD和RSRST均为L电平。此时，如图16所示，节点ND1被MOS晶体管PQ2充电，为电源电压VDD电平。另外，由于切断使能信号CUTEN为L电平，所以MOS晶体管104为导通状态，CMOS传输门102为断开状态，熔丝栅极电源线90上的电压FGVDD为电源电压VDD电平。另外，虚拟接地线92由MOS晶体管105维持在电源电压VDD电平。因此，在该状态下，在电路块100内，其两侧的电源线和接地线均为电源电压VDD电平，反相器缓冲器17的输出信号GD为电源电压VDD电平。同样，电路块100中的内部布线(第1和第2金属布线)也全部被维持在电源电压VDD电平、即等于熔丝FU两端各自的电压电平的电压电平。

当熔丝切断时，首先，熔丝元件复位延迟信号FSRSTD和熔丝元件复位信号FSRST变为H电平，另外，切断使能信号CUTEN变为H电平。复位信号RST被维持在L电平。熔丝栅极电源电压FGVDD被驱动为接地电压电平。根据切断使能信号CUTEN，CMOS传输门102导通，熔丝栅极电源线90上的电压VFGVDD下降到接地电压电平。另一方面，虚拟接地线92中，MOS晶体管105、106a和106b均变为截止状态，由电源电压VDD电平维持在浮置状态。因此，在电路块100内，根据熔丝栅极电源线90与虚拟接地线90上的电压，在预充电到电源电压电平的内部节点中产生电荷移动，即电荷从内部节点移动到熔丝栅极电源线90，其电压电平变化为中间电压电平。

在该状态下，熔断电流提供晶体管CUTr的栅极电位(节点GD的电位)为中间电位电平，比源极节点(虚拟接地线92上的电压)低，为弱的非导通状态。在该电路块100中，基本上不流过泄漏电流。另外，如图16所示，切断判定电路CJC中MOS晶体管PQ1和PQ2为截止状态，停止从该切断判定电路CJC向节点ND1提供电流。

接着，在熔丝切断时，提供到节点6a的熔丝栅极电源电压FGVDD上升到切断电压电平。响应于该熔丝栅极电源电压FGVDD的上升，经CMOS传输门102，熔丝栅极电源线90上的电压VFGVDD变为熔丝栅极电源电压FGVDD的电压电平。另一方面，若该熔丝栅极电源电压FGVDD的电压电平上升，则MOS晶体管106a和106b变为导通状态，虚拟接地线92上的电压VGND被驱动为接地电压GND电平。相应地，在非选择熔丝程序电路中，根据NAND门15的输出信号，反相器缓冲器17的输出信号变为接地电压GND电平。在选择熔丝程序电路中，根据NAND门15的输出信号，反相器缓冲器17的输出信号GD变为熔丝栅极电源电压FGVDD电平，熔断电流提供晶体管CTr导通，熔丝FU中流过电流，进行熔丝FU的切断。通过调整熔丝栅极电源电压FGVDD的电压电平，可调整经熔断电流提供晶体管CTr流过的熔丝熔断电流的大小。

若熔丝切断期间完成，则熔丝栅极电源电压FGVDD再次被驱动到接地电压电平，相应地，熔丝栅极电源线90上的电压VFGVDD下降到接地电压电平。另外，虚拟接地线92中，MOS晶体管106a和106b变为截止状态，虚拟接地线92变为浮置状态。电路块100中，利用该熔丝栅极电源线90的压降，其电压电平变为中间电压电平。

在电路块100内，电平变换部16a中NAND门15的输出信号为H电平或L电平，相应地，其P沟道MOS晶体管(用符号P表示)变为非导通状态，其输出信号变为中间电压电平。

在反相器缓冲器17中，利用N沟道MOS晶体管(用符号N表示)与P沟道MOS晶体管(用符号N表示)，产生电荷移动，在选择状态的熔丝程序电路中，其输出信号GD下降至接地电压电平。另一方面，在非选择熔丝程序电路中，反相器缓冲器17的输出信号GD维持接地电压电平。因此，熔断电流提供晶体管CTr被设定为非导通状态。

在选择熔丝程序电路中，若熔丝切断完成，则信号FSRSTD、FSRST和CUTEN下降为L电平。相应地，CMOS传输门102变为非导通状态，熔丝栅极电源线90上的电压VFGVDD被MOS晶体管104维持在电源电压VDD电平，另外，同样虚拟接地线92也被MOS晶体管105维持在电源电压VDD电平。相应地，电路块100内，内部的金属布线电压电平也变为电源电压VDD电平。

因此，在该熔丝切断时，在实际进行熔丝切断时的工作之外，该电路块100内的金属布线与熔丝FU两端的电压电平相同，抑制熔丝碎片的铜原子向布线移动。另外，通过使用PMOS晶体管102a和105，根据切断控制使能信号CUTEN控制其导通，可对应于熔丝切断工作来容易地调整熔丝栅极电源线90和虚拟接地线92的电压电平。

当切断使能信号CUTEN为H电平时，根据熔丝切断时钟信号FCCLK，进行熔丝元件的切断。在非选择熔丝程序电路中，NAND门15的输出信号与熔丝切断时钟信号FCCLK的状态无关，为H电平。利用切断使能信号CUTEN的H电平期间来规定切断熔丝的期间。

图35是表示熔丝切断后的判定时的工作的信号波形图。下面，参照图35和图16，说明图33所示的熔丝栅极电源线90和虚拟接地线92的电压变化。

在熔丝的切断判定前，切断使能信号CUTEN为L电平，另外，复位信号RST、熔丝元件复位信号FSRST和熔丝元件复位延迟信号FSRSTD也为L电平。因此，熔丝栅极电源线90上的电压VFGVDD和虚拟接地线92上的电压VGND均为电源电压VDD电平。当电平判定时，该电流提供晶体管CTr的栅极节点GD的电位为电源电压VDD电平。这里，用相同符号来表示反相器缓冲器17的输出信号与输出节点。

接着，将切断使能信号CUTEN驱动为H电平，将复位信号RST和FSRST驱动为H电平。相应地，CMOS传输门102导通，熔丝栅极电源线90上的电压VFGVDD被维持在与熔丝栅极电源电压FGVDD相同的接地电压GND电平。另外，利用复位信号RST，扫描触发器PSR和FSR的输出信号变为L电平，NAND门15的输出信号变为H电平。相应地，反相器缓冲器17中，N沟道MOS晶体管变为导通状态(源极节点为节点GD)，电路块100的输出信号GD变为中间电压电平，熔断电流提供晶体管CTr变为弱的非导通状态。

MOS晶体管105、106a和106b均为非导通状态，虚拟接地线92处于浮置状态。因此，利用来自非切断状态的熔丝、或来自切断判定电路CJC的初始设定时的MOS晶体管(PQ2)的提供电流，经熔断电流提供晶体管CTr提供给虚拟接地线92的电荷经电路块100移动到熔丝栅极电源线90，虚拟接地线92的电压电平下降到中间电压电平。

反相器17的输出信号GD与虚拟接地线92的电压VGND的差若为熔断电流提供晶体管CTr的阈值电压程度，则熔断电流提供晶体管CTr变为非导通状态，降低泄漏电流。相应地，虚拟接地线92的电压电平被由中间电压电平的信号GD的电压电平规定的电压电平稳定化。

对虚拟接地线92设置的MOS晶体管106a和106b的栅极电压为接地电压电平，抑制从虚拟接地线92至接地节点的泄漏电流。

接着，复位延迟信号FSRSTD被驱动到H电平，复位信号RST和FSRST被驱动到L电平。此时，程序扫描触发器PSR也可经多路复用器SX2再存储复位前的存储信息。在熔丝元件的切断判定时，切断判定电路CJC仅进行判定工作，扫描触发器PSR和FSR的存储信息不影响判定工作。因此，即便这些扫描触发器PSR和FSR仅维持复位状态，也不特别产生问题。若对应于该复位信号RST，熔丝元件复位延迟信号FSRSTD变为H电平，则切断判定电路CJC对应于该熔丝元件FS的切断或非切断，内部节点(ND2)的电压电平变化，进行熔丝的切断或非切断的判定。在该判定期间，不向虚拟接地线92流过电流(熔断电流提供晶体管CTr处于非导通状态)。

若该判定期间完成，则熔丝元件复位延迟信号FSRSTD和切断使能信号CUTEN被驱动到L电平。相应地，熔丝栅极电源线90被MOS晶体管104驱动到电源电压VDD电平。另外，虚拟接地线92也被MOS晶体管105充电到电源电压VDD电平。相应地，电路块100、内部节点(第2金属布线)的电压电平也恢复到电源电压VDD电平。

因此，除实际进行熔丝切断时以外，在该电路块100中，内部节点(第2金属布线)的电压电平被维持在熔丝FU两端的电压(电源电压VDD电平)。因此，除熔丝切断时以外，如图36所示，熔丝FU与第2金属布线(M2)110被维持在相同电位。熔丝FU为切断状态，Cu的碎片部或飞散部的铜原子不从熔丝元件FU移动到第2金属布线(M2)110，抑制熔丝元件切断碎片等引起的绝缘破坏。

另外，如图37所示，即便在因熔丝元件切断而破坏形成于下层的熔断电流提供晶体管CTr的栅极绝缘膜(用×符号表示)的情况下，虚拟接地线上的电压VGND也与节点ND1的电压电平相同地维持。因此，除熔丝切断工作期间以外，为相同电位，抑制流过泄漏电流(切断判定电路工作时)。另外，对应的熔丝元件FS在其熔丝FU为非切断状态时，熔断电流驱动晶体管CTr的栅极电位(GD的电位)为中间电压电平，该熔断电流提供晶体管CTr为非导通状态，抑制流过泄漏电流。电平变换部16a和反相器缓冲器17的MOS晶体管也一样。

另外，即便在熔丝的切断判定时，虚拟接地线92上的电压VGND也被维持在熔丝元件两端的电源电压VDD电平，抑制经电路块100流过泄漏电流。

另外，在虚拟接地线92中，串联连接两个MOS晶体管106a和106b，其栅极耦合在接受熔丝栅极电源电压FGVDD的节点6a上。因此，在通常工作时，由于其电压FGVDD被维持在接地电压电平，所以抑制经虚拟接地线92流过沟道泄漏电流。由此，无论熔丝元件的状态如何，均可抑制经尺寸大的熔断电流提供晶体管CTr流过泄漏电流。

[熔丝程序电路的电源电路变更例1]

图38是表示熔丝程序电路的电源电路变更例的图。图38所示的熔丝程序电路电源电路的构成在以下方面与图33所示的熔丝程序电路电源电路不同。即，在耦合于熔丝栅极电源线90上的CMOS传输门102中，P沟道MOS晶体管102a的背栅极耦合于熔丝栅极电源线90上，而非电源节点VDD。该图38所示的电源电路和熔丝程序电路的其它构成与图33所示的构成相同，向对应的部分附加相同参照符号或序号，省略其详细说明。

在图38所示构成的情况下，在CMOS传输门102中，即便在熔丝栅极电源电压FGVDD被升压至电源电压VDD以上的情况下，也可防止背栅极-源极/漏极间的结导通，可确实将该升压后的熔丝栅极电源电压FGVDD传递到熔丝栅极电源线90。

熔丝栅极电源电压FGVDD为接地电压电平，熔丝栅极电源线90即便在被MOS晶体管104设定为电源电压VDD电平的情况下，其背栅极也为N型基板区域(阱)，MOS晶体管102a的背栅极-漏极间为反偏置状态，将熔丝栅极电源线90稳定地维持在电源电压VDD电平。

表示该图38所示的电源电路和熔丝程序电路的工作的信号波形与图34和图35所示的信号波形相同，可实现与图33所示的电路构成一样的工作。另外，即便在熔丝栅极电源电压FGVDD升压到电源电压VDD以上的情况下，也可稳定工作。并且，利用升压电压，可进一步增大熔丝熔断电流提供晶体管CTr的驱动电流，可进一步增大熔丝熔断电流的调整范围。结果，可实现熔断电流的最优化。

[熔丝程序电路的电源电路变更例2]

图39是表示熔丝程序电路的电源电路变更例的图。该图39所示的电路构成在以下方面与图33所示的熔丝程序电路电源电路不同。即，在虚拟接地线92与接地节点之间，设置N沟道MOS晶体管130。该MOS晶体管130的电流驱动力比MOS晶体管106a和106b小。向P沟道MOS晶体管105的栅极提供控制信号PG，而非切断使能信号CUTEN。还向MOS晶体管130的栅极提供该控制信号PG。

为了生成该控制信号PG，设置：接受切断使能信号CUTEN的反相器120；接受反相器120的输出信号与熔丝元件复位延迟信号FSRSTD的NAND门122；接受复位信号RST和FSRST的NAND门121；接受NAND门121和123的输出信号的NAND门123；接受NAND门123的输出信号的反相器124；CMOS传输门125，根据NAND门123和反相器124的输出信号，传递切断使能信号CUTEN；以及P沟道MOS晶体管126，根据反相器124的输出信号，与CMOS传输门125互补地导通，当导通时，将控制信号PG设定为电源电压VDD电平。

控制信号PG在CMOS传输门125导通时、根据切断使能信号CUTEN生成。图38所示的电路构成的其它构成与图33所示的电路构成一样，向对应的部分附加相同参照序号，省略其详细说明。

图40是表示图39所示电路在熔丝切断时的工作的信号波形图。下面，参照图40来说明图39所示的电路的熔丝切断工作。

在切断操作时，复位信号RST被维持在L电平。因此，扫描触发器PSR和FSR为保持存储信息的状态。根据扫描触发器FSR的输出信号，进行切断对象的熔丝元件的选择。

另外，复位信号FSRST和FSRSTD也被维持在L电平。熔丝切断使能信号CUTEN为L电平，CMOS传输门102为非导通状态，另一方面，MOS晶体管104处于导通状态，熔丝栅极电源线90的电压VFGVDD为电源电压VDD电平。

另外，NAND门123的输出信号为L电平，CMOS传输门125处于导通状态，控制信号PG根据熔丝切断使能信号CUTEN，处于L电平。相应地，MOS晶体管105导通，虚拟接地线92的电压VGND为电源电压VDD电平。熔丝栅极电源线90和虚拟接地线92的电压均为电源电压VDD电平，反相器缓冲器17的输出信号DG为电源电压VDD电平。熔断电流提供晶体管CTr即便为导通状态，熔丝元件FS的两端电压也均为电源电压VDD，不向熔丝FU施加电压。

熔丝元件复位信号FSRST和熔丝元件复位延迟信号FSRSTD接着上升到H电平，将熔丝切断使能信号CUTEN驱动到H电平。相应地，CMOS传输门102变为导通状态，MOS晶体管104变为非导通状态，熔丝栅极电源线90的电压VFGVDD与熔丝栅极电源电压FGVDD一样，变为接地电压电平。

NAND门121和122的输出信号为H电平，NAND门123的输出信号为L电平。因此，CMOS传输门125处于导通状态，控制信号PG根据熔丝切断使能信号CUTEN，变为H电平。相应地，MOS晶体管105变为非导通状态，另一方面，MOS晶体管130变为导通状态，虚拟接地线92的电压VGND变为接地电压GND电平。熔丝栅极电源线90和虚拟接地线92的电压均为接地电压GND，反相器缓冲器17的输出信号GD与NAND门15的输出信号之逻辑电平无关，为接地电压电平。在该状态下，熔断电流提供晶体管CTr为非导通状态，节点ND1为电源电压VDD电平的浮置状态(参照图16)。因此，即便在该状态下，熔丝元件FU的两端也不产生电压差。

接着，若熔丝栅极电源电压FGVDD变为熔断电压电平，则对于切断对象的熔丝元件，反相器缓冲器17的输出信号GD变为H电平，熔断电流提供晶体管CTr导通，熔丝元件FS中流过电流，进行熔丝FU的熔断。此时，MOS晶体管106a和106b均为导通状态，确实放电大的熔断电流。对于非切断熔丝元件，如图39所示，反相器缓冲器17的输出信号GD为接地电压GND电平，熔断电流提供晶体管CTr维持非导通状态，熔丝元件FS中不流过电流。

若熔丝切断期间结束，则熔丝电源电压FGVDD被驱动为接地电压电平，相应地，熔丝栅极电源线90的电压VFGVDD也变为接地电压电平。虚拟接地线92的电压VGND被MOS晶体管130维持在接地电压电平，相应地，反相器缓冲器17的输出信号与切断对象和非切断对象的熔丝无关，为接地电压GND电平。

若熔丝切断周期完成，则熔丝元件复位信号FSRST和熔丝元件复位延迟信号FSRSTD变为L，另外，熔丝切断使能信号CUTEN变为L电平。相应地，CMOS传输门102和125变为非导通状态，MOS晶体管104和126变为导通状态，熔丝栅极电源线90的电压FGVDD和虚拟接地线92的电压VGND均变为电源电压VDD电平。在该状态下，内部节点ND1被切断判定电路维持在电源电压VDD电平，熔丝FU的两端被维持在同一电位。

通过使用MOS晶体管105将虚拟接地线92维持在接地电压，可防止内部节点GD或虚拟接地线92因电荷的移动而变为中间电压电平，相应地，可避免内部节点的不稳定状态，保证与熔丝切断关联的电路的稳定工作。

MOS晶体管130的电流驱动力减小，通常工作时的泄漏电流充分小。另外，可仅防止虚拟接地线92的电位上浮，使其尺寸充分小。

图41是表示熔丝状态的判定工作的信号波形图。下面，参照图41，说明图39所示的电路的工作。

当熔丝切断判定时，熔丝切断使能信号CUTEN被维持在L电平。因此，CMOS传输门102处于非导通状态，MOS晶体管104处于导通状态，熔丝电源线90上的电压VFGVDD被维持在电源电压VDD电平。另外，熔丝栅极电源电压FGVDD被维持在接地电压电平，MOS晶体管106a和106b被维持在非导通状态。

在初始状态下，复位信号RST、FSRST和FSRSTD为L电平，CMOS传输门125为导通状态，控制信号PG根据切断使能信号CUTEN，为接地电压GND电平。相应地，MOS晶体管105为导通状态，MOS晶体管130为非导通状态，虚拟接地线92的电压VGND为电源电压VDD电平。

接着，为了初始设定内部节点ND1，将复位信号RST和FSRST驱动为H电平。相应地，NAND门121的输出信号为L电平，NAND门123的输出信号为H电平，CMOS传输门125为非导通状态，MOS晶体管126为导通状态，控制信号PG为H电平。响应于该控制信号PG的H电平，MOS晶体管105为非导通状态，MOS晶体管130为导通状态，虚拟接地线92为接地电压GND电平。

利用复位信号RST，扫描触发器PSR和FSR的输出信号均变为L电平，NAND门15的输出信号为H电平，反相器缓冲器17的输出信号GD变为接地电压电平的L电平。在该状态下，虚拟接地线92经MOS晶体管105耦合在接地节点上，内部节点GD的电压电平被确实维持在接地电压电平，熔断电流提供晶体管CTr被维持在非导通状态。

接着，将熔丝复位延迟信号FSRSTD驱动到H电平，切断判定电路CJC中，将内部状态设定为判定准备状态(使图16的三态反相器TV1启动)。在该状态下，熔丝复位延迟信号FSRSTD为H电平，NAND门122的输出信号为L电平，相应地，NAND门123的输出信号为H电平。CMOS传输门125为非导通状态，控制信号PG被MOS晶体管126维持在电源电压VDD电平。

若判定期间结束，则熔丝复位延迟信号FSRSTD下降为L电平，NAND门121和122的输出信号均变为H电平，相应地，NAND门123的输出信号变为L电平，CMOS传输门125变为导通状态，MOS晶体管126变为非导通状态。相应地，控制信号PG根据切断使能信号CUTEN变为接地电压GND电平。MOS晶体管105为导通状态，MOS晶体管130为非导通状态，虚拟接地线92的电压为电源电压VDD电平。熔丝栅极电源线90的电压VFGVDD为电源电压电平，反相器缓冲器17的输出信号GD变为电源电压VDD电平。

在该判定工作时，熔丝FU的两端产生电位差仅为判定期间中熔丝复位延迟信号FSRSTD为H电平的期间(参照图16的切断判定电路)，充分缩短熔丝元件FS施加电压的期间。

使用复位信号RST、FSRST和FSRSTD，防止虚拟接地线92变为浮置状态，由此可防止内部节点GD变化为中间电压电平。由此，可防止电路工作因加工参数差异引起的泄漏电流增大等而不稳定，可确实进行熔丝元件的切断和切断判定。

[熔丝程序电路的电源电路变更例3]

图42是表示熔丝程序电路的电源电路变更例3的结构的图。该图42所示的电路构成在以下方面与图39所示的熔丝程序电路电源电路的构成不同。即，在耦合于熔丝栅极电源线90上的CMOS传输门102中，P沟道MOS晶体管102a的背栅极代替电源节点耦合于熔丝栅极电源线90上。图42所示的熔丝程序电路的构成和电源电路的其它构成与图39所示的构成一样，向对应的部分附加相同参照符号或序号，省略其详细说明。

在该图42所示的电源电路构成中，与图38所示的电源电路构成一样，CMOS传输门102中，P沟道MOS晶体管102a即便在熔丝栅极电源电压FGVDD升压至比电源电压VDD高的电压电平的情况下，也防止其背栅极-源极/漏极间沿正向偏置而使杂质区域-基板间的PN结导通的状态。由此，可将升压电压电平的熔丝栅极电源电压FGVDD稳定地传递到熔丝栅极电源线90。因此，可提高熔断电流提供晶体管CTr的电压电平，增大其电导，相应地提高电流驱动力。由此，可拓宽熔丝熔断电流的调整范围，设定最佳熔丝熔断电流。

如图40和图41所示，当熔丝栅极电源电压FGVDD为接地电压电平时，熔丝栅极电源线90即便为电源电压VDD电平，P沟道MOS晶体管102a的背栅极也为电源电压电平，背栅极与接受接地电压的漏极节点之间的PN结为深的反偏置状态。另外，耦合于熔丝栅极电源线90上的源极节点与背栅极为相同电压，两者间的PN结被内置电压维持非导通状态，不会产生任何问题。

图42所示的表示电路工作的信号波形图与图40和图41所示的信号波形图一样，进行同样的工作(不同之处在于熔丝栅极电源电压FGVDD的电压升压到比电源电压VDD高的电压电平。

如上所述，根据本发明，实现布线熔断型熔丝程序电路，可使用内部电源进行熔丝的切断，可进行晶片上和模制状态及其现场(on site)下的救济，相应地，可进行预烧后的救济等，可实现生产率提高。另外，在与BIST组合的情况下，可构筑自修复测试，削减测试成本。

本发明可适用于在所有使用铜布线层的半导体器件中利用熔丝元件来对固定信息进行编程的器件。

尽管详细说明示出本发明，但这仅是示例，不起限定作用，可以清楚理解的是发明的精神与范围仅由权利要求的范围限定。

Claims (99)

1.一种具有多个金属布线层的半导体器件，其中，具备：

内部电路，包含使用所述多个金属布线层的布线进行布线连接的晶体管元件；

至少一个熔丝程序电路，包含：熔丝元件，使用所述多个金属布线层的最下层的第一金属布线层之上的布线层的布线而形成；以及熔丝晶体管元件，与所述熔丝元件串联连接，并有选择地流过用于进行所述熔丝元件的熔断的电流，其中，用于根据依照熔丝程序信息设定的所述熔丝元件的熔断/未熔断状态而固定地储存与所述内部电路有关的信息；以及

规定的布线层，形成于所述多个金属布线层上，

所述多个金属布线层各自的厚度均薄于所述规定的布线层的厚度，

所述多个金属布线层和所述规定的布线层具有铜布线，

所述熔丝元件由铜构成。

2.根据权利要求1所述的半导体器件，其中，

所述内部电路包含将来自电源节点的电压作为工作电源电压进行工作的核心晶体管元件，

所述熔丝元件耦合在接受来自所述电源节点的电压的节点上，

所述熔丝晶体管元件具备构造与所述核心晶体管元件相同的晶体管。

3.根据权利要求1所述的半导体器件，其中，

所述熔丝程序电路还具备：驱动电路，根据所述熔丝程序信息，有选择地驱动所述熔丝晶体管元件的栅极电压，

所述驱动电路接受来自接受电压电平可变的电压的电压节点的电压，并将其作为工作电源电压。

4.根据权利要求3所述的半导体器件，其中，

所述驱动电路具备对内部信号的电平进行变换的电平变换电路，

所述电平变换电路接受所述电压节点的电压，作为工作电源电压。

5.根据权利要求4所述的半导体器件，其中，

使所述电压节点的电压比所述内部电路的电源电压节点的电压电平低，直到电源接入时，激活复位信号为止。

6.根据权利要求4所述的半导体器件，其中，

所述电平变换电路和熔丝晶体管元件形成于与提供所述内部电路的电源电压的基板区域电隔离的阱区内。

7.根据权利要求3所述的半导体器件，其中，

所述熔丝晶体管元件具有：一个导通端子，利用多层布线耦合于所述熔丝元件上；以及另一导通端子，通过所述多层布线耦合于提供与所述电压节点的电压不同的电压的基准节点上。

8.根据权利要求1所述的半导体器件，其中，

所述至少一个熔丝程序电路具备多个熔丝程序电路，

各所述熔丝程序电路还具备：

多个触发器串中的对应的触发器，以构成传输对所述内部电路状态进行设定的数据的程序扫描通道的方式串联配置；

切断判定电路，耦合在所述熔丝元件上并生成表示所述熔丝元件的状态的信号；以及

多路复用器，将所述切断判定电路的输出信号耦合到所述程序扫描通道的对应的触发器上。

9.根据权利要求1所述的半导体器件，其中，

所述至少一个熔丝程序电路具备多个并联配置的多个熔丝程序电路，

各所述熔丝程序电路还具备选择触发器，

所述选择触发器对应于所述多个熔丝程序电路来配置，而且构成利用移位工作来传输熔丝元件指定信号的熔丝选择扫描通道。

10.根据权利要求1所述的半导体器件，其中，

所述至少一个熔丝程序电路具备多个单独配置的熔丝程序电路，

所述熔丝程序电路还具备：

多个触发器的对应的触发器，以构成传输对所述内部电路状态进行指定的数据的程序扫描通道的方式相互串联连接，而且对应于所述熔丝程序电路而配置；

切断判定电路，耦合于所述熔丝元件上，生成表示所述熔丝元件的状态的信号；以及

多路复用器，选择所述切断判定电路的输出信号与所述程序扫描通道的对应的触发器的输出信号之一，

所述半导体器件还具备：冗余解码器，根据所述多路复用器的输出信号，对被提供的数据进行解码，生成对应于所述内部电路的状态的信号。

11.根据权利要求1所述的半导体器件，其中，

所述至少一个熔丝程序电路包含：多个熔丝程序电路，其中的至少一个包含线宽比其它熔丝程序电路的熔丝元件宽的熔丝元件。

12.根据权利要求1所述的半导体器件，其中，

所述至少一个熔丝程序电路具备多个单独配置的熔丝程序电路，

各所述熔丝程序电路还具备：

多个程序触发器的对应的程序触发器，以构成传输对所述内部电路状态进行指定的数据的程序扫描通道的方式相互串联连接，而且对应于所述熔丝程序电路而配置；

多个选择触发器的对应的选择触发器，以构成传输对所述多个熔丝程序电路进行选择的数据的熔丝选择扫描通道的方式相互串联连接，而且对应于所述熔丝程序电路而配置；以及

栅极电路，根据所述熔丝选择扫描通道的对应的触发器的数据、所述程序扫描通道的对应的触发器的数据、以及熔丝熔断时钟信号，有选择地向所述熔丝晶体管元件的栅极施加电压。

13.根据权利要求1所述的半导体器件，其中，

所述熔丝晶体管元件配置在所述熔丝元件的下层。

14.根据权利要求1所述的半导体器件，其中，

所述熔丝程序电路还包含：配置在所述熔丝元件下层的、控制所述熔丝晶体管元件导通的电路，

所述熔丝程序电路的所述熔丝元件以外的构成要素使用所述多个金属布线层的第1和第2金属布线层的金属布线来进行布线，

所述熔丝元件使用所述第1和第2金属布线层的上层的布线来形成。

15.根据权利要求14所述的半导体器件，其中，

所述第2金属布线层的金属布线在所述熔丝元件的熔断工作时和读出判定工作时以外，被维持在与所述熔丝元件两端的各个电位相同的电位。

16.根据权利要求14所述的半导体器件，其中，

所述熔丝程序电路包含：N沟道MOS晶体管，形成于与所述内部电路的电源隔离的阱区内。

17.根据权利要求16所述的半导体器件，其中，

所述N沟道MOS晶体管的源极和基板区域耦合在其电压电平能变更的虚拟接地线上。

18.根据权利要求17所述的半导体器件，其中，

所述虚拟接地线在所述熔丝元件非切断时，被维持在与所述熔丝元件两端电位相同的电位。

19.根据权利要求17所述的半导体器件，其中，

还具备：P沟道MOS晶体管，根据切断使能信号，将所述第2金属布线层的金属布线维持在与所述熔丝元件两端电位相同的电位。

20.根据权利要求1所述的半导体器件，其中，

所述至少一个熔丝程序电路具备多个单独设置的熔丝程序电路，

所述熔丝元件直线对准地配置，

各所述熔丝程序电路还具备：以包围所述熔丝元件的方式配置的、耦合在通孔和电源线上的扩散防护壁布线。

21.根据权利要求20所述的半导体器件，其中，

在平面图中，配置有：

第一扩散防护壁布线，在所述熔丝元件的延伸方向上延伸；

第二扩散防护壁布线，在与所述熔丝元件的延伸方向垂直的方向上延伸；

第三扩散防护壁布线，在所述熔丝元件的延伸方向上延伸；

第四扩散防护壁布线，在所述熔丝元件的延伸方向上延伸；

第五扩散防护壁布线，在与所述熔丝元件的延伸方向垂直的方向上延伸；

第六扩散防护壁布线，在所述熔丝元件的延伸方向上延伸，

所述第一扩散防护壁布线的一端连接于所述第二扩散防护壁布线的第一规定部位，

所述熔丝元件的一端连接于所述第二扩散防护壁布线的第二规定部位，

所述第三扩散防护壁布线的一端连接于所述第二扩散防护壁布线的第三规定部位，

所述第四扩散防护壁布线的一端连接于所述第五扩散防护壁布线的第四规定部位，

所述熔丝元件的另一端连接于所述第五扩散防护壁布线的第五规定部位，

所述第六扩散防护壁布线的一端连接于所述第五扩散防护壁布线的第六规定部位，

按所述第一扩散防护壁布线、所述第四扩散防护壁布线、所述熔丝元件、所述第六扩散防护壁布线、所述第三扩散防护壁布线的顺序进行配置，

所述扩散防护壁布线具有所述第一至第六扩散防护壁布线。

22.根据权利要求20所述的半导体器件，其中，

在剖面图中，以所述扩散防护壁布线包围所述熔丝元件的方式进行配置。

23.根据权利要求22所述的半导体器件，其中，

在剖面图中，所述扩散防护壁布线配置成从所述熔丝元件离开400nm以上。

24.根据权利要求1所述的半导体器件，其中，

所述晶体管元件的第一栅极绝缘膜和所述熔丝晶体管元件的第二栅极绝缘膜是同一材料，

所述晶体管元件的所述第一栅极绝缘膜和所述熔丝晶体管元件的所述第二栅极绝缘膜的膜厚相等。

25.一种具有多个金属布线层的半导体器件，其中，具备：

内部电路，包含使用所述多个金属布线层的布线进行布线连接的晶体管元件；

至少一个熔丝程序电路，包含：熔丝元件，使用所述多个金属布线层中的一个布线层的布线而形成；以及熔丝晶体管元件，与所述熔丝元件串联连接，并有选择地流过用于进行所述熔丝元件的熔断的电流，其中，用于根据所述熔丝元件的熔断/未熔断状态而固定地储存与所述内部电路有关的信息；以及

规定的布线层，形成于所述多个金属布线层上，

所述多个金属布线层各自的厚度均薄于所述规定的布线层的厚度，

所述多个金属布线层和所述规定的布线层具有铜布线，

所述熔丝元件由铜构成。

26.根据权利要求25所述的半导体器件，其中，

所述内部电路包含将来自电源节点的电压作为工作电源电压进行工作的核心晶体管元件，

所述熔丝元件耦合在接受来自所述电源节点的电压的节点上，

所述熔丝晶体管元件具备构造与所述核心晶体管元件相同的晶体管。

27.根据权利要求25所述的半导体器件，其中，

所述熔丝程序电路还具备：驱动电路，根据作为与所述内部电路关联的信息的熔丝程序信息，有选择地驱动所述熔丝晶体管元件的栅极电压，

所述驱动电路接受来自接受电压电平可变的电压的电压节点的电压，并将其作为工作电源电压。

28.根据权利要求27所述的半导体器件，其中，

所述驱动电路具备对内部信号的电平进行变换的电平变换电路，

所述电平变换电路接受所述电压节点的电压，作为工作电源电压。

29.根据权利要求28所述的半导体器件，其中，

使所述电压节点的电压比所述内部电路的电源电压节点的电压电平低，直到电源接入时，激活复位信号为止。

30.根据权利要求28所述的半导体器件，其中，

所述电平变换电路和熔丝晶体管元件形成于与提供所述内部电路的电源电压的基板区域电隔离的阱区内。

31.根据权利要求27所述的半导体器件，其中，

所述熔丝晶体管元件具有：一个导通端子，利用多层布线耦合于所述熔丝元件上；以及另一导通端子，通过所述多层布线耦合于提供与所述电压节点的电压不同的电压的基准节点上。

32.根据权利要求25所述的半导体器件，其中，

所述至少一个熔丝程序电路具备多个熔丝程序电路，

各所述熔丝程序电路还具备：

多个触发器串中的对应的触发器，以构成传输对所述内部电路状态进行设定的数据的程序扫描通道的方式串联配置；

切断判定电路，耦合在所述熔丝元件上并生成表示所述熔丝元件的状态的信号；以及

多路复用器，将所述切断判定电路的输出信号耦合到所述程序扫描通道的对应的触发器上。

33.根据权利要求25所述的半导体器件，其中，

所述至少一个熔丝程序电路具备多个并联配置的多个熔丝程序电路，

各所述熔丝程序电路还具备选择触发器，

所述选择触发器对应于所述多个熔丝程序电路来配置，而且构成利用移位工作来传输熔丝元件指定信号的熔丝选择扫描通道。

34.根据权利要求25所述的半导体器件，其中，

所述至少一个熔丝程序电路具备多个单独配置的熔丝程序电路，

所述熔丝程序电路还具备：

多个触发器的对应的触发器，以构成传输对所述内部电路状态进行指定的数据的程序扫描通道的方式相互串联连接，而且对应于所述熔丝程序电路而配置；

切断判定电路，耦合于所述熔丝元件上，生成表示所述熔丝元件的状态的信号；以及

多路复用器，选择所述切断判定电路的输出信号与所述程序扫描通道的对应的触发器的输出信号之一，

所述半导体器件还具备：冗余解码器，根据所述多路复用器的输出信号，对被提供的数据进行解码，生成对应于所述内部电路的状态的信号。

35.根据权利要求25所述的半导体器件，其中，

所述至少一个熔丝程序电路包含：多个熔丝程序电路，其中的至少一个包含线宽比其它熔丝程序电路的熔丝元件宽的熔丝元件。

36.根据权利要求25所述的半导体器件，其中，

所述至少一个熔丝程序电路具备多个单独配置的熔丝程序电路，

各所述熔丝程序电路还具备：

多个程序触发器的对应的程序触发器，以构成传输对所述内部电路状态进行指定的数据的程序扫描通道的方式相互串联连接，而且对应于所述熔丝程序电路而配置；

多个选择触发器的对应的选择触发器，以构成传输对所述多个熔丝程序电路进行选择的数据的熔丝选择扫描通道的方式相互串联连接，而且对应于所述熔丝程序电路而配置；以及

栅极电路，根据所述熔丝选择扫描通道的对应的触发器的数据、所述程序扫描通道的对应的触发器的数据、以及熔丝熔断时钟信号，有选择地向所述熔丝晶体管元件的栅极施加电压。

37.根据权利要求25所述的半导体器件，其中，

所述熔丝晶体管元件配置在所述熔丝元件的下层。

38.根据权利要求25所述的半导体器件，其中，

所述熔丝程序电路还包含：配置在所述熔丝元件下层的、控制所述熔丝晶体管元件导通的电路，

所述熔丝程序电路的所述熔丝元件以外的构成要素使用所述多个金属布线层的第一和第二金属布线层的金属布线来进行布线，

所述熔丝元件使用所述第一和第二金属布线层的上层的布线来形成。

39.根据权利要求38所述的半导体器件，其中，

所述第二金属布线层的金属布线在所述熔丝元件的熔断工作时和读出判定工作时以外，被维持在与所述熔丝元件两端的各个电位相同的电位。

40.根据权利要求38所述的半导体器件，其中，

所述熔丝程序电路包含：N沟道MOS晶体管，形成于与所述内部电路的电源隔离的阱区内。

41.根据权利要求40所述的半导体器件，其中，

所述N沟道MOS晶体管的源极和基板区域耦合在其电压电平能变更的虚拟接地线上。

42.根据权利要求41所述的半导体器件，其中，

所述虚拟接地线在所述熔丝元件非切断时，被维持在与所述熔丝元件两端电位相同的电位。

43.根据权利要求41所述的半导体器件，其中，

还具备：P沟道MOS晶体管，根据切断使能信号，将所述第二金属布线层的金属布线维持在与所述熔丝元件两端电位相同的电位。

44.根据权利要求25所述的半导体器件，其中，

所述至少一个熔丝程序电路具备多个单独设置的熔丝程序电路，

所述熔丝元件直线对准地配置，

各所述熔丝程序电路还具备：以包围所述熔丝元件的方式配置的、耦合在通孔和电源线上的扩散防护壁布线。

45.根据权利要求44所述的半导体器件，其中，

在平面图中，配置有：

第一扩散防护壁布线，在所述熔丝元件的延伸方向上延伸；

第二扩散防护壁布线，在与所述熔丝元件的延伸方向垂直的方向上延伸；

第三扩散防护壁布线，在所述熔丝元件的延伸方向上延伸；

第四扩散防护壁布线，在所述熔丝元件的延伸方向上延伸；

第五扩散防护壁布线，在与所述熔丝元件的延伸方向垂直的方向上延伸；

第六扩散防护壁布线，在所述熔丝元件的延伸方向上延伸，

所述第一扩散防护壁布线的一端连接于所述第二扩散防护壁布线的第一规定部位，

所述熔丝元件的一端连接于所述第二扩散防护壁布线的第二规定部位，

所述第三扩散防护壁布线的一端连接于所述第二扩散防护壁布线的第三规定部位，

所述第四扩散防护壁布线的一端连接于所述第五扩散防护壁布线的第四规定部位，

所述熔丝元件的另一端连接于所述第五扩散防护壁布线的第五规定部位，

所述第六扩散防护壁布线的一端连接于所述第五扩散防护壁布线的第六规定部位，

按所述第一扩散防护壁布线、所述第四扩散防护壁布线、所述熔丝元件、所述第六扩散防护壁布线、所述第三扩散防护壁布线的顺序进行配置，

所述扩散防护壁布线具有所述第一至第六扩散防护壁布线。

46.根据权利要求44所述的半导体器件，其中，

在剖面图中，以所述扩散防护壁布线包围所述熔丝元件的方式进行配置。

47.根据权利要求46所述的半导体器件，其中，

在剖面图中，所述扩散防护壁布线配置成从所述熔丝元件离开400nm以上。

48.根据权利要求25所述的半导体器件，其中，

所述晶体管元件的第一栅极绝缘膜和所述熔丝晶体管元件的第二栅极绝缘膜是同一材料，

所述晶体管元件的所述第一栅极绝缘膜和所述熔丝晶体管元件的所述第二栅极绝缘膜的膜厚相等。

49.一种具有多个金属布线层的半导体器件，包括：

内部电路，包含连接至所述多个金属布线层中的布线的晶体管元件；以及

至少一个熔丝程序电路，包含：(i)使用金属布线层中的布线形成的熔丝元件，该金属布线层高于在所述多个金属布线层中的最低金属布线层的第一金属布线层，以及(ii)熔丝晶体管元件，串联连接至所述熔丝元件，用于选择性地通过电流以熔断所述熔丝元件，用于根据依照熔丝程序信息设定的所述熔丝元件的熔断或未熔断状态而固定地储存与所述内部电路有关的信息，其中

所述熔丝元件包含铜材料，

所述熔丝晶体管元件配置在所述熔丝元件的下方，

所述熔丝晶体管元件的源极区域配置在所述多个金属布线层的第二金属布线层中形成的第一金属布线的下方，而所述源极区域连接至所述第一金属布线，

所述熔丝晶体管元件的漏极区域配置在所述第二金属布线层中形成的第二金属布线的下方，而所述漏极区域连接至所述第二金属布线，以及

在执行复位操作至驱动电路用于驱动所述熔丝晶体管元件的栅极后，所述第一和第二金属布线被保持在与周期中所述熔丝元件的相对端电位相同的电位，而没有所述熔线元件的熔断操作和所述熔丝元件的切断决定操作。

50.根据权利要求49的半导体器件，其中

所述内部电路包含核心晶体管元件，由从作为操作电源电压的电源节点提供的电压进行搡作，

所述熔丝元件耦合至接收来自所述电源节点的所述电压的节点，以及

所述熔丝晶体管元件包含在结构上与所述核心晶体管相同的晶体管。

51.根据权利要求49的半导体器件，其中

所述熔丝晶体管元件具有：第一导通端子，通过在所述金属布线层中多重层中的所述布线而耦合至所述熔丝元件；以及第二导通端子，通过在所述多重层中的所述布线而耦合至提供电压的基准节点。

52.根据权利要求49的半导体器件，其中

所述至少一个熔丝程序电路包含多个熔丝程序电路，该多个熔丝程序电路包含至少一个具有熔丝元件的熔丝程序电路，该熔丝元件在布线宽度上宽于其它熔丝程序电路中的熔丝元件。

53.根据权利要求49的半导体器件，其中

所述熔丝程序电路包含形成在与所述内部电路的电源隔离的阱区中的N沟道MOS晶体管。

54.根据权利要求53的半导体器件，其中

所述N沟道MOS晶体管具有源极和耦合至虚拟接地线的基扳区域，所述虚拟接地线具有电压电平变量。

55.根据权利要求54的半导体器件，其中

在执行复位操作至所述驱动电路用于驱动所述熔丝晶体管元件的所述栅极后，所述虚拟接地线保持在与周期中所述熔丝元件的相对端相同的电位，而没有所述第一熔丝元件的所述熔断操作和所述熔丝元件的所述切断决定操作。

56.根据权利要求49的半导体器件，其中

所述至少一个熔丝程序电路包含多个单独配置的熔丝程序电路，

所述熔丝元件被配置成彼此对齐，以及

每个熔丝程序电路进一步包含环绕所述熔丝元件配置的布线，所述布线耦合至通孔和电源线。

57.根据权利要求49的半导体器件，其中

所述多个金属布线层包含多个第三金属布线层和形成在所述多个第三金属布线层上的第四金属布线层，

每个所述第三金属布线层的第一厚度小于所述第四金属布线层的第二厚度，以及

使用所述布线在多个所述第三金属布线层之一中形成所述熔丝元件。

58.一种半导体器件，包括：

多个金属布线层；以及

至少一个熔丝程序电路，包含：(i)使用所述多个金属布线层的第一金属布线层中的布线形成的熔丝元件，以及(ii)熔丝晶体管元件，串联连接至所述熔丝元件并且选择性地通过电流以熔断所述熔丝元件，其中

所述熔丝元件包含铜材料，

所述熔丝晶体管元件配置在所述熔丝元件的下方，

所述熔丝晶体管元件的源极区域配置在所述多个金属布线层的第二金属布线层中形成的第一金属布线的下方，而所述源极区域连接至所述第一金属布线，

所述熔丝晶体管元件的漏极区域配置在所述第二金属布线层中形成的第二金属布线的下方，而所述漏极区域连接至所述第二金属布线，

所述第一金属布线层形成在所述第二金属布线层的上方，

在执行复位操作至驱动电路用于驱动所述熔丝晶体管元件的栅极后，所述第一和第二金属布线被保持在与周期中所述熔丝元件的相对端电位相同的电位，而没有所述熔丝元件的熔断操作和所述熔丝元件的切断决定操作。

59.根据权利要求58的半导体器件，进一步包括：

第三金属布线，形成在所述多个金属布线层的第三金属布线层中，所述第三金属布线配置成平行于所述第一金属布线并且经由多个第一通孔连接至所述第一金属布线；以及

第四金属布线，形成在所述第三金属布线层中，所述第四金属布线配置成平行于所述第二金属布线并且经由多个第二通孔连接至所述第二金属布线，

其中所述第三金属布线层形成在所述第一和第二金属布线层之间。

60.根据权利要求59的半导体器件，进一步包括：

在平面图和在所述第一金属布线层中，第一围圈包含：

第一金属图案，

第二金属图案，以及

第三金属图案，配置成平行于所述第一金属图案，

所述第一金属图案的一端连接至所述第二金属图案的一端，

所述第二金属图案的另一端连接至所述第三金属图案的一端，以及

所述第二金属图案连接至所述熔丝元件的一端；以及

在平面图和在所述第一金属布线层中，第二围圈包含：

第四金属图案，

第五金属图案，以及

第六金属图案，配置成平行于所述第一、第三和第四金属图案，

所述第四金属图案的一端连接至所述第五金属图案的一端，

所述第五金属图案的另一端连接至所述第六金属图案的一端，以及

所述第五金属图案连接至所述熔丝元件的另一端，

其中所述第一金属图案、所述第四金属图案、所述熔丝元件、所述第六金属图案和所述第三金属图案依此次序配置。

61.根据权利要求60的半导体器件，进一步包括：

预定的金属图案，形成在所述多个金属布线层的第四金属布线层中，其中

所述预定的金属图案覆盖所述熔丝元件和所述第一金属布线层，并且电连接至所述笫一、第二和第三金属图案。

62.根据权利要求59的半导体器件，其中

所述驱动电路包含：

电平移动电路，接收具有第一振幅的第一信号，输出第二信号用于驱动所述熔丝晶体管元件的所述栅极，并且具有预定的晶体管，

所述第二信号具有比所述第一振幅大的第二振幅，以及

所述预定的晶体管配置在所述熔丝元件的下方。

63.根据权利要求61的半导体器件，其中

在执行所述复位操作至所述驱动电路后，所述第三和第四金属布线、所述第一和第二围圈、和所述预定的金属图案被保持在与所述周期中所述熔丝元件的相对端的所述电位相同的电位，而没有所述熔丝元件的所述熔断操作和所述熔丝元件的所述切断决定操作。

64.根据权利要求62的半导体器件，进一步包括：

内部电路，包含存储器电路，所述存储器电路具有多个晶体管元件，其中

所述熔丝程序电路能够根据依照熔丝程序信息设定的所述熔丝元件的熔断或未熔断状态而固定地储存与所述内部电路相关的信息，以及

所述熔丝晶体管元件、所述预定的晶体管和所述多个晶体管元件的每个的栅极绝缘膜具有相同的材料和相同的厚度。

65.根据权利要求58的半导体器件，其中

所述多个金属布线层包含：

多个第五金属布线层，以及

形成在所述多个第五金属布线层上的笫六金属布线层，

每个所述第五金属布线层的第一厚度小于所述第六金属布线层的第二厚度，并且

使用在所述第一金属布线层中的所述布线作为多个所述第五金属布线层之一来形成所述熔丝元件。

66.一种半导体器件，包括：

半导体基板；

包含多条预定的布线的第一布线层，所述多条预定的布线包含铜材料，所述第一布线层为由所述多个第一布线层所形成的多个和多重的布线层；

内部电路，所述内部电路包含存储器电路，所述存储器电路包含列解码器、行解码器、配置成矩阵的多个存储器单元，所述列解码器、行解码器和所述多个存储器单元包含多个晶体管；以及

熔丝程序电路，包含熔丝元件和第一晶体管，形成在作为所述多个第一布线层之一的第二布线层中的熔丝元件包含铜布线并且能够通过导通所述第一晶体管并使电流流过所述铜布线而被选择性地切断，所述第一晶体管串联连接至所述熔丝元件；

其中预定的信息依照所述熔丝程序电路的所述熔丝元件的熔断或非熔断状态而被设定至所述内部电路，

其中所述第一晶体管的第一栅极绝缘膜的第一膜材料与所述晶体管的第二栅极绝缘膜的第二膜材料相同，并且

其中所述第一晶体管的所述第一栅极绝缘膜的第一膜厚度与所述晶体管的所述第二栅极绝缘膜的第二膜厚度相同。

67.根据权利要求66的半导体器件，其中

所述笫一晶体管包含在平面图中的第一方向上配置的且在平面图中的垂直于所述第一方向的第二方向上延伸的多个栅电极、以及在平面图中的所述第一方向上配置的且在平面图中的所述第二方向上延伸的多个有源区，

其中每个所述多个栅电极和每个所述多个有源区交替地配置在平面图中的所述第一方向上。

68.根据权利要求67的半导体器件，进一步包括：

多个第一布线，形成在第三布线层中作为多个第一布线层的最下层、配置在平面图中的第一方向上并且在平面图中的第二方向上延伸，每个所述多个第一布线重叠于平面图中每个所述多个有源区；以及

多个第二布线，形成在所述第三布线层的上方所形成的第四布线层中、配置在平面图中的第一方向上并且在平面图中的第二方向上延伸，每个所述多个第二布线重叠于平面图中每个所述多个第一布线；

其中作为所述多个第一布线层的另一个的所述第四布线层形成在所述第二布线层的下方；并且

其中每个所述多个有源区经由多个第一通孔与每个所述多个第一布线连接，并且每个所述多个第一布线经由多个第二通孔与每个所述多个第二布线连接。

69.根据权利要求66的半导体器件，进一步包括：

形成在作为多个第一布线层的最下层的第三布线层中的一对第一布线，每个该第一布线配置在平面图中的第一方向上并且在平面图中垂直于所述第一方向的第二方向上延伸，该对第一布线之一重叠于平面图中所述第一晶体管的源极区域，而该对第一布线的另一个重叠于平面图中所述第一晶体管的漏极区域；以及

形成在所述第三布线层的上方所形成的第四布线层中且在平面图中的所述第二方向上延伸的一对第二布线，每个该第二布线配置在平面图中的所述第一方向上，该对第二布线之一重叠于平面图中该对第一布线之一，而该对第二布线的另一个重叠于平面图中所述对第一布线的另一个；

其中作为所述多个第一布线层的另一个的所述第四布线层形成在所述第二布线层下方；并且

其中所述第一晶体管的所述源极区域经由多个第一通孔与所述对第一布线之一连接，所述对第一布线的另一个经由多个第二通孔与所述第一晶体管的所述漏极区域连接，所述对第一布线之一经由多个第三通孔与所述对第二布线之一连接，而所述对第一布线的另一个经由多个第四通孔与所述对第二布线的另一个连接。

70.根据权利要求66的半导体器件，进一步包括：

第一焊盘，来自所述半导体器件的外侧的第一电源电压提供至所述第一焊盘，所述第一电源电压提供至所述内部电路；以及

第二焊盘，来自所述半导体器件的外侧的第二电源电压提供至所述第二焊盘，所述第二电源电压不同于所述第一电源电压，所述第二电源电压提供至所述熔丝元件的一个端子。

71.根据权利要求70的丰导体器件，其中来自所述半导体器件的外侧的第二电源电压只提供至所述第二焊盘，不会提供至其它的焊盘。

72.一种半导体器件，包括：

半导体基板；

内部电路，所述内部电路包含多个核心晶体管；以及

程序电路，所述程序电路包含熔丝程序电路，所述熔丝程序电路包含熔丝元件和熔丝晶体管元件，所述熔丝元件包含铜布线，所述熔丝程序电路是多个，通过流过电流熔断一部分所述多个熔丝程序电路的每个所述熔丝元件而切断一部分所述多个熔丝程序电路的所述熔丝元件，所述熔丝晶体管元件串联连接至所述熔丝元件；并且

其中所述熔丝晶体管元件的第一栅极绝缘膜的第一膜材料与所述核心晶体管的第二栅极绝缘膜的第二膜材科相同。

73.根据权利要求72的半导体器件，其中所述内部电路包含存储器电路，所述存储器电路包含列解码器、行解码器、配置成矩阵的多个存储器单元，

其中所述列解码器、所述行解码器和所述多个存储器单元的每个包含核心晶体管；

其中预定的信息依照每个所述多个熔丝程序电路的所述熔丝元件的熔断或未熔断状态而被设定至所述存储器电路，并且其中所述熔丝晶体管元件的所述第一栅极绝缘膜的第一膜厚度与所述核心晶体管的所述第二栅极绝缘膜的第二膜厚度相同。

74.根据权利要求72的半导体器件，其中所述内部电路包含含有所述多个核心晶体管的处理器，

其中预定的信息依照每个所述多个熔丝程序电路的所述熔丝元件的熔断或未熔断状态而被设定至所述处理器，并且其中所述熔丝晶体管元件的所述第一栅极绝缘膜的第一膜厚度与所述核心晶体管的所述第二栅极绝缘膜的第二膜厚度相同。

75.根据权利要求72的半导体器件，其中所述内部电路包含含有核心晶体管、电阻元件、电流源和电压源的模拟电路；并且

其中预定的信息依照每个所述多个熔丝程序电路的所述熔丝元件的熔断或未熔断状态而被设定至所述模拟电路的电阻元件的电阻值或所述模拟电路的所述核心晶体管的驱动电流值；并且

其中所述熔丝晶体管元件的所述第一栅极绝缘膜的第一膜厚度与所述核心晶体管的所述第二栅极绝缘膜的笫二膜厚度相同。

76.根据权利要求72的半导体器件，进一步包括：

形成在第一布线层中的一对第一布线，该对第一布线的每个布线配置在平面图中的第一方向上并且在平面图中垂直于第一方向的第二方向上延伸，该对第一布线之一重叠于平面图中所述熔丝晶体管元件的源极区域，而该对第一布线的另一个重叠于平面图中所述熔丝晶体管元件的漏极区域；

其中所述熔丝晶体管元件的所述源极区域经由多个第一通孔与所述对第一布线之一连接，所述对第一布线的另一个经由多个第二通孔与所述熔丝晶体管元件的所述漏极区域连接；

在执行复位操作至所述程序电路后，所述对第一布线保持在与周期中所述熔丝元件的相对端电位相同的电位，而没有所述熔丝元件的熔断操作和所述熔丝元件的切断决定操作，所述程序电路依照熔丝程序信息驱动和控制所述熔丝晶体管元件的栅极。

77.根据权利要求72的半导体器件，进一步包括：

形成在第一布线层中的一对第一布线，所述对第一布线的每个布线配置在平面图中的第一方向上并且在平面图中垂直于第一方向的第二方向上延伸，所述对第一布线之一重叠于平面图中所述熔丝晶体管元件的源极区域，而所述对第一布线的另一个重叠于平面图中所述熔丝晶体管元件的漏极区域；

其中所述熔丝晶体管元件的所述源极区域经由多个第一通孔与所述对第一布线之一连接，所述对第一布线的另一个经由多个第二通孔与所述熔丝晶体管元件的所述漏极区域连接，

其中以在周期中提供与所述熔丝元件的相对端电位相同的电位至所述对第一布线的方式控制所述半导体器件，而没有所述熔丝元件的熔断操作和所述熔丝元件的切断决定操作。

78.根据权利要求72的半导体器件，其中每个所述多个熔丝晶体管元件包含在平面图中的第一方向上配置且在平面图中垂直于所述第一方向的笫二方向上延伸的多个栅电极、以及在平面图中的所述第一方向上配置且在平面图中的所述第二方向上延伸的多个有源区，

其中每个所述多个栅电极和每个所述多个有源区交替地配置在平面图中的所述第一方向上。

79.根据权利要求78的半导体器件，进一步包括：

多个第一布线，形成在第一布线层中、配置在平面图中的所述第一方向上并且在平面图中的所述第二方向上延伸，每个所述多个第一布线重叠于平面图中每个所述多个有源区；以及

多个第二布线，形成在所述第一布线层上所形成的第二布线层中、配置在平面图中的所述第一方向上并且在平面图中的所述第二方向上延伸，每个所述多个第二布线重叠于平面图中每个所述多个第一布线；

其中每个所述多个有源区经由多个第一通孔与每个所述多个第一布线连接，并且每个所述多个第一布线经由多个第二通孔与每个所述多个第二布线连接。

80.根据权利要求72的半导体器件，进一步包括：

形成在第一布线层中的一对第一布线，每个该第一布线配置在平面图中的第一方向上并且在平面图中垂直于所述第一方向的第二方向上延伸，该对第一布线之一重叠于平面图中所述熔丝晶体管元件的源极区域，而该对第一布线的另一个重叠于平图中所述熔丝晶体管元件的漏极区域；以及

形成在所述第一布线层上所形成的第二布线层中且在平面图中的所述第二方向上延伸的一对第二布线，每个该第二布线配置在平面图中的所述第一方向上，该对第二布线之一重叠于平面图中所述对第一布线之一，而该对第二布线的另一个重叠于平面图中所述对第一布线的另一个；

其中所述熔丝晶体管元件的所述源极区域经由多个第一通孔与所述对笫一布线之一连接，所述对第一布线的另一个经由多个第二通孔与所述熔丝晶体管元件的所述漏极区域连接，所述对第一布线之一经由多个第三通孔与所述对第二布线之一连接，并且所述对第一布线的另一个经由多个第四通孔与所述对第二布线的另一个连接。

81.根据权利要求72的半导体器件，进一步包括：

第一焊盘，来自所述半导体器件的外侧的第一电源电压提供至所述第一焊盘，所述第一电源电压提供至所述内部电路；以及

第二焊盘，来自所述半导体器件的外侧的第二电源电压提供至所述第二焊盘，所述第二电源电压不同于所述第一电源电压，所述第二电源电压提供至所述熔丝元件的一个端子。

82.根据权利要求81的半导体器件，其中来自所述半导体器件的外侧的第二电源电压只提供至所述第二焊盘，不会提供至其它的焊盘。

83.一种半导体器件，包括：

半导体基板；

包含多条预定的布线的第一布线层，所述多条预定的布线包合铜材料，所述第一布线层为由所述多个第一布线层所形成的多个的和多重的布线层；

内部电路，所述内部电路包含存储器电路，所述存储器电路包含列解码器、行解码器、配置成矩阵的多个存储器单元，所述列解码器、所述行解码器和所述多个存储器单元包含多个晶体管；以及

熔丝程序电路，所述熔丝程序电路包含熔丝元件和第一晶体管，形成在作为所述多个第一布线层之一的第二布线层中的熔丝元件包含铜布线并且能够通过导通所述第一晶体管并使电流流过所述铜布线而被选择性地切断，所述第一晶体管串联连接至所述熔丝元件；

其中预定的信息依照所述熔丝程序电路的所述熔丝元件的熔断或非熔断状态而被设定至所述内部电路；

其中包含第一膜材料与第一膜厚度的多个第一栅极绝缘膜构成所述第一晶体管和所述晶体管。

84.根据权利要求83的半导体器件，其中所述第一晶体管包含在平面图中的第一方向上配置且在平面图中垂直于所述第一方向的第二方向上延伸的多个栅电极、以及在平面图中的所述第一方向上配置且在平面图中的所述第二方向上延伸的多个有源区；

其中每个所述多个栅电极和每个所述多个有源区交替地配置在平面图中的所述第一方向上。

85.根据权利要求84的半导体器件，进一步包括：

多个第一布线，形成在作为所述多个第一布线层的最下层的第三布线层中、配置在平面图中的第一方向上并且在平面图中的第二方向上延伸，每个所述多个第一布线重叠于平面图中每个所述多个有源区；以及

多个第二布线，形成在所述第三布线层上所形成的第四布线层中、配置在平面图中的第一方向上并且在平面图中的第二方向上延伸，每个所述多个第二布线重叠于平面图中每个所述多个第一布线；

其中作为所述多个第一布线层的另一个的所述第四布线层形成在所述第二布线层的下方；并且

其中每个所述多个有源区经由多个第一通孔与每个所述多个第一布线连接，并且每个所述多个第一布线经由多个笫二通孔与每个所述多个第二布线连接。

86.根据权利要求83的半导体器件，进一步包括：

形成在作为所述多个第一布线层的最下层的第三布线层中的一对第一布线，每个该第一布线配置在平面图中的第一方向上并且在平面圈中垂直于所述第一方向的第二方向上延伸，该对第一布线之一重叠于平面图中所述第一晶体管的源极区域，而该对第一布线的另一个重叠于平面图中所述第一晶体管的漏极区域；以及

形成在所述第三布线层上所形成的第四布线层中且在平面图中的所述第二方向上延伸的一对第二布线，每个该第二布线配置在平面图中的所述第一方向上，该对第二布线之一重叠于平面图中所述对第一布线之一，而该对第二布线的另一个重叠于平面图中所述对第一布线的另一个，

其中作为所述多个第一布线层的另一个的所述第四布线层形成在所述第二布线下方；并且

其中所述第一晶体管的所述源极区域经由多个第一通孔与所述对第一布线之一连接，所述对第一布线的另一个经由多个第二通孔与所述第一晶体管的所述漏极区域连接，所述对第一布线之一经由多个第三通孔与所述对第二布线之一连接，而所述对第一布线的另一个经由多个第四通孔与所述对第二布线的另一个连接。

87.根据权利要求83的半导体器件，进一步包括：

第一焊盘，来自所述半等体器件的外侧的第一电源电压提供至所述第一焊盘，所述第一电源电压提供至所述内部电路；以及

第二焊盘，来自所述半导体器件的外侧的第二电源电压提供至所述第二焊盘，所述笫二电源电压不同于所述第一电源电压，所述第二电源电压提供至所述熔丝元件的一个端子。

88.根据权利要求87的半导体器件，其中来自所述半导体器件的外侧的第二电源电压只提供至所述第二焊盘，不会提供至其它的焊盘。

89.一种半导体器件，包括：

半导体基板；

内部电路，所述内部电路包含多个核心晶体管；以及

程序电路，所述程序电路包含熔丝程序电路，所述熔丝程序电路包含熔丝元件和熔丝晶体管元件，所述熔丝元件包含铜布线，所述熔丝程序电路为多个，一部分所述多个熔丝程序电路的所述熔丝元件通过流过电流用于熔断一部分所述多个熔丝程序电路的每个所述熔丝元件而被切断，所述熔丝晶体管元件以串联方式连接至所述熔丝元件，

其中，包含第一膜材料的多个第一栅极绝缘膜构成所述熔丝晶体管元件和所述核心晶体管。

90.根据权利要求89的半导体器件，其中所述内部电路包含存储器电路，所述存储器电路包含列解码器、行解码器、配置成矩阵的多个存储器单元，

其中，所述列解码器、所述行解码器和所述多个存储器单元的每个包含所述核心晶体管；

其中预定的信息依照每个所述多个熔丝程序电路的所述熔丝元件的熔断或非熔断状态而被设定至所述存储器电路，并且其中所述多个第一栅极绝缘膜包含第一膜厚度。

91.根据权利要求89的半导体器件，其中所述内部电路包含含有所述多个核心晶体管的处理器；

其中预定的信息依照每个所述多个熔丝程序电路的所述熔丝元件的熔断或未熔断状态而被设定至所述处理器，并且其中所述多个第一栅极绝缘膜包含第一膜厚度。

92.根据权利要求89的半导体器件，其中所述内部电路包含含有所述核心晶体管、电阻元件、电流源和电压源的模拟电路；并且

其中预定的信息依照每个所述多个熔丝程序电路的所述熔丝元件的熔断或未熔断状态而被设定至所述模拟电路的电阻元件的电阻值或所述模拟电路的所述核心晶体管的驱动电流值；并且

其中所述多个第一栅极绝缘膜包含笫一膜厚度。

93.根据权利要求89的半导体器件，进一步包括：

形成在第一布线层中的一对第一布线，该对第一布线的每个布线配置在平面图中的第一方向上并且在平面图中垂直于第一方向的第二方向上延伸，该对第一布线之一重叠于平面图中所述熔丝晶体管元件的源极区域，而该对第一布线的另一个重叠于平面图中所述熔丝晶体管元件的漏极区域；

其中所述熔丝晶体管元件的所述源极区域经由多个第一通孔与所述对第一布线之一连接，所述对第一布线的另一个经由多个第二通孔与所述熔丝晶体管元件的所述漏极区域连接，

其中在执行复位操作至所述程序电路后，所述对第一布线保持在与周期中所述熔丝元件的相对端电位相同的电位，而没有所述熔丝元件的熔断操作和所述熔丝元件的切断决定操作，所述程序电路依照熔丝程序信息驱动和控制所述熔丝晶体管元件的栅极。

94.根据权利要求89的半导体器件，进一步包括：

形成在第一布线层中的一对第一布线，该对第一布线的每个布线配置在平面图中的第一方向上并且在平面图中垂直于第一方向的第二方向上延伸，该对第一布线之一重叠于平面图中所述熔丝晶体管元件的源极区域，而该对第一布线的另一个重叠于平面图中所述熔丝晶体管元件的漏极区域；

所述熔丝晶体管元件的所述源极区域经由多个第一通孔与所述对第一布线之一连接，所述对第一布线的另一个经由多个第二通孔与所述熔丝晶体管元件的所述漏极区域连接，

其中以在周期中提供与所述熔丝元件的相对端电位相同的电位至所述对第一布线的方式控制所述半导体器件，而没有所述熔丝元件的熔断操作和所述熔丝元件的切断决定搡作。

95.根据权利要求89的半导体器件，其中每个所述多个熔丝晶体管元件包含在平面图中的第一方向上配置且在平面图中垂直于所述第一方向的笫二方向上延伸的多个栅电极、以及在平面图中的所述第一方向上配置且在平面图中的所述第二方向上延伸的多个有源区，

其中每个所述多个栅电极和每个所述多个有源区交替地配置在平面图中的所述第一方向上。

96.根据权利要求95的半导体器件，进一步包括：

多个第一布线，形成在第一布线层中、配置在平面图中的所述第一方向上并且在平面图中的所述第二方向上延伸，每个所述多个第一布线重叠于平面图中每个所述多个有源区；以及

多个第二布线，形成在所述第一布线层上所形成的第二布线层中、配置在平面图中的所述第一方向上并且在平面图中的所述第二方向上延伸，每个所述多个第二布线重叠于平面图中每个所述多个第一布线；

其中每个所述多个有源区经由多个第一通孔与每个所述多个第一布线连接，并且每个所述多个第一布线经由多个第二通孔与每个所述多个第二布线连接。

97.根据权利要求89的半导体器件，进一步包括：

形成在第一布线层中的一对第一布线，每个该第一布线配置在平面图中的第一方向上并且在平面图中垂直于所述第一方向的第二方向上延伸，该对第一布线之一重叠于平面图中所述熔丝晶体管元件的源极区域，而该对第一布线的另一个重叠于平面图中所述熔丝晶体管元件的漏极区域；以及

一对第二布线，形成在所述第一布线层上所形成的第二布线层中并且在平面图中的所述第二方向上延伸，每个该第二布线配置在平面图中的所述第一方向上，该对第二布线之一重叠于平面图中所述对第一布线之一，而该对第二布线的另一个重叠于平面图中所述对第一布线的另一个，

其中所述熔丝晶体管元件的所述源极区域经由多个第一通孔与所述对第一布线之一连接，所述对第一布线的另一个经由多个第二通孔与所述熔丝晶体管元件的所述漏极区域连接，所述对第一布线之一经由多个第三通孔与所述对第二布线之一连接，而所述对第一布线的另一个经由多个第四通孔与所述对第二布线的另一个连接。

98.根据权利要求89的半导体器件，进一步包括：

第一焊盘，来自所述半导体器件的外侧的第一电源电压提供至所述第一焊盘，所述第一电源电压提供至所述内部电路；以及

第二焊盘，来自所述半导体器件的外侧的第二电源电压提供至所述第二焊盘，所述第二电源电压不同于所述第一电源电压，所述第二电源电压提供至所述熔丝元件的一个端子。

99.根据权利要求98的丰导体器件，其中来自所述半导体器件的外侧的第二电源电压只提供至所述笫二焊盘，不会提供至其它的焊盘。

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