KR101316280B1 - 반도체 장치 - Google Patents
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Abstract
퓨즈 프로그램 회로(FPK1-FPKn)에서, 퓨즈 소자 FS를, 다층 메탈 배선의 제3층 이상의 메탈 배선(M(i))을 이용하여 실현한다. 각 퓨즈 프로그램 회로에서, 스캔 플립플롭(FSSR 및 PSR)을 이용하여 프로그램 정보 및 퓨즈 선택 정보를 순차적으로 전송하고, 선택적으로, 1개씩 퓨즈를 전기적으로 절단한다. 패키지 실장 후에 있어서도 프로그램을 행할 수 있는 퓨즈 소자를 포함하는 퓨즈 프로그램 회로를, 저소비 전력이면서, 저점유 면적으로 실현할 수 있다.
배선 용단 프로그램 회로, 전원 노드, 퓨즈 게이트 전원 노드, AND 회로, 퓨즈 소자, 용단 전류 공급 트랜지스터, 절단 판정 회로, 플립플롭
Description
도 1은 본 발명에 따른 반도체 장치의 전체의 구성을 개략적으로 도시하는 도면.
도 2는 도 1에 도시하는 내부 회로의 구성의 일례를 도시하는 도면.
도 3은 본 발명에 따른 퓨즈를 포함하는 배선 구조를 개략적으로 도시하는 도면.
도 4는 본 발명에 따른 퓨즈 프로그램 회로에서의 퓨즈 용단부의 구성을 개략적으로 도시하는 도면.
도 5는 본 발명에 따른 퓨즈 프로그램 회로의 구체적 구성을 도시하는 도면.
도 6은 도 5에 도시하는 플립플롭의 구성의 일례를 도시하는 도면.
도 7은 도 6에 도시하는 플립플롭의 동작을 도시하는 타이밍도.
도 8은 도 5에 도시하는 AND 회로의 구성예를 도시하는 도면.
도 9는 도 5에 도시하는 퓨즈 프로그램 회로열에서의 전압 인가 시퀀스를 도시하는 도면.
도 10은 도 5에 도시하는 용단 전류 공급 트랜지스터의 평면 레이아웃의 일례를 도시하는 도면.
도 11은 도 10에 도시하는, 선 L11-L11을 따라 자른 단면 구조를 개략적으로 도시하는 도면.
도 12는 도 11에 도시하는 배선 구조의 전류의 경로를 모식적으로 도시하는 도면.
도 13은 본 발명에 따른 퓨즈 프로그램 회로의 변경예를 도시하는 도면.
도 14는 도 13에서의 퓨즈 구동 전류 측정계의 구성을 개략적으로 도시하는 도면.
도 15는 도 5에 도시하는 퓨즈 프로그램 회로열의 변경예를 도시하는 도면.
도 16은 도 5에 도시하는 절단 판정 회로의 구성의 일례를 도시하는 도면.
도 17은 도 16에 도시하는 절단 판정 회로의 동작을 도시하는 타이밍도.
도 18은 도 17에 도시하는 전압 스트레스 인가 시의 퓨즈 소자의 상태를 모식적으로 도시하는 도면.
도 19a 및 도 19b는 도 5에 도시하는 2입력 멀티플렉서의 전기적 기호 및 전기적 등가 회로의 일례를 각각 도시하는 도면.
도 20은 본 발명에 따른 반도체 장치의 퓨즈 프로그램 시퀀스를 도시하는 플로우도.
도 21은 도 20에 도시하는 용단 전류 측정 시퀀스의 동작을 도시하는 타이밍도.
도 22는 도 20에 도시하는 FS 절단 정보 프로그램 시퀀스의 동작을 도시하는 신호 파형도.
도 23은 도 20에 도시하는 FS 절단 시퀀스의 동작을 도시하는 타이밍도.
도 24는 도 20에 도시하는 FS 절단 확인 시퀀스의 동작을 도시하는 타이밍도.
도 25는 도 20에 도시하는 바이어스 스트레스 인가 시퀀스의 동작을 도시하는 타이밍도.
도 26은 본 발명에 따른 퓨즈 프로그램 회로의 평면 레이아웃을 개략적으로 도시하는 도면.
도 27은 도 26에 도시하는 선 L27-L27을 따라 자른 단면 구조를 개략적으로 도시하는 도면.
도 28은 도 26의 퓨즈 FU를 따른 단면 구조를 개략적으로 도시하는 도면.
도 29a는 퓨즈와 확산 방호벽 구조의 일례를 도시하는 도면이고, 도 29b는 도 29a의 퓨즈 구조의 절단 전후의 퓨즈 전류의 분포를 도시하는 도면.
도 30a는 퓨즈와 확산 방호벽 구조의 다른 예를 도시하는 도면이고, 도 30b는 도 30a의 퓨즈 구조의 절단 전후의 퓨즈 전류의 분포를 도시하는 도면.
도 31a는 퓨즈와 확산 방호벽 구조의 또 다른 예를 도시하는 도면이고, 도 31b는 도 31a의 퓨즈 구조의 절단 전후의 퓨즈 전류의 분포를 도시하는 도면.
도 32는 도 26에서의 퓨즈 소자에서의 트랜지스터 형성 영역의 구조를 개략적으로 도시하는 도면.
도 33은 본 발명에 따른 퓨즈 프로그램 회로의 전원 제어계의 구성을 개략적으로 도시하는 도면.
도 34는 도 33에 도시하는 퓨즈 프로그램 회로의 절단 시의 동작을 도시하는 신호 파형도.
도 35는 도 33에 도시하는 퓨즈 프로그램 회로의 퓨즈 절단 판정 시의 동작을 도시하는 신호 파형도.
도 36은 도 33에 도시하는 구성의 퓨즈 절단 시의 효과를 모식적으로 도시하는 도면.
도 37은 도 33에 도시하는 퓨즈 프로그램 회로의 구성의 효과를 모식적으로 도시하는 도면.
도 38은 본 발명에 따른 퓨즈 프로그램 회로의 전원 제어계의 변경 예의 구성을 도시하는 도면.
도 39는 본 발명에 따른 퓨즈 프로그램 회로의 전원 제어계의 다른 변경 예의 구성을 도시하는 도면.
도 40은 도 39에 도시하는 퓨즈 프로그램 회로의 절단 시의 동작을 도시하는 신호 파형도.
도 41은 도 39에 도시하는 퓨즈 프로그램 회로의 퓨즈 절단 판정 시의 동작을 도시하는 신호 파형도.
도 42는 본 발명에 따른 퓨즈 프로그램 회로의 전원 제어계의 또 다른 변경 예의 구성을 도시하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
1: 반도체 장치
2: 내부 회로(코어 회로)
4: 배선 용단 프로그램 회로
5: 전원 노드(패드)
6: 퓨즈 게이트 전원 노드(패드)
FS, FSTP, FS01-FS03: 퓨즈 소자
CTr: 용단 전류 공급 트랜지스터
AG1, AC1: AND 회로
FPK1-FPKn: 퓨즈 프로그램 회로
FSSR: FS 선택 스캔 플립플롭
PSR: 프로그램 스캔 플립플롭
SX0-SX5: 멀티플렉서
ND1: 내부 노드
CJC: 절단 판정 회로
16: 레벨 변환기
17: 인버터
20, 22: 다층 메탈 배선
23: 제2 메탈 배선
21: 게이트 전극 배선
22a, 20a: 제1 메탈 배선
22b, 20b: 제2 메탈 배선
40: 버퍼
SCH1-SCH10: 스캔 지연
TR: 트랜지스터 형성 영역
60a-60c: 확산 방지 배선 구조
65a, 65b: 확산 방호 배선 구조
65: 기판 영역
80: 반도체 기판 영역
81, 83: N웰
82, 84: P웰
100: 회로 블록
90: 퓨즈 게이트 전원선
92: 가상 접지선
102, 125: CMOS 트랜스미션 게이트
104, 105, 126: P채널 MOS 트랜지스터
106a, 106b, 130: N채널 MOS 트랜지스터
[특허 문헌 1] 일본 특개 2003-16797호 공보
[특허 문헌 2] 일본 특개평 11-340434호 공보
[특허 문헌 3] 일본 특개평 5-267464호 공보
[특허 문헌 4] 일본 특개 2002-42482호 공보
본 발명은, 고정 정보를 저장하는 퓨즈 소자를 포함하는 퓨즈 프로그램 회로를 갖는 반도체 장치에 관한 것으로, 특히, 저소비 전력이면서, 저점유 면적의 퓨즈 프로그램 회로를 실현하기 위한 구성에 관한 것이다.
반도체 집적 회로 장치에서는, 여러 가지의 용도에 대하여 퓨즈 프로그램 회로가 이용된다. 이 퓨즈 프로그램 회로는, 퓨즈 소자의 용단/비용단에 의해, 그 출력 신호의 상태가 고정적으로 설정된다. 예를 들면, 아날로그 회로의 상수를 미세 조정(트리밍)하기 위해, 이러한 퓨즈 소자가 이용된다. 예를 들면, 트랜지스터 소자의 전류 구동력의 조정, 기준 전류원의 공급 전류량의 조정, 또는, 기준 전압원이 생성하는 기준 전압의 조정 등을 행하기 위해서, 퓨즈 소자의 프로그래밍(용단/비용단)이 행하여진다. 또한, 저항 소자의 저항값을 미세 조정하기 위해서도, 이러한 퓨즈 프로그램 회로가 이용된다.
디지털 회로에서도, 마찬가지의 조정이 행하여진다. 또한, 반도체 메모리에서는, 불량 셀을 용장 셀로 치환하기 위해, 불량 어드레스를 저장하기 위해 퓨즈 프로그램 회로가 이용된다. 이러한 퓨즈 프로그램 회로를 이용함으로써, 회로 동작 특성의 최적화 및 불량 셀의 구제에 의한 수율의 개선을 도모한다.
종래, 이러한 퓨즈 프로그램 회로에서는, 레이저 빔 조사에 의해 용단되는 LT(레이저 트리밍) 퓨즈가 널리 이용된다. 레이저 장치를 이용하여, 프로그램 정보에 따라서 이 LT 퓨즈를 용단하여, 퓨즈 프로그래밍을 실행한다.
퓨즈 프로그램 회로를 용장 셀 구제의 불량 어드레스 기억 회로로서 이용하는 구성이, 특허 문헌 1에 개시되어 있다. 이 특허 문헌 1에 개시되는 구성에서는, 불량 어드레스를 퓨즈 프로그램하는 퓨즈 블록과, 외부로부터 불량 어드레스를 시리얼로 입력하여 내부에서 패러렐로 출력하는 스캔 시프트 회로와, 모드 지시 신호에 따라서, 퓨즈 블록 및 스캔 시프트 회로의 출력의 한 쪽을 선택하는 절환 회로가 형성된다.
내부에서 퓨즈 소자의 프로그램 전에, 용장 구제가 확실하게 행하여지는지의 판정을 행하여 수율을 개선하는 것을 도모한다.
퓨즈 소자와 계층적으로 하부에 소자 또는 배선을 배치하는 구성이 특허 문헌 2에 개시되어 있다. 퓨즈 소자 하부에 소자를 배치함으로써, 디바이스 칩 면적의 저감을 도모한다. 특허 문헌 2는, 퓨즈 소자의 용단 시에 하층의 소자에 대한 열적 및 물리적 충격을 방지하기 위해, 퓨즈 소자보다도 고융점의 재료로 이루어지는 충격 차단층을 퓨즈 소자 하층에 배치한다. 이 충격 차단층으로서, 히트 싱크층 및 열 저항층의 적층 구조가 이용된다.
퓨즈 소자를 전류에 의해 절단하는 퓨즈 회로의 구성이, 특허 문헌 3에서 개시되어 있다. 이 특허 문헌 3에서는, 제어 신호에 응동(應動)하는 선택 회로에 의해, 퓨즈 소자를 포함하는 퓨즈 트리밍 회로와 내부 회로 중 한 쪽을, 공통의 전원 패드에 접속한다. 패드수를 저감하여, 칩 면적의 저감 및 패드와 핀의 접속 불량의 발생 확률을 저감하는 것을 도모한다.
또한, 퓨즈 소자의 전원이 내부 회로의 전원과 공유되는 구성이 특허 문헌 4 에 개시되어 있다. 이 특허 문헌 4에서는, 퓨즈 프로그램 회로의 퓨즈 소자가 접속되는 출력 신호선을 내부 회로 전원 패드와 다른 패드에 결합하여, 퓨즈 소자의 미소 전류를 외부에서 검출 가능하게 하여, 퓨즈 절단 불량을 검출하는 것을 도모한다.
이러한 퓨즈 소자의 프로그램에 레이저 빔을 이용하는 경우, 퓨즈 프로그래밍용의 레이저 장치가 필요하며, 또한, 검사 장치로부터 레이저 장치에 웨이퍼를 반송하는 공정이 발생하여, 웨이퍼 오염 등의 문제가 발생한다.
또한, 레이저 빔 조사에 의한 퓨즈 프로그래밍의 경우, 반도체 칩이 몰드된 상태에서는, 레이저 빔을 퓨즈 소자에 조사할 수 없기 때문에, 베어 칩 상태에서 퓨즈 프로그래밍을 행할 필요가 있다. 따라서, 패키지 실장 후, 불량 구제 등의 레이저 프로그래밍을 실시하는 것은 곤란하다.
또한, SOC(시스템 온 칩) 등의 시스템 LSI 상의 온 칩 메모리는, 그 기억 용량이 증대하고 있어, 불량 셀 구제가 수율의 관점으로부터 필요로 된다. 또한, SIP(시스템 인 패키지)와 같이, 복수 칩을 이용하여 시스템을 구성하는 경우에서도, 최종 수율을 향상시키기 위해서는 몰드 후의 구제의 필요성이 증가하고 있다. 예를 들면, 저렴한 칩과 고가의 칩을 적층하여 SIP를 구성한 경우, 저렴한 칩에 패키지 실장 후에 불량이 발견된 경우, 이 패키지 전체가 불량으로 되어, 고가의 칩도 불량품으로서 처리된다. 또한, SIP에서는, 칩마다, 최적의 번인 전압이 서로 다르기 때문에, 이러한 패키지 실장 후의 번인 공정을 생략하는 요구가 있다. 따 라서, KGD(논 굳 다이(known good die): 미어셈블리 상태에서 품질이 보증된 칩)를 이용하여, 각 칩의 어셈블리를 행하는 것이 요망된다.
또한, LT 퓨즈는, 외부로부터의 레이저 빔의 조사에 의해, 물리적으로 절단하기 위해, 전술한 바와 같이 트리밍 전용 장치 및 구제 공정이 필요하여, 장치 투자에 의한 코스트 증가 및 TAT(Turn-Around Time)의 증대가 불가피하다.
이러한 레이저 트리밍에 의한 퓨즈 프로그래밍을 행하는 구성 대신에, 예를 들면, 게이트 전극 재료인 폴리실리콘을 이용한 전기 퓨즈가 실용화되어 있다. 그러나, 퓨즈 소자에 대해서도, 미세화의 프로세스의 진전에 수반하여, 소점유 면적으로 퓨즈 소자를 배치할 필요가 있다. 게이트 전극 재료의 폴리실리콘은, 최하층의 배선이며, 퓨즈 소자의 전류 공급용 및 출력 레벨 판정용의 주변 회로를, 퓨즈 소자 근방에 고밀도로 배치하는 것이 곤란하게 된다. 따라서, 퓨즈 소자를 포함하는 퓨즈 회로의 점유 면적의 축소가 곤란하게 된다.
특허 문헌 1에서는, 퓨즈 소자가 레이저 빔에 의해 용단된다. 퓨즈 소자의 용단 후에 퓨즈 소자의 프로그램 상태를 변경할 수 없는 문제를 해소하기 위해, 스캔 시프트 회로를 이용하여, 퓨즈 소자의 프로그램 전에 프로그램 정보에 따라서 내부 회로의 상태를 설정하여 회로 동작 테스트를 실행한다. 불량 발생 시에, 불량 원인이, 퓨즈 프로그램 불량인지의 여부의 해석의 용이화를 도모한다. 그러나, 이 특허 문헌 1은, 퓨즈 소자로서는, 레이저 빔 조사에 의해 용단되는 LT 퓨즈 소자를 개시하고 있을 뿐이며, 전기적으로 용단하는 퓨즈 소자에 대해서는, 전혀 고려하고 있지 않다.
특허 문헌 2는, 퓨즈 소자 하층에 배선 또는 소자를 배치한다. 그러나, 이 특허 문헌 2는, 퓨즈 소자의 미세화에 수반하여 레이저 파장이 짧아지고, 따라서, 레이저 에너지의 증대에 의한 하층부에의 충격을 완화하기 위해, 퓨즈 소자 하층에 고융점의 충격 차단층을 배치하여, 하층의 소자의 파괴를 회피하는 것을 도모한다. 그러나, 이 특허 문헌 2도, 전기적으로 퓨즈 소자를 용단하는 구성에 대해서는, 전혀 고려하고 있지 않다.
특허 문헌 3은, 퓨즈 소자가 접속되는 패드와 내부 회로가 접속되는 패드를 공통으로 하여, 그 접속 경로를 절환 회로를 이용하여 제어 신호에 따라서 절환하고 있다. 퓨즈 소자는 전류에 의해 선택적으로 용단된다. 그러나, 이 특허 문헌 3에 개시되는 구성에서는, 패드로부터의 신호에 따라서 선택적으로 퓨즈 소자에 전류를 흘려서 용단하고 있다. 패드의 공통화가 행하여지고 있지만, 공유되지 않은 패드도 존재하고, 반도체 장치의 실사용 시에 이용되지 않는 빈 패드의 수가 증대한다. 또한, 퓨즈 소자를 전류에 의해 용단하는 것을 개시하고 있지만, 퓨즈 소자의 구체적 레이아웃 및 소비 전력 등에 대해서는, 전혀 개시하고 있지 않다.
특허 문헌 4에서는, 퓨즈 소자의 전류 공급용의 전원과 내부 회로의 전원이 공유되고 있다. 퓨즈 소자는, 전류 용단형이어도 된다고 되어 있다. 그러나, 이 특허 문헌 4에서도, 퓨즈 소자의 전류에 의한 용단 시의 소비 전류에 대해서는 전혀 고려되어 있지 않고, 또한, 퓨즈 소자의 배치 배선에 대해서도 구체적으로 개시되어 있지 않다.
또한, 반전 게이트 구조의 플래시 메모리를 이용하여, 고정 정보를 전기적으 로 프로그램하는 구성도 제안되어 있다. 그러나, 이 경우, 플래시 메모리 셀을 이용하고 있고, 그 프로그램을 위한 회로 구성이 커져, 소점유 면적의 고정 정보 프로그램 회로를 실현하는 것이 곤란하게 된다고 하는 문제가 발생한다.
본 발명의 목적은, 소점유 면적이면서 저소비 전류의 배선 용단형 전기 퓨즈 소자에 의해 구성되는 퓨즈 프로그램 회로를 실현하는 것이다.
본 발명의 다른 목적은, 추가의 배선 프로세스를 필요로 하지 않고, 소절단 전류로 퓨즈 프로그램을 행할 수 있는 신뢰성이 높은 배선 용단형 전기 퓨즈 소자를 포함하는 퓨즈 프로그램 회로를 포함하는 반도체 장치를 제공하는 것이다.
본 발명에 따른 반도체 장치는, 복수의 금속 배선층을 갖는 반도체 장치로서, 내부 회로와, 퓨즈 프로그램 정보에 따라, 퓨즈 소자의 용단/비용단의 상태에 따라서 내부 회로에 관련되는 정보를 고정적으로 저장하는 적어도 1개의 퓨즈 프로그램 회로를 포함한다. 내부 회로는, 복수의 배선층의 배선을 이용하여 배선 접속되는 트랜지스터 소자를 포함한다.
퓨즈 프로그램 회로는, 퓨즈 소자와, 이 퓨즈 소자와 직렬로 접속되는 퓨즈 트랜지스터를 포함한다. 퓨즈 소자는, 복수의 금속 배선층의 최하층의 금속 배선층보다도 상층의 배선층의 배선을 이용하여 형성된다. 퓨즈 트랜지스터는, 퓨즈 소자의 용단을 행하기 위한 전류를 선택적으로 흘린다.
본 발명의 상기 및 다른 목적, 특징, 국면 및 이점은, 첨부의 도면과 관련하여 이해되는 본 발명에 관한 다음의 상세한 설명으로부터 명확하게 될 것이다.
[실시예 1]
도 1은, 본 발명의 실시예 1에 따른 반도체 장치의 전체의 구성을 개략적으로 도시하는 도면이다. 도 1에서, 반도체 집적 회로 장치(1)는, 소정의 기능을 실현하는 내부 회로(코어 회로)(2)와, 이 내부 회로(2)의 동작 상태 또는 동작 양태를 규정하는 정보(내부 회로에 관련되는 정보)를 고정적으로 기억하는 배선 용단 프로그램 회로(4)를 포함한다.
이 반도체 집적 회로 장치(1)는, 1개의 반도체 칩 상에 형성되어도 되며, 또는 다른 프로세서 또는 메모리 등의 기능 블록과 동일 칩 상에 집적화되어도 된다.
내부 회로(2)는, 전원 노드(5)로부터의 전원 전압 VDD를 동작 전원 전압으로서 받고, 소정의 기능을 실현한다. 이 내부 회로(2)는, 반도체 집적 회로 장치의 코어 회로로서, 예를 들면 메모리 셀 어레이를 포함하는 메모리 회로이어도 되며, 또는 프로세서 등의 처리 장치이어도 된다. 이 내부 회로(코어 회로)(2)는, 구리(Cu)의 다층 배선층을 이용하여 내부 배선이 행하여지고 있으면 된다. 도 1에서는, 내부 회로(2)가 메모리 셀 어레이를 포함하는 메모리 회로이며, 불량 셀 구제를 위한 용장 디코더가 포함되는 구성을 일례로서 도시한다. 이 용장 디코더가, 배선 용단 프로그램 회로의 기억 정보에 따라서 용장 치환을 행하여, 불량 셀의 구제를 행한다.
배선 용단 프로그램 회로(4)는, 이 내부 코어 회로(2)의 배선과 메탈 배선(구리(Cu) 배선)의 상층의 메탈 배선(Cu 배선)을 이용하여 퓨즈 소자를 실현하고, 이 퓨즈 소자를 전기적으로 용단한다. 배선 용단 프로그램 회로(4)는, 전원 노 드(5)로부터의 전원 전압 VDD와, 퓨즈 전원 노드(6)로부터의 퓨즈 게이트 전원 전압 FGVDD를 받는다. 이 퓨즈 게이트 전원 전압 FGVDD가, 용단 시에 퓨즈 소자에 전류를 흘리기 위한 제어 전압으로서 이용된다.
이 배선 용단 프로그램 회로(4)는, 상세히 후술하는 바와 같이, 복수의 병렬로 배열되는 퓨즈 소자를 포함하는, 각 퓨즈 소자의 용단/비용단의 선택적인 프로그램을 행하기 위해 스캔 패스가 형성된다. 스캔 패스에서는, 퓨즈 소자에 대응하여 플립플롭이 형성된다. 플립플롭 열로 구성되는 스캔 패스를 통하여 노드(7)로부터의 시리얼 입력 SIN을 전송하고, 각 퓨즈 소자에 대응하는 플립플롭에 퓨즈 프로그램 정보를 설정하고, 출력 노드(8)로부터, 플립플롭의 기억 정보를 시리얼 출력 SOUT로서 출력한다.
이 배선 용단 프로그램 회로(4)는, 통상적으로, 반도체 집적 회로 장치에서 이용되고 있는 바운더리 스캔 레지스터와 마찬가지의 레지스터(플립플롭) 열로 구성되는 스캔 패스를 이용하여, 이 퓨즈 소자의 용단/비용단의 프로그램 정보를 설정한다. 그 설정 정보에 따라서 퓨즈 소자를 전기적으로 용단한다. 이 배선 용단 프로그램 회로(4)에 포함되는 퓨즈 소자의 수는, 임의이며, 퓨즈 소자의 수에 따라서 스캔 패스의 플립플롭(레지스터)의 수가 설정된다.
도 2는, 도 1에 도시하는 내부 회로(2)의 구성의 일례를 도시하는 도면이다. 도 2에서는, 내부 회로(2)는, 반도체 기억 장치이다. 이 반도체 기억 장치는, 다른 프로세서 등과 집적 회로(1) 내에서 집적되어 SOC(시스템 온 칩)를 구성해도 되며, 반도체 집적 회로(1) 내에서, 반도체 기억 장치 단체가 내부 회로로서 배치되 어도 된다.
도 2에서, 내부 회로(반도체 기억 장치)(2)는, 각각, 복수의 노멀 메모리 셀이 행렬 형상으로 배치되는 노멀 메모리 셀 어레이 NMAa 및 NMAb와, 노멀 메모리 셀 어레이 NMAa 및 NMAb 각각의 불량 셀 행을 치환하는 용장 워드선 RWa 및 RWb와, 노멀 메모리 셀 어레이 NMAa 및 NMAb 각각의 불량 셀 열을 치환하는 용장 컬럼 RCa 및 RCb를 포함한다.
용장 워드선 RWa 및 RWb는, 각각, 복수의 용장 워드선을 포함하고, 불량 셀 행을 포함하는 복수의 메모리 셀 행을 치환하여, 불량 셀 행을 구제한다. 용장 컬럼 RCa 및 RCb도, 마찬가지로, 복수열의 병렬 치환에 의해, 불량 셀 열을 구제한다.
내부 회로(반도체 기억 장치)는, 노멀 메모리 셀 어레이 NMAa 및 NMAb의 노멀 메모리 셀 행(워드선)을 선택하는 로우 디코더 RD와, 용장 워드선 RWa 및 RWb를, 각각 선택하는 용장 로우 디코더 RRD와, 메모리 셀 열을 선택하는 컬럼/용장 디코더 CRCDa 및 CRCDb를 포함한다. 이 컬럼/용장 디코더 CRCDa 및 CRCDb는, 각각, 대응하는 노멀 메모리 셀 어레이 NMWa 및 NMWb로부터 노멀 메모리 셀 열을 선택하는 노멀 컬럼 디코더와, 대응하는 용장 컬럼 RCa 및 RCb를 선택하는 용장 컬럼 디코더를 더 포함한다.
내부 회로(반도체 기억 장치)(2)는, 노멀 메모리 셀 어레이 NWAa 및 NWAb 각각에 대하여 데이터의 입력/출력을 행하는 I/O 회로 DPKa 및 DPKb와, 주변 회로 PH를 더 포함한다.
주변 회로 PH는, 배선 용단 프로그램 회로(4)가 출력하는 프로그램 정보와 도시하지 않은 부여된 어드레스 신호와의 일치/불일치를 판정하는 로우 용장 판정 회로와, 이 로우 용장 판정 회로의 출력 신호에 따라, 로우 디코더 RD 및 용장 로우 디코더 RRD 중 한 쪽을 활성화함과 함께 내부 동작의 제어를 행하는 제어 회로와, 부여된 어드레스 신호를 프리 디코드하는 프리 디코더를 포함한다. 로우 디코더 RD 및 용장 디코더 RRD는, 활성화 시, 프리 디코더로부터의 로우 프리 디코드 신호를 디코드하여 1개의 워드선을 선택한다.
I/O 회로 DPKa 및 DPKb는, 각각, 판독 시, 메모리 셀 데이터의 검출을 행하는 센스 앰프 SA와, 기입 시, 메모리 셀에 기입 데이터를 전송하는 라이트 드라이버 WD와, 내부 회로 외부와의 사이에서 데이터의 전송을 행하는 입출력 버퍼(I/O 버퍼)를 포함한다. 이들 I/O 회로 DPKa 및 DPKb는, 복수 비트의 데이터의 입출력을 행한다. 1비트당 복수의 센스 앰프 SA 및 라이트 드라이버가 형성되어 있다. 열 어드레스 신호에 따라서 각 비트에 대하여 센스 앰프 및 라이트 드라이버의 선택이 행하여진다.
컬럼/용장 디코더 CRCDa 및 CRCDb는, 배선 용단 프로그램 회로(4)로부터의 프로그램 정보를 받고, 부여된 열 어드레스 신호와의 비교에 기초하여, 용장 컬럼 RWa, RWb의 선택적 치환을 행한다.
일례로서, I/O 회로 DPKa 및 DPKb가 각각 16비트의 데이터의 입출력을 행하고, 1비트당 8개의 센스 앰프 및 8개의 라이트 드라이버가 형성된다. 노멀 메모리 셀 어레이 NMAa 및 NMWb 각각에서, 512행/512열의 노멀 메모리 셀이 형성된다. 이 구성에서는, 1개의 센스 앰프 및 라이트 드라이버에 대하여 4개의 노멀 메모리 셀 열(비트선쌍)이 형성된다. 따라서, 용장 컬럼 RCa 및 RCb는, 각각, 4열의 노멀 메모리 셀 열의 치환을 병행하여 행한다.
배선 용단 프로그램 회로(4)에서, 불량 메모리 셀의 어드레스를 프로그램하고, 불량 메모리 셀의 어드레스 지정 시, 용장 워드선 또는 용장 컬럼의 치환을 행함으로써, 등가적으로 불량 메모리 셀이 구제되고, 제품 수율이 개선된다. 이 구제 가능한 불량 어드레스의 수는, 칩 면적 및 구제 효율 등을 고려하여 적절한 수로 정해진다.
도 3은, 도 1에 도시하는 배선 용단 프로그램 회로(4)의 배선 구조를 개략적으로 도시하는 도면이다. 도 3에서, 배선 용단 프로그램 회로(4)에서는, 제1 메탈 배선 M1부터 제k 메탈 배선 Mk까지의 k층의 메탈 배선층의 배선이, 트랜지스터 소자 등의 내부 소자의 접속을 위해 이용된다. 배선 용단 프로그램 회로(4)에서는, 반도체 기판 영역(또는 웰 영역) SUB 표면에 형성되는 불순물 영역 IMP1 및 IMP2가 배치되며, 이들 불순물 영역 IMP1 및 IMP2 사이의 기판 영역 표면 상에 예를 들면 폴리실리콘으로 형성되는 게이트 전극 GT가 형성된다. 제1 메탈 배선 M1이, 컨택트를 개재하여 불순물 영역 IMP1에 전기적으로 접속된다. 게이트 전극 GT, 불순물 영역 IMP1 및 IMP2에 의해, 1개의 MOS 트랜지스터(절연 게이트형 전계 효과 트랜지스터)가 형성된다. 일례로서, 메탈 배선 M1-Mk는, 각각, 구리(Cu) 배선이다.
퓨즈 소자 FS는, 이 제1 구리 배선 M1보다 상층의 메탈 배선층의 구리 배선을 이용하여 형성된다. 도 3에서는, 제i 메탈 배선층의 배선 Mi를 이용하여, 퓨즈 소자 FS가 형성되는 경우를 일례로서 도시한다(여기서, i>1). 또한, 메탈 배선으로서는, 구리 배선이 이용되지만, 다른 메탈이 이용되어도 되기 때문에, 이하에서는, 「메탈 배선(층)」의 용어를 이용한다.
이 도 3에 도시하는 바와 같이, 반도체 집적 회로에서는, 제1 메탈 배선이, 최하층의 배선으로서, 가장 미세하게 패터닝된다(트랜지스터간의 접속 및 내부 노드의 접속을 위해). 따라서, 이 제1 메탈 배선 M1은, 가늘고, 막 두께도 얇게 되기 때문에, 용단에는 적합하다. 그러나, 서브 100㎚ 이후의 SOC 등의 반도체 집적 회로 장치에서는, 제4층 내지 제6층 정도의 메탈 배선도, 배선 패턴은 미세하게, 미세 배선이 행하여지고, 이 제1 메탈 배선 M1과 막 두께 및 선 폭과 크게 다르지 않다. 이 퓨즈 소자 FS로서, 이들 미세 패턴의 상층 배선 중, 제i 메탈 배선 Mi를 퓨즈 소자 FS의 퓨즈로서 이용한다. 여기서, 「퓨즈 소자」의 용어는, 퓨즈와, 그 양단의 접속부와, 퓨즈의 주변부를 포함하는 소자를 나타내는 것으로서 이용한다.
이 제i층 메탈 배선 Mi를 퓨즈 소자 FS의 퓨즈로서 이용함으로써, 이하의 이점을 얻을 수 있다. 퓨즈 소자 FS 용단 시에서는, 도 3에 도시하지 않은 배리어 메탈(Cu 확산 방지용) 및 층간 절연막(SiCN 또는 SiCO)이 파괴된다. 따라서, 이 구리(Cu)의 용단 후의 확산 방지를 행하는 경우, 상층의 메탈 배선 Mi를 이용한 경우, 최하층의 제1 메탈 배선 M1보다도, 레이아웃상 여유가 있어, 레이아웃상에서의 대책을 취하기 쉬워진다. 이에 의해, 구리 배선을 퓨즈 소자로서 이용한 경우에도, 용단 후의 신뢰성을 보증할 수 있다.
도 4는, 이 도 3에 도시하는 퓨즈 소자 FS를 이용한 퓨즈 회로의 1비트 분의 구성을 개략적으로 도시하는 도면이다. 도 4에서, 퓨즈 회로는, 전원 노드와 접지 노드 사이에 직렬로 접속되는 퓨즈 소자 FS와 용단 전류 공급 트랜지스터 CTr을 포함한다.
퓨즈 소자는, 도 1에 도시하는 전원 노드(5)로부터의 전원 전압 VDD를 일단에 받는다. 용단 전류 공급 트랜지스터 CTr은, 그 게이트에, 퓨즈 게이트 전원 전압 FGVDD를 받는다. 퓨즈 소자 FS의 용단 시, 퓨즈 게이트 전원 전압 FGVDD에 따라서 용단 전류 공급 트랜지스터 CTr이 도통하고, 전원 노드로부터 접지 노드에 전류가 흐른다. 이 전류에 의해, 퓨즈 소자 FS가 발열(쥴(Joule) 열에 의함)하고, 전류에 의한 발열에 의해 퓨즈 소자 FS를 용단한다. 퓨즈 소자 FS의 전원과, 도 1에 도시하는 코어 회로(내부 회로)(2)의 전원 전압 VDD를 공급하는 전원 노드(5)를 공통화함으로써, 퓨즈 전용의 패드의 수를 저감한다.
또한, 퓨즈 게이트 전원 전압 FGVDD를 공급하는 패드를, 별도로 형성함으로써, 퓨즈 게이트 전원 전압 FGVDD의 전압 레벨을 전원 전압 VDD와 독립적으로 조정할 수 있어, 용단 전류량의 최적화를 행할 수 있다.
이하, 배선 용단 프로그램 회로(4)의 상세 구성에 대하여 설명한다.
「배선 용단 프로그램 회로의 구성 1」
도 5는, 도 1에 도시하는 배선 용단 프로그램 회로(4)의 구체적 구성의 일례를 도시하는 도면이다. 도 5에서, 배선 용단 프로그램 회로(4)는, 각각이 도 4에 도시하는 퓨즈 회로를 포함하며, 종속 접속되는 복수의 퓨즈 프로그램 회로 FPK1-FPKn을 포함한다. 이들 퓨즈 프로그램 회로 FPK1-FPKn의 수는, 임의이다. 이 퓨 즈 프로그램 회로 FPK1-FPKn은, 동일 구성을 갖기 때문에, 도 5에서는, 각 퓨즈 프로그램 회로 FPK1-FPKn에 대하여, 동일 또는 대응하는 부분에 동일 참조 번호를 붙인다.
퓨즈 프로그램 회로 FPK2-FPKn의 각각은, 전원 전압 VDD를 공급하는 노드와 내부 노드 ND1 사이에 접속되는 퓨즈 소자 FS와, 내부 노드 ND1과 접지 노드 사이에 접속되는 용단 전류 공급 트랜지스터 CTr과, 이 용단 전류 공급 트랜지스터 CTr의 도통을 제어하는 3입력 AND 회로 AG1을 포함한다. AND 회로 AG1은, 퓨즈 게이트 전원 전압 FGVDD를 동작 전원 전압으로서 받는다.
AND 회로 AG1은, 대응하는 FS 선택 스캔 플립플롭(FF) FSSR의 출력 신호와 대응하는 프로그램 스캔 플립플롭(FF) PSR의 출력 신호와 퓨즈 컷트 클럭 신호 FCCLK를 받는다.
FS 선택 스캔 플립플롭 FSSR은, 전단의 퓨즈 프로그램 회로의 FS 선택 스캔 플립플롭의 출력 데이터를, 퓨즈 선택 스캔 클럭 신호 SESCLK에 따라서 받아들이고, 다음단에 전송한다. 프로그램 스캔 플립플롭 PSR은, 멀티플렉서(MUX) SX1을 통하여 부여되는 데이터를, 프로그램 스캔 클럭 신호 PSCLK에 따라서 받아들이고 다음단에 전송한다. 따라서, 이 FS 선택 스캔 플립플롭 FSSR은, 퓨즈 선택 스캔 클럭 신호 SESCLK에 따라서 시프트 동작을 행하여 데이터를 전송하는 스캔 패스를 구성한다. 또한, 프로그램 스캔 플립플롭 PSR도, 프로그램 스캔 클럭 신호 PSCLK에 따라서 순차적으로 시프트 동작을 행하여 데이터를 전송하는 스캔 패스를 구성한다.
이들 플립플롭 FSSR 및 PSR의 조를 퓨즈 회로에 대응하여 형성함으로써, 퓨즈 회로의 퓨즈 소자 FS의 프로그래밍(용단/비용단)을, 선택적으로 또한 축차적으로 1개의 퓨즈 소자 단위로 실행할 수 있다. 또한, 적은 패드로, 퓨즈 소자의 프로그램 정보를 각 퓨즈 소자에 전송할 수 있다.
퓨즈 프로그램 회로 FPK2-FPKn의 각각은, 또한, 노드 ND1의 전압 레벨에 따라서, 퓨즈 소자 FS의 절단 상태를 판정하는 절단 판정 회로 CJC와, 프로그램 스캔 플립플롭 PSR의 출력 신호와 절단 판정 회로 CJC의 출력 신호의 한 쪽을 선택하여 출력하는 멀티플렉서 SX2를 포함한다. 이 멀티플렉서 SX2의 출력 신호는, 또한 멀티플렉서 SX1에 부여된다. 이 멀티플렉서 SX1은, 전단의 프로그램 스캔 플립플롭 PSR의 출력 신호와 대응하는 멀티플렉서 SX2의 출력 신호의 한 쪽을, 스캔 선택 신호 SCSEL에 따라서 선택한다. 여기서, 「절단」과 「용단」을 동일한 의미로 이용한다.
멀티플렉서 SX1을 이용하여, 멀티플렉서 SX2의 출력 신호를 프로그램 스캔 플립플롭 PSR에 전달한다. 테스트 동작 시, 멀티플렉서 SX2에서, 프로그램 플립플롭 선택 신호 PRFFSEL에 따라서 절단 판정 회로 CJC의 출력 신호를 선택함으로써, 절단 판정 회로 CJC의 출력 신호에 따라서 대응하는 퓨즈 소자 FS의 상태를 외부에 판독할 수 있다. 이에 의해, 퓨즈 소자 FS의 절단 불량의 유무를 판정할 수 있다.
또한, 멀티플렉서 SX2에서, 프로그램 스캔 플립플롭 PSRN 출력 신호를 선택하고, 멀티플렉서 SX1에서, 스캔 선택 신호 SCSEL에 따라서 이 멀티플렉서 SX2의 출력 신호를 선택한다. 이에 의해, 퓨즈 프로그램 회로 FPK1-FPKn 각각에서, 프로 그램 스캔 플립플롭 PSR의 유지 데이터를 피드백하여 루프 형상으로 전송할 수 있다. 따라서, 프로그램 스캔 클럭 신호 PSCLK를 자주(自走) 상태로 설정할 수 있어, 클럭 신호의 제어 및 설계의 자유도가 높아진다.
또한, 멀티플렉서 SX2로부터, 프로그램 정보 FOS1-FOSn이 출력된다. 따라서, 이 멀티플렉서 SX2의 출력 신호를 멀티플렉서 SX1에서 선택하여 대응하는 프로그램 스캔 플립플롭 PSR에 저장한 후에, 멀티플렉서 SX1을 전단의 플립플롭 PSR을 선택하는 상태로 설정하여, 프로그램 스캔 플립플롭 PSR을 통하여 순차적으로 전송한다. 이 전송 데이터를 외부의 테스터 또는 BIST(빌트인 셀프 테스트 회로)에서 기입 정보와 비교함으로써, 멀티플렉서 SX2가 정상적으로, 프로그램 플립플롭 선택 신호 PRFFSEL에 따라서 절환 동작을 행하고 있는지를 테스트할 수 있다.
초단의 퓨즈 프로그램 회로 FPK1은, 이하의 점을 제외하고, 퓨즈 프로그램 회로 FPK2-FPKn과 구성은 동일하다. 즉, FS 선택 스캔 플립플롭 FSSR 및 프로그램 스캔 플립플롭 PSR에는, 전단의 퓨즈 프로그램 회로의 출력 신호 대신에, 외부의 테스터 또는 동일 칩 상에 형성되는 BIST(빌트인 셀프 테스트)로부터의 절단 제어 정보 CTSCIN, 퓨즈 프로그램용의 스캔 입력 SCIN이 부여된다.
퓨즈 프로그램 회로 FOS1-FOSn의 출력 신호가, 대응하는, 내부 상태를 설정하는 회로에 부여된다. 예를 들면, 도 2에 도시하는 바와 같은 메모리 회로에서, 이들 퓨즈 프로그램 회로 FPK1-FPKn이, 불량 메모리 셀의 어드레스를 기억하는 경우, 출력 신호 FOS1-FOSn은, 불량 셀과 용장 셀의 치환을 행하기 위한 용장 디코더에 부여된다. 도 2를 참조하여 설명한 바와 같이, 용장 치환의 판정 시에는, 부여 된 어드레스와 프로그램된 불량 어드레스의 일치/불일치의 판정이 행하여진다. 일치 판정 시에는, 부여된 어드레스가 지정하는 셀(메모리 셀 행 또는 메모리 셀 열) 대신에, 불량 어드레스가 할당된 용장 셀이 선택된다.
한편, 퓨즈 프로그램 회로 FPK1-FPKn이, 아날로그 회로의 상수를 결정하기 위해 이용되는 경우, 이들 출력 신호 FOS1-FOSn이, 대응하는 아날로그 회로에 부여되고, 저항 소자의 저항값의 조정 또는 트랜지스터 소자의 구동 전류량의 조정 등이 행하여진다.
대상 회로는, 용장 데이터 및 전류원 및 전압원을 포함하는 아날로그 회로 중 어느 것이어도 되며, 이 퓨즈 프로그램 회로의 프로그램 정보에 따라, 동작 양태 또는 동작 상태가 설정되면 된다. 이 배선 용단 프로그램 회로에서 기억되는 정보는, 내부 회로에 관련되는 정보이면 된다.
FS 선택 스캔 플립플롭 FSSR의 기억 데이터에 따라, 대응하는 퓨즈 소자 FS가 절단되는 사이클이 규정된다. 퓨즈 프로그램 회로 FPK1-FPKn에서, 순차적으로, 프로그램 스캔 플립플롭 PSR의 저장 데이터 및 퓨즈 컷트 클럭 신호 SCCLK에 따라서 선택적으로 용단 전류가 공급되어 대응하는 퓨즈 소자가 용단된다.
퓨즈 소자 FS는, 코어 회로의 전원 노드로부터의 전압 VDD가 공급된다. 따라서, 퓨즈 프로그램 회로 FPK1-FPKn에 대하여, 퓨즈 용단을 위한 전용의 패드의 수를 저감할 수 있다.
이 퓨즈 프로그램 회로 FPK1-FPKn 및 도 5에는 도시하지 않은 제어 회로의 트랜지스터는, 코어 회로(도 1 참조)에서 이용되는 트랜지스터와 동일한 구조(게이 트 절연막의 막 두께 및 재질이 동일)를 이용하여, 이 배선 용단 프로그램 회로(4)의 점유 면적의 증대 및 제조 공정의 증가를 억제한다.
통상적으로, 이 퓨즈 소자 FS의 용단을 위해 필요로 되는 전류(용단 전류)는, 20㎃ 내지 40㎃로 크다. 따라서, 퓨즈 소자 FS에 대한 전원 패드를, 코어 회로의 전원(5)과 분리하여 형성하는 구성을 이용하는 경우, 큰 용단 전류를 공급하기 위해, 퓨즈 소자 전용의 전원 패드를 소정수의 퓨즈 소자마다 형성할 필요가 있고, 퓨즈 소자가 많은 경우, 전원 패드를 수많이 형성할 필요가 있다( 특히, 복수의 퓨즈 소자를 동시에 용단하는 경우). 그러나, 상세히 후술하는 바와 같이, 퓨즈 프로그램 회로 FPK1-FPKn은, 순차 그 프로그램 정보에 따라서 퓨즈의 프로그램(용단)이 선택적으로 실행되기 때문에, 그 소비 전류는 작다. 따라서, 퓨즈 회로의 전원을 코어 회로의 전원과 공유할 수 있어, 패드수를 저감할 수 있다.
AND 게이트 AG1에 대하여 퓨즈 게이트 전원 전압 FGVDD가 부여된다. 이 경우, 간단히 용단 전류 공급 트랜지스터 CTr의 게이트 전위를 구동하는 것이 요구될 뿐이며, AND 회로 AG1의 소비 전류는, 교류 전류(AC 전류)를 포함시켜도 극소이다. 따라서, 퓨즈 소자 FS가 수많이 형성되는 경우에도, 1개의 퓨즈 게이트 전원 전압 FGVDD 공급용의 패드(도 1의 노드(6))를 형성하는 것이 요구될 뿐이며, 배선 용단 프로그램 회로(4)의 레이아웃 면적을 저감할 수 있다.
또한, 멀티플렉서 SX2를 이용하여, 프로그램 스캔 플립플롭 PSR의 저장 데이터와 절단 판정 회로 CJC의 출력 신호의 한 쪽을 선택하여 출력하고 있다. 따라서, 이 퓨즈 소자 FS의 절단 전에, 용장 디코더 등의 대상 회로를 프로그램 정보에 따라서 그 상태를 설정하여, 테스트를 행할 수 있다. 따라서, 예를 들면 메모리 등에서, 대상 회로가 용장 디코더인 경우, 외부로부터 순차적으로 용장 어드레스를 인가하여, 용장 셀 행/열을 선택하고, 용장 디코더 및 용장 셀이 정상인지의 테스트를 행할 수 있다. 이에 의해, 불량 발생 시, 퓨즈 소자의 절단 불량과 용장 셀계의 불량을 분리하는 것이 가능하게 된다.
도 6은, 도 5에 도시하는 FS 선택 스캔 플립플롭 FSSR 및 프로그램 스캔 플립플롭 PSR의 구성의 일례를 도시하는 도면이다. 이들 스캔 플립플롭 FSSR 및 PSR은 동일 구성을 갖기 때문에, 도 6에서는, 부호 FF에서, 이들 스캔 플립플롭 FSSR 및 PSR을 대표적으로 도시한다.
도 6에서, 플립플롭 FF는, 2상의 클럭 신호 CLKB 및 CLKD에 따라서 입력 신호 IN을 받아들이고 유지하는 마스터 래치(10a)와, 이 마스터 래치(10a)와 상보적으로 클럭 신호 CLKB 및 CLKD에 따라서 동작하고, 마스터 래치(10a)의 출력 신호를 전송하여 출력 신호 OUT을 생성하는 슬레이브 래치(10b)를 포함한다.
2상 클럭 신호 CLKB 및 CLKD는, 기본 클럭 신호 CLK를 받는 2단의 종속 접속되는 인버터(15 및 16)로부터 각각 생성된다. 클럭 신호 CLK가, 도 5에 도시하는 퓨즈 선택 클럭 신호 SESCLK 및 프로그램 선택 클럭 신호 PSCLK에 대응한다.
마스터 래치(10a)는, 2상의 클럭 신호 CLKD 및 CLKB를 받는 트라이 스테이트(클럭드(clocked)) 인버터(11a)와, 리세트 신호 RST와 트라이 스테이트 인버터(11a)의 출력 신호를 받는 2입력 NOR 회로(12a)와, 클럭 신호 CLKB 및 CLKD에 따라서 클럭드 인버터(11a)와 상보적으로 동작하고, 활성화 시, NOR 회로(12a)의 출 력 신호를 NOR 회로(12a)의 입력에 전송하는 클럭드 인버터(13a)를 포함한다.
슬레이브 래치(10b)는, 2상의 클럭 신호 CLKB 및 CLKD에 따라서 선택적으로 활성화되고, 활성화 시, 마스터 래치(10a)의 출력 신호를 반전하는 클럭드 인버터(11b)와, 리세트 신호 RST와 클럭드 인버터(11b)의 출력 신호를 받는 NOR 회로(12b)와, 클럭드 인버터(11b)와 상보적으로 활성화되고, 활성화 시, NOR 회로(12b)의 출력 신호를 NOR 회로(12b)의 입력에 전송하는 클럭드 인버터(13b)를 포함한다.
클럭드 인버터(11a 및 13b)는, 클럭 신호 CLKB가 H레벨이며 또한 클럭 신호 CLKD가 L레벨일 때에 활성화된다. 클럭드 인버터(13a 및 11b)는, 클럭 신호 CLKB가 L레벨이며 또한 클럭 신호 CLKD가 H레벨일 때에 활성화된다.
도 7은, 도 6에 도시하는 플립플롭 FF의 동작을 도시하는 타이밍도이다. 이하, 도 7을 참조하여, 도 6에 도시하는 플립플롭 FF의 동작에 대하여 설명한다.
리세트 신호 RST는, 플립플롭의 동작 시, L레벨이며, NOR 회로(12a 및 12b)가 인버터로서 동작한다. 클럭 신호 CLK가 H레벨일 때, 클럭 신호 CLKB가 L레벨, 클럭 신호 CLKD가 H레벨로 된다. 마스터 래치(10a)에서는, 트라이 스테이트 인버터(11a)가 출력 하이 임피던스 상태로 되고, 한편, 클럭드 인버터(13a)가 활성화되어 인버터로서 동작한다. 따라서, NOR 회로(12a) 및 인버터(13a)에 의해 래치 회로가 구성되며, 마스터 래치(10a)는, 받아들인 신호를 유지하는 홀드 상태로 된다.
슬레이브 래치(10b)에서는, 클럭드 인버터(11b)가 활성화되어, 인버터로서 동작하고, 한편, 클럭드 인버터(13b)가 출력 하이 임피던스 상태이다. 따라서, 트 라이 스테이트 인버터(11b) 및 NOR 회로(12b)에 의해 버퍼 회로가 구성되며, 슬레이브 래치(10b)가 스루 상태로 되고, 마스터 래치(10a)가 유지하는 데이터가, 슬레이브 래치(10b)를 통하여 전달되어, 출력 신호 OUT로서 출력된다.
클럭 신호 CLK가 L레벨로 되면, 클럭 신호 CLKB가 H레벨, 클럭 신호 CLKD가 L레벨로 된다. 따라서, 마스터 래치(10a)에서, 트라이 스테이트 인버터(11a)가 활성화되고, 인버터로서 동작한다. 한편, 트라이 스테이트 인버터(13a)가, 출력 하이 임피던스 상태로 된다. 이 상태에서는, 마스터 래치(10a)는, 트라이 스테이트 인버터(11a) 및 NOR 회로(12a)에 의해, 인버터 버퍼로서 동작하고, 입력 신호 IN을 전송하는 스루 상태로 된다. 한편, 슬레이브 래치(10b)에서는, 트라이 스테이트 인버터(11b)가, 출력 하이 임피던스 상태로 되고, 한편, 트라이 스테이트 인버터(13b)가 활성 상태로 된다. 따라서, NOR 회로(12b) 및 트라이 스테이트 인버터(13b)에 의해, 래치 회로가 구성되며, 먼저 트라이 스테이트 인버터(11b)에 의해 받아들인 신호 INN을 유지한다.
따라서, 입력 신호 IN이, 클럭 신호 CLK의 상승에 동기하여 변화하도록 부여된 경우, 이 마스터 래치(10a)의 출력 신호 INN은, 클럭 신호 CLK의 하강에 동기하여 변화되고, 슬레이브 래치(10b)의 출력 신호 OUT이, 클럭 신호 CLK의 상승에 동기하여 변화된다. 이에 의해, 1개의 플립플롭 FF에 의해, 1클럭 사이클 지연하여, 신호의 전송이 행하여진다. 이 플립플롭을 종속 접속함으로써, 클럭 신호에 따라서 순차적으로 신호/데이터를 전송하는 스캔 패스를 구성할 수 있다.
또한, 리세트 신호 RST는, 전원 투입 시 또는 테스트 시퀀스 개시 시에 원샷 펄스의 형태로 활성화된다. 리세트 신호 RST가 H레벨로 설정되면, NOR 회로(12a 및 12b)의 출력 신호가 L레벨로 되고, 플립플롭 FF에, L데이터가 유지된다. 스캔 플립플롭의 기억 데이터는, 마스터 래치(10a)의 출력 신호 INN에 상당한다. 통상적으로, 이 리세트, 신호 RST의 활성화는, 클럭 신호를 정지시킨 상태에서 실행되며, 도 4에 도시하는 스캔 플립플롭 FSSR 및 PSR에, L데이터가 초기 설정되고, 따라서, 각 스캔 플립플롭의 출력 신호도 L레벨로 초기 설정된다.
도 8은, 도 5에 도시하는 AND 회로 AG1의 구성의 일례를 도시하는 도면이다. 도 8에서, AND 회로 AG1은, 코어 회로의 전원 전압 VDD를 받는 3입력 NAND 게이트(15)와, NAND 게이트(15)의 출력 신호의 진폭을, 퓨즈 게이트 전원 전압 FGVDD 레벨로 변환하는 레벨 변환기(16)와, 레벨 변환기(16)의 출력 신호를 반전하는 인버터(17)를 포함한다. 인버터(17)의 출력 신호에 따라서, 도 5에 도시하는 용단 전류 공급 트랜지스터 CTr의 게이트 전압이 제어된다.
AND 회로 AG1에는, 도 5에 도시하는 바와 같이, 프로그램 스캔 플립플롭 PSR 및 FS 선택 스캔 플립플롭 FSSR의 출력 신호와, 퓨즈 컷트 클럭 신호 FCCLK가 부여된다. 이들 신호의 진폭은, 내부 회로(코어 회로)의 전원 전압 VDD의 레벨이다. NAND 게이트(15)는, 이들이 부여된 입력 신호에 따른 진폭이 전원 전압의 신호를 생성한다(전체 입력이 H레벨일 때에 L레벨의 신호를 출력한다).
레벨 변환기(16) 및 인버터(17)에 의해, 이 NAND 게이트(15)의 출력 신호의 진폭이, 퓨즈 게이트 전원 전압 FGVDD 레벨로 변환된다. 레벨 변환기(16) 및 인버터(17)의 전원 노드(6a)는, 도 1에 도시하는 퓨즈 게이트 전원 노드(패드)(6)에 결 합된다. 따라서, 이 퓨즈 게이트 전원 노드(6)로부터의 전압 FGVDD의 전압 레벨을 조정함으로써, 도 5에 도시하는 용단 전류 공급 트랜지스터 CTr의 게이트 전압을 조정할 수 있다. 따라서, 퓨즈 소자 FS의 용단 전류를 조정할 수 있어, 퓨즈 소자 FS의 프로그램 시의 용단 전류를 최적화할 수 있다.
퓨즈 선택 스캔 플립플롭 FSSR로부터의 신호가 H레벨로 되면, 대응하는 퓨즈 프로그램 회로가 선택된 것이 나타내진다. 프로그램 스캔 플립플롭 PSR로부터의 신호의 H레벨/L레벨에 의해, 대응하는 퓨즈 소자의 용단/비용단이 설정된다. 즉, 프로그램 스캔 플립플롭 PSR의 신호가 H레벨일 때에는, 대응하는 퓨즈 소자를 절단하는 것이 지정된다.
퓨즈 컷트 클럭 신호 FCCLK는, 소정의 펄스 폭으로 부여된다. 따라서, 이 퓨즈 컷트 클럭 신호 FCCLK의 펄스 폭 및 인가 횟수를 조정함으로써, 퓨즈 소자 용단에 필요한 전류 펄스 폭 및 전류 펄스 인가 횟수를 실현할 수 있다.
도 9는, 퓨즈 게이트 전원 전압 FGVDD와 코어 회로 전원 전압 VDD의 투입 시퀀스를 개략적으로 도시하는 도면이다. 이하, 도 9를 참조하여, 이 전원 투입 시퀀스에 대하여 설명한다.
코어 회로 전원 전압 VDD가 투입되면, 그 전압 레벨이 상승한다. 이 때, 퓨즈 게이트 전원 전압 FGVDD는, 용단 전류 공급 트랜지스터 CTr의 임계값 전압 Vth보다도 낮은 전압 레벨(도 9에서는 접지 전압 레벨)로 유지된다.
이 코어 회로 전원 전압 VDD가 안정화되면, 예를 들면 파워 온 리세트 신호에 따라서, 리세트 신호 RST가 원샷 펄스의 형태로 생성된다. 이 리세트 신호 RST 가 활성화되면, 도 6에 도시하는 바와 같이, 플립플롭 FF에, L데이터가 저장된다. 따라서, 도 5에 도시하는 스캔 플립플롭 FSSR 및 PSR의 출력 신호 OUT이 L레벨로 고정된다. 따라서, AND 회로 AG1로부터의 출력 신호는 L레벨로 초기 설정된다. 이 상태에서는, 용단 전류 공급 트랜지스터 CTr이, 확실하게 비도통 상태로 설정되어, 전원 투입 시에 비절단 상태의 퓨즈 소자를 통하여 관통 전류가 흐르는 것을 방지할 수 있다.
코어 회로 전원 전압 VDD 투입 시, 퓨즈 게이트 전원 전압 FGVDD가 용단 전류 공급 트랜지스터 CTr의 임계값 전압 Vth보다도 낮은 전압 레벨로 유지된다. 전원 투입 시에서 퓨즈 게이트 전원 전압 FGVDD가, 용단 전류 공급 트랜지스터 CTr의 임계값 전압 Vth보다도 높은 전압 레벨로 되면, 불안정한 상태에서 AND 회로 AG1의 출력 신호가 H레벨로 되어, 용단 전류 공급 트랜지스터 CTr(도 5 참조)이 도통할 가능성이 있다. 비절단 상태의 퓨즈 소자에서 용단 전류 공급 트랜지스터 CTr의 게이트 전압을, 용단 전류 공급 트랜지스터 CTr의 임계값 전압 Vth보다도 낮은 전압 레벨로 설정함으로써, 큰 관통 전류가 흐르는 것을 방지한다.
또한, 레벨 변환기(16)에서, 불안정한 NAND 게이트(15)의 출력 신호에 따라서, 내부 노드의 전압 레벨이 중간 전압 레벨로 되는 경우가 있다. 이 경우, 퓨즈 게이트 전원 전압 FGVDD를, 용단 전류 공급 트랜지스터 CTr의 임계값 전압 Vth보다도 낮은 전압 레벨로 유지함으로써, 인버터(17)의 출력 신호를, 용단 전류 공급 트랜지스터 CTr의 임계값 전압 Vth보다도 낮은 전압으로 유지하여, 용단 전류 공급 트랜지스터 CTr가 도통하는 것을 방지할 수 있다.
따라서, 전원 투입 시, 리세트 신호 RST가 활성화될 때까지, 퓨즈 게이트 전원 전압 FGVDD를, 용단 전류 공급 트랜지스터 CTr의 임계값 전압 Vth보다도 낮은 전압 레벨로 설정함으로써, 전원 노드로부터 접지 노드에 큰 전류가 흐르는 상태가 발생하는 것을 방지한다.
이 퓨즈 게이트 전원 전압 FGVDD 및 코어 회로 전원 전압 VDD는, 상기한 도 1에 도시하는 바와 같이, 반도체 집적 회로 장치 외부로 부여된다. 따라서, 외부의 전원 제어부에서, 이 전원 전압 VDD의 공급 개시 시의 파워 온 리세트 신호를 이용하여, 리세트 신호 RST를 생성하고, 배선 용단 프로그램 회로(4)의 내부를 초기 설정한 후에, 퓨즈 게이트 전원 전압 FGVDD를 공급한다(그 전압 레벨을 상승시킨다). 프로세서 등의 시퀀스 컨트롤러에 의해, 그 전원 공급 시퀀스가 제어되면 된다.
도 10은, 도 5에 도시하는 용단 전류 공급 트랜지스터 CTr의 평면 레이아웃을 개략적으로 도시하는 도면이다. 도 10에서, 드레인 전극 D를 구성하는 다층 메탈 배선(20)과 소스 전극 S를 구성하는 다층 메탈 배선(22)이 교대로 배치된다. 이들 다층 금속 배선(20 및 20) 사이에, 게이트 전극 G를 구성하는 게이트 전극 배선(폴리실리콘 배선)이 형성된다. 이들 다층 메탈 배선(20 및 22)은, 각각, 2층의 배선 그 배선을 포함하며, 이들 상호 접속되어, 1개의 전극 배선이 구성된다.
이들 메탈 배선(20 및 22)의 상층에, 이들 메탈 배선(20 및 22)과 교차하는 방향에 상층의 (제3) 메탈 배선(30)이 형성된다. 이 메탈 배선(30)은, 접지 전압 GND를 전달한다.
드레인 전극 D를 구성하는 다층 메탈 배선(20)의 배선은, 소정의 간격으로, 제1 비아(28)를 통하여 상호 접속된다(최종적으로, 노드 ND1을 구성하는 메탈 배선에 의해 전체 다층 메탈 배선(20)이 상호 접속된다). 즉, 다층 메탈 배선(20)의 종단부에서는, 폭이 넓은 메탈 배선 대좌(20A)가 형성되고, 각 다층 배선(20)이 이 메탈 배선 대좌(20A)에 연결된다. 이 종단부의 배선 대좌(20A) 상층에, 상층 메탈 배선(30)과 동층의 상층 메탈 배선(32)이 형성된다. 이 종단부(20A)가, 제2 비아(29)를 통하여 상층 메탈 배선(32)에 결합되어, 노드 ND1을 형성한다.
한편, 소스 전극 S를 구성하는 다층 메탈 배선(22)에서는, 그 연장 방향을 따라서 제1 비아(28) 및 제2 비아(29)가 교대로 배치된다. 제2 비아(29)를 통하여, 다층 메탈 배선(22)이, 상층 메탈 배선(30)에 전기적으로 접속된다. 제1 비아(28)에 의해, 다층 메탈 배선(22)의 각 배선이 상호 접속되고, 또한 하층부에서, 활성 영역에 전기적으로 접속된다. 이에 의해, 용단 전류 공급 트랜지스터 CTr의 소스 전극 S가, 공통으로 접지 노드에 결합된다.
게이트 전극 G를 구성하는 게이트 전극 배선(21)은, 각각의 종단부에서, 메탈 배선(23)과 비아(28)에 의해 상호 접속된다. 이 메탈 배선(23)도 다층 메탈 배선으로서, 각 게이트 전극 배선(21)을 하층의 메탈 배선으로 상호 접속하고, 각 하층 메탈 배선이 대응하는 상층 메탈 배선과 제1 비아(28)에 의해 상호 접속된다. 다층 메탈 배선(23)은, 판독 배선(25)을 통하여, AND 회로 AG1의 출력 신호를 전달하는 배선(25)에 접속된다.
이 메탈 배선(23)과 평행하게, 메탈 배선(24)이 형성된다. 이 메탈 배 선(24)은, 비아(29)에 의해, 상층 메탈 배선(30)에 전기적으로 접속되고, 또한 비아(28)에 의해, 하층의 활성 영역에 전기적으로 접속된다. 이 메탈 배선(24)과 판독 메탈 배선(25)의 교차부에서, 메탈 배선(26)이 형성되고, 활성 영역간의 전기적 접속을 취한다. 이에 의해, 판독 배선(25)의 배치 영역에서도, 하층의 기판 영역에 접지 전압 GND를 전달한다.
이 메탈 배선(24)에 의해, 용단 전류 공급 트랜지스터 CTr의 기판 영역(웰 영역)이, 배선(30) 상의 접지 전압 GND 레벨로 유지된다.
복수의 게이트 폭이 넓은 단위 트랜지스터를 복수개 병렬로 배치함으로써, 큰 용단 전류를 공급하는 용단 전류 공급 트랜지스터 CTr이 실현된다.
또한, 배선(30)은, 후술하는 가상 접지선으로서 이용되어도 된다.
도 11은, 도 10에 도시하는 선 L11-L11을 따라 자른 단면 구조를 개략적으로 도시하는 도면이다. 도 11에서, 상층 메탈 배선(30)(예를 들면 제3 메탈 배선 M3)은, 제2 비아(29)를 통하여 다층 메탈 배선(22)에 결합된다. 이 다층 메탈 배선(22)은, 하층의 메탈 배선(제1 메탈 배선 M1)(22a)과, 이 제1 메탈 배선(22a)과 평행하게 배열되는 상층의 메탈 배선(제2 메탈 배선)(22b)을 포함한다. 이들 메탈 배선(22a 및 22b)이, 제1 비아(28)를 통하여 전기적으로 접속된다. 하층의 메탈 배선(22a)은, 컨택트(35)를 개재하여, 기판 영역(36) 표면에 형성된 불순물 영역(37a)에 전기적으로 접속된다.
한편, 노드 ND1을 구성하는 다층 메탈 배선(20)은, 하층의 메탈 배선(제1 메탈 배선 M1)(20a)과, 상층의 메탈 배선(제2 메탈 배선)(20b)을 포함한다. 이들 메 탈 배선(20a 및 20b)도, 소정의 간격으로, 제1 비아(28)를 통하여 전기적으로 접속된다. 하층의 메탈 배선(제1 메탈 배선 M1)(20a)은, 컨택트(35)를 개재하여 기판 영역(36)에 형성되는 불순물 영역(37b)에 전기적으로 접속된다. 불순물 영역(37a 및 37b) 사이에, 게이트 전극 G를 구성하는(폴리실리콘) 게이트 전극 배선(21)이 형성된다. 이 기판 영역(36)은, 예를 들면 웰 영역으로 형성되며, 다른 퓨즈 프로그램 회로와 분리 영역(38)을 개재하여 분리된다.
게이트 전극 배선(21), 불순물 영역(37a 및 37b)에 의해, 용단 전류 공급 트랜지스터 CTr을 구성하는 단위 트랜지스터가 실현된다. 따라서, 이 용단 전류 공급용 트랜지스터 CTr의 소스 전극 S를 접지 노드에 결합하는 배선 및 전류 공급 트랜지스터의 드레인을 퓨즈 소자에 접속하는 전극 배선은, 각각, 복수층의 배선으로 구성하고, 각 배선에 전류를 분산시킨다.
도 12는, 퓨즈 소자 FS와 용단 전류 공급 트랜지스터 CTr의 전기적 등가 회로를 도시하는 도면이다. 퓨즈 소자 FS가, 제3 메탈 배선 이상의 상층의 메탈 배선으로 형성되고, 전원 노드에 결합된다. 이 퓨즈 소자 FS가, 다층 메탈 배선(22)에 결합된다. 한편, 이 다층 메탈 배선(22 및 20) 사이에, 단위 트랜지스터 UT가 병렬로 접속된다. 단위 트랜지스터 UT는, 용단 전류 공급 트랜지스터 CTr의 단위 트랜지스터이며, 도 10 및 도 11에서, 1개의 다층 배선(20), 1개의 다층 배선(22) 및 1개의 게이트 전극 배선(21)에 의해 구성된다. 이들 단위 트랜지스터 UT의 게이트는, 공통으로 결합된다.
퓨즈 소자 FS의 용단 시, 전류 If가 흐르는 경우, 다층 메탈 배선(22)에서 는, 이 전류 If는, 메탈 배선(22a 및 22b)을 각각 흐르는 전류 I1 및 I2로 분류하여, 각 단위 트랜지스터 UT를 통하여 흐른다. 이 단위 트랜지스터 UT를 통하여 흐르는 전류가, 다층 메탈 배선(20)의 메탈 배선(20a 및 20b)에 유입되고, 각각에 전류 I3 및 I4가 흐른다. 따라서, 이들 전류 I1-I4는, 퓨즈 소자 FS를 흐르는 전류 If보다도, 1/2배 이하의 전류이다. 이에 의해, 퓨즈 소자 FS의 용단 전에, 용단 전류 If에 의해, 용단 전류 공급 트랜지스터의 소스 전극 배선(S) 또는 드레인 전극 배선(D)이 용단하는 것을 방지한다. 이것에 의해, 비교적 큰(20㎃ 내지 40㎃) 용단 전류를 흘려, 확실하게, 퓨즈 소자 FS를 용단할 수 있다.
[퓨즈 프로그램 회로의 변경예]
도 13은, 본 발명의 실시예 1에 따른 퓨즈 프로그램 회로의 변경예를 도시하는 도면이다. 도 13에서는, 퓨즈 프로그램 회로 FPK1-FPKn이 종속 접속된다. 퓨즈 프로그램 회로 FPK1-FPKn은, 그 회로 구성은, 도 4에 도시하는 퓨즈 프로그램 회로 FPK1-FPKn과 동일하다. 이 초단의 퓨즈 프로그램 회로 FPK1에 대하여, 스캔 패스 외부로부터의 스캔 인 신호 SCIN0과, 최종단의 퓨즈 프로그램 회로 FPKn의 스캔 아웃 신호 SC(n)의 한 쪽을 멀티플렉서 절환 제어 신호 PRWER에 따라서 선택하는 멀티플렉서 SX0이 형성된다. 이 멀티플렉서 SX0의 출력 SCIN이, 도 5에 도시하는 프로그램 스캔 인 입력 SCIN에 대응한다.
최종단의 퓨즈 프로그램 회로 FPKn의 출력 신호 SC(n) 및 CTS(n)는, 버퍼(40)에 부여된다. 버퍼(40)로부터, 스캔 출력 신호 SCout 및 CSout이 출력된다. 스캔 출력 신호 CSout는, 도 5에 도시하는 FF 선택 스캔 플립플롭 FSSR을 통하여 전송되는 데이터에 대응하며, 스캔 출력 신호 SCout는, 도 5에 도시하는 프로그램 스캔 플립플롭 PSR의 출력 신호에 상당한다.
최종단의 퓨즈 프로그램 회로 FPKn의 프로그램 스캔 아웃 신호 SC(n)를, 멀티플렉서 SX0을 통하여 초단의 퓨즈 프로그램 회로 FPK1에 피드백한다. 이에 의해, 프로그램 회로 FPK1-FPKn에서, 프로그램 스캔 플립플롭에 저장된 데이터를 버퍼(40)를 통하여 순차적으로 스캔 아웃 동작으로 판독할 때에도, 이 피드백 경로에 의해, 다시, 퓨즈 프로그램 회로 FPK1-FPKn에 전송되어, 그 기억 정보가 재기입된다. 따라서, 각 프로그램 스캔 플립플롭 PSR의 기억 정보를, 외부에 판독하는 경우 또는, 절단 판정 회로의 출력 신호를 외부에 판독하는 경우에, 프로그램 스캔 플립플롭의 내부 기억 정보가 파괴되는 것을 방지할 수 있다.
이 퓨즈 프로그램 회로 FPK1-FPKn에는, 전원 전압 VDD 및 퓨즈 게이트 전원 전압 FGVDD가 각각 공급된다. 또한, 퓨즈 절단계 제어 신호 FCTL 및 프로그램 정보 제어계 정보 PCTL이, 이들 퓨즈 프로그램 회로 FPK1-FPKn에 부여된다. 퓨즈 절단계 제어 신호 FCTL은, 도 5에 도시하는 FS 선택 스캔 플립플롭 FSSR의 전송 동작을 제어하는 신호(클럭 신호 및 리세트 신호)를 나타내고, 프로그램계 제어 신호 PCTL은, 도 5에 도시하는 프로그램 스캔 플립플롭 PSR의 전송 동작을 제어하는 신호(리세트 신호 및 클럭 신호)에 대응한다.
이들 제어 신호 FCTL 및 PCTL, 스캔 입력 SCINO, CTSCIN 및 멀티플렉서 절환 제어 신호 PRWER은, 칩의 외부에 형성된 테스터로부터 부여되거나 또는, 칩 내부에서의 BIST(빌트인 셀프 테스트 회로)로부터 공급된다. 마찬가지로, 버퍼(40)의 출 력 신호도, 외부의 테스터 또는 BIST에 부여된다.
퓨즈 프로그램 회로 FPK1-FPK(m-1) 및 FPK(m+1)-FPKn의 절단 판정 회로의 출력 신호 FOS1-FOS(m-1) 및 FOS(m+1)-FOS(n)는, 예를 들면 메모리에서의 용장 디코더 등의 대상 회로에 부여된다. 한편, 퓨즈 프로그램 회로 FPKm에서는, 절단 판정 회로 즉 퓨즈 프로그램 정보 FOSm은 대상 회로에는 부여되지 않는다. 그 퓨즈 프로그램 회로 FPKm에서 퓨즈 소자 FSTP가, 다른 퓨즈 프로그램 회로 FPK1-FPK(m-1) 및 FPK(m+1)-FPKn에 포함되는 퓨즈 소자 FS보다도 그 선폭이 예를 들면 10배로 넓게 된다. 따라서, 퓨즈 프로그램 회로 FPK1-FPK(m-1) 및 FPK(m+1)-FPKn의 퓨즈 소자 FS는, 용단 전류에 의해 절단 가능하며, 한편, 퓨즈 소자 FSTP는, 퓨즈 소자 FS에 대한 용단 전류에서는, 절단 불가능하다.
이 퓨즈 프로그램 회로 FPKm의 퓨즈 소자로서 절단 불가능한 퓨즈 소자 FSTP를 형성함으로써, 용단 전류 공급 트랜지스터 CTr의 능력을 체크하고, 전원 전압 VDD 및 퓨즈 게이트 전원 전압 FGVDD의 전압 레벨을 조정하여, 최적의 용단 전류값을 설정하는 것을 가능하게 한다.
도 14는, 이 퓨즈 프로그램 회로 FPKm의 전류 측정 시의 배치를 개략적으로 도시하는 도면이다. 도 14에서, 테스터(50)는, 전원 전압 VDD 및 FGVDD를 생성하는 테스트 전원 회로(52)와, 이 테스트 전원 회로(52)로부터 퓨즈 프로그램 회로 FPKm에 전원 노드(5)를 통하여 전원 전압 VDD를 전달하는 전원선의 전류를 검출하는 전류계(54)를 포함한다. 테스터(50)는, BIST이어도 되고, 또한, 칩 외부에 형성되는 테스트 장치이어도 된다. 테스트 전원 회로(52)는, 퓨즈 게이트 전원 노 드(6)를 통하여 퓨즈 전원 전압 FGVDD를 퓨즈 프로그램 회로 FPKm의 AND 회로 AG1의 전원 노드에 공급한다.
테스트 전원 회로(52)에 의해, 전원 전압 VDD 및 FGVDD의 전압 레벨을 조정한다. 용단 전류 공급 트랜지스터 CTr은, 도통 시, 그 게이트에는, 퓨즈 게이트 전원 전압 FGVDD가 부여된다. 따라서, 이 전원 전압 VDD와 퓨즈 게이트 전압 FGVDD의 관계에 따라서, 용단 전류 공급 트랜지스터 CTr의 구동 전류(드레인 전류)를 조정할 수 있다. 퓨즈 소자 FSTP 및 용단 전류 공급 트랜지스터 CTr을 흐르는 전류 I를, 테스터(50)에서의 전류계(54)에서 검출하고, 설계 사양값 등의 최적값에 대응하는 전압 레벨로, 전원 전압 VDD 및/또는 퓨즈 게이트 전원 전압 FGVDD의 레벨을 조정한다. 이에 의해, 최적 전류로, 다른 퓨즈 프로그램 회로 FPK1-FPK(m-1) 및 FPK(m+1)-FPKn의 용단 전류를 최적화할 수 있다.
또한, 전류계(54)는, 간단히, 이 퓨즈 프로그램 회로 FPKm을 흐르는 전류 I가, 소정값보다 높은지 낮은지를 판정하는 전류 비교 회로로 구성되어도 된다.
[퓨즈 프로그램 회로 스캔 패스의 변경예]
도 15는, 본 발명에 따른 반도체 장치의 퓨즈 프로그램 회로의 스캔 패스의 변경예를 도시하는 도면이다. 도 15에서, 퓨즈 프로그램 회로의 스캔 패스는, 복수의 스캔 체인(서브 스캔 패스) SCH1-SCH10으로 분할된다. 도 15에서는, 일례로서, 10개의 스캔 체인 SCH1-SCH10으로 분할되는 경우를 도시하지만, 이 분할되는 스캔 체인의 수는, 10에 한정되지 않는다.
스캔 체인 SCH1-SCH10에 대하여, 디코드 신호 TDEC0-TDEC5에 따라, 1대 10의 디멀티플렉서 동작을 행하는 1:10 멀티플렉서 SCX4와, 디코드 신호 TDEC0-TDEC5에 따라서, 이들 스캔 체인 SCH1-SCH10 중 1개를 선택하는 10:1 멀티플렉서(MEX)SCX5가 형성된다.
입력단의 1:10 멀티플렉서 SCX4에는, 멀티플렉서 SX0의 출력 신호가 부여된다. 이 멀티플렉서 SX0에는, 스캔 입력 SCIN0과 함께 출력단의 10:1 멀티플렉서 SCX5의 스캔 출력 신호 SC(n)가 인버터(45)를 통하여 부여된다. 인버터(45)의 출력은, 버퍼(40)에 부여되며, 버퍼(40)로부터 스캔 출력 SCout이 생성된다. 이 버퍼(40)에 대해서는 FS 선택 스캔 플립플롭열의 출력 신호 CTS(n)가 더 부여되고, 따라서, 스캔 출력 CSout이 버퍼(40)로부터 시프트 아웃된다.
입력 초단 멀티플렉서 SX0은, 멀티플렉서 절환 제어 신호 PRWER에 따라, 외부로부터의 스캔 입력 신호 SCIN0 및 인버터(45)로부터의 피드백 정보의 한 쪽을 선택한다. 1:10 멀티플렉서 SCX4 및 10:1 멀티플렉서 SCX5는, 디코드 신호 TDEC0-TDEC5의 논리 레벨의 조합에 따라서, 1개의 스캔 체인을 선택한다. 이들 멀티플렉서 SCX4 및 SCX5는, 또한, 퓨즈 선택 입력 정보 CTSIN 및 CTS(n)를 전송한다. 간단히, 멀티플렉서 SCX5 및 SCX4에서, 디코드 신호 TDEC0-TDEC5의 논리 레벨의 조합에 따라서 1개의 스캔 체인에 대한 신호(퓨즈 절단 제어 정보)의 전달 경로가 설정된다.
제어 신호(퓨즈 프로그램 전송 제어 신호 및 프로그램 정보 전송 제어 신호)에 대해서도, 마찬가지로, 1개의 스캔 체인에 대한 제어 신호 전송 경로가 선택된다(예를 들면 스캔 체인에 대하여 공통으로 제어 신호를 부여하고, 각 스캔 체인에 대하여 형성되는 선택 게이트 중, 선택 스캔 체인에 대한 선택 게이트를 인에이블 상태로 설정함).
이 인버터(45)를 이용하여, 스캔 체인으로부터 판독된 프로그램 정보를, 멀티플렉서 SX0 및 SX5를 통하여 피드백시킴으로써, 이 스캔 체인에 저장된 프로그램 정보를 버퍼(40)를 통하여 외부에 순차적으로 전송 동작에 의해 판독하여, 정확하게 프로그램이 행하여지고 있는지의 여부의 판정을 행할 수 있다. 또한, 신호/데이터의 판독 동작 시에서는, 스캔 패스에서 시프트 동작이 행하여진다. 피드백 경로에 의해, 원래의 플립플롭에 프로그램 정보가 재기입되고, 그 기억 정보가 소실되는 것이 방지된다.
이 도 15에 도시하는 바와 같이, 스캔 패스를, 복수의 스캔 체인 SCH1-SCH10으로 분할함으로써, 스캔 체인의 전반 경로가 짧아지고, 각 스캔 체인의 플립플롭의 단수가 저감되어, 스캔 패스의 불량 발생을 저감할 수 있어, 스캔 패스의 수율 저하를 방지할 수 있다. 이 경우, 스캔 체인으로서 예비의 스캔 체인을 형성하고, 불량 스캔 체인을, 스페어 스캔 체인으로 치환함으로써, 스캔 패스 자체의 불량 구제도 행할 수 있다.
또한, 스캔 체인 SCH1-SCH10은, 각각, 프로그램 정보에 따라서 그룹화한다. 예를 들면, 스캔 체인 SCH1에는, 이 칩을 식별하는 정보, 로트 번호, 웨이퍼 번호, 웨이퍼 내의 좌표, 및 칩 식별 번호가 저장된다.
스캔 체인 SCH2에는, 테스트 모드를 지정하는 비트와, 테스트 모드 시의 테스트 상태를 제어하는 제어 비트가 테스트 모드 설정 정보로서 저장된다. 테스트 모드 비트를 테스트 모드 설정 정보로서, 스캔 체인 SCH2의 퓨즈 프로그램 회로 FPK에 저장함으로써, 1개의 테스트 모드 지정 사이클에서 복수의 서로 다른 테스트 모드를 설정하는 것이 가능하게 된다. 또한, 제어 비트 정보에 의해, 예를 들면 기준 전류량의 조정 등의 저항값의 조정 등이 행하여진다.
스캔 체인 SCH3-SCH10에는, 각각 이 반도체 장치가 메모리인 경우, 각 불량 셀의 위치를 나타내는 용장 치환용의 용장 컬럼 및 용장 로우를 나타내는 어드레스를 저장한다. 예를 들면, 1개의 스캔 체인에서, 140비트의 퓨즈 프로그램 회로 FPK가 형성되는 경우, 512K비트의 메모리 매크로에 대하여 행 및 열 어드레스로서 35비트를 할당하면, 스캔 지연 SCH3-SCH10 각각에서, 2M비트의 메모리 블록에 대한 불량 어드레스를 저장할 수 있다. 따라서, 8개의 스캔 체인 SCH3-SCH10에 의해, 16M비트의 기억 용량의 메모리에 대한 불량 어드레스를 프로그램할 수 있다. 따라서, 메모리 블록 단위로, 용장 치환을 행하여 불량 구제를 행할 수 있다.
또한, 전술한 스캔 체인 SCH1-SCH10에 저장되는 프로그램 정보의 종류는, 간단한 일례이며, 퓨즈 프로그램 회로 FPK가 이용되는 반도체 장치의 구성에 따라서, 그 저장되는 프로그램 정보는 적절히 정해지면 된다.
또한, 스캔 체인 SCH1-SCH10은, 각각, 도 5에 도시하는 퓨즈 프로그램 회로의 스캔 패스와 마찬가지의 구성을 갖고, 스캔 체인 SCH1-SCH10의 각 퓨즈 프로그램 회로 FPK의 프로그램 정보(퓨즈 소자의 절단/비절단에 의해 생성되는 정보)는, 도 5에 도시하는 바와 같이, 멀티플렉서 SX2를 통하여 출력되며, 따라서, 병렬로 출력되어 용장 디코더 등의 대상 회로에 공급된다. 스캔 체인 SC2의 프로그램 정 보는, 테스트 제어 회로에 부여되고, 테스트 모드 시에, 테스트 동작을 설정하기 위해 이용된다.
[절단 판정 회로의 구성]
도 16은, 본 발명의 실시예 1에 따른 퓨즈 프로그램 회로에 포함되는 절단 판정 회로 CJC의 구성의 일례를 도시하는 도면이다. 도 16에서, 절단 판정 회로 CJC는, 노드 ND1과 노드 ND2 사이에 접속되며 또한 그 게이트에 퓨즈 소자 리세트 신호 FSRST를 받는 P채널 MOS 트랜지스터 PQ1과, 노드 ND2와 접지 노드 사이에 접속되며 또한 그 게이트에 퓨즈 소자 리세트 신호 FSRST를 받는 N채널 MOS 트랜지스터 NQ1을 포함한다.
이 절단 판정 회로 CJC는 퓨즈 소자 리세트 딜레이 신호 FSRSTD를 받는 인버터 IV10과, 인버터 IV10의 출력 신호가 L레벨일 때에 활성화되어, 노드 ND2 상의 신호를 반전하는 트라이 스테이트 인버터 TV1과, 인버터 IV10의 출력 신호를 받는 인버터 IV11과, 트라이 스테이트 인버터 TV1의 출력 신호를 받는 인버터 IV12와, 인버터 IV10의 출력 신호가 H레벨일 때에 활성화되어, 인버터 IV12의 출력 신호를 인버터 IV10의 입력에 전달하는 트라이 스테이트 인버터 TV2와, 인버터 IV12의 출력 신호를 반전하여 판정 결과 신호 Jout을 생성하는 인버터 IV13을 더 포함한다.
이 절단 판정 회로는, 인버터 IV11의 출력 신호가 L레벨일 때에 도통하고, 전원 노드를 노드 ND1에 결합하는 P채널 MOS 트랜지스터 PQ2와, 노드 ND2와 접지 노드 사이에 직렬로 접속되는 N채널 MOS 트랜지스터 NQ2 및 NQ3을 더 포함한다.
MOS 트랜지스터 NQ2는, 그 게이트에 트라이 스테이트 인버터 TV1의 출력 신 호를 받고, MOS 트랜지스터 NQ3이, 그 게이트에 인버터 IV11의 출력 신호를 받는다.
노드 ND1에는, 퓨즈 소자 FS가 접속된다. 또한, 도시하지 않았지만, 용단 전류 공급 트랜지스터도 노드 ND1에 접속된다.
도 17은, 도 16에 도시하는 절단 판정 회로 CJC의 동작을 도시하는 신호 파형도이다. 이하, 도 17을 참조하여, 도 16에 도시하는 절단 판정 회로 CJC의 동작에 대하여 설명한다.
퓨즈 소자 리세트 신호 FSRST 및 퓨즈 소자 리세트 딜레이 신호 FSRSTD가 모두 L레벨일 때, 노드 ND2가, 노드 ND1에 MOS 트랜지스터 PQ1을 통하여 전기적으로 결합된다. 한편, 인버터 IV10의 출력 신호가 H레벨이며, 또한, 인버터 IV11의 출력 신호가 L레벨이다. 따라서, MOS 트랜지스터 PQ2가 도통 상태에 있고, 노드 ND1이 전원 노드에 전기적으로 결합된다. 한편, MOS 트랜지스터 NQ3은, 비도통 상태이며, 노드 ND2가 접지 노드로부터 분리되어 있고, 따라서, 노드 ND2도, MOS 트랜지스터 PQ1을 통하여 전원 전압 VDD 레벨에 충전된다. 트라이 스테이트 인버터 TV1은, 출력 하이 임피던스 상태이며, 판정 결과 출력 신호 Jout의 상태는 변화되지 않는다.
퓨즈 소자 리세트 신호 FSRST가 H레벨로 설정되면, MOS 트랜지스터 PQ1이 비도통 상태로 되고, MOS 트랜지스터 NQ1이 도통 상태로 되며, 노드 ND2가, 접지 전압 레벨로 구동된다. 이 상태에서, MOS 트랜지스터 PQ1은, 비도통 상태이고, 노드 ND1 및 ND2는 전기적으로 분리된다. 퓨즈 소자 리세트 딜레이 신호 FSRSTD가 H레 벨로 상승하고, 인버터 IV10 및 IV11의 출력 신호가 각각, L레벨 및 H레벨로 구동되며, 따라서, MOS 트랜지스터 PQ2가 비도통 상태로 된다. 또한, MOS 트랜지스터 NQ3이 도통 상태로 된다. 트라이 스테이트 인버터 TV1이 활성화되고, 노드 ND2 상의 접지 전압 레벨에 따라서, 그 출력 신호가 H레벨로 되며, MOS 트랜지스터 NQ2가 도통 상태로 된다. 이에 의해, 트라이 스테이트 인버터 TV1 및 MOS 트랜지스터 NQ2, NQ3에 의해, 래치 회로가 구성되고, 노드 ND2가 접지 전압 레벨로 유지된다.
이에 의해, 내부 노드 ND2의 초기 설정이 행하여지고, 또한, 판정 회로의 출력 신호 Jout이 H레벨로 된다.
다음으로, 퓨즈 소자 리세트 신호 FSRST가 L레벨로 구동된다. 이 때, 퓨즈 소자 리세트 딜레이 신호 FSRSTD는 H레벨이다. 이 상태에서, MOS 트랜지스터 NQ1이 비도통 상태, MOS 트랜지스터 PQ1이 도통 상태로 되고, 노드 ND1 및 ND2가 전기적으로 결합된다. 퓨즈 소자 FS가, 비절단 상태일 때에는, 그 전류 구동력은, MOS 트랜지스터 NQ2 및 NQ3의 전류 구동력보다도 크고, 노드 ND2가, 전원 전압 VDD 레벨로 구동된다. 한편, 퓨즈 소자 FS가 절단 상태인 경우에는, 노드 ND1이, MOS 트랜지스터 PQ1, NQ2 및 NQ3을 통하여 방전되고, 그 전압 레벨은 접지 전압 레벨로 유지된다.
다음으로, 퓨즈 소자 리세트 딜레이 신호 FSRSTD가 L레벨로 되면, 트라이 스테이트 인버터 TV1이 출력 하이 임피던스 상태로 되고, 또한, MOS 트랜지스터 NQ3이 비도통 상태로 된다. 따라서, 노드 ND1 및 ND2가, 다시, MOS 트랜지스터 P2 및 PQ1에 의해, 전원 전압 VDD 레벨로 프리차지된다. 이 때에는, 트라이 스테이트 인 버터 TV1이, 출력 하이 임피던스 상태이고, 출력 신호 Jout는, 퓨즈 소자 FS가 절단 상태일 때에는 H레벨, 퓨즈 소자 FS가 비절단 상태일 때에는 L레벨로 유지된다.
이에 의해, 초기 설정 후, 퓨즈 프로그램 회로에서의 퓨즈 소자 FS의 프로그램 상태에 따라서, 절단 판정 회로 CJC로부터의 출력 신호 Jout을, 프로그램 정보(퓨즈 소자의 상태)에 따른 논리 레벨로 설정할 수 있다.
테스트 모드 시에서는, 리세트 신호 FSRST 및 FSRSTD에 따라서 내부 노드의 초기 설정을 행한 후, 퓨즈 소자 리세트 딜레이 신호 FSRSTD를 H레벨로 유지하고, 리세트 신호 FSRST만을 L레벨로 구동한다. 이 상태에서는, 노드 ND1 및 노드 ND2는, 퓨즈 소자 FS의 절단/비절단 상태에 따라서, 각각 L레벨 또는 H레벨로 유지된다. 마찬가지로, 출력 신호 Jout도, 이 트라이 스테이트 인버터 TV1이 활성 상태에 있기 때문에, 퓨즈 소자 FS의 절단/비절단 상태에 따른 논리 레벨로 설정된다.
이 테스트 시에서, 퓨즈 소자 FS가, 비절단 상태인 경우에는, 노드 ND1은, 퓨즈 소자 FS에 의해 전원 전압 VDD 레벨로 유지된다. 이 경우, 노드 ND2도, 마찬가지로, 전원 전압 VDD 레벨로 유지되지만, MOS 트랜지스터 NQ3이, 딜레이 신호 FSRSTD에 따라서, 비도통 상태이고, 이 퓨즈 소자 FS를 통하여 전원 노드로부터 접지 노드에 이르는 전류 경로는 차단된다. 따라서, 비절단 상태의 퓨즈 소자 FS에는, 바이어스 전압 VDD에 의한 스트레스의 인가는 행하여지지 않는다.
한편, 퓨즈 소자 FS가 절단 상태인 경우에는, 노드 ND1은 접지 전압 레벨로 된다. 따라서, 이 퓨즈 소자 FS가 절단 상태인 경우, 퓨즈 소자 FS의 양단에 바이어스 전압이 인가되고, 이 퓨즈 소자의 절단 후의 파편 또는 고저항 상태의 퓨즈 배선에 대하여 바이어스 전압 VDD가 인가되고, 이 인가 전압에 따라서 일렉트로 마이그레이션 현상에 의해 구리(Cu) 원자가 이동한다. 이 결과, 고저항 상태의 퓨즈 소자가 저저항 상태로 이행한다.
도 18은, 이 절단 상태의 퓨즈 소자의 상태를 모식적으로 도시하는 도면이다. 전원 노드(5a)와 노드 ND1 사이에, 전압 VDD의 스트레스가 인가된다. 이 퓨즈 소자 FS가, 구리 배선인 경우, 절단 파편 또는 고저항 상태의 배선 중의 구리 원자가, 그 전압 인가에 따라서, 절연막 내를 이동한다. 절연막 내를 이동하는 구리 원자에 의해, 절연막의 절연 파괴가 발생하고, 배선간 단락 등에 의해, 퓨즈 프로그램 회로가 불량으로 된다. 또한, 고저항 상태에 있고, 절단 상태라고 판정되는 퓨즈 소자의 저항값이 저하하여, 프로그램 상태의 반전이 발생할 가능성이 있다.
따라서, 이 전압 스트레스를 인가함으로써, 퓨즈 소자 FS로서, 구리 배선을 이용한 경우의 수명을 측정할 수 있다. 또한, 비절단 상태의 퓨즈 소자에는 전압 스트레스는 인가되지 않고, 또한 전류가 흐르는 경로는 존재하지 않는다. 따라서, 전압 스트레스 인가 시에 있어서, 이 퓨즈 소자 FS의 절단/비절단 상태에 관계없이, 전류가 흐르는 경로를 차단하여, 절단 상태의 퓨즈 소자의 수명을 측정할 수 있다.
퓨즈 리세트 딜레이 신호 FSRSTD는, 퓨즈 소자 리세트 신호 FSRST와 동일한 타이밍에서 H레벨로 상승해도 되고, 또한 지연되어 H레벨로 상승해도 된다. 퓨즈 리세트 딜레이 신호 FSRSTD는, 퓨즈 리세트 신호 FSRST의 하강보다도 지연되어 L레 벨로 하강하고, 노드 ND1 및 ND2가, 퓨즈 소자 FS의 절단/비절단 상태에 따라서 그 전압 레벨이 설정되는 기간이 확보되면 된다.
[2입력 멀티플렉서의 구성]
도 19a는, 2입력 1출력의 멀티플렉서의 블록 레벨의 구성을 도시하는 도면이다. 도 19a에 도시하는 2입력 멀티플렉서 TMX는, 도 5에 도시하는 멀티플렉서 SX1 및 SX2와, 도 13 및 도 15에 도시하는 멀티플렉서 SX0에 대응한다. 이들 멀티플렉서 SX0-SX2는, 그 입력 신호 및 출력 신호 및 선택 신호가 서로 다르기 때문에, 도 19a에서는, 입력 신호 IN1 및 IN2로 나타내고, 출력 신호를, 부호 OUT로 나타낸다. 또한, 선택 제어 신호는, 부호 SEL로 나타낸다.
도 19b는, 도 19a에 도시하는 2입력 멀티플렉서 TMX의 구성의 일례를 도시하는 도면이다. 도 19b에서, 2입력 멀티플렉서 TMX는, 선택 제어 신호 SEL을 반전하여 반전 선택 제어 신호 SELB를 생성하는 인버터(55)와, 선택 제어 신호 SEL이 H레벨일 때에 활성화되고, 입력 신호 IN1을 반전하는 트라이 스테이트 인버터(56)와, 선택 제어 신호 SEL이 L레벨일 때에 활성화되어, 입력 신호 IN2를 반전하는 트라이 스테이트 인버터(57)와, 트라이 스테이트 인버터(56 및 57)의 출력 신호를 반전하여 출력 신호 OUT을 생성하는 인버터(58)를 포함한다.
이들 트라이 스테이트 인버터(56 및 57)는, 각각 상보 선택 제어 신호 SEL 및 SELB에 따라서, 활성/비활성화되고, 비활성화 시, 출력 하이 임피던스 상태로 설정된다. 따라서, 이 선택 제어 신호 SEL에 의해, 입력 신호 IN1 및 IN2의 한 쪽이 인버터(58)에 전달되고, 인버터(58)에 의해, 선택된 입력 신호에 대응하는 출력 신호 OUT이 생성된다.
「퓨즈 소자의 프로그램 시퀀스」
도 20은, 이 퓨즈 소자의 프로그램 시퀀스를 도시하는 도면이다. 우선, 도 20을 참조하여, 퓨즈 소자의 프로그램 시퀀스에 대하여 간단히 설명하고, 그 후, 각 스텝의 상세 내용에 대하여 설명한다.
우선, 스텝 T1에서 절단 정보가 발생된다. 이 절단 정보는, 메모리에서의 용장 셀 구제 정보(용장 로우/용장 컬럼 어드레스), 테스트 모드 설정 정보, 칩 식별 정보, 또는 아날로그 회로에서의 저항값의 변경 정보 등이 생성된다.
우선, 이 절단 정보를 프로그램 스캔 플립플롭에 저장하기 전에, 용단 전류 공급 트랜지스터(Tr)의 전류를 측정한다(스텝 T2). 이 용단 전류 공급 트랜지스터의 전류 측정 시에는, 상기한 도 13에 도시하는 용단 불가능한 퓨즈 소자 FSTP를 이용하여, 전류 측정이 행하여진다.
이 스텝 T2에서의 용단 전류 공급 트랜지스터의 전류 측정 시퀀스는, 설계 단계 또는 제조 공정 기동 시 등의 초기 시에 있어서 제조 프로세스가 불안정할 때에 실행되며, 양산 시에 있어서는, 최적 용단 전류가 확정되어 있어, 이 스텝 T2는, 스킵되고, 실행되지 않는다.
다음으로, 스텝 T1에서 발생된 절단 정보에 따라서, 퓨즈 소자 FS의 절단 정보가 프로그램된다(스텝 T3). 이 절단 정보 프로그램 시에 있어서는, 상기한 도 4에 도시하는 프로그램 스캔 플립플롭 PSR을 통하여, 순차적으로 시프트 동작에 의해, 발생된 절단 정보에 기초하여 생성된 프로그램 정보열이 전송되고, 각 퓨즈 프 로그램 회로의 프로그램 스캔 플립플롭 PSR에, 전송된 대응하는 퓨즈 절단 정보가 저장된다(스텝 T3).
다음으로, 이 프로그램 스캔 플립플롭 PSR(도 5 참조)에 저장된 절단 정보를, 재차, 시프트 동작에 의해 판독하고, 정확하게 프로그램 스캔 플립플롭에 저장되어 있는지의 판정이 행하여진다(스텝 T4). 이 판독한 절단 정보가, 기입한 절단 정보와 일치하고 있는지의 여부에 따라서, 이 스캔 패스의 불량의 유무가 판정된다. 불량 발생 시(FAIL)에는, 불량 카테고리 C31이 세트되고, 절단 정보 프로그램에서 불량이 발생한 것이 표시된다(스텝 T5). 한편, 퓨즈 소자 FS의 절단 정보 프로그램이, 정확하게 실행되었다고 판정되면(PASS 판정 시), 다음으로, 실제로, 퓨즈 소자 FS를 절단하는 시퀀스가 실행된다(T6).
이 퓨즈 소자 FS의 절단 시에 있어서는, 도 5에 도시하는 FS 선택 스캔 플립플롭을 통하여 순차적으로 퓨즈 소자 선택 데이터를 전송한다. 전송 데이터에 따라서, 순차적으로 1개의 퓨즈 소자를 선택하여, 1개씩, 저장된 절단 정보에 따라서 선택적으로 용단 전류를 흘려 퓨즈 소자의 절단을 행한다(퓨즈 프로그래밍을 행한다).
이 스텝 T6이 완료되면, 다음으로, 퓨즈 소자 FS가, 프로그램 정보에 따라서 정확하게 절단되고 있는지의 확인이 행하여진다(스텝 T7). 이 FS 절단 확인 시퀀스를 실행하는 스텝 T7에서는, 각 절단 판정 회로(CJC)의 출력 신호를 멀티플렉서를 통하여 프로그램 스캔 플립플롭에 전송하여, 프로그램 스캔 플립플롭 열을 통하여 외부에 순차적으로 전송한다.
이 전송 정보에 따라서, 퓨즈 소자의 상태가 식별된다. 즉, 이 판독한 절단 판정 회로의 출력 신호가, 절단 프로그램 정보에 대응하고 있는지의 판정이 행하여진다(스텝 T8). 이 판정 시, 불량 카테고리로서 3전압 C32, C33 및 C34에서의 판정이 행하여진다(스텝 T9). 이 불량 카테고리를 3전압 C32, C33 및 C34에서 식별하는 것은, 퓨즈 소자의 절단 시의 전원 전압 VDD가, 저전압의 상태, 전형적인 전원 전압 레벨, 및 고전압 레벨에서 불량이 확인되었는지의 판정이 행하여지기 때문이다. 퓨즈 소자의 프로세스 변동의 영향을 해석하여, 불량 발생 시의 용단 전류의 조정 등의 처치가 행하여진다.
이 스텝 T8에서, 퓨즈 소자 FS가 프로그램에 따라서 정확하게 절단되어 있다고 판정되면(PSS), 다음으로, 양산 시에 있어서는, 포스트 테스트가 행하여진다(T14). 이 포스트 테스트는, 퓨즈 소자의 프로그램 완료 후의, 각 내부 회로가, 이 퓨즈 소자 프로그램에 따라서, 정확하게 내부 회로가 동작하는지의 판정을 행하는 테스트 및 번인 등이 실행된다.
한편, 설계 단계 시 또는 프로세스 기동 시에 있어서는, 스텝 T8에 계속하여, 바이어스 스트레스 인가 시퀀스가 실행된다(스텝 T10). 이 바이어스 스트레스 인가 시퀀스에서는, 도 5에 도시하는 절단 판정 회로 CJC 및 도 16에 도시하는 절단 판정 회로 CJC를 이용하여, 각 퓨즈 소자를, 이 절단 상태의 퓨즈 소자에 바이어스를 인가하고 스트레스를 인가한다.
다음으로, 이 바이어스 스트레스 인가 후, 퓨즈 소자 FS가 정확하게 절단되어 있는지의 확인이 실행된다(스텝 T11). 이 퓨즈 소자 FS의 절단/비절단은, 절단 퓨즈 소자 FS가, 그 구리 원자의 이동에 의해, 다시 단락 상태로 되었는지의 판정이 행하여진다. 이 판정 시에 있어서는, 스트레스 인가 시의 전원 전압 VDD의 레벨을 고, 중, 저의 3레벨로 설정하고, 각 전압 레벨에 대하여 판정이 행하여진다(스텝 T12). 판정 스텝 T12에서 불량이 발생한 경우(FAIL), 그 스트레스 인가 시의 전원 전압 VDD의 레벨에 따라서, 불량 카테고리가 3전압 C36, C37 및 C38로 분류된다(스텝 T13). 한편, 판정 스텝 T12에서, 퓨즈 소자 FS가 확실하게 절단되어 있다고 판정되면(PSS 시), 스텝 T14의 포스트 테스트가 실행된다.
각 스텝 T5, T9 및 T13에서, 불량 카테고리 C31-C38로 분류함으로써, 어느 쪽의 스텝 또는 시퀀스에서, 불량이 발생하였는지 및 그 불량 내용을 식별할 수 있어, 테스트 불량 해석을 용이하게 행할 수 있다.
다음으로, 각 시퀀스에 대하여, 실제의 동작 파형을 참조하여 설명한다.
도 21은, 도 20에 도시하는 용단 전류 공급 트랜지스터(CTr)의 전류 측정 시퀀스(스텝 T2)에서의 퓨즈 프로그램 회로의 내부 동작을 도시하는 타이밍도이다. 이 각 제어 신호는, 도 5에 도시하는 퓨즈 프로그램 회로열에 대한 제어 신호를 나타낸다. 전류 측정용의 퓨즈 프로그램 회로는, 퓨즈 프로그램 회로 FPKm에 형성된다(도 13 참조). 속도(RATE)는, 1.0p(㎱)이다. 이 속도는, 1개의 퓨즈 프로그램 회로에 대하여 전류 측정이 행하여지는 클럭 사이클 기간을 나타낸다.
우선, 리세트 신호 RST가 H레벨로 설정된다. 이 때, 퓨즈 게이트 전원 전압 FGVDD는, L레벨이다. 이 리세트 신호 RST에 의해, 도 5에 도시하는 바와 같이, 프로그램 스캔 플립플롭 PSR 및 FS 선택 스캔 플립플롭 FSSR이, 모두 L데이터 기억 상태로 설정된다.
다음으로, 리세트 신호 RST가 L레벨로 설정된 후, 퓨즈 게이트 전원 전압 FGVDD를 H레벨로 설정한다. 퓨즈 게이트 전원 전압 FGVDD를, 약 10.0p(㎱) 즉 10사이클 기간 H레벨로 유지하여, 퓨즈 게이트 전원 전압 FGVDD의 전압 레벨을 안정화시키고, 각 퓨즈 프로그램 회로에서, 퓨즈 게이트 전원 전압 FGVDD를 안정화시킨다.
이 때, 스캔 선택 신호 SCSEL은, H레벨로 설정되며, 도 5에 도시하는 멀티플렉서 SX1은, 대응하는 프로그램 데이터 SCIN을 선택하는 상태로 설정된다. 마찬가지로, 도 13에 도시하는 멀티플렉서 SX0에 대한 선택 제어 신호 PRWER이, H레벨로 설정되고, 멀티플렉서 SX0은, 외부로부터의 스캔 입력 신호 SCIN0을 선택하는 상태로 설정된다.
다음으로, m사이클 기간 스캔 아웃 스트로브 신호 SCoutst 및 퓨즈 컷트 출력 스트로브 신호 CSoutst를 원샷 펄스의 형태로 생성한다. 이에 의해, 도 15에 도시하는 버퍼(40)에서, 최종단의 퓨즈 프로그램 회로 FPKn으로부터의 스캔 아웃 신호 SC(n) 및 CTS(n)를 순차적으로 받아들이고, 다음으로 출력하는 상태가 실현된다.
스트로브 신호 SCoutst 및 CSoutst가 발생된 다음의 사이클에서, 프로그램 스캔 클럭 신호 PSCLK를, 활성화시킨다. 이 최초의 사이클에서, 퓨즈 선택 신호 CTCIN을, H레벨로 설정한다. 이 시프트용의 클럭 신호 PSCLK는, 1사이클 내에서, 0.2p기간 비활성 상태로 유지되고, 반 사이클(0.5p) 기간 H레벨로 설정되며, 다음 으로, 0.3p사이클의 비활성 상태로 유지된다. 이 시프트 클럭 신호 PSCLK의 활성화 기간은, 스트로브 신호 SCoutst와 CSoutst의 대응 관계에서 적절한 값으로 정해지면 된다. 스트로브 신호 SCoutsc 및 CSoutsc의, 사이클 내의 활성화 타이밍 및 활성화 기간은, 한정적인 것은 아니며, 조정 가능하며, 전송 신호의 확정 타이밍에 따라서 적절하게 정해진다.
또한, 선두의 프로그램 스캔 입력 신호 SCIN이, 데이터 DATA(m)로 설정된다. 이 데이터 DATA(m)는, 퓨즈 절단이 불가능한 퓨즈 프로그램 회로 FPKm로 설정되는 데이터로서, 이 때, 데이터 CTSCIN이 H레벨로 설정되고, FS 선택 스캔 플립플롭 SSR을 통하여 이 H레벨의 데이터가 순차적으로 전송된다.
이 시프트 클럭 신호 PSCLK를 m사이클 기간 순차적으로 활성화하면, 퓨즈 프로그램 회로 FPKm에서 FS 선택 스캔 플립플롭 FSSR에 H레벨 신호가 저장된다. 또한, 데이터 DATA(m)는, 퓨즈의 절단을 나타내는 H레벨로 설정된다. 남은 퓨즈 프로그램 회로에 대한 데이터 DATA(m-1)-DATA01은, 모두 퓨즈 비절단을 나타내는 L레벨 데이터이다. 이들 데이터 DATA(m-1)-DATA01은, 도 12에 도시하는 퓨즈 프로그램 회로 FPK(m-1)-FPK1로 설정된다. 하류의 퓨즈 프로그램 회로 FPK(m+1)-FPKn은, 각각 전단의 퓨즈 프로그램 회로로부터의 리세트 정보(L데이터)가 전송되어 저장된다. 따라서, 이들 하류의 퓨즈 프로그램 회로에서는, 데이터를 다시 전송하여 저장하는 것은 요구되지 않는다.
이 m개의 데이터의 전송 사이클이 완료되면, 다음으로, 전류 측정이 실행된다. 전류 측정 시에 있어서는, 전원 전압 VDD 및 퓨즈 게이트 전원 전압 FGVDD의 전압 레벨이 설정되고, 그 때의 내부 전류가 측정된다. 이 경우, 전류 측정 동작 시에 있어서, 퓨즈 프로그램 회로 FPKm 이외의 회로는, 모두 스탠바이 상태에 있다. 퓨즈 프로그램 회로 FPKm에서만 용단 전류를 소비하여, 그 전류를 측정한다.
이 전류 측정 시에 있어서는, 퓨즈 컷트 클럭 신호 FCCLK가 H레벨로 설정된다. 이에 의해, 상기한 도 5에 도시하는 바와 같이, AND 회로 AG1의 출력 신호가 H레벨로 되고, 대응하는 용단 전류 공급 트랜지스터가 도통 상태로 되며, 대응하는 퓨즈 소자 FSTP를 통하여 전류가 흘러, 이 전류가 측정된다.
이 전류 측정 시퀀스에서는, 1개의 퓨즈 프로그램 회로 FPKm의 절단 불가능한 퓨즈 소자가 이용되어 전류 측정이 행하여지고 있다. 절단 불가능한 퓨즈 소자가 복수개 형성되어 있는 경우에는, 1개의 절단 불가능한 퓨즈 소자에 전류가 흐르도록, 데이터 DATA 및 절단 퓨즈 선택 입력 CTCIN의 인가 시퀀스를 조정한다.
이상의 시퀀스를 실행함으로써, 퓨즈 소자의 절단 조건의 최적화를 용이하게 실현할 수 있다.
도 22는, 도 20에 도시하는 퓨즈 소자 절단 시퀀스에서의 FS 절단 정보 프로그램 스텝 T3에서의 내부 동작을 도시하는 타이밍도이다. 이하, 도 22를 참조하여, FS 절단 정보 프로그램 시의 내부 동작에 대하여 설명한다. 또한, 클럭 사이클(RATE)은, 1.0p(㎱)이다.
우선, 리세트 신호 RST가 H레벨로 설정되고, 도 5에 도시하는 FS 선택 스캔 플립플롭 FSSR 및 프로그램 스캔 플립플롭 PSR의 기억 데이터가, 초기화된다(L레벨 데이터가 저장된다).
초단의 멀티플렉서 SX0에 대한 선택 제어 신호 PRWER은 H레벨이다. 따라서, 도 13에 도시하는 초단의 멀티플렉서 SX0이, 외부로부터의 프로그램 정보(스캔 입력 정보) SCIN0을 선택하는 상태로 설정된다. 한편, 입력 선택 제어 신호 SCSEL은 H레벨이며, 도 5에 도시하는 각 퓨즈 프로그램 회로 FPK1-FPKn에서의 입력부의 멀티플렉서 SX1이, 전단의 출력부로부터 부여되는 스캔 입력 신호 SCIN을 선택하는 상태로 설정된다.
실제의 프로그램 데이터의 스캔 동작 전의 사이클에서, 스트로브 신호 SCoutst 및 CSoutst가 원샷 펄스의 상태에서, 활성화된다. 이들 스트로브 신호도 n사이클 기간에 걸쳐 각 사이클에서 활성화되고, 데이터의 버퍼로부터의 전송이 행하여진다.
다음의 사이클부터, 스캔 입력 데이터 DATA(n)-DATA01이 순차적으로 입력된다. 이 스캔 입력 데이터 인가 시, 최초의 사이클에서, 퓨즈 소자 선택 데이터 CTSCIN이 H레벨로 설정된다. 이후, 퓨즈 소자 선택 클럭 신호 SESCLK 및 프로그램 스캔 클럭 신호 PSCLK이 순차적으로 n사이클 기간 활성화된다. 이 스캔 클럭 신호의 활성화 기간으로서, 0.2p의 전기간 및 0.3p의 후기간을 비활성화 기간으로 하여, 사이의 0.5p사이클 기간 H레벨의 활성화 기간이 설정된다. 이 클럭 펄스 파형은, 단순한 일례이며, 전송 경로의 플립플롭의 동작 특성에 따라서 최적화된다.
이 때, 퓨즈 프로그램 회로열에서는, 시리얼 스캔 입력 데이터 및 퓨즈 선택 데이터의 시프트 동작에 의한 전송이 행하여지고, 퓨즈 프로그램 회로 FPK1-FPKn에서 데이터의 저장이 행하여진다. 절단 불가능한 퓨즈 소자가 저장되는 퓨즈 프로 그램 회로 FPKm에 대한 데이터 DATA(m)의 데이터에 대해서는, 비절단 상태를 나타내는 L레벨로 설정된다.
n사이클의 전송 사이클이 완료되면, 다음으로, 입력 선택 제어 신호 PRWER이 L레벨로 설정된다. 따라서, 도 13에 도시하는 초단 멀티플렉서 SX0이, 최종단의 퓨즈 프로그램 회로 FPKn의 출력 신호 SC(n)를 선택하는 상태로 설정되고, 퓨즈 프로그램 회로 FPK1-FPKn이 루프를 형성한다.
다음으로, 스트로브 신호 SCoutst 및 CSoutst를 원샷 펄스의 형태로 생성하고, 버퍼에서 시리얼 출력 신호를 생성한다. 외부에 출력되는 스캔 출력 데이터 SCout이, 각 사이클마다 변화하여, 데이터 DATA(n)부터 DATA01까지 순차적으로 시프트 아웃된다. n사이클 경과 후, 다시 원래의 데이터 DATA(n)가 선택되어 출력된다.
이 때, 또한 FS 선택 스캔 플립플롭 FSSR을 통하여 전송되는 퓨즈 소자 선택 스캔 출력 신호 CSout는, 스캔 인일 때와 마찬가지로, 데이터 DATA(n)에 대응하는 기간 H레벨로 설정되고, 남은 기간 L레벨로 설정된다. 이에 의해 판독 데이터 계열의 선두를 식별할 수 있다. 이 스캔 아웃 기간, 스캔 인 입력 SCIN은, 그 상태는, 부정 상태이며, 임의의 상태로 설정된다.
데이터 DATA(n)-DATA01을, 스캔 출력 신호 SCout으로서 판독하여, 이미 발생된 기입용의 프로그램 정보와 비교함으로써, 각 프로그램 스캔 플립플롭 PSR에, 정확하게, 발생된 용단 정보에 따라서 정보가 저장되어 있는지의 판정이, 도 20에 도시하는 스텝 T4에서 실행된다.
도 23은, 도 20에 도시하는 FS 절단 시퀀스(스텝 T6)의 내부 동작을 도시하는 타이밍도이다. 이하, 도 23을 참조하여, 이 FS 절단 시퀀스에 대하여 설명한다.
이 FS 절단 시퀀스(스텝 T6)는, 절단 정보 프로그램 시퀀스에 이어서 판정 동작에 의해 패스 PASS라고 판정된 칩에 대하여 실행된다.
우선, 이 FS 절단 시퀀스에서, 퓨즈 게이트 전원 전압 FGVDD가 H레벨로 설정된다. 10.0p 사이클 경과 후, 퓨즈 게이트 전원 전압 FGVDD가 안정화되었다고 판정되고, 퓨즈 리세트 신호 FSRST 및 퓨즈 리세트 딜레이 신호 FSRSTD가 H레벨로 구동된다. 이에 의해, 도 16에 도시하는 절단 판정 회로 CJC에서, 노드 ND1이 H레벨, 노드 ND2가 L레벨로 설정된다. 이 상태에서, 절단 판정 회로 CJC에서의 전류가 흐르는 경로가 차단된다.
다음으로, 퓨즈 선택 스캔 입력 CTSCIN이 H레벨로 설정되고, 그 사이클에서, 퓨즈 소자 선택 클럭 신호 SCSCLK가 H레벨로 구동된다. 이 퓨즈 소자 선택 클럭 신호 SCSCLK는, 클럭 사이클에서의 펄스 폭 조건으로서, 전기간 0.2p 사이클, 후기간 0.3p 사이클의 비활성화 기간을 갖고, 0.5p의 기간 H레벨로 유지된다. 이 클럭 파형은, 간단한 일례로서, 전송 경로의 동작 특성에 따라서 최적화된다.
이 퓨즈 소자 선택 클럭 신호 SCSCLK에 따라서, 도 5에 도시하는 FS 스캔 선택 플립플롭 FSSR이 시프트 동작을 행하고, 외부로부터 부여된 H레벨의 퓨즈 선택 신호 CTSCIN이 받아들여진다. 초단의 퓨즈 프로그램 회로 FPK01에서 퓨즈 소자 FS01이 절단되는 상태로 설정된다.
이 상태에서, 다음으로, 퓨즈 컷트 클럭 신호 FCCLK를, 예를 들면 1p 사이클 기간의 전기간과 2p의 후기간의 비활성화 기간을 갖고, 1p의 H레벨 기간(활성화 기간)을 갖는 펄스 신호의 형태로 인가한다. 이 펄스 파형에서는, 1사이클은, 4.0p이고, 1/4 사이클 기간의 펄스 폭을 갖는 퓨즈 컷트 클럭 신호 FCCLK가 인가된다. 이 펄스 신호를, 5회 내지 20회 인가한다. 이 펄스 횟수는, 구동 전류량, 각 용단 전류량에 따라서 최적화되며, 또한 그 펄스 폭도 최적화된다.
이 소정 횟수, 소정의 펄스 폭 및 펄스 간격을 최적화하여, 퓨즈 컷트 클럭 신호 FCCLK를 인가함으로써, 도 4에 도시하는 AND 회로 AG1의 출력 신호가 H레벨로 되는 기간을 최적화한다. 따라서, 용단 전류 구동 공급 트랜지스터 CTr이 도통하여, 전원 노드로부터 접지 노드에 퓨즈 소자 FS를 통하여 용단 전류가 흐르는 기간을 최적화하여, 퓨즈 절단 시의 소비 전력을 최적화한다. 이 용단 전류에 의한 쥴 열에 의해, 퓨즈 소자 FS01이 절단된다.
퓨즈 소자 FS01의 절단이 완료되면, 다음으로, 다시, 퓨즈 소자 선택 클럭 신호 SESCLK가 H레벨로 구동되고, FS 선택 스캔 플립플롭 FSSR에서의 시프트 동작에 의해, 스캔 입력 CTSCIN이, 1단 시프트되고, 다음의 퓨즈 프로그램 회로 FPK2의 퓨즈 소자 FS02의 절단이, 프로그램 스캔 플립플롭에 저장된 프로그램 정보에 따라서 선택적으로 실행된다. 퓨즈 컷트 클럭 신호 FCCLK가, 소정 횟수, 소정의 펄스 폭 및 소정의 펄스 간격으로 인가된다. 이 경우에도, 절단 불가능한 퓨즈가 들어가 있는 퓨즈 프로그램 회로 FPKm에 대해서는, 퓨즈 프로그램 정보 DATA(m)는 L레벨이며, 절단 불가능한 퓨즈 소자(FSTP)에 대한 용단 전류의 공급은 행하여지지 않 는다.
퓨즈 컷트 클럭 신호 FCCLK를 각 사이클마다 생성하고, 퓨즈 선택 신호를 전송한다. 각 퓨즈 프로그램 회로에서, 대응하는 퓨즈 선택 신호를 활성 상태로 하고, 퓨즈 소자 선택 클럭 신호 SESCLK를 소정 기간 H레벨로 하여, 퓨즈 소자의 프로그램 정보에 따른 선택적인 절단을 실행한다.
소정 횟수(n회)의 시프트 동작이 행하여지면, 최종단의 퓨즈 프로그램 회로 FPKn에 대한 절단이 행하여진다. 이 때, 퓨즈 프로그램 회로에 대응하는, 퓨즈 FS 선택 지연 플립플롭으로부터 출력되는 신호 CTS(n)가 H레벨로 되고, 따라서, 버퍼(40)로부터의 출력되는 퓨즈 컷트 스캔 출력 신호 CSout이 H레벨로 된다. 이에 의해, 최종단의 퓨즈 프로그램 회로 FPKn의 퓨즈 소자의 프로그램 정보에 따른 선택적인 절단이 행하여지는 것이 나타내진다. 마찬가지로, 퓨즈 컷트 클럭 신호 FCCLK를 소정 횟수 인가함으로써, 선택적인 퓨즈 소자의 절단이 실행된다. 이에 의해, 퓨즈 소자의 절단 시퀀스가 완료된다.
도 24는, 도 20에 도시하는 FS 절단 확인 시퀀스(스텝 T7)의 동작을 도시하는 타이밍도이다. 이하, 도 24를 참조하여, 이 FS 절단 확인 시퀀스의 내부 동작에 대하여 설명한다.
우선, 리세트 신호 RST가 H레벨로 설정되고, 또한, 퓨즈 소자 리세트 신호 FSRST 및 퓨즈 소자 리세트 딜레이 신호 FSRSTD가 H레벨로 설정된다. 이에 의해, 도 4에 도시하는 FS 선택 스캔 플립플롭 FSSR 및 프로그램 스캔 플립플롭 PSR의 기억 데이터가 L데이터로 초기 설정된다. 또한, 절단 판정 회로 CJC의 내부 상태가 초기 설정된다.
이 후, 리세트 신호 RST 및 FSRST를 L레벨로 하강시킨 후에, 퓨즈 소자 리세트 딜레이 신호 FSRSTD를 L레벨로 하강시킨다. 이 결과, 각 퓨즈 프로그램 회로에서, 절단 판정 회로(CJC)의 출력 신호가, 퓨즈 소자 FS의 절단/비절단의 상태에 따른 논리 레벨로 설정된다.
다음으로, 멀티플렉서 입력 제어 신호 PRWER을 H레벨로부터 L레벨로 설정하고, 또한, 스캔 패스 선택 신호 SCSEL을 L레벨로 하강시킨다. 이에 의해, 도 12에 도시하는 초단의 멀티플렉서 SX0이, 최종단의 프로그램 스캔 플립플롭의 출력 신호를 선택하는 상태로 설정되며, 또한, 퓨즈 프로그램 회로 FPK1-FPKn 각각에서, 입력단의 멀티플렉서 SX1이, 대응하는 절단 판정 회로 CJC의 출력 신호를 선택하는 상태로 설정된다.
이 상태에서, 프로그램 시프트 클럭 신호 PSCLK를 인가하면, 퓨즈 프로그램 회로 FPK1-FPKn 각각에서, 판정 회로의 출력 신호가, 대응하는 프로그램 스캔 플립플롭 PSR에 저장된다. 또한, 프로그램 시프트 클럭 신호 PSCLK의 신호 파형 및 전송 시의 레이트(RATE)는, 상기한 도 22에 도시하는 절단 정보의 프로그램 시퀀스의 경우와 마찬가지이다.
다음으로, 다시 멀티플렉서 입력 선택 제어 신호 SCSEL을 H레벨로 상승시키고, 각 퓨즈 프로그램 회로에서, 도 5에 도시하는 멀티플렉서 SX1을, 전단으로부터 부여되는 스캔 입력 신호 SCIN, SC(1)-SC(n)를 선택하는 상태로 설정한다. 퓨즈 프로그램 회로 FPK1 전단의 멀티플렉서 SX0에 대한 선택 제어 신호 PRWER은 L레벨 로 유지되고, 퓨즈 프로그램 회로 FPK1-FPKn의 플립플롭열의 루프 형상은 유지된다.
이 상태에서, 다음으로, 스캔 아웃 스트로브 신호 SCoutst를 소정의 펄스 폭에서, n사이클 기간에 걸쳐서 인가하고, 또한, 프로그램 스캔 클럭 신호 PSCLK를 n사이클 기간에 걸쳐서 인가한다. 프로그램 스캔 플립플롭 PSR의 시프트 동작에 의해, 각 프로그램 스캔 플립플롭 PSR에 저장된 절단 판정 회로 CJC의 출력 신호가, 순차적으로 외부에 시리얼로 판독된다. 이들 외부에 판독된 스캔 아웃 신호 SCout의 데이터 DATA(n)-DATA01이, 기대값, 즉 절단 정보의 프로그램값과 비교되며, 퓨즈 프로그램 회로 FPK1-FPKn 각각에서, 퓨즈 소자 FS가, 프로그램 정보에 따라서 절단/비절단 상태로 설정되어 있는지의 판정이, 도 20에 도시하는 판정 스텝 T8에서 행하여진다.
도 25는, 도 20에 도시하는 바이어스 인가 시퀀스(스텝 T10)의 내부 동작을 도시하는 타이밍도이다. 이하, 도 25를 참조하여, 이 바이어스 인가 시퀀스의 내부 동작에 대하여 설명한다.
이 도 25에 도시하는 동작 타이밍도는, 상기한 도 17에 도시하는 타이밍도와 실질적으로 동일하다. 이 시퀀스에서도, 클럭 신호의 레이트 RATE가, 1.0p(㎱)이다.
우선, 리세트 신호 RST, FSRST 및 퓨즈 소자 리세트 딜레이 신호 FSRSTD를 H레벨로 상승시키고, 도 4에 도시하는 FS 선택 스캔 플립플롭 FSSR 및 프로그램 스캔 플립플롭 PSR을 초기화함과 함께, 절단 판정 회로 CJC의 내부 노드(ND1, ND2)의 전압 레벨을 초기 설정한다.
다음으로, 리세트 신호 RST 및 FSRST를 L레벨로 하강시킨 후, 지연해서, 리세트 딜레이 신호 FSRSTD를 L레벨로 하강시킨다. 이에 의해, 절단 판정 회로 CJC(도 16 참조)에서, 내부 노드(ND2)의 전압 레벨이, 대응하는 퓨즈 소자 FS의 절단/비절단 상태에 따른 전압 레벨로 설정된다.
다음으로, 입력 선택 제어 신호 PRWER을 H레벨로부터 L레벨로 하강시키고, 도 13에 도시하는 멀티플렉서 SX0을, 최종단의 퓨즈 프로그램 회로 FPKn의 출력 신호 S(n)를 선택하는 상태로 설정한다. 이에 의해, 스캔 패스에서 1개의 루프가 형성되고, 퓨즈 프로그램 회로 FPK1-FPKn이, 외부로부터 분리된 상태로 되며, 외부의 회로는, 전부 스탠바이 상태로 유지된다.
이 상태에서, 퓨즈 소자 리세트 신호 FSRST 및 퓨즈 소자 리세트 딜레이 신호 FSRSTD에 따라서, 절단 판정 회로 CJC의 내부 노드(ND1, ND2)의 초기 설정을 행한다. 다음으로, 퓨즈 소자 리세트 신호 FSRST를 L레벨로 하강시키고, 한편, 퓨즈 소자 리세트 딜레이 신호 FSRSTD를 H레벨로 유지한다. 이에 의해, 앞서, 도 16 및 도 17을 참조하여 설명한 바와 같이, 절단 상태의 퓨즈 소자에 대하여 전압 VDD의 스트레스가 인가되고, 한편, 비절단 퓨즈 소자에 대해서는, 그 양단이 동일 전압 레벨로 유지된다. 또한, 절단 판정 회로 CJC에서 방전 경로가 차단되고, 관통 전류가 흐르는 경로가 차단된다.
이 상태를 소정 기간 유지함으로써, 절단 상태의 퓨즈 소자에 대하여 바이어스 전압 VDD에 의한 스트레스가 인가된다. 전압 스트레스 인가 후, 도 20에 도시 하는 FS 절단 시퀀스(스텝 T11 및 판정 스텝 T12)를 행하여, 퓨즈 소자의 수명(절단 퓨즈 소자의 파편의 구리(Cu) 원자의 확산에 의한 퓨즈 소자의 단락 또는 배선간의 단락)이 측정된다. 스텝 T11의 FS 절단 확인 시퀀스의 동작은, 도 24에 도시하는 스텝 T7의 FS 절단 시퀀스에서 실행되는 동작과 동일하다. 또한, 판정 스텝 T12에서는, 외부에 판독된 퓨즈 소자의 상태 지시 정보를 봄으로써, 퓨즈 소자의 절단/비절단의 상태가 판정된다.
이들 도 20 내지 도 25에 도시하는 시퀀스를 이용함으로써, 스캔 플립플롭의 패스를 통하여, 퓨즈 프로그램의 정보의 설정 및 퓨즈의 절단 및 절단 결과의 판정을 행하는 것이 가능하다. 또한, 스캔 플립플롭열을 이용하여, 퓨즈의 상태의 확인 및 프로그램 정보의 프로그램의 확인을 행할 수 있다. 또한, FS 선택 플립플롭을 이용하여, FS 선택 정보를 순차적으로 시프트 동작에 의해 전송함으로써, 퓨즈 소자를 1개씩 절단할 수 있다. 이에 의해, 큰 용단 전류가 한번에 흐르는 것을 회피할 수 있어, 소비 전류를 저감할 수 있다.
[퓨즈 소자의 구성]
도 26은, 퓨즈 프로그램 회로에서의 퓨즈 소자의 구성을 개략적으로 도시하는 도면이다. 도 26에서는, 퓨즈 소자 FSO1-FSO3의 평면 배치를 개략적으로 도시한다. 이들 퓨즈 소자 FSO1-FSO3은, 각각, 구리(Cu) 배선으로 형성되는 퓨즈 FU를 포함한다. 이 퓨즈 FU는, 제3 메탈 배선층 이상의 상층의 메탈 배선을 이용하여 실현된다. 퓨즈 FU는, 폭이 넓은 베드 영역 VDB를 개재하여 전원선(64)에 결합되고, 또한 노드 베드 영역 ND1B를 개재하여 노드 ND1을 실현하는 배선 영역(62)에 전기적으로 접속된다.
이 퓨즈 FU는, 상층 배선으로서, 하부에, 퓨즈 FU를 절단하기 위한 트랜지스터를 배치하는 트랜지스터 배치 영역 TR이 형성되고, 또한 용단 전류 공급 트랜지스터 CTr이 배치된다. 노드 ND1을 형성하는 배선 영역(62)은, 이 용단 전류 공급 트랜지스터 CTr의 드레인에 결합되고, 노드 베드 영역 ND1B가, 이 메탈 배선 영역(62)에 전기적으로 접속된다. 퓨즈 FU의 양단에 폭이 넓은 베드 영역 VDB 및 ND1B를 배치함으로써, 전류의 국소 집중이 발생하는 것을 방지하고, 또한, 안정적으로 퓨즈 FU에 대하여 전기적 접속을 형성한다.
이 퓨즈 FU를 둘러싸도록, U자형으로, Cu 확산 방호벽 영역을 형성하는 배선(60a, 60c 및 60b)이 평면 레이아웃에서 연속적으로 형성된다. 이 확산 방호벽 배선(60a-60c)은, 또한, 높이 방향에서도 연속적으로 형성된다. 이 퓨즈 소자의 단면 구조는 상세히 후술하겠지만, 퓨즈 FU 상부에도, 노드 ND1을 형성하는 배선(62)이 형성된다.
한편, 전원 전압 VDD를 공급하는 배선(64)에 대해서도, 확산 방호벽 배선(60a 및 60b)과 교대로, 확산 방호벽 배선(65a)이, 퓨즈의 연장 방향과 평행하게 배치된다. 이들 확산 방호벽 배선(65a)은, 퓨즈 소자의 일단에서, 퓨즈 FU의 연장 방향과 교차하는 방향으로 연속적으로 연장하는 확산 방호벽(65b)을 개재하여 상호 결합되며, 또한, 전원 배선(64)에 결합된다.
노드 ND1을 실현하는 배선을 이용한 확산 방호벽 배선(60a-60c) 및 전원 전압을 전달하는 확산 방호벽 배선(65a 및 65b)으로 구성되는 벽 구조에 의해, 퓨즈 FU의 구리(Cu)의 확산을 방지한다.
또한, 퓨즈 FU와 평면적으로 서로 겹치도록, 트랜지스터 형성 영역 TR 및 용단 전류 공급 트랜지스터 CTr을 배치함으로써, 퓨즈 프로그램 회로의 레이아웃 면적을 저감한다.
트랜지스터 형성 영역 TR에는, 후술하는 바와 같이, 용단 전류 공급 트랜지스터 CTr의 도통을 제어하는 AND 회로를 실현하는 트랜지스터가 배치된다. 이 AND 회로는, 레벨 변환 회로, 및 버퍼 회로를 포함하며, 동작 전원 전압으로서 퓨즈 게이트 전원 전압 FGVDD를 받는다. 퓨즈 프로그램 회로의 플립플롭은, 퓨즈 FU가 배치되는 영역과 다른 영역에서 배치된다.
이 용단 전류 공급 트랜지스터 CTr의 구성에 대해서는, 앞서, 도 10에서 설명한 바와 같이, 단위 트랜지스터가 복수개 병렬로 배치되고, 이 단위 트랜지스터의 소스 전극 배선 및 드레인 전극 배선이 교대로 배치되며, 각 드레인 전극 배선이, 공통으로, 메탈 배선 영역(62) 및 베드 배선 ND1B에 결합된다. 또한, 드레인 전극 배선 및 소스 전극 배선 사이에 게이트 전극 배선이 배치되고, 이들 게이트 전극 배선은, 도 26에서는 명확하게 도시하지 않지만, 트랜지스터 형성 영역 TR에 배치되는 버퍼의 출력에 결합된다(도 10의 취출 배선(25) 참조).
도 27은, 도 26에 도시하는 L27-L27을 따라 자른 단면 구조를 개략적으로 도시하는 도면이다. 도 27에서, 기판 영역(웰 영역)(65) 표면에, 간격을 두고 불순물 영역(70a 및 70b)이 교대로 배치된다. 이들 불순물 영역(70a 및 70b) 사이에, 게이트 전극 G를 구성하는 게이트 전극 배선(71)이 배치된다.
이 제1 금속 배선층 M1에, 불순물 영역(70a 및 70b)에 각각 컨택트를 개재하여 전기적으로 결합되는 제1 메탈 배선(72a 및 72b)이 배치된다. 제1 메탈 배선(72a)이 노드 ND1에 전기적으로 접속되는 배선이며, 한편, 제1 메탈 배선(72b)은, 후술하는 가상 접지선 VGND에 접속되는 배선이다. 이 가상 접지선은, 접지 노드에 직접 접속되지 않고, 그 전압 레벨이 변경 가능한 접지선이다.
제2 메탈 배선층 M2에서, 제2 메탈 배선(73a 및 73b)이, 제1 메탈 배선(72a 및 72b) 각각에 대응하여 배치되며, 또한 제1 비아를 통하여 전기적으로 결합된다.
이들 제2 메탈 배선(73a 및 73b)의 최외주부에, 제2 메탈 배선(73c)이 배치된다. 이 제2 메탈 배선(73c)은, 전원선에 전기적으로 결합되어, 전원 전압 VDD를 공급한다.
제3 메탈 배선층 M3에서는, 제2 메탈 배선(73a 및 73c)에 각각 제2 비아를 통하여 전기적으로 결합되는 제3 메탈 배선(74a 및 74b)이 형성된다. 이들 제3 메탈 배선(74a 및 74b)은, 각각, 제2 메탈 배선(73a 및 73b)과 정렬하여 배치된다.
제4 메탈 배선층 M4에서는, 제3 메탈 배선(74a 및 74b)에 대응하고 또한 제3 비아를 통하여 전기적으로 결합되는 제4 메탈 배선(75a 및 75b)이 배치된다. 이 제4 메탈 배선층 M4에서, 퓨즈 FU가, 제4 메탈 배선을 이용하여 실현된다. 퓨즈 FU 근방에는, 퓨즈 용단 시의 절편이 비산하여 단락이 발생하는 것을 방지하기 때문에, 또한, 근접 배선이 퓨즈로부터의 열을 방산하여, 퓨즈의 온도 상승이 억제되기 때문에, 배선은 배치되지 않는다.
제5 메탈 배선층 M5에서는, 제4 메탈 배선(75a 및 75b)에 각각 제4 비아를 통하여 전기적으로 결합되는 제5 메탈 배선(76a 및 76b)이 형성된다. 이들 제5 메탈 배선(76a 및 76b)은, 제4 메탈 배선(75a 및 75b)과 정렬하여 배치된다. 이 제5 메탈 배선층 M5에서도, 퓨즈 FU 근방에는, 배선은 형성되지 않는다.
제6 메탈 배선층 M6에서, 노드 ND1을 구성하는 제6 메탈 배선(77a)이, 퓨즈 FU를 피복하도록 배치된다. 이 제6 메탈 배선(77a)은, 제5 비아를 통하여 제5 메탈 배선(76a)에 전기적으로 결합된다. 이 제6 메탈 배선(77a)은, 도 26에 도시하는 노드 ND1을 형성하는 메탈 배선(62)에 전기적으로 결합된다.
이 제6 메탈 배선층 M6에서, 제5 메탈 배선(76b)에 대응하고 또한 정렬하여 제6 메탈 배선(77b)이 형성된다. 이 제6 메탈 배선(76b)은, 제5 메탈 배선(75b)에 제5 비아를 통하여 전기적으로 결합된다. 노드 ND1을 형성하는 제6 메탈 배선(77a)의 외부에, 전원 전압 VDD를 전달하는 메탈 배선 구조가 배치된다.
제7 메탈 배선층 M7에서, 제6 메탈 배선(77a)을 피복하도록 제7 메탈 배선이 배치된다. 제6 메탈 배선(77b)은, 이 제7 메탈 배선(78)에 제6 비아를 통하여 전기적으로 결합된다. 도 25에 도시하는 전원 전압 VDD를 전달하는 전원 배선(64)은, 퓨즈 FU의 거의 전체를 피복하도록 배치된다. 이 제7 메탈 배선 M7은, 세미글로벌 배선으로 불리며, 하층의 메탈 배선 M2-M6보다도 막 두께가 두껍고, 시트 저항이 낮은 배선이다. 설계 룰에서는, 이 제7 메탈 배선 M7(글로벌 메탈 배선)은, 미세화되지 않고 배선 폭이 넓은 배선이다. 이 글로벌 메탈 배선은, 접지 전압 GND, 전원 전압 VDD 등을 전달하는 전원 배선과, 클럭 신호계의 고속 신호를 전달하는 배선으로서 이용된다.
이 도 27에 도시하는 단면 구조에서, 메탈 배선(73c, 74b, 75b, 76b 및 77b 및 78)으로 형성되는 구성이, 확산 방호벽 배선 구조(65a)에 대응하고, 메탈 배선(72a, 73a, 74a, 75a, 76a) 및 메탈 배선(77a)의 단부가, 확산 방호벽 배선 구조(60a)에 대응한다.
도 27에 도시하는 바와 같이, 퓨즈 FU를 피복하도록 비아 및 배선을 형성한다. 퓨즈 FU의 절단 시, 퓨즈 FU의 배리어 메탈 및 확산 방지 절연막으로 구성되는 배리어층이 파괴된다. 퓨즈 FU를 둘러싸도록 배치되는 확산 방호 배선 구조에 의해, 이 배리어층이 파괴되어 있어도, 구리(Cu)가 평면 방향을 따라서 확산하는 것을 방지한다.
또한, 이 제1 메탈 배선층 M1 내지 제7 메탈 배선층 M7에서, 층간 절연막(79)이 형성된다. 도 26에서는, 제1 메탈 배선층 M1에 배치되는 층간 절연막에 대하여 참조 부호를 붙이지만, 다른 층에서도, 마찬가지의 층간 절연막이 형성된다. 이 층간 절연막(79)은, SiCN 등이며, 구리 원자의 확산을 방지하는 기능을 갖는다.
도 28은, 도 26에 도시하는 퓨즈 FU의 길이 방향을 따라 자른 단면 구조를 개략적으로 도시하는 도면이다. 도 28에서, 퓨즈 FU 하부에서는, 기판 영역(65)의 표면에 활성 영역(불순물 영역)(70a)이 형성된다. 이 활성 영역(70a)은, 용단 전류 공급 트랜지스터 CTr의 소스 또는 드레인 영역이다.
이 용단 전류 공급트랜지스터 CTr의 드레인 전극을 구성하는 제1 및 제2 메탈 배선이, 각각, 제1 및 제2 메탈 배선(72c 및 73d)에, 도시하지 않은 부분에서 접속된다. 이 제2 메탈 배선(73d)은, 각각, 제3 메탈 배선(74 및 74d)에 전기적으로 비아를 통하여 접속된다.
제3 메탈 배선(74c)은, 퓨즈 FU에 제2 비아를 통하여 전기적으로 접속된다. 제3 메탈 배선(74d)은, 제4 메탈 배선(75d) 및 제5 메탈 배선(76d)을 통하여, 퓨즈 FU를 피복하도록 배치되는 제6 메탈 배선(77a)(62)에 전기적으로 접속된다.
퓨즈 FU의 다른 쪽 단은, 베드 영역 VDB에서, 제5 메탈 배선(76c)에 제4 비아를 통하여 전기적으로 접속된다. 이 제5 메탈 배선(76c)이, 제5 비아를 통하여 제6 메탈 배선(77c)에 접속되고, 제6 메탈 배선(77c)이, 제6 비아를 통하여 제7 메탈 배선(78)에 전기적으로 결합된다. 제7 메탈 배선은, 전원 전압 VDD 등을 전달하는 세미글로벌 배선이며, 퓨즈 FU의 길이 방향에서 거의 퓨즈 FU를 피복하도록 배치된다.
이 제7 메탈 배선(78)은, 또한, 비아를 통하여, 제6 메탈 배선(77b), 제5 메탈 배선(76b), 제4 메탈 배선(75b), 제3 메탈 배선(74b) 및 제2 메탈 배선(73c)에 전기적으로 접속된다.
또한, 층간 절연막으로서 제1 메탈 배선층 M1에 배치되는 확산 방지 기능을 갖는 층간 절연막에 대하여 참조 부호(79)를 붙이고 있지만, 다른 층에서도, 마찬가지로, 구리의 확산 방지 기능을 갖는 층간 절연막이 형성된다.
따라서, 퓨즈 FU의 양단부에서도, 확산 방호벽 배선 구조(65b 및 65c)가 형성되고, 그 평면 방향의 구리(Cu) 원자의 확산이 방지된다.
퓨즈 FU의 하층에, 트랜지스터를 배치한다. 퓨즈 FU로서는, 제4 메탈 배선 층 M4의 배선을 이용한다. 퓨즈 FU의 바로 위 또는 바로 아래에 확산 방지용의 실드 배선 또는 통상의 배선(제3 메탈 배선층 M3의 배선을 퓨즈 FU에 이용하는 경우, 제2 메탈 배선층 M2 또는 제4 메탈 배선층 M4의 배선)이 존재하는 경우, 이들 배선이 열을 밀어내는 효과를 갖고, 퓨즈 FU의 온도가 상승하기 어렵게 되어, 퓨즈 FU를 절단하기 어렵게 된다. 따라서, 제3 메탈 배선층 M3의 메탈 배선을 이용하여 퓨즈를 실현하는 것도 가능하지만, 이 상층의 제4 메탈 배선을 이용하여 퓨즈 FU를 실현함으로써, 효율적으로, 퓨즈를 발열시켜 절단할 수 있다.
또한, 퓨즈 FU 하부에 형성되는 트랜지스터는, 그 배선은, 도 27에 도시하는 바와 같이, 제2 메탈 배선 이하의 배선층의 배선을 이용하여 배선 배치가 행하여진다. 제3 메탈 배선층 M3에서는, 퓨즈 FU 하부에 배선은 배치되지 않는다. 퓨즈 용단 시의 충격이 하부의 배선에 악영향이 미치는 것을 방지하고, 또한, 구리(Cu) 원자가 하층의 배선에 층간 절연막을 녹여 확산하여, 단락 등의 불량이 발생하는 것을 방지한다.
또한, 이 전원 전압 VDD를 전달하는 제7 메탈 배선(78)은, 도 26에 도시하는 바와 같이, 노드 ND1을 구성하는 배선 구조(62) 외부의 부분에서, 다시, 확산 방지벽 구조의 배선 구조를 형성하도록 하층의 배선과 결합된다.
도 29a, 도 29b 내지 도 31a, 도 31b는, 퓨즈와 실드 배선의 거리와 퓨즈 절단성과의 관계를 도시하는 도면이다. 도 29a, 도 30a 및 도 31a 각각에서 퓨즈의 방호벽 배선 구조를 도시하고, 도 29b, 도 30b 및 도 31b 각각에서는, 대응하는 퓨즈 구조에서의 절단 전후의 퓨즈 전류를 도시한다. 도 29b, 도 30b 및 도 31b 각 각에서 종축에 퓨즈 전류를 단위 암페어 A로 나타내고, 횡축에 퓨즈 번호를 나타낸다. 또한, 전류의 인가 조건은, 전압 1.8V 및 1.3V를 1㎲ 흘리는 조작을 10회 반복한다. 절단 전의 전류는, 1.0E-02A(10의 마이너스 2승 암페어)보다 조금 높은 직선으로 나타내고, 절단 후의 전류는, 검은 마름모형으로 나타낸다.
도 29a에서는, 제4 메탈 배선 M4를 실드 배선으로서 이용하고, 퓨즈 FU를, 제3 메탈 배선 M3으로 작성한다. 퓨즈 FU와 실드 배선(제4 메탈 배선) 사이의 거리는, 200㎚이다. 이 상태에서는, 도 29b에 도시하는 바와 같이, 절단 후의 퓨즈 전류의 변동이 크다. 또한, 절단 불량의 퓨즈도 존재한다. 퓨즈 FU가 생성하는 열이 상층의 실드 배선에 의해 흡수 방열되기 때문에, 퓨즈의 온도 상승이 억제된다.
도 30a에서는, 퓨즈 FU를, 마찬가지로 제3 메탈 배선 M3으로 작성한다. 하층의 제2 메탈 배선 M2를 실드 배선으로서 이용한다. 이 경우에도 퓨즈 FU와 하층의 실드 배선 사이의 거리는, 200㎚이다. 이 경우, 도 30b에 도시하는 바와 같이, 절단 후의 전류의 변동은 작지만 절단 불량의 퓨즈가 존재한다. 상층에 근접하여 실드 배선이 존재하지 않기 때문에, 퓨즈 FU가 생성하는 열의 흡수는, 도 29a에 도시하는 구조보다도 작아, 퓨즈 FU의 절단의 변동은 적어진다. 그러나, 하층에 실드 배선이 존재하기 때문에, 열의 흡수는 발생하여, 절단 불량의 퓨즈가 존재한다.
도 31a에서는, 퓨즈 FU를, 제3 메탈 배선 M3으로 작성하지만, 실드 배선으로서, 하층의 제1 메탈 배선 M1 및 상층의 제5 메탈 배선을 사용한다. 퓨즈 FU와 실드 배선 사이의 거리는, 400㎚이다. 이 상태에서는, 상층 및 하층에 근접하여 실 드 배선이 존재하지 않아, 열의 흡수는 매우 작다. 따라서, 도 31b에 도시하는 바와 같이, 절단 후의 퓨즈 전류의 변동은 없고, 또한 절단 불량의 퓨즈도 존재하지 않는다. 절단 후의 퓨즈 전류는, 1.0E-08A 이하이며, 각 퓨즈는 확실하게 절단되어 있다.
이들 도 29a, 도 29b 내지 도 31a, 도 31b에 도시하는 바와 같이, 퓨즈에 근접하여 배선이 존재하는 경우, 이 실드 배선이, 방열판으로서 작용하여, 퓨즈의 온도 상승이 억제되어, 퓨즈를 절단하기 어렵게 된다. 제2 메탈 배선 M2 및 제1 메탈 배선 M1을 하층에 형성되는 트랜지스터의 배선으로서 이용하면, 퓨즈 FU로서 제4 메탈 배선층 이상의 배선을 이용함으로써, 퓨즈와 실드 배선 사이에 1층 이상의 빈 부분을 형성할 수 있어, 퓨즈의 온도 상승이 용이하게 되어, 확실하게 퓨즈를 절단할 수 있다.
도 32는, 이 퓨즈 프로그램 회로의 퓨즈 소자 하부의 트랜지스터 형성 및 배치 영역의 구조를 개략적으로 도시하는 도면이다. 도 32에서, 퓨즈 프로그램 회로의 퓨즈 FU의 하부 영역에서는, 기판 영역(82) 표면에 N웰(81), P웰(82) 및 N웰(83)이 간격을 두고 형성된다. N웰(83)에는, 다시, P웰(84)이 형성된다. N웰(81 및 83)에는, P채널 MOS 트랜지스터가 형성되고, P웰(82 및 84)에는, N채널 MOS 트랜지스터가 형성된다.
이들 N웰(83) 및 P웰(84)이 P형 기판 영역에 형성되는 트리플 웰 구조의 영역에서, 용단 전류 공급 트랜지스터 CTr 및 레벨 변환기(버퍼를 포함함)가 형성된다. 이 레벨 변환기 형성 영역은, 도 26에 도시하는 트랜지스터 형성 영역 TR에 대응한다.
N웰(81) 및 P웰(82)에는, 퓨즈 프로그램 회로에서의 플립플롭(FF; PSR, FSSR) 등의 구성 요소 및 멀티플렉서 등의 회로가 형성된다. N웰(81)에, 전원 전압 VDD가 기판 바이어스 전압으로서 인가되고, 또한, P웰(82)에는, 접지 전압 GND가, 기판 바이어스 전압으로서 인가된다. N웰(83)에는, 퓨즈 게이트 전원 전압 FGVDD가 바이어스 전압으로서 인가되고, P웰(84)은, 가상 접지선 VGND에 결합된다. 이 가상 접지선 VGND에 대해서는 후술한다.
퓨즈 게이트 전원 전압 FGVDD는, 전원 전압 VDD와 다른 패드(전원 노드)로부터 부여된다. 퓨즈 게이트 전원 전압 FGVDD는, 용단 전류 공급 트랜지스터 CTr이 구동하는 전류를 조정하기 위해, 그 전압 레벨이, 전원 전압 VDD보다도 높은 전압 레벨 또는 낮은 전압 레벨로 설정된다. 따라서, 이 N웰(83) 및 P웰(84)을, 기판 영역(80) 상의 다른 웰(81 및 82)과 분리하여 형성함으로써, 이 퓨즈 게이트 전원 전압 FGVDD의 전압 레벨을, 다른 전원 전압 VDD를 받는 회로에 대하여 영향을 미치지 않고, 조정할 수 있다.
또한, P웰(84)에서, 가상 접지선 VGND를 결합함으로써, 퓨즈 용단 시에 흐르는 용단 전류에 의한 기판 노이즈가, 다른 회로 영역에 전반되는 것을 방지할 수 있어, 회로 오동작을 방지할 수 있다. 또한, 전원 전압 VDD의 전압 레벨과 별개로, 퓨즈 게이트 전원 전압 FGVDD의 전압 레벨을 최적값으로 설정할 수 있다.
또한, 이 트리플 웰 구조(웰(83 및 84))는, 각 퓨즈 프로그램 회로마다 분리하여 형성된다.
[가상 접지선의 구성]
도 33은, 용단 전류 구동 트랜지스터 CTr을 구동하는 부분에 대한 전원 계통의 구성을 도시하는 도면이다. 도 33에서, 퓨즈 프로그램 회로 FPK1-FPKn이 형성된다. 이들 퓨즈 프로그램 회로 FPK1-FPKn은, 동일 구성을 갖기 때문에, 도 33에서, 퓨즈 프로그램 회로 FPK1의 구성을 대표적으로 도시한다.
퓨즈 소자 FS는, 퓨즈 FU를 포함하고, 퓨즈 FU의 하부에, 회로 블록(100)이 배치된다. 이 회로 블록(100)은, 레벨 변환부(16a)와, 레벨 변환부(16a)의 출력 신호를 반전하는 인버터 버퍼(17)와, 인버터 버퍼(17)의 출력 신호에 따라서 선택적으로 도통하는 용단 전류 공급 트랜지스터 CTr을 포함한다.
레벨 변환부(16a)는, 인버터(16b)와 함께, 상기한 도 8에 도시하는 레벨 변환기(16)를 구성한다. 인버터(16b)는, 전원 전압 VDD를 동작 전원 전압으로서 받고 있고, 퓨즈 FU 하부에는 배치되지 않는다. 퓨즈 FU 하부에는, 퓨즈 게이트 전원 전압 FGVDD를 받는 트랜지스터가 배치된다.
이들 퓨즈 프로그램 회로 FPK1-FPKn에 공통으로, 퓨즈 게이트 전원선(90)과, 가상 접지선(VGND)(92)이 형성된다. 퓨즈 게이트 전원선(90)은, 이 회로 블록(100)의 P채널 MOS 트랜지스터(부호 P로 나타냄)의 소스 및 기판 영역에 결합된다. 가상 접지선(92)은, 이 회로 블록(100)의 N채널 MOS 트랜지스터(부호 N으로 나타냄)의 소스 및 기판 영역에 결합된다. 이들 N채널 MOS 트랜지스터에서, 가상 접지선(92)의 전위 변화에 대해서도 백 게이트 바이어스 효과가 발생하는 것을 방지하고, 또한, 기판 영역과 불순물 영역 사이의 PN 접합이 도통하는 것을 방지하 여, 가상 접지선(92)의 전압의 변화에 대하여 이들 트랜지스터를 안정적으로 동작시킨다.
퓨즈 게이트 전원선(90)에 대하여, 절단 인에이블 신호 CUTEN에 따라서 선택적으로 도통하고, 도통 시, 전원 전압 VDD를 퓨즈 게이트 전원선(90)에 전달하는 P채널 MOS 트랜지스터(104)와, 절단 인에이블 신호 CUTEN이 H레벨일 때에 도통하고, 퓨즈 게이트 전원 노드(6)를 퓨즈 게이트 전원선(90)에 결합하는 CMOS 트랜스미션 게이트(102)가 형성된다.
CMOS 트랜스미션 게이트(102)는, P채널 MOS 트랜지스터(102a)와, N채널 MOS 트랜지스터(102b)를 포함한다. P채널 MOS 트랜지스터(102a)의 기판 영역은, 전원 전압 VDD를 공급하는 전원 노드에 결합된다. 퓨즈 게이트 전원 전압 FGVDD가, 전원 전압 VDD보다도 높은 전압 레벨로 설정되어도, 이 P채널 MOS 트랜지스터(102a)의 PN 접합(불순물 영역과 기판 영역 사이)은, 그 빌트인 전압에 의해 역바이어스 상태로 되어, 기판 영역의 PN 접합의 도통은 방지된다. 퓨즈 게이트 전원 전압 FGVDD가, 전원 전압 VDD와 빌트인 전압의 합보다도 높은 전압 레벨로 설정되는 경우에는, 이 P채널 MOS 트랜지스터(102a)의 기판 영역을, 그 동작 모드에 따라서, 퓨즈 게이트 전원 노드(6a) 및 전원 전압 VDD를 공급하는 노드(전원 노드(5a))에 선택적으로 접속하는 스위치 회로가 형성되면 된다.
가상 접지선(92)에 대해서는, 절단 인에이블 신호 CUTEN이 L레벨일 때에 도통하고, 가상 접지선(92)에 전원 전압 VDD를 전달하는 P채널 MOS 트랜지스터(105)와, 가상 접지선(92)과 접지 노드 사이에 직렬로 접속되며 또한 각각의 게이트가 퓨즈 게이트 전원 노드(6a)에 결합되는 N채널 MOS 트랜지스터(106a 및 106b)가 형성된다. 이들 MOS 트랜지스터(106a 및 106b)는, 코어 회로의 트랜지스터와 동일한 구성(게이트 절연막 막 두께, 게이트 절연막 재료, 및 게이트 폭/길이가 동일)을 갖는 코어 트랜지스터로 실현된다.
이 퓨즈 프로그램 회로 FPK1의 다른 회로 구성은, 상기한 도 5에 도시하는 퓨즈 프로그램 회로 FPK1-FPKn의 구성과 동일하며, 대응하는 부분에는 동일 참조 번호를 붙이고, 그 상세 설명은 생략한다.
도 34는, 퓨즈 소자 절단 시의 퓨즈 게이트 전원 전압 FGVDD 및 가상 접지 전압 VGND의 변화 시퀀스를 도시하는 도면이다. 이하, 도 34를 참조하여, 퓨즈 절단 시의, 퓨즈 게이트 전원선(90) 및 가상 접지선(92) 상의 전압 인가 시퀀스에 대하여 설명한다.
퓨즈 절단 전에서는, 리세트 신호 FSRSTD 및 RSRST는, 모두 L레벨이다. 이 경우, 도 16에 도시하는 바와 같이, 노드 ND1이, MOS 트랜지스터 PQ2에 의해 충전되어 있고, 전원 전압 VDD 레벨이다. 또한, 절단 인에이블 신호 CUTEN이 L레벨이기 때문에, MOS 트랜지스터(104)가 온 상태, CMOS 트랜스미션 게이트(102)가 오프 상태이며, 퓨즈 게이트 전원선(90) 상의 전압 FGVDD는, 전원 전압 VDD 레벨이다. 또한, 가상 접지선(92)은, MOS 트랜지스터(105)에 의해, 전원 전압 VDD 레벨로 유지된다. 따라서, 이 상태에서는, 회로 블록(100) 내에서, 그 양측의 전원선 및 접지선이, 모두 전원 전압 VDD 레벨이며, 인버터 버퍼(17)의 출력 신호 GD는, 전원 전압 VDD 레벨이다. 마찬가지로, 회로 블록(100)에서의 내부 배선(제1 및 제2 메 탈 배선)도, 전부, 전원 전압 VDD 레벨, 즉, 퓨즈 FU의 양단 각각의 전압 레벨과 동일한 전압 레벨로 유지된다.
퓨즈 절단 시, 우선, 퓨즈 소자 리세트 딜레이 신호 FSRSTD 및 퓨즈 소자 리세트 신호 FSRST가 H레벨로 되고, 또한, 절단 인에이블 신호 CUTEN이 H레벨로 된다. 리세트 신호 RST는, L레벨로 유지된다. 퓨즈 게이트 전원 전압 FGVDD가, 접지 전압 레벨로 구동된다. 절단 인에이블 신호 CUTEN에 따라서, CMOS 트랜스미션 게이트(102)가 도통하고, 퓨즈 게이트 전원선(90) 상의 전압 VFGVDD가, 접지 전압 레벨로 저하한다. 한편, 가상 접지선(92)은, MOS 트랜지스터(105, 106a 및 106b)가 전부 오프 상태로 되고, 전원 전압 VDD 레벨에서 플로팅 상태로 유지된다. 따라서, 회로 블록(100) 내에서는, 퓨즈 게이트 전원선(90)과 가상 접지선(90) 상의 전압에 따라서, 전원 전압 레벨에 프리차지되어 있던 내부 노드에 전하의 이동이 발생하고, 즉, 내부 노드로부터 퓨즈 게이트 전원선(90)에 전하가 이동하고, 그 전압 레벨이, 중간 전압 레벨로 변화된다.
이 상태에서, 용단 전류 공급 트랜지스터 CUTr의 게이트 전위(노드 GD의 전위)는 중간 전위 레벨이며, 소스 노드(가상 접지선(92) 상의 전압)보다도 낮게 되어, 약한 비도통 상태이며, 이 회로 블록(100)에서, 대부분 리크 전류는 흐르지 않는다. 또한, 도 16에 도시하는 바와 같이, 절단 판정 회로 CJC에서는, MOS 트랜지스터 PQ1 및 PQ2가 오프 상태이며, 이 절단 판정 회로 CJC로부터 노드 ND1에의 전류 공급은 정지된다.
다음으로, 퓨즈 절단 시에 있어서, 노드(6a)에 공급되는 퓨즈 게이트 전원 전압 FGVDD가, 절단 전압 레벨로 상승된다. 이 퓨즈 게이트 전원 전압 FGVDD의 상승에 응답하여, CMOS 트랜스미션 게이트(102)를 통하여, 퓨즈 게이트 전원선(90) 상의 전압 VFGVDD가, 퓨즈 게이트 전원 전압 FGVDD의 전압 레벨로 된다. 한편, 이 퓨즈 게이트 전원 전압 FGVDD의 전압 레벨이 상승하면, MOS 트랜지스터(106a 및 106b)가 온 상태로 되어, 가상 접지선(92) 상의 전압 VGND가 접지 전압 GND 레벨로 구동된다. 따라서, 비선택 퓨즈 프로그램 회로에서, NAND 게이트(15)의 출력 신호에 따라서, 인버터 버퍼(17)의 출력 신호가 접지 전압 GND 레벨로 된다. 선택 퓨즈 프로그램 회로에서는, NAND 게이트(15)의 출력 신호에 따라서, 인버터 버퍼(17)의 출력 신호 GD가 퓨즈 게이트 전원 전압 FGVDD 레벨로 되고, 용단 전류 공급 트랜지스터 CTr이 도통하여, 퓨즈 FU에 전류가 흐르고, 퓨즈 FU의 절단이 행하여진다. 퓨즈 게이트 전원 전압 FGVDD의 전압 레벨을 조정함으로써, 용단 전류 공급 트랜지스터 CTr을 통하여 흐르는 퓨즈 용단 전류의 크기를 조정할 수 있다.
퓨즈 절단 기간이 완료되면, 퓨즈 게이트 전원 전압 FGVDD가, 다시 접지 전압 레벨로 구동되고, 따라서, 퓨즈 게이트 전원선(90) 상의 전압 VFGVDD가 접지 전압 레벨로 저하한다. 또한, 가상 접지선(92)에서는, MOS 트랜지스터(106a 및 106b)가 오프 상태로 되고, 가상 접지선(92)이 플로팅 상태로 된다. 회로 블록(100)에서는, 이 퓨즈 게이트 전원선(90)의 전압 저하에 의해, 그 전압 레벨이 중간 전압 레벨로 된다.
회로 블록(100)에서, 레벨 변환부(16a)는, NAND 게이트(15)의 출력 신호가 H레벨 또는 L레벨이며, 따라서, 그 P채널 MOS 트랜지스터(부호 P로 나타냄)가 비도 통 상태로 되고, 그 출력 신호가 중간 전압 레벨로 된다.
인버터 버퍼(17)에서는, N채널 MOS 트랜지스터(부호 N으로 나타냄)와 P채널 MOS 트랜지스터(부호 P로 나타냄)에 의해, 전하의 이동이 발생하고, 선택 상태의 퓨즈 프로그램 회로에서는, 그 출력 신호 GD가 접지 전압 레벨로까지 저하한다. 한편, 비선택 퓨즈 프로그램 회로에서는, 인버터 버퍼(17)의 출력 신호 GD는, 접지 전압 레벨을 유지한다. 따라서, 용단 전류 공급 트랜지스터 CTr은, 비도통 상태로 설정된다.
선택 퓨즈 프로그램 회로에서, 퓨즈의 절단이 완료되면, 신호 FSRSTD, FSRST 및 CUTEN이 L레벨로 하강한다. 따라서, CMOS 트랜스미션 게이트(102)가 비도통 상태로 되고, 퓨즈 게이트 전원선(90) 상의 전압 VFGVDD가, MOS 트랜지스터(104)에 의해, 전원 전압 VDD 레벨로 유지되며, 또한, 마찬가지로, 가상 접지선(92)도, MOS 트랜지스터(105)에 의해, 전원 전압 VDD 레벨로 유지된다. 따라서, 회로 블록(100)에서 내부의 메탈 배선의 전압 레벨도, 전원 전압 VDD 레벨로 된다.
따라서, 이 퓨즈 절단 시에 있어서, 실제로 퓨즈 절단이 행하여질 때의 동작 이외에는, 이 회로 블록(100) 내의 메탈 배선은, 퓨즈 FU의 양단의 전압 레벨과 동일하며, 퓨즈의 파편의 구리 원자의 배선에의 이동을 억제한다. 또한, PMOS 트랜지스터(102a 및 105)를 이용하여 절단 제어 인에이블 신호 CUTEN에 따라서 그들의 도통을 제어함으로써, 퓨즈 게이트 전원선(90) 및 가상 접지선(92)의 전압 레벨을 퓨즈 절단 동작에 따라서 용이하게 조정할 수 있다.
또한, 절단 인에이블 신호 CUTEN이 H레벨일 때에 퓨즈 컷트 클럭 신호 FCCLK 에 따라서 퓨즈 소자의 절단이 행하여진다. 비선택 퓨즈 프로그램 회로에서는, NAND 게이트(15)의 출력 신호는, 퓨즈 컷트 클럭 신호 FCCLK의 상태에 관계없이 H레벨이다. 절단 인에이블 신호 CUTEN의 H레벨의 기간에 의해 퓨즈를 절단하는 기간이 규정된다.
도 35는, 퓨즈 절단 후의 판정 시의 동작을 도시하는 신호 파형도이다. 이하, 도 35 및 도 16을 참조하여, 도 33에 도시하는 퓨즈 게이트 전원선(90) 및 가상 접지선(92)의 전압 변화에 대하여 설명한다.
퓨즈의 절단 판정 전에 있어서, 절단 인에이블 신호 CUTEN은 L레벨이며, 또한, 리세트 신호 RST, 퓨즈 소자 리세트 신호 FSRST 및 퓨즈 소자 리세트 딜레이 신호 FSRSTD도 L레벨이다. 따라서, 퓨즈 게이트 전원선(90) 상의 전압 VFGVDD 및 가상 접지선(92) 상의 전압 VGND는, 모두 전원 전압 VDD 레벨이다. 레벨 판정 시, 이 전류 공급 트랜지스터 CTr의 게이트 노드 GD의 전위는, 전원 전압 VDD 레벨이다. 여기서, 인버터 버퍼(17)의 출력 신호와 출력 노드를 동일 부호로 나타낸다.
다음으로, 절단 인에이블 신호 CUTEN이 H레벨로 구동되고, 또한 리세트 신호 RST 및 FSRST가 H레벨로 구동된다. 따라서, CMOS 트랜스미션 게이트(102)가 도통하고, 퓨즈 게이트 전원선(90) 상의 전압 VFGVDD가, 퓨즈 게이트 전원 전압 FGVDD와 동일한 접지 전압 GND 레벨로 유지된다. 또한, 리세트 신호 RST에 의해 스캔 플립플롭 PSR 및 FSR의 출력 신호가 L레벨로 되고, NAND 게이트(15)의 출력 신호가 H레벨로 된다. 따라서, 인버터 버퍼(17)에서 N채널 MOS 트랜지스터가 도통 상태로 되고(소스 노드가 노드 GD), 회로 블록(100)의 출력 신호 GD가 중간 전압 레벨로 되고, 용단 전류 공급 트랜지스터 CTr이 약한 비도통 상태로 된다.
가상 접지선(92)은, MOS 트랜지스터(105, 106a 및 106b)는 전부 비도통 상태이며, 플로팅 상태에 있다. 따라서, 비절단 상태의 퓨즈 또는 절단 판정 회로 CJC로부터의 초기 설정 시의 MOS 트랜지스터(PQ2)로부터의 공급 전류에 의해 용단 전류 공급 트랜지스터 CTr을 통하여 가상 접지선(92)에 공급되는 전하가, 회로 블록(100)을 통하여 퓨즈 게이트 전원선(90)에 이동하고, 가상 접지선(92)의 전압 레벨이, 중간 전압 레벨로 저하한다.
인버터(17)의 출력 신호 GD와 가상 접지선(92)의 전압 VGND의 차, 용단 전류 공급 트랜지스터 CTr의 임계값 전압 정도로 되면, 용단 전류 공급 트랜지스터 CTr은, 비도통 상태로 되어, 리크 전류가 저감된다. 따라서, 가상 접지선(92)의 전압 레벨이, 중간 전압 레벨의 신호 GD의 전압 레벨에 의해 규정되는 전압 레벨에서 안정화된다.
가상 접지선(92)에 대하여 형성되는 MOS 트랜지스터(106a 및 106b)는, 그들 게이트 전압이, 접지 전압 레벨에 있고, 가상 접지선(92)으로부터 접지 노드에의 리크 전류는 억제된다.
다음으로, 리세트 딜레이 신호 FSRSTD가 H레벨로 구동되고, 리세트 신호 RST 및 FSRST가 L레벨로 구동된다. 이 때, 프로그램 스캔 플립플롭 PSR에서는 멀티플렉서 SX2를 통하여 리세트 전의 기억 정보가 재저장되어도 된다. 퓨즈 소자의 절단 판정 시에 있어서는, 간단히 절단 판정 회로 CJC에서 판정 동작이 행하여질 뿐이며, 스캔 플립플롭 PSR 및 FSR의 저장 정보는 판정 동작에 영향을 미치지 않는 다. 따라서, 단지, 이들 스캔 플립플롭 PSR 및 FSR이 리세트 상태를 유지하고 있어도 특별히 문제는 발생하지 않는다. 이 리세트 신호 RST에 따라서 퓨즈 소자 리세트 딜레이 신호 FSRSTD가 H레벨로 되면, 절단 판정 회로 CJC에서, 이 퓨즈 소자 FS의 절단/비절단에 따라서, 내부 노드(ND2)의 전압 레벨이 변화되고, 퓨즈의 절단/비절단의 판정이 행하여진다. 이 판정 기간에서는, 가상 접지선(92)에의 전류는 흐르지 않는다(용단 전류 공급 트랜지스터 CTr이 비도통 상태에 있음).
이 판정 기간이 완료되면, 퓨즈 소자 리세트 딜레이 신호 FSRSTD 및 절단 인에이블 신호 CUTEN이 L레벨로 구동된다. 따라서, 퓨즈 게이트 전원선(90)이, MOS 트랜지스터(104)에 의해 전원 전압 VDD 레벨로 구동되며, 또한, 가상 접지선(92)도, MOS 트랜지스터(105)에 의해 전원 전압 VDD 레벨로 충전된다. 따라서, 회로 블록(100), 내부 노드(제2 메탈 배선)의 전압 레벨도, 전원 전압 VDD 레벨로 복귀한다.
따라서, 실제로 퓨즈의 절단이 행하여질 때 이외에는, 이 회로 블록(100)에서, 내부 노드(제2 메탈 배선)의 전압 레벨은, 퓨즈 FU의 양단의 전압(전원 전압 VDD 레벨)으로 유지된다. 따라서, 퓨즈 절단 시 이외에는, 도 36에 도시하는 바와 같이, 퓨즈 FU와 제2 메탈 배선(M2)(110)이 동일 전위로 유지된다. 퓨즈 FU가 절단 상태이며, Cu의 파편부 또는 비산부의 구리 원자의, 퓨즈 소자 FU로부터 제2 메탈 배선(M2)(110)에의 이동은 발생하지 않고, 퓨즈 소자 절단 파편 등에 의한 절연 파괴는 억제된다.
또한, 도 37에 도시하는 바와 같이, 비록, 퓨즈 소자의 절단에 의해 하층에 형성되는 용단 전류 공급 트랜지스터 CTr의 게이트 절연막이 파손된(×표로 나타냄) 경우에도, 가상 접지선 상의 전압 VGND는, 노드 ND1의 전압 레벨과 동일하게 유지된다. 따라서, 퓨즈 절단 동작 기간 이외는, 동전위로 되어 있고, 리크 전류가 흐르는 것은 억제된다(절단 판정 회로 동작 시). 또한, 대응하는 퓨즈 소자 FS가 그 퓨즈 FU가 비절단 상태일 때에는, 용단 전류 구동 트랜지스터 CTr의 게이트 전위(GD의 전위)는, 중간 전압 레벨이고, 이 용단 전류 공급 트랜지스터 CTr이 비도통 상태이며, 리크 전류가 흐르는 것은 억제된다. 레벨 변환부(16a) 및 인버터 버퍼(17)의 MOS 트랜지스터에 대해서도 마찬가지이다.
또한, 퓨즈의 절단 판정 시에 있어서도, 가상 접지선(92) 상의 전압 VGND는, 퓨즈 소자의 양단의 전원 전압 VDD 레벨로 유지되어 있고, 회로 블록(100)을 통하여 리크 전류가 흐르는 것은 억제된다.
또한, 가상 접지선(92)에서, MOS 트랜지스터(106a 및 106b)가 2개 직렬로 접속되고, 그 게이트가, 퓨즈 게이트 전원 전압 FGVDD를 받는 노드(6a)에 결합되어 있다. 따라서, 통상 동작 시에 있어서, 그 전압 FGVDD는 접지 전압 레벨로 유지되기 때문에, 가상 접지선(92)을 통하여 채널 리크 전류가 흐르는 것은 억제된다. 이에 의해, 퓨즈 소자의 상태에 관계없이, 리크 전류가, 사이즈가 큰 용단 전류 공급 트랜지스터 CTr을 통하여 흐르는 것을 억제할 수 있다.
[퓨즈 프로그램 회로의 전원 회로의 변경예 1]
도 38은, 퓨즈 프로그램 회로의 전원 회로의 변경예를 도시하는 도면이다. 이 도 38에 도시하는 퓨즈 프로그램 회로 전원 회로는, 이하의 점에서, 도 33에 도 시하는 퓨즈 프로그램 회로 전원 회로와 그 구성이 상이하다. 즉, 퓨즈 게이트 전원선(90)에 결합되는 CMOS 트랜스미션 게이트(102)에서, P채널 MOS 트랜지스터(102a)의 백 게이트가, 전원 노드 VDD가 아니라 퓨즈 게이트 전원선(90)에 결합된다. 이 도 38에 도시하는 전원 회로 및 퓨즈 프로그램 회로의 다른 구성은, 도 33에 도시하는 구성과 동일하며, 대응하는 부분에는 동일 참조 부호/번호를 붙이고, 그 상세 설명은 생략한다.
이 도 38에 도시하는 구성의 경우, CMOS 트랜스미션 게이트(102)에서, 퓨즈 게이트 전원 전압 FGVDD가, 전원 전압 VDD 이상으로 승압되는 경우에도, 백 게이트-소스/드레인간의 접합이, 도통하는 것을 방지할 수 있어, 확실하게, 이 승압된 퓨즈 게이트 전원 전압 FGVDD를 퓨즈 게이트 전원선(90)에 전달할 수 있다.
퓨즈 게이트 전원 전압 FGVDD가, 접지 전압 레벨이고, 퓨즈 게이트 전원선(90)이, MOS 트랜지스터(104)에 의해 전원 전압 VDD 레벨로 설정되는 경우에도, 그 백 게이트는, N형 기판 영역(웰)이고, MOS 트랜지스터(102a)의 백 게이트-드레인간은 역바이어스 상태이며, 안정적으로 퓨즈 게이트 전원선(90)은, 전원 전압 VDD 레벨로 유지된다.
이 도 38에 도시하는 전원 회로 및 퓨즈 프로그램 회로의 동작을 도시하는 신호 파형은, 도 34 및 도 35에 도시하는 신호 파형과 동일하며, 도 33에 도시하는 회로 구성과 마찬가지의 동작을 실현할 수 있다. 또한, 퓨즈 게이트 전원 전압 FGVDD가, 전원 전압 VDD 이상으로 승압되는 경우에도, 안정 동작시킬 수 있다. 또한, 승압 전압에 의해, 퓨즈 용단 전류 공급 트랜지스터 CTr의, 구동 전류를 보다 크게 하는 것이 가능하게 되어, 퓨즈 용단 전류의 조정 범위를 보다 크게 할 수 있다. 이 결과, 용단 전류의 최적화를 실현할 수 있다.
[퓨즈 프로그램 회로의 전원 회로의 변경예 2]
도 39는, 퓨즈 프로그램 회로의 전원 회로의 변경예를 도시하는 도면이다. 이 도 39에 도시하는 회로 구성은, 이하의 점에서 도 33에 도시하는 퓨즈 프로그램 회로의 전원 회로와 그 구성이 상이하다. 즉, 가상 접지선(92)과 접지 노드 사이에, N채널 MOS 트랜지스터(130)가 형성된다. 이 MOS 트랜지스터(130)는, MOS 트랜지스터(106a 및 106b)보다도 전류 구동력이 작아진다. P채널 MOS 트랜지스터(105)의 게이트에는, 절단 인에이블 신호 CUTEN 대신에, 제어 신호 PG가 부여된다. 이 제어 신호 PG는 또한 MOS 트랜지스터(130)의 게이트에도 부여된다.
이 제어 신호 PG를 생성하기 위해, 절단 인에이블 신호 CUTEN을 받는 인버터(120)와, 인버터(120)의 출력 신호와 퓨즈 소자 리세트 딜레이 신호 FSRSTD를 받는 NAND 게이트(122)와, 리세트 신호 RST 및 FSRST를 받는 NAND 게이트(121)와, NAND 게이트(121 및 122)의 출력 신호를 받는 NAND 게이트(123)와, NAND 게이트(123)의 출력 신호를 받는 인버터(124)와, NAND 게이트(123) 및 인버터(124)의 출력 신호에 따라서 절단 인에이블 신호 CUTEN을 전달하는 CMOS 트랜스미션 게이트(125)와, 인버터(124)의 출력 신호에 따라서 CMOS 트랜스미션 게이트(125)와 상보적으로 도통하고, 도통 시, 제어 신호 PG를 전원 전압 VDD 레벨로 설정하는 P채널 MOS 트랜지스터(126)가 형성된다.
제어 신호 PG는, CMOS 트랜스미션 게이트(125)의 도통 시, 절단 인에이블 신 호 CUTEN에 따라서 생성된다. 도 38에 도시하는 회로 구성의 다른 구성은, 도 33에 도시하는 회로 구성과 동일하며, 대응하는 부분에는 동일 참조 번호를 붙이고, 그 상세 설명은 생략한다.
도 40은, 도 39에 도시하는 회로의 퓨즈 절단 시의 동작을 도시하는 신호 파형도이다. 이하, 도 40을 참조하여, 도 39에 도시하는 회로의 퓨즈 절단 동작에 대하여 설명한다.
절단 조작 시에 있어서는, 리세트 신호 RST는 L레벨로 유지된다. 따라서, 스캔 플립플롭 PSR 및 FSR이 기억 정보를 유지한 상태이다. 절단 대상의 퓨즈 소자의 선택은, 스캔 플립플롭 FSR의 출력 신호에 따라서 행하여진다.
또한, 리세트 신호 FSRST 및 FSRSTD도 L레벨로 유지된다. 퓨즈 절단 인에이블 신호 CUTEN이 L레벨이고, CMOS 트랜스미션 게이트(102)가 비도통 상태이며, 한편, MOS 트랜지스터(104)가 도통 상태에 있고, 퓨즈 게이트 전원선(90)의 전압 VFGVDD는, 전원 전압 VDD 레벨에 있다.
또한, NAND 게이트(123)의 출력 신호가 L레벨이고, CMOS 트랜스미션 게이트(125)가 도통 상태에 있고, 제어 신호 PG는 퓨즈 절단 인에이블 신호 CUTEN에 따라서 L레벨에 있다. 따라서, MOS 트랜지스터(105)가 도통하고, 가상 접지선(92)의 전압 VGND는, 전원 전압 VDD 레벨이다. 퓨즈 게이트 전원선(90) 및 가상 접지선(92)의 전압이 모두 전원 전압 VDD 레벨이며, 인버터 버퍼(17)의 출력 신호 DG는, 전원 전압 VDD 레벨이다. 용단 전류 공급 트랜지스터 CTr이, 도통 상태로 되어도, 퓨즈 소자 FS의 양단의 전압은 모두 전원 전압 VDD이며, 퓨즈 FU에 전압은 인가되지 않는다.
퓨즈 소자 리세트 신호 FSRST 및 퓨즈 소자 리세트 딜레이 신호 FSRSTD가, 다음으로 H레벨로 상승하고, 또한, 퓨즈 절단 인에이블 신호 CUTEN이 H레벨로 구동된다. 따라서, CMOS 트랜스미션 게이트(102)가 도통 상태로 되고, MOS 트랜지스터(104)가 비도통 상태로 되며, 퓨즈 게이트 전원선(90)의 전압 VFGVDD가, 퓨즈 게이트 전원 전압 FGVDD와 동일한 접지 전압 레벨로 된다.
NAND 게이트(123)의 출력 신호는, NAND 게이트(121 및 122)의 출력 신호가 H레벨이며, L레벨이다. 따라서, CMOS 트랜스미션 게이트(125)가 도통 상태에 있고, 제어 신호 PG가, 퓨즈 절단 인에이블 신호 CUTEN에 따라서 H레벨로 된다. 따라서, MOS 트랜지스터(105)가 비도통 상태로 되고, 한편, MOS 트랜지스터(130)가 도통 상태로 되며, 가상 접지선(92)의 전압 VGND가 접지 전압 GND 레벨로 된다. 퓨즈 게이트 전원선(90) 및 가상 접지선(92)의 전압이 모두 접지 전압 GND이고, 인버터 버퍼(17)의 출력 신호 GD가, NAND 게이트(15)의 출력 신호의 논리 레벨에 관계없이, 접지 전압 레벨로 된다. 이 상태에서, 용단 전류 공급 트랜지스터 CTr이 비도통 상태이고, 노드 ND1은, 전원 전압 VDD 레벨의 플로팅 상태로 된다(도 16 참조). 따라서, 이 상태에서도, 퓨즈 소자 FU의 양단에는 전압차가 발생하지 않는다.
다음으로, 퓨즈 게이트 전원 전압 FGVDD가 용단 전압 레벨로 되면, 절단 대상의 퓨즈 소자에 대해서는, 인버터 버퍼(17)의 출력 신호 GD가 H레벨로 되고, 용단 전류 공급 트랜지스터 CTr이 도통하여, 퓨즈 소자 FS에 전류가 흐르고, 퓨즈 FU의 용단이 행하여진다. 이 때, MOS 트랜지스터(106a 및 106b)가 모두 도통 상태이 고, 큰 용단 전류를 확실하게 방전한다. 비절단의 퓨즈 소자에 대해서는, 도 39에 도시하는 바와 같이, 인버터 버퍼(17)의 출력 신호 GD는, 접지 전압 GND 레벨이며, 용단 전류 공급 트랜지스터 CTr은 비도통 상태를 유지하고, 퓨즈 소자 FS에 전류는 흐르지 않는다.
퓨즈 절단 기간이 종료하면, 퓨즈 전원 전압 FGVDD가 접지 전압 레벨로 구동되고, 따라서, 퓨즈 게이트 전원선(90)의 전압 VFGVDD도, 접지 전압 레벨로 된다. 가상 접지선(92)의 전압 VGND가, MOS 트랜지스터(130)에 의해, 접지 전압 레벨로 유지되어 있고, 따라서, 인버터 버퍼(17)의 출력 신호는, 절단 대상 및 비절단 대상의 퓨즈에 관계없이, 접지 전압 GND 레벨로 된다.
퓨즈 절단 사이클이 완료되면, 퓨즈 소자 리세트 신호 FSRST 및 퓨즈 소자 리세트 딜레이 신호 FSRSTD가 L로 되고, 또한, 퓨즈 절단 인에이블 신호 CUTEN이 L레벨로 된다. 따라서, CMOS 트랜스미션 게이트(102 및 125)가 비도통 상태로 되고, MOS 트랜지스터(104 및 126)가 도통 상태로 되며, 퓨즈 게이트 전원선(90)의 전압 FGVDD 및 가상 접지선(92)의 전압 VGND가, 모두 전원 전압 VDD 레벨로 된다. 이 상태에서는, 내부 노드 ND1은, 절단 판정 회로에 의해 전원 전압 VDD 레벨로 유지되고, 퓨즈 FU의 양단은 동일 전위로 유지된다.
MOS 트랜지스터(105)를 이용하여 가상 접지선(92)을 접지 전압으로 유지함으로써, 전하의 이동에 의해 내부 노드 GD 또는 가상 접지선(92)이 중간 전압 레벨로 되는 것을 방지할 수 있고, 따라서, 내부 노드의 불안정한 상태를 회피할 수 있어, 퓨즈 절단에 관련되는 회로의 안정 동작을 보증할 수 있다.
또한, MOS 트랜지스터(130)는, 전류 구동력이 작게 되어 있어, 통상 동작 시의 리크 전류는 충분히 작다. 또한, 단지, 가상 접지선(92)의 전위의 부상을 방지할 뿐이며, 그 사이즈는 충분히 작게 할 수 있다.
도 41은, 퓨즈 상태의 판정 동작을 도시하는 신호 파형도이다. 이하, 도 41을 참조하여, 도 39에 도시하는 회로의 동작에 대하여 설명한다.
퓨즈 절단 판정 시에서는, 퓨즈 절단 인에이블 신호 CUTEN은, L레벨로 유지된다. 따라서, CMOS 트랜스미션 게이트(102)가 비도통 상태, MOS 트랜지스터(104)가 도통 상태에 있고, 퓨즈 전원선(90) 상의 전압 VFGVDD는, 전원 전압 VDD 레벨로 유지된다. 또한, 퓨즈 게이트 전원 전압 FGVDD는, 접지 전압 레벨로 유지되며, MOS 트랜지스터(106a 및 106b)는, 비도통 상태로 유지된다.
초기 상태에서는, 리세트 신호 RST, FSRST 및 FSRSTD는 L레벨이고, CMOS 트랜스미션 게이트(125)가 도통 상태이며, 제어 신호 PG는, 절단 인에이블 신호 CUTEN에 따라서 접지 전압 GND 레벨이다. 따라서, MOS 트랜지스터(105)가 도통 상태, MOS 트랜지스터(130)가 비도통 상태이며, 가상 접지선(92)의 전압 VGND는, 전원 전압 VDD 레벨이다.
다음으로, 내부 노드 ND1의 초기 설정을 위해, 리세트 신호 RST 및 FSRST가 H레벨로 구동된다. 따라서, NAND 게이트(121)의 출력 신호가 L레벨, NAND 게이트(123)의 출력 신호가 H레벨로 되고, CMOS 트랜스미션 게이트(125)가 비도통 상태, MOS 트랜지스터(126)가 도통 상태로 되며, 제어 신호 PG가 H레벨로 된다. 이 제어 신호 PG의 H레벨에 응답하여, MOS 트랜지스터(105)가 비도통 상태, MOS 트랜 지스터(130)가 도통 상태로 되고, 가상 접지선(92)이, 접지 전압 GND 레벨로 된다.
리세트 신호 RST에 의해, 스캔 플립플롭 PSR 및 FSR의 출력 신호는 모두 L레벨로 되고, NAND 게이트(15)의 출력 신호는 H레벨로 되며, 인버터 버퍼(17)의 출력 신호 GD가 접지 전압 레벨의 L레벨로 된다. 이 상태에서, 가상 접지선(92)은 MOS 트랜지스터(105)를 통하여 접지 노드에 결합되어 있고, 내부 노드 GD의 전압 레벨은, 확실하게 접지 전압 레벨로 유지되고, 용단 전류 공급 트랜지스터 CTr은, 비도통 상태로 유지된다.
다음으로, 퓨즈 리세트 딜레이 신호 FSRSTD를 H레벨로 구동하고, 절단 판정 회로 CJC에서 내부 상태를, 판정 준비 상태로 설정한다(도 16의 트라이 스테이트 인버터 TV1을 인에이블함). 이 상태에서, 퓨즈 리세트 딜레이 신호 FSRSTD가, H레벨이기 때문에, NAND 게이트(122)의 출력 신호가 L레벨로 되고, 따라서, NAND 게이트(123)의 출력 신호는 H레벨로 된다. CMOS 트랜스미션 게이트(125)는 비도통 상태이며, 제어 신호 PG는, MOS 트랜지스터(126)에 의해 전원 전압 VDD 레벨로 유지된다.
판정 기간이 종료하면, 퓨즈 리세트 딜레이 신호 FSRSTD가 L레벨로 하강하고, NAND 게이트(121 및 122)의 출력 신호가 모두 H 레벨로 되며, 따라서, NAND 게이트(123)의 출력 신호가 L레벨로 되고, CMOS 트랜스미션 게이트(125)가 도통 상태, MOS 트랜지스터(126)가 비도통 상태로 된다. 따라서, 제어 신호 PG는, 절단 인에이블 신호 CUTEN에 따라서 접지 전압 GND 레벨로 된다. MOS 트랜지스터(105)가 도통 상태, MOS 트랜지스터(130)가 비도통 상태로 되며, 가상 접지선(92)의 전 압이 전원 전압 VDD 레벨로 된다. 퓨즈 게이트 전원선(90)의 전압 VFGVDD는, 전원 전압 레벨이고, 인버터 버퍼(17)의 출력 신호 GD는, 전원 전압 VDD 레벨로 된다.
이 판정 동작 시에 있어서도, 퓨즈 FU의 양단에 전위차가 발생하는 것은, 판정 기간에서 퓨즈 리세트 딜레이 신호 FSRSTD가 H레벨로 되는 기간뿐이며(도 16의 절단 판정 회로 참조), 퓨즈 소자 FS에서 전압이 인가되는 기간은, 충분히 짧게 된다.
리세트 신호 RST, FSRST 및 FSRSTD를 이용하여, 가상 접지선(92)이 플로팅 상태로 되는 것을 방지함으로써, 내부 노드 GD가 중간 전압 레벨로 변화되는 것을 방지할 수 있다. 이에 의해, 프로세스 파라미터의 변동에 의한 리크 전류의 증대 등에 의해 회로 동작이 불안정하게 되는 것을 방지할 수 있어, 확실하게 퓨즈 소자의 절단 및 절단 판정을 행할 수 있다.
[퓨즈 프로그램 회로의 전원 회로의 변경예 3]
도 42는, 퓨즈 프로그램 회로의 전원 회로의 변경예 3의 구성을 도시하는 도면이다. 이 도 42에 도시하는 전원 회로는, 도 39에 도시하는 퓨즈 프로그램 회로의 전원 회로의 구성과 이하의 점에서, 그 구성이 상이하다. 즉, 퓨즈 게이트 전원선(90)에 결합되는 CMOS 트랜스미션 게이트(102)에서, P채널 MOS 트랜지스터(102a)의 백 게이트가, 전원 노드 대신에 퓨즈 게이트 전원선(90)에 결합된다. 도 42에 도시하는 퓨즈 프로그램 회로의 구성 및 전원 회로의 다른 구성은, 도 39에 도시하는 구성과 동일하며, 대응하는 부분에는 동일 참조 부호/번호를 붙이고, 그 상세 설명은 생략한다.
이 도 42에 도시하는 전원 회로의 구성에서도, 도 38에 도시하는 전원 회로의 구성과 마찬가지로, CMOS 트랜스미션 게이트(102)에서, P채널 MOS 트랜지스터(102a)는, 퓨즈 게이트 전원 전압 FGVDD가, 전원 전압 VDD보다도 높은 전압 레벨로 승압되는 경우에도, 그 백 게이트-소스/드레인간이 순방향으로 바이어스되어 불순물 영역/기판간의 PN 접합이 도통하는 상태는, 방지된다. 이에 의해, 안정적으로 승압 전압 레벨의 퓨즈 게이트 전원 전압 FGVDD를, 퓨즈 게이트 전원선(90)에 전달할 수 있다. 따라서, 용단 전류 공급 트랜지스터 CTr의 전압 레벨을 높게 하여, 그 컨덕턴스를 크게 하고, 따라서 전류 구동력을 높게 할 수 있다. 이에 의해, 퓨즈 용단 전류의 조정 범위를 넓게 하여, 최적 퓨즈 용단 전류를 설정할 수 있다.
도 40 및 도 41에 도시하는 바와 같이, 퓨즈 게이트 전원 전압 FGVDD가, 접지 전압 레벨 시에, 퓨즈 게이트 전원선(90)이, 전원 전압 VDD 레벨로 되어도, P채널 MOS 트랜지스터(102a)의 백 게이트가 전원 전압 레벨이며, 백 게이트와 접지 전압을 받는 드레인 노드 사이의 PN 접합은 깊은 역바이어스 상태이다. 또한, 퓨즈 게이트 전원선(90)에 결합되는 소스 노드와 백 게이트는 동일 전압이고, 양자간의 PN 접합은, 빌트인 전압에 의해 비도통 상태를 유지하며, 전혀, 문제는 발생하지 않는다.
이 도 42에 도시하는 회로의 동작을 도시하는 신호 파형도는, 도 40 및 도 41에 도시하는 신호 파형도와 동일하며, 마찬가지의 동작이 행하여진다(퓨즈 게이트 전원 전압 FGVDD의 전압이, 전원 전압 VDD보다도 높은 전압 레벨로 승압되는 점 이 상이함).
이상과 같이, 본 발명에 따르면, 배선 용단형 퓨즈 프로그램 회로를 실현하고 있고, 내부 전원을 이용하여 퓨즈의 절단을 행할 수 있어, 웨이퍼 상 및 몰드 상태 및 그 자리(온 사이트)에서의, 구제가 가능하며, 따라서 번인 후의 구제 등을 행할 수 있어, 생산성 향상을 실현할 수 있다. 또한, BIST와 조합하는 경우, 셀프 리페어 테스트를 구축할 수 있어, 테스트 코스트를 삭감하는 것도 가능하게 된다.
본 발명은 구리 배선층을 이용하는 반도체 장치에서, 퓨즈 소자에 의해 고정 정보를 프로그램하는 장치에 대하여 모두 적용할 수 있다.
본 발명을 상세하게 설명하였지만, 이것은 예시를 위한 것일 뿐이며, 한정적으로 해석해서는 안 되며, 발명의 정신과 범위는 첨부하는 청구의 범위에 의해서만 한정되는 것을 명확하게 이해할 수 있을 것이다.
예를 들면 구리(Cu) 배선을 이용하는 반도체 장치에서는, 제1층째의 메탈 배선이 가장 미세한 패턴으로 묘화된다. 즉, 최하층의 메탈 배선은, 배선 폭이 가늘고 또한 막 두께도 얇기 때문에, 절단에는 적합하다. 그러나, 서브 100㎚ 이후의 시스템 온 칩에서는, 상층의 예를 들면 제4층 내지 제6층의 미세 메탈 배선이 더 존재하고, 제1층 메탈 배선과 마찬가지로, 막 두께 및 배선 폭도 크게 변화되지 않는 배선이 존재한다. 따라서, 이 배선 용단형 전기 퓨즈 소자로서, 제1 메탈 배선층의 배선이 아니라, 다른 상층의 메탈 배선을 이용한다. 이 상층의 메탈 배선을 이용해도, 전술한 바와 같이 막 두께 및 배선 폭이 큰 차가 없으며, 또한 불순물 농도에 대해서도 차가 없다. 따라서, 상층 메탈 배선과 제1 메탈 배선은, 절단 용이성에 대해서는 큰 차가 없어, 상층의 메탈 배선을 퓨즈 소자로서 이용해도, 특별히 문제는 발생하지 않는다.
퓨즈 소자의 하층에, 퓨즈 소자 용단용의 전류를 공급하는 트랜지스터 등의 소자를 배치할 수 있어, 퓨즈 프로그램 회로의 레이아웃 면적 증대를 억제할 수 있다.
또한, 예를 들면 구리 배선을 절단한 경우, 파단된 구리의 확산 방지를 위한 배리어 메탈 및 SiCN 및 SiCO 등 절연막이 파괴된다. 이러한 경우, 용단 후의 구리 절편의 구리 원자의 확산을 방지하기 위한 레이아웃 상의 연구가 요구된다. 상층의 제3 또는 제4 메탈 배선을 이용함으로써, 배선 레이아웃에 여유가 있어, 레이아웃 상의 연구를 행하는 것이 용이하게 된다. 이에 의해, 신뢰성이 높은, 배선 용단형 전기 퓨즈 소자를 포함하는 퓨즈 프로그램 회로를 실현할 수 있다.
Claims (20)
- 복수의 금속 배선층을 갖는 반도체 장치로서,상기 복수의 금속 배선층 중 1개의 배선층의 배선을 이용하여 형성되는 퓨즈 소자와, 상기 퓨즈 소자와 직렬로 접속되고, 상기 퓨즈 소자의 용단(溶斷)을 행하기 위한 전류를 선택적으로 흘리는 퓨즈 트랜지스터 소자를 포함하고,상기 복수의 금속 배선층은, 구리를 포함하는 금속막에 의해 형성되고,상기 복수의 금속 배선층은, 제1 배선층과, 상기 제1 배선층보다도 상층에 형성되고 상기 제1 배선층보다도 두께가 두꺼운 제2 배선층을 포함하고,상기 퓨즈 소자는, 상기 제1 배선층을 이용하여 형성되는 반도체 장치.
- 제1항에 있어서,상기 반도체 장치는,상기 복수의 금속 배선층의 배선을 이용하여 배선 접속되는 코어 트랜지스터 소자를 포함하는 내부 회로를 더 포함하고,상기 코어 트랜지스터 소자는, 전원 노드로부터의 전압을 동작 전원 전압으로 하여 동작하고,상기 퓨즈 소자는, 상기 전원 노드로부터의 전압을 받는 노드에 결합되고,상기 코어 트랜지스터 소자의 게이트 절연막의 막 두께 및 재질은, 상기 퓨즈 트랜지스터 소자의 게이트 절연막의 막 두께 및 재질과 동일한 반도체 장치.
- 제1항 또는 제2항에 있어서,상기 퓨즈 트랜지스터 소자는, 복수의 게이트 전극과 복수의 제1 불순물 영역과 복수의 제2 불순물 영역을 갖고,상기 복수의 게이트 전극은, 제1 방향으로 연장하는 게이트 전극 배선에 의해 구성되고, 또한, 상기 제1 방향과 교차하는 제2 방향으로 배치되고,상기 복수의 제1 불순물 영역은, 상기 제1 방향으로 연장하고, 또한, 상기 제2 방향으로 배치되고,상기 복수의 제2 불순물 영역은, 상기 제1 방향으로 연장하고, 또한, 상기 제2 방향으로 배치되고,상기 복수의 제1 불순물 영역과 상기 복수의 제2 불순물 영역은, 상기 제2 방향에서 교대로 배치되어 있고,상기 제2 방향에서, 상기 제1 배선층과 상기 제2 배선층 사이에 상기 게이트 전극 배선이 설치되어 있는 반도체 장치.
- 제3항에 있어서,상기 복수의 제1 불순물 영역 각각에는, 복수의 제1 비아가 접속되고,상기 복수의 제2 불순물 영역 각각에는, 복수의 제2 비아가 접속되고,상기 복수의 제1 비아에는, 상기 제1 방향으로 연장하는 제1 배선이 접속되고,상기 복수의 제2 비아에는, 상기 제1 방향으로 연장하는 제2 배선이 접속되고,상기 제1 배선은, 상기 제2 방향으로 복수 형성되고,상기 제2 배선은, 상기 제2 방향으로 복수 형성되어 있는 반도체 장치.
- 제4항에 있어서,상기 복수의 제1 배선 각각에는, 복수의 제3 비아가 접속되고,상기 복수의 제2 배선 각각에는, 복수의 제4 비아가 접속되고,상기 복수의 제3 비아에는, 상기 제1 방향으로 연장하는 제3 배선이 접속되고,상기 복수의 제4 비아에는, 상기 제1 방향으로 연장하는 제4 배선이 접속되고,상기 제3 배선은, 상기 제2 방향으로 복수 형성되고,상기 제4 배선은, 상기 제2 방향으로 복수 형성되어 있는 반도체 장치.
- 제4항에 있어서,상기 제1 배선은, 최하층의 배선인 반도체 장치.
- 제4항에 있어서,상기 복수의 제1 배선과 상기 복수의 제2 배선 사이에, 복수의 단위 트랜지스터가 접속되는 반도체 장치.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9620490B2 (en) | 2014-12-31 | 2017-04-11 | Samsung Electronics Co., Ltd. | Fuse package and light emitting device module using the same |
Families Citing this family (58)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100967037B1 (ko) * | 2007-10-17 | 2010-06-29 | 주식회사 하이닉스반도체 | 퓨즈 박스 및 그 형성 방법 |
| JP2009141266A (ja) * | 2007-12-10 | 2009-06-25 | Nec Electronics Corp | 半導体装置 |
| US8077531B2 (en) * | 2008-01-16 | 2011-12-13 | Hynix Semiconductor Inc. | Semiconductor integrated circuit including column redundancy fuse block |
| US8599630B2 (en) * | 2008-01-16 | 2013-12-03 | SK Hynix Inc. | Semiconductor integrated circuit including column redundancy fuse block |
| JP5519120B2 (ja) * | 2008-05-27 | 2014-06-11 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US20090295461A1 (en) * | 2008-05-30 | 2009-12-03 | Cesare Joshua De | Device configuration |
| US8411482B2 (en) * | 2008-08-20 | 2013-04-02 | Intel Corporation | Programmable read only memory |
| US7816945B2 (en) * | 2009-01-22 | 2010-10-19 | International Business Machines Corporation | 3D chip-stack with fuse-type through silicon via |
| JP2010192647A (ja) * | 2009-02-18 | 2010-09-02 | Renesas Electronics Corp | 半導体装置、及び半導体装置の製造方法 |
| KR101016825B1 (ko) * | 2009-02-24 | 2011-02-21 | 삼성에스디아이 주식회사 | 배터리 팩 및 과방전 보호 방법 |
| JP5510862B2 (ja) | 2009-03-10 | 2014-06-04 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP5299014B2 (ja) * | 2009-03-25 | 2013-09-25 | 富士通セミコンダクター株式会社 | 電気フューズ切断制御回路および半導体装置 |
| WO2010147029A1 (ja) * | 2009-06-15 | 2010-12-23 | ソニー株式会社 | 半導体デバイス |
| KR101110793B1 (ko) * | 2009-07-01 | 2012-03-13 | 주식회사 하이닉스반도체 | 반도체 장치 |
| KR101608739B1 (ko) * | 2009-07-14 | 2016-04-21 | 삼성전자주식회사 | 리던던시 회로, 이를 포함하는 반도체 메모리 장치 및 반도체 메모리 장치의 리페어 방법 |
| JP2011060359A (ja) * | 2009-09-08 | 2011-03-24 | Elpida Memory Inc | 半導体装置 |
| JP2011100989A (ja) | 2009-10-09 | 2011-05-19 | Renesas Electronics Corp | 半導体装置 |
| JP5561668B2 (ja) | 2009-11-16 | 2014-07-30 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP5537137B2 (ja) * | 2009-12-10 | 2014-07-02 | ルネサスエレクトロニクス株式会社 | 半導体装置および半導体装置の製造方法 |
| TWI469149B (zh) * | 2010-04-09 | 2015-01-11 | Realtek Semiconductor Corp | 電子熔絲系統 |
| US20120081165A1 (en) * | 2010-09-30 | 2012-04-05 | Taiwan Semiconductor Manufacturing Co., Ltd. | High voltage tolerative driver |
| KR101179022B1 (ko) * | 2010-11-08 | 2012-08-31 | 에스케이하이닉스 주식회사 | 반도체 소자 및 이의 제조 방법 |
| CN102468833B (zh) * | 2010-11-19 | 2015-01-28 | 瑞昱半导体股份有限公司 | 电子熔丝系统 |
| US8598679B2 (en) * | 2010-11-30 | 2013-12-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Stacked and tunable power fuse |
| US8970190B2 (en) * | 2011-03-10 | 2015-03-03 | Microchip Technology Incorporated | Using low voltage regulator to supply power to a source-biased power domain |
| US8630108B2 (en) | 2011-03-31 | 2014-01-14 | International Business Machines Corporation | MOSFET fuse and array element |
| JP2012216590A (ja) * | 2011-03-31 | 2012-11-08 | Elpida Memory Inc | 半導体装置 |
| KR20130003594A (ko) | 2011-06-30 | 2013-01-09 | 삼성전자주식회사 | 프로그래머블 회로 |
| US8922328B2 (en) * | 2011-08-16 | 2014-12-30 | United Microelectronics Corp. | Electrical fuse structure |
| US8693262B2 (en) | 2011-10-11 | 2014-04-08 | Apple Inc. | Reduced latency memory column redundancy repair |
| EP2722680B1 (en) * | 2012-10-19 | 2018-10-10 | IMEC vzw | Transition delay detector for interconnect test |
| JP6289083B2 (ja) * | 2013-02-22 | 2018-03-07 | エイブリック株式会社 | 基準電圧発生回路 |
| JP6211867B2 (ja) * | 2013-09-24 | 2017-10-11 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US9087841B2 (en) | 2013-10-29 | 2015-07-21 | International Business Machines Corporation | Self-correcting power grid for semiconductor structures method |
| CN103760392B (zh) * | 2014-01-22 | 2016-05-25 | 西安电子科技大学 | 用于dc-dc转换器的调节修正信号产生电路 |
| US9274171B1 (en) | 2014-11-12 | 2016-03-01 | International Business Machines Corporation | Customer-transparent logic redundancy for improved yield |
| KR102204597B1 (ko) * | 2014-11-19 | 2021-01-19 | 삼성전자주식회사 | 반도체 장치 |
| US9473117B2 (en) * | 2015-02-13 | 2016-10-18 | Samsung Electronics Co., Ltd. | Multi-bit flip-flops and scan chain circuits |
| US9583406B2 (en) * | 2015-03-17 | 2017-02-28 | Infineon Technologies Austria Ag | System and method for dual-region singulation |
| CN104967438B (zh) * | 2015-06-30 | 2017-10-24 | 中国电子科技集团公司第二十四研究所 | 一种电流型熔丝控制电路 |
| EP3345213A4 (en) * | 2015-09-04 | 2019-04-24 | Octavo Systems LLC | IMPROVED SYSTEM USING A SYSTEM IN PACKAGING COMPONENTS |
| US10013521B2 (en) | 2015-11-13 | 2018-07-03 | International Business Machines Corporation | Layouting of interconnect lines in integrated circuits |
| US9666587B1 (en) * | 2016-01-29 | 2017-05-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device and method |
| KR102637795B1 (ko) * | 2017-02-10 | 2024-02-19 | 에스케이하이닉스 주식회사 | 반도체 장치 |
| US10659045B2 (en) * | 2017-06-27 | 2020-05-19 | Silicon Laboratories Inc. | Apparatus with electronic circuitry having reduced leakage current and associated methods |
| US10410934B2 (en) * | 2017-12-07 | 2019-09-10 | Micron Technology, Inc. | Apparatuses having an interconnect extending from an upper conductive structure, through a hole in another conductive structure, and to an underlying structure |
| CN108736875B (zh) * | 2018-05-22 | 2020-05-01 | 电子科技大学 | 一种修调码值产生电路 |
| KR102485487B1 (ko) * | 2018-07-18 | 2023-01-06 | 에스케이하이닉스 주식회사 | 반도체장치 |
| FR3085530B1 (fr) * | 2018-08-31 | 2020-10-02 | St Microelectronics Rousset | Circuit integre comportant au moins une cellule memoire avec un dispositif anti-fusible. |
| US10868526B2 (en) * | 2018-12-14 | 2020-12-15 | Nxp Usa, Inc. | Synchronizer with controlled metastability characteristics |
| CN112582392A (zh) * | 2019-09-30 | 2021-03-30 | 中芯国际集成电路制造(上海)有限公司 | 静电保护电路 |
| US11527541B2 (en) * | 2019-12-31 | 2022-12-13 | Taiwan Semiconductoh Manufactuhing Company Limited | System and method for reducing resistance in anti-fuse cell |
| CN112327150B (zh) * | 2020-10-21 | 2022-12-02 | 山东泰开智能配电有限公司 | 一种中压断路器智能磨合实验平台及其控制方法 |
| CN112953537B (zh) * | 2021-02-05 | 2022-02-15 | 中国电子科技集团公司第五十八研究所 | 电流舵dac的熔丝校准单元电路 |
| US11749364B2 (en) | 2022-01-04 | 2023-09-05 | Nanya Technology Corporation | Semiconductor circuit and semiconductor device for determining status of a fuse element |
| US11756641B2 (en) * | 2022-01-04 | 2023-09-12 | Nanya Technology Corporation | Method for determining status of a fuse element |
| US11979158B2 (en) | 2022-02-23 | 2024-05-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuit device, method and system |
| CN115567050B (zh) * | 2022-08-30 | 2023-10-24 | 贵州振华风光半导体股份有限公司 | 一种熔丝修调电路 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010103669A (ko) * | 2000-05-10 | 2001-11-23 | 가네꼬 히사시 | 반도체 장치 |
| KR20020025032A (ko) * | 2000-09-27 | 2002-04-03 | 니시무로 타이죠 | 반도체 장치 및 그 제조 방법 |
| JP2005039220A (ja) * | 2003-06-26 | 2005-02-10 | Nec Electronics Corp | 半導体装置 |
| JP2005302156A (ja) * | 2004-04-13 | 2005-10-27 | Hitachi Ltd | 半導体集積回路装置 |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02298049A (ja) * | 1989-05-12 | 1990-12-10 | Nec Corp | 半導体集積回路 |
| US5117276A (en) * | 1989-08-14 | 1992-05-26 | Fairchild Camera And Instrument Corp. | High performance interconnect system for an integrated circuit |
| JPH05267464A (ja) | 1992-03-18 | 1993-10-15 | Fujitsu Ltd | 半導体装置 |
| JP3572738B2 (ja) * | 1995-08-31 | 2004-10-06 | セイコーエプソン株式会社 | 半導体装置及びその製造方法 |
| US6057224A (en) * | 1996-03-29 | 2000-05-02 | Vlsi Technology, Inc. | Methods for making semiconductor devices having air dielectric interconnect structures |
| US5999037A (en) * | 1997-07-31 | 1999-12-07 | International Business Machines Corporation | Circuit for operating a control transistor from a fusible link |
| US6016000A (en) * | 1998-04-22 | 2000-01-18 | Cvc, Inc. | Ultra high-speed chip semiconductor integrated circuit interconnect structure and fabrication method using free-space dielectrics |
| JP3347057B2 (ja) | 1998-05-22 | 2002-11-20 | 株式会社東芝 | 半導体装置 |
| JP2001044281A (ja) * | 1999-07-27 | 2001-02-16 | Mitsubishi Electric Corp | 多層配線構造の半導体装置 |
| US6292422B1 (en) | 1999-12-22 | 2001-09-18 | Texas Instruments Incorporated | Read/write protected electrical fuse |
| JP2002042482A (ja) * | 2000-07-19 | 2002-02-08 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2002043432A (ja) * | 2000-07-28 | 2002-02-08 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP3895099B2 (ja) * | 2000-08-10 | 2007-03-22 | 富士通株式会社 | 半導体装置及びその製造方法 |
| JP2003016797A (ja) | 2001-07-03 | 2003-01-17 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JP2003142485A (ja) * | 2001-11-01 | 2003-05-16 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JP4400087B2 (ja) * | 2003-05-02 | 2010-01-20 | セイコーエプソン株式会社 | 半導体装置及びその製造方法 |
| DE102004014925B4 (de) * | 2004-03-26 | 2016-12-29 | Infineon Technologies Ag | Elektronische Schaltkreisanordnung |
-
2006
- 2006-05-25 JP JP2006145759A patent/JP4884077B2/ja active Active
-
2007
- 2007-05-21 TW TW096118024A patent/TWI487090B/zh active
- 2007-05-24 US US11/802,627 patent/US7706202B2/en active Active
- 2007-05-25 KR KR1020070050965A patent/KR101316280B1/ko active IP Right Grant
- 2007-05-25 CN CN2007101042798A patent/CN101079420B/zh active Active
- 2007-05-25 CN CN2010105271035A patent/CN102074272A/zh active Pending
-
2010
- 2010-03-12 US US12/723,218 patent/US8331185B2/en active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010103669A (ko) * | 2000-05-10 | 2001-11-23 | 가네꼬 히사시 | 반도체 장치 |
| KR20020025032A (ko) * | 2000-09-27 | 2002-04-03 | 니시무로 타이죠 | 반도체 장치 및 그 제조 방법 |
| JP2005039220A (ja) * | 2003-06-26 | 2005-02-10 | Nec Electronics Corp | 半導体装置 |
| JP2005302156A (ja) * | 2004-04-13 | 2005-10-27 | Hitachi Ltd | 半導体集積回路装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9620490B2 (en) | 2014-12-31 | 2017-04-11 | Samsung Electronics Co., Ltd. | Fuse package and light emitting device module using the same |
Also Published As
| Publication number | Publication date |
|---|---|
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| US8331185B2 (en) | 2012-12-11 |
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| TW200807686A (en) | 2008-02-01 |
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