CN115567050B - 一种熔丝修调电路 - Google Patents
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Abstract
本发明提供一种熔丝修调电路，使用时集成在封装完成的目标被修调芯片内，所述修调电路包括：解码模块和修调模块；所述解码模块的接收端通过所述目标被修调芯片的一个引脚与外部信号发生器相连，用于将所述外部信号发生器发出的第一复合信号解码为预修调信号，还用于将所述外部信号发生器发出的第二复合信号解码为修调信号；所述修调模块用于根据所述解码模块发出的预修调信号对所述目标被修调芯片进行预修调，还用于根据所述解码模块发出的所述预修调信号和所述修调信号对所述目标被修调芯片进行修调。解决了现有技术中存在的对熔丝熔断的控制信号通常对需要较多的控制引脚接收修调控制信号且封装应力使校准后的参数产生产生偏差的问题。
Description
技术领域
本发明涉及电子电路技术领域，尤其涉及一种熔丝修调电路。
背景技术
随着集成电路设计与工艺技术的发展，芯片在生产过程中对芯片的性能要求越来越高，当芯片在生产过程中存在工艺偏差时，会导致芯片的性能下降，降低芯片生产过程中的良率；此外，在封装过程中，封装应力会进一步降低芯片精度。
目前，通常采用熔丝修调技术克服芯片在生产过程中的偏差，通过控制熔丝熔断与否控制电阻或电容是否接入，利用熔丝熔断前后的阻值或电容值不一样得到相应的逻辑信号，进而实现修调。
对熔丝熔断的控制信号通常对需要较多的控制引脚接收修调控制信号，现有技术中采用的两种方式实现对电路的修调：(一)、采用引脚复用的方式以减少芯片的控制引脚实现修调，但满足这种方式的芯片少，且多引脚复用的方式可靠性差；(二)、改变芯片的封装，增加引脚的个数以接收外部多个修调信号，但这种方式需要增大封装体积提高封装成本，无法满足用户需求；(三)、再者使用上述两种方式在封装后进行修调难以实现，通常需要在封装前或封装过程中进行，再进行封装后的封装应力可能会使校准后的参数产生偏差。
可见，现有技术中的修调电路存在需要芯片的多个引脚接收修调控制信号且封装应力使校准后的参数产生产生偏差的问题。
发明内容
针对现有技术中所存在的不足，本发明提供了一种熔丝修调电路的结构图，其解决了现有技术中存在的对熔丝熔断的控制信号通常对需要较多的控制引脚接收修调控制信号且封装应力使校准后的参数产生产生偏差的问题。
本发明提供一种熔丝修调电路，使用时集成在封装完成的目标被修调芯片内，所述修调电路包括：解码模块和修调模块；所述解码模块的接收端通过所述目标被修调芯片的一个引脚与外部信号发生器相连，用于将所述外部信号发生器发出的第一复合信号解码为预修调信号，还用于将所述外部信号发生器发出的第二复合信号解码为修调信号；所述修调模块分别与所述解码模块和所述目标被修调芯片的接收端相连，用于根据所述解码模块发出的预修调信号对所述目标被修调芯片进行预修调，还用于根据所述解码模块发出的所述预修调信号和所述修调信号对所述目标被修调芯片进行修调。
可选地，所述解码模块包括：地址单元、读取单元和写入单元；所述地址单元、所述读取单元和所述写入单元分别与所述外部信号发生器相连；所述地址单元用于从所述第一复合信号中解码得到地址信号和修调码；所述读取单元用于从所述第一复合信号中解码得到读取信号；所述写入单元用于从所述第一复合信号中解码得到写入信号；所述修调模块分别根据所述地址信号、所述修调码、所述读取信号和所述写入信号对所述目标被修调芯片进行预修调；其中，所述预修调信号包括：所述地址信号、所述修调码、所述读取信号和所述写入信号。
可选地，所述解码模块还包括：烧写单元；所述烧写单元与所述外部信号发生器相连，用于从所述第二复合信号中解码得到烧写信号；所述修调模块根据所述预修调信号和所述烧写信号对所述目标被修调芯片进行修调；其中，所述烧写信号为修调信号。
可选地，所述修调模块包括：控制单元、缓冲单元和熔丝单元；所述读取单元还用于上电时产生预读取信号；所述写入单元还用于上电时产生预写入信号；所述控制单元分别与所述读取单元和所述写入单元相连，用于接收所述预读取信号，还用于接收所述预写入信号；所述缓冲单元与所述控制单元相连，用于上电时根据接收到的所述预读取信号采集所述熔丝单元的熔丝数据；还用于当判断所述熔丝数据为未熔断状态时，根据接收到的所述预读取信号和所述预写入信号将所述熔丝数据写入所述缓冲单元；所述熔丝单元与所述缓冲单元相连，用于根据接收到的所述熔丝数据锁定所述熔丝单元，防止所述熔丝单元对所述目标被修调芯片进行误修调。
可选地，所述修调模块包括：控制单元和缓冲单元；所述控制单元与所述地址单元相连，用于接收所述地址单元发出的地址信号和修调码，还用于接收所述读取单元发出的读取信号，还用于接收所述写入单元发出的写入信号；所述缓冲单元分别与所述控制单元相连，用于根据接收到的地址信号确定当前修调模块为目标修调模块之后，根据所述读取信号读取所述修调码；还用于根据所述读取信号和所述写入信号将所述修调码写入缓冲单元；所述缓冲单元的还与目标被修调芯片相连，用于向所述目标被修调芯片输出所述修调码对所述目标被修调芯片进行预修调。
可选地，所述修调模块还包括：熔丝单元；所述熔丝单元与所述缓冲单元相连，用于接收所述缓冲单元发出的修调码；还用于进行预修调之后根据接收到所述修调码和所述烧写信号对所述目标被修调芯片进行修调。
可选地，所述解码模块还包括：复位单元；所述复位单元与所述信号发生器相连，用于当接收到的所述第一复合信号或第二信号发生异常时产生复位信号并对所述解码模块进行复位。
可选地，所述缓冲单元包括：第一与非门、第二与非门、第三与非门、第一反相器、第二反相器、第三反相器、第一传输门、缓冲器、第四反相器、第四与非门、第一或非门、第五反相器、第二传输门和第六反相器；所述第一与非门的第一输入端和第二输入端分别与所述控制单元相连，所述第一与非门的输出端与所述第二与非门的第一输入端相连，分别用于接收所述地址信号；所述第一反相器的输入端与所述控制单元相连，用于接收所述预读取信号或所述读取信号，所述第一反相器的输出端与所述第二与非门的第二输入端相连；所述第二与非门的输出端与所述第三与非门的第一输入端相连；所述第三与非门的第二输入端与所述控制单元相连，用于接收所述预写入信号或所述写入信号，所述第三与非门的输出端与所述第三反相器的输入端相连，所述第三与非门的输出端还与所述缓冲器的下端相连；所述第二反相器的输入端与所述第一反相器的输出端相连，所述第二反相器的输出端分别与所述第二传输门的下端和所述第一传输门的上端相连；所述第四反相器的输入端与所述控制单元相连，用于接收所述烧写信号，所述第四反相器的输出端与所述第四与非门的第二输入端相连；所述第四与非门的第一输入端还与所述控制单元相连，用于接收所述读取信号，所述第四与非门的输出端与所述第一或非门的第一输入端相连；所述第一或非门的第二输入端与所述熔丝单元相连，用于采集所述熔丝数据，所述第一或非门的输出端与所述第五反相器的输入端相连；所述第五反相器的输出端与所述第二传输门的输入端相连；所述第二传输门的输出端与所述缓冲器的输入端相连；所述第一传输门的输入端与所述控制单元相连，用于接收所述修调码，所述第一传输门的输出端与所述缓冲器的输入端相连，所述第一传输门的下端与所述第一反相器的输出端相连；所述缓冲器的输出端与所述第六反相器的输入端相连，所述缓冲器的输出端与所述熔丝单元相连。
可选地，所述熔丝单元包括：第五与非门、第七反相器、第一MOS管、Fuse、施密特触发器、第二MOS管和第三MOS管；所述第五与非门的第一输入端与缓存单元相连，所述第五与非门的第二输入端与所述控制单元相连，用于接收烧写信号，所述第五与非门的输出端与所述第七反相器相连；所述第七反相器的输出端与所述第一MOS管的栅极相连；所述第一MOS管的漏极与所述Fuse的第二端相连，所述第一MOS管的源极接地；所述Fuse的第一端与第一电源端相连，所述Fuse的第二端还与所述施密特触发器的输入端相连；所述第二MOS管的漏极与所述第一MOS管的漏极相连，所述第二MOS管的栅极与外部偏置装置相连，所述第二MOS管的源极与所述第三MOS管的漏极相连；所述第三MOS管的栅极与所述外部偏置装置相连，所述第三MOS管的源极接地。
可选地，所述熔丝单元包括第四MOS管；所述第四MOS管的栅极与所述施密特触发器的输出端相连，所述第四MOS管的漏极与所述第二MOS管的源极相连，所述第四MOS管的源极接地。
相比于现有技术，本发明具有如下有益效果：
1、本发明提供的修调电路使用时集成在封装完成的目标被修调芯片内，与现有技术相比，避免了现有技术中在封装前或封装过程中产生的封装应力使修调好的参数产生偏差的问题；
2、通过外部信号发生器产生第一复合信号，解码模块的接收端通过所述目标被修调芯片的一个引脚与外部信号发生器相连，将接收到的第一复合信号解码为预修调信号，修调模块根据预修调信号对目标被修调芯片进行预修调，在进行预修调之后，解码模块将接收到的第二复合信号解码为修调信号，修调模块根据与修调信号和修调信号对目标被修调芯片进行修调，解码模块的接收端通过目标被修调芯片的一个引脚接收外部信号发生器发出的第一复合信号和第二复合信号并解码得到相应的预修调信号和修调信号；减少了修调电路占用目标被修调芯片的引脚个数，与现有技术中存在的占用多个芯片引脚接收修调控制信号的问题，仅仅使用目标被修调芯片的一个引脚便实现了对目标被修调芯片的修调，无需额外增加芯片引脚的个数，降低了封装的成本；
3、当对需要对修调模块进行修调时，多个修调模块同时接收外部信号发生器发出的第一复合信号，且先通过修调模块对目标被修调修调芯片进行预修调，确保当前修调模块为目标修调模块，在进行正式修调之前能够正常通过修调电路的输出端向目标被修调芯片输出修调数据，再通过修调模块进行对目标被修调芯片修调，确保了修调的准确性，减少了误修调的概率。
附图说明
图1为本发明实施例提供的一种熔丝修调电路的结构图；
图2为本发明实施例提供的一种解码模块的结构图；
图3为本发明实施例提供的一种修调模块的结构图；
图4为本发明实施例提供的一种缓冲单元的电路图；
图5为本发明实施例提供的一种熔丝单元的电路图。
具体实施方式
下面结合附图及实施例对本发明中的技术方案进一步说明。
本发明提供一种熔丝修调电路，使用时集成在封装完成的目标被修调芯片内，图1为本发明实施例提供的一种熔丝修调电路的结构图，如图1所示，所述修调电路包括：解码模块100和修调模块200；
所述解码模块100的接收端通过所述目标芯片的一个引脚与外部信号发生器相连，用于将所述外部信号发生器发出的第一复合信号解码为预修调信号，还用于将所述外部信号发生器发出的第二复合信号解码为修调信号；
所述修调模块200分别与所述解码模块100的输出端相连，用于根据所述解码模块100发出的预修调信号对所述目标被修调芯片进行预修调，还用于根据所述解码模块100发出的所述目标修调信号和所述修调信号对所述目标被修调芯片进行修调。
在本实施例中，修调电路使用时集成在封装完成的目标被修调芯片内，与现有技术相比，在封装完成后进行修调避免了现有技术中在封装前或封装过程中产生的封装应力使修调好的参数产生偏差的问题。需要对芯片进行修调时，通过外部信号发生器产生第一复合信号，解码模块100的接收端通过所述目标被修调芯片的一个引脚与外部信号发生器相连，将接收到的第一复合信号解码为预修调信号，修调模块200根据预修调信号对目标被修调芯片进行预修调，在进行预修调之后，解码模块100将接收到的第二复合信号解码为修调信号，修调模块200根据与修调信号和修调信号对目标被修调芯片进行修调，解码模块100的接收端通过目标被修调芯片的一个引脚接收外部信号发生器发出的第一复合信号和第二复合信号并解码得到相应的预修调信号和修调信号；减少了修调电路占用目标被修调芯片的引脚个数，与现有技术中存在的占用多个芯片引脚接收修调控制信号的问题，仅仅使用目标被修调芯片的一个引脚便实现了对目标被修调芯片的修调，无需额外增加芯片引脚的个数，降低了封装的成本；当对需要对修调模块200进行修调时，多个修调模块200同时接收外部信号发生器发出的第一复合信号，且先通过修调模块200对目标被修调修调芯片进行预修调，确保当前修调模块为目标修调模块200，在进行正式修调之前能够正常通过修调电路的输出端向目标被修调芯片输出修调数据，再通过修调模块200进行对目标被修调芯片修调，确保了修调的准确性，减少了误修调的概率。
图2为本发明实施例提供的一种解码模块100的结构图，如图2所述，所述解码模块100包括：地址单元101、读取单元102和写入单元103；所述地址单元101、所述读取单元102和所述写入单元103分别与所述外部信号发生器相连；所述地址单元101用于从所述第一复合信号中解码得到地址信号和修调码；所述读取单元102用于从所述第一复合信号中解码得到读取信号；所述写入单元103用于从所述第一复合信号中解码得到写入信号；所述修调模块200分别根据所述地址信号、所述修调码、所述读取信号和所述写入信号对所述目标被修调芯片进行预修调；其中，所述预修调信号包括：所述地址信号、所述修调码、所述读取信号和所述写入信号。
在本实施例中，第一复合信号中包括地址信号，修调码、读取信号和写入信号，通过解码模块100中的地址单元101从第一复合信号中解码得到地址信号和修调码，通过读取单元102从第一复合信号中解码得到读取信号，通过写入单元103从第一复合信号中解码得到写入信号，使修调模块200能够分别根据地址信号、修调码、读取信号和写入信号进行预修调。
在本发明的另一实施例中，如图2所示，所述解码模块100还包括：烧写单元104；所述烧写单元104与所述外部信号发生器相连，用于从所述第二复合信号中解码得到烧写信号；所述修调模块200根据所述预修调信号和所述烧写信号对所述目标被修调芯片进行修调；其中，所述烧写信号为修调信号。
在本实施例中，通过解码模块100的烧写单元104从第二复合信号中解码得到烧写信号，使修调模块200能够根据预修调信号和烧写信号对目标被修调芯片进行修调。
在本发明的另一实施例中，如图2所示，所述解码模块100还包括：复位单元105；所述复位单元105与所述信号发生器相连，用于当接收到的所述第一复合信号或第二信号发生异常时产生复位信号并对所述解码模块100进行复位。
在本实施例中，当第一复合信号或第二复合信号在接收过程中发生异常时，复位单元105将会启动产生复位信号，并对解码模块100进行复位，即地址单元101、读取单元102、写入单元103、烧写单元104上的数据都将消失，重新接收外部信号发生器发出的第一复合信号和第二复合信号。
需要说明的是，如图2所示，解码模块100还包括使能单元106，第一复合信号中包含使能信号，使能模块解码得到使能信号之后，对读取单元102、写入单元103、烧写单元104和复位单元105进行使能之后，读取单元102、写入单元103、烧写单元104和复位单元105才进行相应的工作。
第一复合信号和第二复合信号由脉宽连续且宽度长短不一致的串行信号组成，信号脉宽氛围长脉宽信号、较长脉宽信号和短脉宽信号，第一复合信号中的第一次长脉宽信号为使能信号，分别使能读取单元102、写入单元103、烧写单元104和写入单元103；第二复合信号作为第二次长脉宽信号；较长脉宽信号代表1电位，较短脉宽信号代表0电位，地址单元101从第一复合信号中0和1电位组成解码出地址信号和修调码，当第一复合信号在传输过程中出现脉宽信号间长间隔低电平时，复位单元105产生复位信号。
图3为本发明实施例提供的一种修调模块200的结构图，如图3所示，所述修调模块200还包括：控制单元201、缓冲单元202和熔丝单元203；所述读取单元102还用于上电时产生预读取信号；所述写入单元103还用于上电时产生预写入信号；所述控制单元201分别与所述读取单元102和所述写入单元103相连，用于接收所述预读取信号，还用于接收所述预写入信号；所述缓冲单元202与所述控制单元201相连，用于上电时根据接收到的所述预读取信号采集所述熔丝单元103的熔丝数据；还用于当判断所述熔丝数据为未熔断状态时，根据接收到的所述预读取信号和所述预写入信号将所述熔丝数据写入所述缓冲单元202；所述熔丝单元103与所述缓冲单元202相连，用于根据接收到的所述熔丝数据锁定所述熔丝单元103，防止所述熔丝单元103进行误修调。
在本实施例中，修调电路上电时，读取单元102产生预读取信号，写入单元103产生预写入信号，控制单元201接收到所述预读取信号和所述预写入信号，缓冲单元202根据接收到的预读取信号采集熔丝单元103的熔丝数据，判断熔丝数据为未熔断状态时，根据预读取信号和预写入信号将熔丝数据写入缓冲单元202，熔丝单元103根据接收到的熔丝数据锁定熔丝单元103，熔丝单元103还接收预修调信号和熔丝信号，通过锁定熔丝单元103，防止熔丝单元103未接收到预修调信号即修调码时就接收到烧写信号而产生修调，防止熔丝单元103进行误修调。
在本发明的另一实施例中，如图3所示，所述修调模块200还包括：控制单元201和缓冲单元202；所述控制单元201与所述地址单元101相连，用于接收所述地址单元101发出的地址信号和修调码，还用于接收所述读取单元102发出的读取信号，还用于接收所述写入单元103发出的写入信号；所述缓冲单元202分别与所述控制单元201和所述熔丝单元203相连，用于根据接收到的地址信号确定当前修调模块200为目标修调模块200之后，根据所述读取信号读取所述修调码；还用于根据所述读取信号和所述写入信号将所述修调码写入缓冲单元202并将所述修调码发送给所述熔丝单元103；所述熔丝单元103根据所述修调码进行预修调。在本实施例中，控制单元201接收到地址信号、修调码、读取信号和写入信号之后，将地址信号、修调码、读取信号和写入信号发送给缓冲单元202，缓冲单元202根据接收到的地址信号确定当前修调模块200为目标修调模块200，即需要进行修调的修调模块200，根据读取信号读取修调码，并根据读取信号和写入信号将修调码写入缓冲单元202进行存储，并将所述修调码发送给熔丝单元103，并通过缓冲单元202的输出端向目标被修调芯片输出修调码，对目标被修调芯片进行预修调，向目标被修调芯片输出修调数据，确保当前被修调芯片能够正常接收修调数据被修调。
在本发明的另一实施例中，如图3所示，所述修调模块还包括：熔丝单元203；所述熔丝单元203与所述缓冲单元202相连，用于接收所述缓冲单元202发出的修调码；还用于进行预修调之后根据接收到所述修调码和所述烧写信号对所述目标被修调芯片进行修调。
在本实施例中，在进行预修调之后，熔丝单元203接收控制单元201发出的烧写信号，修调模块200根据接收到的修调码和烧写信号对目标被修调芯片进行修调。
在本发明的另一实施例中，所述修调电路还包括：上电启动模块；所述上电启动模块与所述修调模块200相连，用于对所述修调模块200进行初始化。
图4为本发明实施例提供的一种缓冲单元的电路图，如图4所示，所述缓冲单元202包括：第一与非门NAND1、第二与非门NAND2、第三与非门NAND3、第一反相器INV1、第二反相器INV2、第三反相器INV3、第一传输门TG1、缓冲器U1、第四反相器INV4、第四与非门NAND4、第一或非门NOR1、第五反相器INV5、第二传输门TG2和第六反相器INV6；所述第一与非门NAND1的第一输入端和第二输入端分别与所述控制单元201相连，所述第一与非门NAND1的输出端与所述第二与非门NAND2的第一输入端相连，分别用于接收所述地址信号；所述第一反相器INV1的输入端与所述控制单元201相连，用于接收所述预读取信号或所述读取信号，所述第一反相器INV1的输出端与所述第二与非门NAND2的第二输入端相连；所述第二与非门NAND2的输出端与所述第三与非门NAND3的第一输入端相连；所述第三与非门NAND3的第二输入端与所述控制单元201相连，用于接收所述预写入信号或写入信号，所述第三与非门NAND3的输出端与所述第三反相器INV3的输入端相连，所述第三与非门NAND3的输出端还与所述缓冲器U1的下端相连；所述第二反相器INV2的输入端与所述第一反相器INV1的输出端相连，所述第二反相器INV2的输出端分别与所述第二传输门TG2的下端和所述第一传输门TG1的上端相连；所述第四反相器INV4的输入端与所述控制单元201相连，用于接收所述烧写信号，所述第四反相器INV4的输出端与所述第四与非门NAND4的第二输入端相连；所述第四与非门NAND4的第一输入端还与所述控制单元201相连，用于接收所述读取信号，所述第四与非门NAND4的输出端与所述第一或非门NOR1的第一输入端相连；所述第一或非门NOR1的第二输入端与所述熔丝单元203相连，用于采集所述熔丝数据，所述第一或非门NOR1的输出端与所述第五反相器INV5的输入端相连；所述第五反相器INV5的输出端与所述第二传输门TG2的输入端相连；所述第二传输门TG2的输出端与所述缓冲器U1的输入端相连；所述第一传输门TG1的输入端与所述控制单元201相连，用于接收所述修调码，所述第一传输门TG1的输出端与所述缓冲器U1的输入端相连，所述第一传输门TG1的下端与所述第一反相器INV1的输出端相连；所述缓冲器U1的输出端与所述第六反相器INV6的输入端相连，所述缓冲器U1的输出端与所述熔丝单元203相连。
在本实施例中，进行上电时，解码模块的信号读取单元102产生预读取信号为1，解码模块的信号写入单元103产生预写入信号为1，控制单元201接收到预读取信号1和预写入信号1并发送给缓冲单元202；修调模块的缓冲单元202采集到熔丝数据0，即未修调状态，第四与非门NAND4第四与非门NAND4第一或非门NOR1第一或非门NOR1第一或非门NOR1第五反相器INV5第二传输门TG2第三与非门NAND3第四反相器INV4的输入端接收到烧写信号为0，第四与非门NAND4的第一输入端为1，第四与非门NAND4的第二输入端接收到与预写入信号为1，第四与非门NAND4的输出端输出0，第一或非门NOR1的第一输入端输入为0，第一或非门NOR1的第二输入端接收到熔丝数据输入0，第一或非门NOR1的输出端输出1，经过第五反相器INV5之后输出0，第二传输门TG2的输入端接收到0，第二传输门TG2的上端经过第一反相器INV1接收到预读取信号0，第二传输门TG2的下端经过第一反相器INV1和第二反相器INV2接收到预读取信号1，第二传输门TG2将0传输至缓冲器U1中；当第二与非门NAND2的第二输入端接收到0，第二与非门NAND2的输出端输出1，第三与非门NAND3的第一输入端输入1，第三与非门NAND3的第二输入端输入预写入信号1，第三与非门NAND3的输出端输出0，缓冲器U1的下端输入1，缓冲器U1的上端经过第三反相器INV3接收到0，缓冲器U1被开启，缓冲器U1输出0，经过第六反相器INV6之后向熔丝单元103输出1，从而使熔丝单元103锁定，防止熔丝单元103对目标修调单元进行误修调。
当进行预修调时，第一反相器INV1接收到读取信号为0，经过第一反相器INV1和第二反相器INV2之后，第一传输门TG1的上端接收到0，第一传输门TG1的下端经过第一反相器INV1之后接收到1，第一传输门TG1打开，修调码1被传输到缓冲器U1中；第一与非门NAND1的第一输入端和第二输入端分别接收到地址信号1，第一与非门NAND1的输出端输出0，第二与非门NAND2的第一输入端接收到0，第二与非门NAND2的第一输入端接收到1，第二与非门NAND2的输出端输出0，第三与非门NAND3的第一输入端输入1，第三与非门NAND3的第二输入端接收到写入信号1，第三与非门NAND3的输出端输出0，缓冲器U1的下端接收到1，缓冲器U1的上端接收到0，修调码0被缓冲器U1输出，经过第六反相器INV6之后目标被修调芯片输出1，对目标被修调芯片进行预修调。
图5为本发明实施例提供的一种熔丝单元203的电路图，如图5所示，所述熔丝单元203包括：第五与非门NAND5、第七反相器INV7、第一MOS管NM1、Fuse、施密特触发器U2、第二MOS管NM2和第三MOS管NM3；所述第五与非门NAND5的第一输入端与缓冲单元202相连，所述第五与非门NAND5的第二输入端与所述控制单元201相连，用于接收烧写信号，所述第五与非门NAND5的输出端与所述第七反相器INV7相连；所述第七反相器INV7的输出端与所述第一MOS管NM1的栅极相连；所述第一MOS管NM1的漏极与所述Fuse的第二端相连，所述第一MOS管NM1的源极接地；所述Fuse的第一端与第一电源端VDD相连，所述Fuse的第二端还与所述施密特触发器U2的输入端相连；所述第二MOS管NM2的漏极与所述第一MOS管NM1的漏极相连，所述第二MOS管NM2的栅极与外部偏置装置相连，所述第二MOS管NM2的源极与所述第三MOS管NM3的漏极相连；所述第三MOS管NM3的栅极与所述外部偏置装置相连，所述第三MOS管NM3的源极接地。所述熔丝单元203包括第四MOS管NM4；
所述第四MOS管NM4的栅极与所述施密特触发器U2的输出端相连，所述第四MOS管NM4的漏极与所述第二MOS管NM2的源极相连，所述第四MOS管NM4的源极接地。
在本发明实施例中，当进行上电时，第五与非门NAND5的第一端接收到缓冲单元202发出的锁定信号0，第五与非门NAND5的输出端输出1，第七反相器INV7反相之后，第一MOS管NM1的栅极接收到0，第一MOS管NM1关闭，即使第五与非门NAND5的第二输入端接收到烧写信号为高时，也不会开启第一MOS管NM1，不会熔断Fuse，从而防止误修调。
当进行修调时，第五与非门NAND5的第一输入端接收到的预修调数据为1，第五与非门NAND5的第二输入端接收到烧写信号为1，第五与非门NAND5的输出端输出为0，第七反相器INV7的输出端输出为1，第一MOS管NM1的栅极接收到高电平信号，第一MOS管NM1导通，Fuse接入第一电源后被熔断，当再次进行上电时，预读取信号为1，预写入信号为1，烧写信号为0，第一或非门NOR1采集到熔丝数据为1，第一或非门NOR1输出0，经过第五反相器INV5之后输出1，通过第二传输门TG2向缓冲器U1内输出1，经过第六反相器INV6之后向目标被修调芯片输出0，实现对目标被修调芯片的修调；施密特触发器U2的输入端采集熔丝状态数据为0，并向第一或非门NOR1的输入端输出熔丝数据1；外部偏置装置使第二MOS管NM2和第三MOS管NM3导通，使施密特触发器U2的输入端拉到低，增强熔丝数据输入状态，即0电位信号；第四MOS管NM4的栅极接收到1并导通，使施密特触发器U2的输入对地电流增加，减少阻抗，进一步增强熔丝数据输入状态。
需要说明的是，在本文中，诸如“第一”和“第二”等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
最后说明的是，以上实施例仅用以说明本发明的技术方案而非限制，尽管参照较佳实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明技术方案的宗旨和范围，其均应涵盖在本发明的权利要求范围当中。
Claims (6)
1.一种熔丝修调电路，其特征在于，使用时集成在封装完成的目标被修调芯片内，所述修调电路包括：解码模块和修调模块；
所述解码模块的接收端通过所述目标被修调芯片的一个引脚与外部信号发生器相连，用于将所述外部信号发生器发出的第一复合信号解码为预修调信号，还用于将所述外部信号发生器发出的第二复合信号解码为修调信号；
所述修调模块分别与所述解码模块和所述目标被修调芯片的接收端相连，用于根据所述解码模块发出的预修调信号对所述目标被修调芯片进行预修调，还用于根据所述解码模块发出的所述预修调信号和所述修调信号对所述目标被修调芯片进行修调；
所述解码模块包括：地址单元、读取单元、写入单元和烧写单元；
所述地址单元、所述读取单元和所述写入单元分别与所述外部信号发生器相连；
所述地址单元用于从所述第一复合信号中解码得到地址信号和修调码；
所述读取单元用于从所述第一复合信号中解码得到读取信号；
所述写入单元用于从所述第一复合信号中解码得到写入信号；
所述修调模块分别根据所述地址信号、所述修调码、所述读取信号和所述写入信号对所述目标被修调芯片进行预修调；
其中，所述预修调信号包括：所述地址信号、所述修调码、所述读取信号和所述写入信号；
所述烧写单元与所述外部信号发生器相连，用于从所述第二复合信号中解码得到烧写信号；
所述修调模块根据所述预修调信号和所述烧写信号对所述目标被修调芯片进行修调；
其中，所述烧写信号为修调信号；
所述修调模块包括：控制单元、缓冲单元和熔丝单元；
所述读取单元还用于上电时产生预读取信号；
所述写入单元还用于上电时产生预写入信号；
所述控制单元分别与所述读取单元和所述写入单元相连，用于接收所述预读取信号，还用于接收所述预写入信号；
所述缓冲单元与所述控制单元相连，用于上电时根据接收到的所述预读取信号采集所述熔丝单元的熔丝数据；还用于当判断所述熔丝数据为未熔断状态时，根据接收到的所述预读取信号和所述预写入信号将所述熔丝数据写入所述缓冲单元；
所述熔丝单元与所述缓冲单元相连，用于根据接收到的所述熔丝数据锁定所述熔丝单元，防止所述熔丝单元对所述目标被修调芯片进行误修调；
所述控制单元还与所述地址单元相连，用于接收所述地址单元发出的地址信号和修调码，还用于接收所述读取单元发出的读取信号，还用于接收所述写入单元发出的写入信号；
所述缓冲单元还用于根据接收到的地址信号确定当前修调模块为目标修调模块之后，根据所述读取信号读取所述修调码；还用于根据所述读取信号和所述写入信号将所述修调码写入缓冲单元；
所述缓冲单元的还与目标被修调芯片相连，用于向所述目标被修调芯片输出所述修调码对所述目标被修调芯片进行预修调；
所述缓冲单元包括：第一与非门、第二与非门、第三与非门、第一反相器、第二反相器、第三反相器、第一传输门、缓冲器、第四反相器、第四与非门、第一或非门、第五反相器、第二传输门和第六反相器；
所述第一与非门的第一输入端和第二输入端分别与所述控制单元相连，所述第一与非门的输出端与所述第二与非门的第一输入端相连，分别用于接收所述地址信号；
所述第一反相器的输入端与所述控制单元相连，用于接收所述预读取信号或所述读取信号，所述第一反相器的输出端与所述第二与非门的第二输入端相连；
所述第二与非门的输出端与所述第三与非门的第一输入端相连；
所述第三与非门的第二输入端与所述控制单元相连，用于接收所述预写入信号或所述写入信号，所述第三与非门的输出端与所述第三反相器的输入端相连，所述第三与非门的输出端还与所述缓冲器的下端相连；
所述第二反相器的输入端与所述第一反相器的输出端相连，所述第二反相器的输出端分别与所述第二传输门的下端和所述第一传输门的上端相连；
所述第四反相器的输入端与所述控制单元相连，用于接收所述烧写信号，所述第四反相器的输出端与所述第四与非门的第二输入端相连；
所述第四与非门的第一输入端还与所述控制单元相连，用于接收所述读取信号，所述第四与非门的输出端与所述第一或非门的第一输入端相连；
所述第一或非门的第二输入端与所述熔丝单元相连，用于采集所述熔丝数据，所述第一或非门的输出端与所述第五反相器的输入端相连；
所述第五反相器的输出端与所述第二传输门的输入端相连；
所述第二传输门的输出端与所述缓冲器的输入端相连；
所述第一传输门的输入端与所述控制单元相连，用于接收所述修调码，所述第一传输门的输出端与所述缓冲器的输入端相连，所述第一传输门的下端与所述第一反相器的输出端相连；
所述缓冲器的输出端与所述第六反相器的输入端相连，所述缓冲器的输出端与所述熔丝单元相连。
2.如权利要求1所述的一种熔丝修调电路，其特征在于，所述修调模块还包括：熔丝单元；
所述熔丝单元与所述缓冲单元相连，用于接收所述缓冲单元发出的修调码；还用于进行预修调之后根据接收到所述修调码和所述烧写信号对所述目标被修调芯片进行修调。
3.如权利要求1所述的一种熔丝修调电路，其特征在于，所述解码模块还包括：复位单元；
所述复位单元与所述信号发生器相连，用于当接收到的所述第一复合信号或第二信号发生异常时产生复位信号并对所述解码模块进行复位。
4.如权利要求1所述的一种熔丝修调电路，其特征在于，所述缓冲单元包括：第一与非门、第二与非门、第三与非门、第一反相器、第二反相器、第三反相器、第一传输门、缓冲器、第四反相器、第四与非门、第一或非门、第五反相器、第二传输门和第六反相器；
所述第一与非门的第一输入端和第二输入端分别与所述控制单元相连，所述第一与非门的输出端与所述第二与非门的第一输入端相连，分别用于接收所述地址信号；
所述第一反相器的输入端与所述控制单元相连，用于接收所述预读取信号或所述读取信号，所述第一反相器的输出端与所述第二与非门的第二输入端相连；
所述第二与非门的输出端与所述第三与非门的第一输入端相连；
所述第三与非门的第二输入端与所述控制单元相连，用于接收所述预写入信号或所述写入信号，所述第三与非门的输出端与所述第三反相器的输入端相连，所述第三与非门的输出端还与所述缓冲器的下端相连；
所述第二反相器的输入端与所述第一反相器的输出端相连，所述第二反相器的输出端分别与所述第二传输门的下端和所述第一传输门的上端相连；
所述第四反相器的输入端与所述控制单元相连，用于接收所述烧写信号，所述第四反相器的输出端与所述第四与非门的第二输入端相连；
所述第四与非门的第一输入端还与所述控制单元相连，用于接收所述读取信号，所述第四与非门的输出端与所述第一或非门的第一输入端相连；
所述第一或非门的第二输入端与所述熔丝单元相连，用于采集所述熔丝数据，所述第一或非门的输出端与所述第五反相器的输入端相连；
所述第五反相器的输出端与所述第二传输门的输入端相连；
所述第二传输门的输出端与所述缓冲器的输入端相连；
所述第一传输门的输入端与所述控制单元相连，用于接收所述修调码，所述第一传输门的输出端与所述缓冲器的输入端相连，所述第一传输门的下端与所述第一反相器的输出端相连；
所述缓冲器的输出端与所述第六反相器的输入端相连，所述缓冲器的输出端与所述熔丝单元相连。
5.如权利要求4所述的一种熔丝修调电路，其特征在于，所述熔丝单元包括：第五与非门、第七反相器、第一MOS管、Fuse、施密特触发器、第二MOS管和第三MOS管；
所述第五与非门的第一输入端与缓存单元相连，所述第五与非门的第二输入端与所述控制单元相连，用于接收烧写信号，所述第五与非门的输出端与所述第七反相器相连；
所述第七反相器的输出端与所述第一MOS管的栅极相连；
所述第一MOS管的漏极与所述Fuse的第二端相连，所述第一MOS管的源极接地；
所述Fuse的第一端与第一电源端相连，所述Fuse的第二端还与所述施密特触发器的输入端相连；
所述第二MOS管的漏极与所述第一MOS管的漏极相连，所述第二MOS管的栅极与外部偏置装置相连，所述第二MOS管的源极与所述第三MOS管的漏极相连；
所述第三MOS管的栅极与所述外部偏置装置相连，所述第三MOS管的源极接地。
6.如权利要求5所述的一种熔丝修调电路，其特征在于，所述熔丝单元包括第四MOS管；
所述第四MOS管的栅极与所述施密特触发器的输出端相连，所述第四MOS管的漏极与所述第二MOS管的源极相连，所述第四MOS管的源极接地。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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