KR20110100733A

KR20110100733A - 트리밍 신호 생성회로 및 이를 포함하는 내부전압 생성장치

Info

Publication number: KR20110100733A
Application number: KR1020100019722A
Authority: KR
Inventors: 최향화
Original assignee: 주식회사 하이닉스반도체
Priority date: 2010-03-05
Filing date: 2010-03-05
Publication date: 2011-09-15

Abstract

본 발명은 목표전압 레벨의 내부전압을 생성하기 위해 테스트 모드 신호를 입력 받아 트리밍 제어신호를 생성하고, 상기 트리밍 제어신호의 코드 값을 유지시키는 트리밍 제어신호 생성부 및 제어신호에 응답하여 상기 트리밍 제어신호의 코드 값을 단계적으로 변경하여 트리밍 신호를 생성하는 트리밍 신호 생성부를 포함한다.

Description

트리밍 신호 생성회로 및 이를 포함하는 내부전압 생성장치{Trimming Signal Generating Circuit and a Internal Voltage Generating Device including the same}

본 발명은 반도체 메모리 장치에 관한 것으로, 더 상세하게는 반도체 메모리 장치의 트리밍 신호 생성회로 및 이를 포함하는 내부전압 생성장치에 관한 것이다.

반도체 메모리 장치는 내부전압 생성장치를 이용하여 외부전압으로부터 다양한 내부전압(Internal Voltage)을 생성하여 사용한다. 상기 내부전압의 대표적인 예로는, 코어전압(Core Voltage), 펌핑전압(Pumping Voltage) 및 백 바이어스 전압(Back Bias Voltage) 등이 있다. 반도체 메모리 장치의 메모리 셀을 대표적으로 살펴보면, 상기 코어전압은 메모리 셀 데이터의 증폭전압으로 사용되고, 상기 펌핑전압은 셀 트랜지스터의 게이트 전압으로 사용되며, 상기 백 바이어스 전압은 셀 트랜지스터의 백 바이어스에 인가되도록 사용된다.

상기 내부전압은 메모리 셀에서뿐만 아니라 반도체 메모리 장치의 다양한 내부회로에서 사용되기 때문에 안정적인 전압 레벨을 유지하면서 생성되어야 한다. 그러나, 최근 DRAM과 같은 반도체 메모리 장치가 고속화, 저전압화가 됨에 따라서 노이즈 등에 의해 안정적인 내부전압 생성이 어려워지고 있다.

따라서, 반도체 메모리 장치의 내부전압 생성장치는 PVT(Process/Voltage/Temperature) 변화에 따라 생성하는 내부전압의 레벨을 미세하게 조정할 수 있는 트리밍 신호를 생성하기 위해 트리밍 신호 생성회로를 구비하고 있다.

도 1은 종래기술에 따른 트리밍 신호 생성회로의 구성을 개략적으로 보여주는 블록도이다. 도 1에서, 종래기술에 따른 트리밍 신호 생성회로는 제 1 디코더(10), 퓨즈부(20), 먹스부(30), 제 2 디코더(40)로 구성된다. 상기 트리밍 신호 생성회로는 내부전압 테스트 시에, 인가되는 테스트 모드 신호(TM<0:n>)에 따라 특정 트리밍 신호(CS<0:n>)를 생성하여 내부전압의 레벨을 목표전압 레벨로 맞추고, 상기 퓨즈부(20)에 구비된 퓨즈의 커팅에 의해 상기 특정 트리밍 신호(CS<0:n>)를 유지시키도록 구성된다.

상기 내부전압의 테스트는 웨이퍼 테스트뿐만 아니라, 반도체 칩이 패키징 된 이후에 패키지 테스트에서도 수행된다. 이때, 상기 트리밍 신호 생성회로에서 생성되는 트리밍 신호는 퓨즈부에 의해 고정된 값을 가지므로, 패키징 이후에 수행되는 패키지 테스트 시에, 상기 웨이퍼 테스트를 통해 고정된 트리밍 신호가 어떤 값을 갖는지 즉, 트리밍 신호의 시작점을 알 수 없으므로, 또 다시 테스트 모드 신호를 입력한다 하여도 원하는 트리밍 신호를 생성하기 어렵다.

본 발명은 상기와 같은 문제점을 해결하기 위해서 고정된 트리밍 신호의 값을 단계적으로 변화시킬 수 있는 트리밍 신호 생성회로 및 이를 포함하는 내부전압 생성장치를 제공하는데 그 목적이 있다.

본 발명의 실시예에 따른 트리밍 신호 생성회로는 목표전압 레벨의 내부전압을 생성하기 위해 테스트 모드 신호를 입력 받아 트리밍 제어신호를 생성하고, 상기 트리밍 제어신호의 코드 값을 유지시키는 트리밍 제어신호 생성부 및 제어신호에 응답하여 유지되는 상기 트리밍 제어신호의 코드 값을 단계적으로 변경하여 트리밍 신호를 생성하는 트리밍 신호 생성부를 포함한다.

또한, 본 발명의 실시예에 따른 내부전압 생성장치는 테스트 동작 시 목표전압 레벨의 내부전압을 생성하도록 복수개의 테스트 모드 신호를 입력 받아 트리밍 신호를 생성하고, 테스트 동작이 종료된 후, 제어신호에 응답하여 상기 트리밍 신호를 단계적으로 조정할 수 있도록 구성된 트리밍 신호 생성 회로부 및 상기 트리밍 신호에 응답하여 상기 내부전압을 생성하는 내부전압 생성부를 포함한다.

본 발명에 의하면, 테스트가 종료된 후에 고정된 트리밍 신호를 제어신호를 통해 단계적으로 변화시킬 수 있으므로, 보다 용이하게 목표전압 레벨의 내부 전압을 생성할 수 있도록 하고, 더 나아가 반도체 메모리 장치의 수율 향상에 기여할 수 있다.

도 1은 종래기술에 따른 트리밍 신호 생성회로의 구성을 개략적으로 보여주는 블록도,
도 2는 본 발명의 실시예에 따른 트리밍 신호 생성회로의 개략적인 구성을 보여주는 블록도,
도 3은 도 2의 내부전압 생성회로의 구성을 보여주는 도면이다.

도 2는 본 발명의 실시예에 따른 트리밍 신호 생성회로의 구성을 개략적으로 보여주는 블록도이다. 도 2에서, 본 발명의 실시예에 따른 트리밍 신호 생성회로는 트리밍 제어신호 생성부(100) 및 트리밍 신호 생성부(200)를 포함한다.

상기 트리밍 제어신호 생성부(100)는 테스트 모드 신호(TM<0:n>)(n은 2 이상의 자연수)를 입력 받아 트리밍 제어신호(CS<0:m>)(m은 2이상의 자연수)를 생성한다. 도 2에서, 상기 트리밍 제어신호 생성부(100)는 제 1 디코더(110), 먹스부(120) 및 퓨즈부(130)를 포함한다. 상기 제 1 디코더(110)는 상기 테스트 모드 신호(TM<0:n>)를 디코딩하여 출력한다. 상기 먹스부(120)는 상기 제 1 디코더(110)의 출력(TM<0:m>)을 상기 트리밍 제어신호(CS<0:m>)로 출력한다. 상기 퓨즈부(130)는 복수개의 퓨즈 셋(Fuse Set)을 구비하며, 테스트 동작이 종료되면 퓨즈 커팅에 의해 상기 제 1 디코더(110)의 출력(TM<0:m>)과 동일한 신호(fuse<0:m>)를 출력할 수 있도록 구성된다. 다시 말하면, 테스트 동작 시에 상기 테스트 모드 신호(TM<0:n>)가 입력되면, 상기 먹스부(120)는 상기 테스트 모드 신호(TM<0:n>)에 응답하여 상기 제 1 디코더(110)의 출력(TM<0:m>)을 상기 트리밍 제어신호(CS<0:m>)로 제공하고, 테스트 동작이 완료되면 상기 먹스부(120)는 상기 퓨즈부(130)의 출력(fuse<0:m>)을 상기 트리밍 제어신호(CS<0:m>)로 제공한다. 따라서, 상기 트리밍 제어신호 생성부(100)는 테스트 동작 시에 상기 테스트 모드 신호(TM<0:n>)를 가변시켜 상기 트리밍 제어신호(CS<0:m>)를 생성하고, 상기 퓨즈부(130)를 구성하는 퓨즈 셋의 퓨즈 커팅을 통하여 테스트 동작이 완료된 이후에도, 상기 제 1 디코더(110)의 출력(TM<0:m>)과 동일하며, 고정된 코드 값을 갖는 상기 트리밍 제어신호(CS<0:m>)를 출력할 수 있다.

상기 트리밍 신호 생성부(200)는 제어신호(TM_up, TM_down)에 응답하여 상기 트리밍 제어신호(CS<0:m>)의 코드 값을 단계적으로 변화시킬 수 있게 구성된다. 상기 트리밍 신호 생성부(200)는 코드 조정부(210) 및 제 2 디코더(220)로 구성된다. 상기 코드 조정부(210)는 상기 제어신호(TM_up, TM_down)에 응답하여 상기 트리밍 제어신호(CS<0:m>)의 코드 값을 업카운팅하거나 다운카운팅한다. 상기 코드 조정부(210)는 업카운팅을 지시하는 상기 제어신호(TM_up)의 입력 횟수에 따라 현재의 트리밍 제어신호(CS<0:m>)의 코드 값을 단계적으로 업카운팅시켜 출력하거나, 다운카운팅을 지시하는 상기 제어신호(TM_down)의 입력 횟수에 따라 현재의 트리밍 제어신호(CS<0:m>)의 코드 값을 단계적으로 다운카운팅시켜 출력한다. 예를 들어, 상기 트리밍 제어신호 생성부(100)로부터 '1, 0, 0, 0'의 4비트 신호를 상기 트리밍 제어신호(CS<0:m>)로 입력 받는 경우, 상기 업카운팅을 지시하는 제어신호(TM_up)가 2회 입력되면, 상기 코드 조정부(210)는 상기 트리밍 제어신호(CS<0:m>)를 2회 업카운팅하여 '1, 0, 1, 0'의 4비트 신호를 출력할 수 있고, 다운카운팅을 지시하는 제어신호(TM_down)가 1회 입력되면, 상기 코드 조정부(210)는 상기 트리밍 제어신호(CS<0:m>)를 1회 다운카운팅하여 '0, 1, 1, 1'의 4비트 신호를 출력할 수 있는 것이다.

상기 제 2 디코더(220)는 상기 코드 조정부(210)의 출력을 디코딩하여 트리밍 신호(CS<0:n>)를 생성한다. 상기 트리밍 신호(CS<0:n>)는 내부전압 생성부(300)로 인가되어 목표전압 레벨의 내부전압(Vint)이 생성될 수 있도록 한다. 상기 목표전압 레벨을 설계자의 의도나 어플리케이션에 따라 달라질 수 있다.

본 발명의 실시예에서, 상기 테스트 모드 신호(TM<0:n>)는 웨이퍼 테스트(Wafer Test) 시에 트리밍 신호(CS<0:n>) 생성을 위해 입력될 수 있고, 상기 제어신호(TM_up, TM_down)는 패키지 테스트(Package Test) 시에 트리밍 신호(CS<0:n>)의 조정을 위해 입력될 수 있는 신호이다. 즉, 본 발명의 실시예에 따른 트리밍 신호 생성회로는 웨이퍼 테스트 동작 시에, 테스트 모드 신호(TM<0:n>)를 가변하고, 퓨즈부(130)를 통해 고정된 코드 값을 갖는 트리밍 신호(CS<0:n>)를 생성할 수 있고, 이 후에 패키지 테스트 동작 시에, 제어신호(TM_up, TM_down)에 따라 고정된 상기 트리밍 신호(CS<0:n>)를 단계적으로 변화시킬 수 있다.

도 3은 도 2의 내부전압 생성부의 실시예의 구성을 보여주는 도면이다. 도 3에서, 상기 내부전압 생성부(300)는 차동 증폭부(310)와 전압 트리밍부(320)로 구성된다. 상기 차동 증폭부(310)는 제 1 내지 제 3 피모스 트랜지스터(P1~P3), 제 1 내지 제 3 엔모스 트랜지스터(N1~N3) 및 동일한 크기의 저항(R) 2개를 포함하여, 외부 기준전압(Vref_ex)과 외부전압(VDD)을 1/2로 분배한 전압(Vref_b)의 차이를 차동 증폭한다. 따라서, 상기 차동 증폭부(310)는 상기 외부 기준전압(Vref_ex)과 동일한 레벨을 갖는 전압(Vref_b)을 생성한다. 상기 외부 기준전압(Vref_ex)은 상기 외부전압(VDD) 레벨의 1/2에 해당하는 전압으로 패드(Pad)를 통해 인가되는 전압이다.

상기 전압 트리밍부(320)는 복수개의 미세저항(r)과 복수개의 패스 게이트(PG)를 포함한다. 상기 복수개의 미세저항(r)은 상기 차동 증폭부(310)에서 인가되는 전압(Vref_b)을 각각 분배한다. 상기 복수개의 패스 게이트(PG)는 상기 트리밍 신호(CS<0:n>)에 응답하여 상기 미세저항(r)에 의해 분배된 전압 중 하나를 선택하여 상기 내부전압(Vint)으로 제공한다. 예를 들어, 상기 트리밍 신호(CS<0:n>) 중 i+1 번째 트리밍 신호(CS<i+1>)(i는 1과 n 사이의 자연수)가 하이 레벨이고, 나머지 트리밍 신호(CS<0>~CS<i>, CS<i+2>~CS<n>)가 로우 레벨이라면 상기 i+1 번째 패스 게이트(PG i+1)를 통해 출력된 전압(Vrefi+1)이 상기 내부전압(Vint)으로 생성되는 것이다. 따라서, 트리밍 신호(CS<0:n>)의 조정을 통해 상기 내부전압(Vint)의 레벨을 조절할 수 있음을 알 수 있다. 상기 내부전압 생성부(300)는 종래기술과 동일하게 구현되므로, 더 이상의 상세한 설명은 하지 않도록 한다.

도 2 내지 도 3을 참조하여, 본 발명의 실시예에 따른 트리밍 신호 생성회로 및 내부전압 생성장치의 동작을 설명하면 다음과 같다. 먼저, 웨이퍼 테스트 동작 시에, 테스트 모드 신호(TM<0:n>)를 입력하여 목표 전압 레벨의 내부전압(Vint)이 생성될 수 있도록 상기 트리밍 신호(CS<0:n>)를 생성한다. 테스트 동작이 종료되면, 퓨즈부(130)의 퓨즈를 커팅하여 상기 트리밍 신호(CS<0:n>)의 값이 그대로 유지될 수 있도록 한다.

예를 들어, 상기 웨이퍼 테스트 동작 시에, i+2 번째 패스 게이트(PG i+2)를 통해 내부전압(Vint)을 생성하도록 트리밍 신호(CS<0:n>)가 생성되었다고 가정하자. 반도체 칩이 패키징 된 이후에, PVT변동에 따라 외부 기준전압(Vref_ex) 레벨이 변동되어 내부전압(Vint)의 레벨이 목표전압 레벨에서 벗어나는 경우가 발생한다. 따라서, 패키지 테스트가 수행될 때, 상기 코드 조정부(210)로 상기 제어신호(TM_up, TM_down)를 입력한다. 이 때, 상기 내부전압(Vint)의 레벨이 목표전압 레벨보다 낮은 경우에는, 업카운팅을 지시하는 상기 제어신호(TM_up)를 입력하여 업카운팅된 트리밍 신호(CS<0:n>)를 생성하여 상승된 전압 레벨을 갖는 내부전압(Vint)을 생성할 수 있고, 상기 내부전압(Vint)의 레벨이 목표전압 레벨보다 높은 경우에는, 다운카운팅을 지시하는 상기 제어신호(TM_down)를 입력하여 다운카운팅된 트리밍 신호(CS<0:n>)를 생성하여 하강된 전압 레벨을 갖는 상기 내부전압(Vint)을 생성할 수 있는 것이다.

즉, 상기 제어신호(TM_up)를 2회 입력하여 상기 트리밍 제어신호(CS<0:m>)를 2회 업카운팅하여 상기 트리밍 신호(CS<0:n>)를 생성함으로써 i 번째 패스 게이트(PG i)를 통해 상승된 레벨을 갖는 전압(Vrefi)을 내부전압(Vint)으로 생성할 수 있고, 상기 제어신호(TM_down)를 1회 입력하여 상기 트리밍 제어신호(CS<0:m>)를 1회 다운카운팅하여 상기 트리밍 신호(CS<0:n>)를 생성함으로써 i+3 번째 패스 게이트(PG i+3)를 통해 하강된 레벨을 갖는 전압(vrefi+3)을 상기 내부전압(Vint)으로 생성할 수 있는 것이다.

따라서, 본 발명에 의하면 웨이퍼 테스트를 통해 일정한 레벨의 내부전압을 생성하도록 트리밍 신호가 고정되더라도, 이 후에 패키지 테스트 등에서 상기 내부전압의 레벨을 다시 트리밍해야 할 필요성이 있는 경우, 상기 트리밍 신호를 단계적으로 업카운팅하거나 다운카운팅함으로써, 단계적으로 상승하거나 하강하는 레벨을 갖는 내부전압을 생성할 수 있다.

본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

100: 트리밍 제어신호 생성부 200: 트리밍 신호 생성부
300: 내부전압 생성부

Claims

목표전압 레벨의 내부전압을 생성하기 위해 테스트 모드 신호를 입력 받아 트리밍 제어신호를 생성하고, 상기 트리밍 제어신호의 코드 값을 유지시키는 트리밍 제어신호 생성부; 및
제어신호에 응답하여 유지되는 상기 트리밍 제어신호의 코드 값을 단계적으로 변경하여 트리밍 신호를 생성하는 트리밍 신호 생성부;
를 포함하는 트리밍 신호 생성회로.
제 1 항에 있어서,
상기 트리밍 제어신호 생성부는, 상기 테스트 모드 신호를 디코딩하여 출력하는 제 1 디코더;
퓨즈커팅에 의해 상기 제 1 디코더의 출력과 동일한 코드 값을 갖는 신호를 생성하도록 구성된 퓨즈부; 및
상기 테스트 모드 신호에 응답하여 상기 제 1 디코더의 출력 및 상기 퓨즈부의 출력을 선택적으로 상기 트리밍 제어신호로 제공하는 먹스부;
로 구성되는 것을 특징으로 하는 트리밍 신호 생성회로.
제 1 항에 있어서,
상기 트리밍 신호 생성부는, 상기 제어신호의 입력회수만큼 상기 트리밍 제어신호를 업카운팅 하거나 다운카운팅 하도록 구성된 코드 조정부; 및
상기 코드 조정부의 출력을 디코딩하여 상기 트리밍 신호를 생성하는 제 2 디코더;
로 구성되는 것을 특징으로 하는 트리밍 신호 생성회로.
제 1 항에 있어서,
상기 테스트 모드 신호는, 웨이퍼 테스트 시에 입력되는 것을 특징으로 하는 트리밍 신호 생성회로.
제 4 항에 있어서,
상기 제어신호는, 패키지 테스트 시에 입력되는 것을 특징으로 하는 트리밍 신호 생성회로.
테스트 동작 시 목표전압 레벨의 내부전압을 생성하도록 복수개의 테스트 모드 신호를 입력 받아 트리밍 신호를 생성하고, 테스트 동작이 종료된 후, 제어신호에 응답하여 상기 트리밍 신호를 단계적으로 조정할 수 있도록 구성된 트리밍 신호 생성 회로부; 및
상기 트리밍 신호에 응답하여 상기 내부전압을 생성하는 내부전압 생성부;
를 포함하는 내부전압 생성장치.
제 6 항에 있어서,
상기 트리밍 신호 생성 회로부는, 테스트 모드 신호에 응답하여 트리밍 제어신호를 생성하고, 상기 트리밍 제어신호의 코드 값을 유지시키는 트리밍 제어신호 생성부; 및
상기 제어신호에 응답하여 상기 트리밍 제어신호의 코드 값을 단계적으로 조정하여 상기 트리밍 신호를 생성하는 트리밍 신호 생성부;
로 구성된 것을 특징으로 하는 내부전압 생성장치.
제 7 항에 있어서,
상기 트리밍 제어신호 생성부는, 상기 테스트 모드 신호를 디코딩하여 출력하는 제 1 디코더;
퓨즈커팅에 의해 상기 제 1 디코더의 출력과 동일한 코드 값을 갖는 신호를 생성하도록 구성된 퓨즈부; 및
상기 테스트 모드 신호에 응답하여 상기 제 1 디코더의 출력 및 상기 퓨즈부의 출력을 선택적으로 상기 트리밍 제어신호로 제공하는 먹스부;
로 구성되는 것을 특징으로 하는 내부전압 생성장치.
제 7 항에 있어서,
상기 트리밍 신호 생성부는, 상기 제어신호에 응답하여 상기 트리밍 제어신호를 단계적으로 업카운팅 하거나 다운카운팅 하도록 구성된 코드 조절부; 및
상기 코드 조절부의 출력을 디코딩하여 상기 트리밍 신호를 생성하는 제 2 디코더;
로 구성되는 것을 특징으로 하는 트리밍 신호 생성회로.
제 7 항에 있어서,
상기 테스트 동작은, 웨이퍼 테스트 시에 수행되는 것을 특징으로 하는 트리밍 신호 생성회로.
제 10 항에 있어서,
상기 제어신호는, 패키지 테스트 시에 입력되는 것을 특징으로 하는 트리밍 신호 생성회로.