CN114372432A - 一种基于spi串行接口的数字熔丝修调系统及方法 - Google Patents

一种基于spi串行接口的数字熔丝修调系统及方法 Download PDF

Info

Publication number
CN114372432A
CN114372432A CN202111548957.6A CN202111548957A CN114372432A CN 114372432 A CN114372432 A CN 114372432A CN 202111548957 A CN202111548957 A CN 202111548957A CN 114372432 A CN114372432 A CN 114372432A
Authority
CN
China
Prior art keywords
fuse
data
serial
input
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202111548957.6A
Other languages
English (en)
Other versions
CN114372432B (zh
Inventor
李雪
袁兴林
田德鑫
陈敏华
袁伟
杨威
陈建波
何柯
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
GUIZHOU ZHENHUA FENGGUANG SEMICONDUCTOR CO Ltd
Original Assignee
GUIZHOU ZHENHUA FENGGUANG SEMICONDUCTOR CO Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by GUIZHOU ZHENHUA FENGGUANG SEMICONDUCTOR CO Ltd filed Critical GUIZHOU ZHENHUA FENGGUANG SEMICONDUCTOR CO Ltd
Priority to CN202111548957.6A priority Critical patent/CN114372432B/zh
Publication of CN114372432A publication Critical patent/CN114372432A/zh
Application granted granted Critical
Publication of CN114372432B publication Critical patent/CN114372432B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/32—Circuit design at the digital level
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • G06F13/4291—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus using a clocked protocol

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

一种基于SPI串行接口的数字熔丝修调系统及方法，属于半导体集成电路领域。所述修调系统及方法利用接口作为复用引脚，减小了修调引脚，同时灵活的增加修调单元数量；所述系统包括模式切换单元MCTR，串行接口寄存器单元，数字熔丝修调单元FUSECTR；所述修调方法包括试写熔丝、试读熔丝、熔丝固化、熔丝固化值、熔丝固化值运行、熔丝固化值并行输入串行读取等过程。解决了现有修调技术中电路复杂，不能实现快速地、完成封装后、多修调位宽的成品修调，不能对实际修调值进行预修调操作，造成理论修调值和实际修调值存在偏差的问题。本发明广泛应用于基于串行接口半导体集成电路的数字熔丝修调系统及其他相关领域。

Description

一种基于SPI串行接口的数字熔丝修调系统及方法
技术领域
本发明涉及半导体集成电路领域，进一步来说涉及一种集成电路设计领域中的修调电路。
背景技术
在芯片流片加工和封装制造过程中，掺杂杂质浓度、扩散深度、刻蚀的均匀性、管壳热分布等工艺参数的波动会导致实际器件和电路参数与设计目标值的偏差。采用修调的方式可提高电路的精度和成品率。常见的修调方式有激光修调、可编程只读存储器EEPROM修调、反熔丝修调、封装后逻辑修调等。激光修调系统在晶圆阶段完成修调，但是修调集成电路封装寄生参数导致的电性能参数变化。反熔丝修调、EEPROM修调等可以在封装后完成，但修调单元需要浮栅工艺，流片加工成本高。传统的数字修调技术一方面通过外围升压电路提供编程所需的高压信号，增大了电路复杂度，降低了电路的可靠性；另一方面，传统的数字修调技术主要通过查表直接烧断对应熔丝，从而达到修调电压或者电流的目的。然而，一旦将熔丝烧断后将不可恢复。
如何用降低修调电路的复杂度，实现快速地、完成封装后、多修调位宽的成品修调，并且还可以对实际修调值进行预修调操作，避免理论修调值和实际修调值存在偏差，是本发明解决的问题。
在中国专利数据库中涉及到集成电路数字修调方面的专利申请有《一种基于管脚复用的数字修调系统》(公开号为CN105897249 A)、《基于集成电路的电压修调方法及系统》(公开号为CN112578843A)，然而迄今为止，尚无采用本发明所述的技术方案实现数字修调的申请件。
有鉴于此，特提出本发明。
发明内容
本发明解决的问题是：解决现有修调技术中电路复杂，不能实现快速地、完成封装后、多修调位宽的成品修调，不能对实际修调值进行预修调操作，造成理论修调值和实际修调值存在偏差的问题。
为此，本发明提供了一种基于串行接口的数字熔丝修调系统，实现的熔丝修调，提高整个电路的性能。
如图1所示，所述数字熔丝修调系统包括模式切换单元MCTR，串行接口寄存器单元，数字熔丝修调单元FUSECTR。所述的基于串行接口的数字熔丝修调系统，通过调节模式切换单元MCTR，从而实现串行接口工作模式的切换，完成对串行接口寄存器单元的赋值，实现对系统内部单元的开关控制，有条件的完成对数字熔丝修调单元FUSECTR的熔丝控制，从而完成修调系统的试写熔丝、试读熔丝、试读熔丝、熔丝固化值运行。
其中，模式切换单元MCTR用于控制系统的工作模式，使系统选择性的进入串行编程模式或熔丝修调模式；串行接口寄存器单元工作在串行编程模式下；数字熔丝修调单元FUSECTR工作在熔丝修调模式下；模式切换单元MCTR还用于接收模式控制信号CTR1、串行接口输入信号SDI、片选信号CS、串行输入时钟信号SCK，并生成熔丝修调模式时所需的熔丝数据信号SDI_FUSE、熔丝时钟控制信号SCK_FUSE，以及输出串行编程模式时所需的串行数据信号SDI_SPI；串行接口寄存器单元用于：接收模式切换单元MCTR输出的串行数据信号SDI_SPI，并在串行输入时钟信号SCK上升沿处对串行数据信号SDI_SPI数据采样；在片选信号CS为低时接收采样数据，并将采样数据存储到寄存器REG01；生成用于控制数字熔丝修调单元FUSECTR的第一开关控制信号 D1和第二开关控制信号D2；以及输出可读回信号SDO，该信号在串行输入时钟信号SCK下降沿采样读回信号数据；数字熔丝修调单元FUSECTR用于接收模式切换单元MCTR输出的熔丝数据信号SDI_FUSE、熔丝时钟控制信号SCK_FUSE、第一开关控制信号D1、第二开关控制信号D2、熔丝阵列熔断信号FEP；以及生成选通数据FUSE_OUT<N-1:0>、数据读回信号FOUT。
所述模式切换单元MCTR包括第一三输入与门AND3X1P，第二三输入与门AND3X1N，第一反相器INV1，第一二输入与门AND2X1P；第一三输入与门AND3X1P的第一输入端A11用于接收模式控制信号CTR1，第二输入端A12用于接收串行接口输入信号SDI，第三输入端A13用于接收片选信号CS，输出端Z11输出熔丝数据信号SDI_FUSE。
其中，第二三输入与门AND3X1N的第一输入端A21用于接收模式控制信号CTR1，第二输入端A22用于接收片选信号CS，第三输入端A23用于接收串行输入时钟信号SCK，输出端Z22输出熔丝时钟控制信号SCK_FUSE。第一反相器INV1的输入端B1用于接收片选信号CS，输出端Z1 用于接收第一二输入与门AND2X1P的第二输入端A32；第一二输入与门AND2X1P的第一输入端 A31用于接收串行接口输入信号SDI，输出端Z33输出串行数据信号SDI_SPI。
所述串行接口寄存器单元包括一个16位字串行接口单元、一个可读可写寄存器单元REG01、一个二选一控制单元MUX2X1Q；其中，16位字串行接口单元的数据输入端SDI_SPIIN用于接收串行数据信号SDI_SPI，片选输入端CS_IN用于接收收片选信号CS，时钟输入端SCK_IN用于接收串行输入时钟信号SCK；二选一控制单元MUX2X1Q的通道选择端S用于接收模式控制信号CTR1， S为0选择第一通道M0的内部寄存器单元数据，S为1选择第二通道M1，用于接收数据读回信号FOUT，输出端R用于接收串行接口单元的SDO端口；地址译码端address输出8位地址到可读可写寄存器单元REG01的地址选择端AS，进行地址匹配，数据端data输出2位数据到可读可写寄存器单元REG01的数据输入端DT，进行数据写入；可读可写寄存器单元REG01输出的第1 位第一开关控制信号D1,第2位第二开关控制信号D2。
所述数字熔丝修调单元FUSECTR包括并串移位寄存器SR、熔丝阵列FUSEN、选通阵列MUXN；其中，并串移位寄存器SR的选择控制端S1用于接收串行接口寄存器单元输出的第一开关控制信号D1，以用于并串移位寄存器SR的输入信号通道选择；并串移位寄存器SR的时钟控制端CLK 用于接收模式切换单元MCTR输出的熔丝时钟控制信号SCK_FUSE，以用于并串移位寄存器SR的数据输入信号时序控制；
在选择控制端S1置高的情况下，并串移位寄存器SR的第一通路A1<N-1:0>用于接收熔丝阵列FUSEN的熔丝输出FQ<N-1:0>；在选择控制端S1拉低的情况下，第二通路A0用于接收模式切换单元MCTR输出的串行数据信号SDI_SPI；
并串移位寄存器SR的输出端Q<N-1:0>用于接收选通阵列MUXN的第二通路X1<N-1:0>，其中Q<0>用于接收第二反相器INV2的输入端B2,第二反相器INV2的输出端Z2用于接收串行接口寄存器单元的可读回信号SDO；并串移位寄存器SR的输出端QN<N-1:0>用于接收熔丝阵列FUSEN 的输入端FN<N-1:0>；
熔丝阵列FUSEN的使能控制输入端FENABLE用于接收第三反相器INV3的输出端Z3，第三反相器INV3的输入端用于接收到地电阻R和熔丝阵列熔断信号FEP；熔丝阵列FUSEN的输出端 FQ<N-1:0>用于接收并串移位寄存器SR的输入端A1<N-1:0>及选通阵列MUXN的第一通路 X0<N-1:0>；
选通阵列MUXN的选择控制端S2用于接收串行接口寄存器单元输出的第2位第二开关控制信号D2，选通阵列MUXN的输出端D<N-1:0>用于输出数据FUSE_OUT<N-1:0>。
如图2所示，所述并串移位寄存器SR包含N个双D触发寄存器DDS，每一个双D触发器DDS 包含第一数据输入端D0,第二数据输入端D1，选择端S,上升沿触发端DCLK,输出端Q，反相输出端QN；其中，第N个双D触发寄存器DDS[N-1]的第一数据输入端D0用于接收并串移位寄存器 SR的第二通路A0端，第二数据输入端D1用于用于接收并串移位寄存器SR的第一通路A1[N-1], 选择端S用于接并串移位寄存器SR的选择控制端S1,上升沿触发端DCLK用于接并串移位寄存器 SR的时钟控制端CLK，输出端Q用于输出Q[N-1],反相输出端QN用于输出QN[N-1]；第N-1个双D触发寄存器DDS[N-2]的第一数据输入端D0用于接收第N个双D触发寄存器DDS[N-1]的输出Q[N-1]，第二数据输入端D1用于接收并串移位寄存器SR的第一通路A1[N-2],选择端S用于接收并串移位寄存器SR的选择控制端S1,上升沿触发端DCLK用于接收并串移位寄存器SR的时钟控制端CLK，输出端Q用于输出Q[N-2],反相输出端QN用于输出QN[N-2]。第[N-2]个双D触发寄存器DDS[N-3]的第一数据输入端D0用于接收第N-1个双D触发寄存器DDS[N-2]的输出Q[N-2]，第二数据输入端D1用于接收并串移位寄存器SR的第一通路A1[N-3],选择端S用于接收并串移位寄存器SR的选择控制端S1,上升沿触发端DCLK用于接收并串移位寄存器SR的时钟控制端CLK，输出端Q用于输出Q[N-3],反相输出端QN用于输出QN[N-3]，其余依次接收。第1 个双D触发寄存器DDS[0]的第一数据输入端D0用于接收第2个双D触发寄存器DDS[1]的输出 Q[1]，第二数据输入端D1用于接收并串移位寄存器SR的第一通路A1[0],选择端S用于接收并串移位寄存器SR的选择控制端S1,上升沿触发端DCLK用于接收并串移位寄存器SR的时钟控制端CLK，输出端Q用于输出Q[0],反相输出端QN用于输出QN[0]。
如图3所示，所述熔丝阵列FUSEN包含N个熔丝单元电路FUSE，每一个熔丝单元电路FUSE 包含熔丝数据输入端FIN,熔丝使能端FNN，熔丝输出端FOUTQ；其中，第N个熔丝单元电路 FUSE[N-1]的熔丝数据输入端FIN[N-1]用于接收并串移位寄存器SR的输出QN[N-1]，熔丝使能端FNN用于接收并串移位寄存器SR的使能控制输入端FENABLE，输出端FOUTQ接熔丝阵列FUSEN 的FQ[N-1]；第N-1个熔丝单元电路FUSE[N-2]的熔丝数据输入端FIN[N-2]用于接收并串移位寄存器SR的输出QN[N-2]，熔丝使能端FNN用于接收串移位寄存器SR的使能控制输入端FENABLE，输出端FOUTQ用于接收熔丝阵列FUSEN的FQ[N-2]；第N-2个熔丝单元电路FUSE[N-3]的熔丝数据输入端FIN[N-3]用于接收并串移位寄存器SR的输出QN[N-3]，熔丝使能端FNN用于接收串移位寄存器SR的使能控制输入端FENABLE，输出端FOUTQ用于接收熔丝阵列FUSEN的FQ[N-3]，其余依次接收；第1个熔丝单元电路FUSE[0]的熔丝数据输入端FIN[0]用于接收并串移位寄存器SR的输出QN[0]，熔丝使能端FNN用于接收并串移位寄存器SR的使能控制输入端FENABLE，输出端FOUTQ用于接收熔丝阵列FUSEN的FQ[0]。
如图4所示，所述熔丝单元电路FUSE包含二输入或非门XOR2X1,MOS管MN0,熔丝电阻R；其中，二输入或非门XOR2X1的第一输入端C11用于接收熔丝单元电路FUSE的熔丝数据输入端 FIN，第二输入端C12用于接收熔丝单元电路FUSE的熔丝使能端FNN，输出端ZC4用于接收熔丝单元电路FUSE的熔丝输出端FOUTQ。
如图5所示，所述选通阵列MUXN包含N个二选一多路选择单元MUX2X1，每一个二选一多路选择单元MUX2X1包含第一数据输入端MX0,第二数据输入端MX1，数据输出端MD；其中，第N个二选一多路选择单元MUX2X1[N-1]的第一数据输入端MX0[N-1]用于接收选通阵列MUXN的第一通路X0[N-1]，第二数据输入端MX1[N-1]用于接收选通阵列MUXN的第二通路X1[N-1]，数据输出端MD[N-1]用于接收选通阵列MUXN的输出端D[N-1]；第N-1个二选一多路选择单元MUX2X1[N-2] 的第一数据输入端MX0[N-2]用于接收选通阵列MUXN的第一通路X0[N-2]，第二数据输入端 MX1[N-2]用于接收选通阵列MUXN的第二通路X1[N-2]，数据输出端MD[N-2]用于接收选通阵列 MUXN的输出端D[N-2]；第N-2个二选一多路选择单元MUX2X1[N-3]的第一数据输入端MX0[N-3] 用于接收选通阵列MUXN的第一通路X0[N-3]，第二数据输入端MX1[N-3]用于接收选通阵列MUXN 的第二通路X1[N-3]，数据输出端MD[N-3]用于接收选通阵列MUXN的输出端D[N-3]。第1个二选一多路选择单元MUX2X1[0]的第一数据输入端MX0[0]用于接收选通阵列MUXN的第一通路 X0[0]，第二数据输入端MX1[0]用于接收选通阵列MUXN的第二通路X1[0]，数据输出端MD[N-3] 用于接收选通阵列MUXN的输出端D[0]。
本发明提供了所述一种基于串行接口的数字熔丝修调系统的修调方法，所述方法包括：试写熔丝阶段、试读熔丝阶段、熔丝固化阶段、熔丝固化值运行阶段、熔丝固化值并行输入串行读取阶段，各阶段的执行方法如下：
试写熔丝阶段：
将模式控制信号CTR1拉低，并且将片选信号CS拉低，以使得系统进入串行编程模式，串行接口寄存器单元进入工作模式；控制串行输入时钟信号SCK发送16个时钟，并配合串行接口输入信号SDI向串行接口寄存器单元发送地址0X01H和数据01H到可读可写寄存器单元REG01，使得第一开关控制信号D1拉低，第二开关控制信号D2置高，并串移位寄存器SR的选择控制端 S1拉低，第二通路A0用于接收模式切换单元MCTR输出的串行数据信号SDI_SPI；将模式控制信号CTR1置高，选信号CS置高，以使得系统进入熔丝修调模式，并串移位寄存器SR单元进入工作模式；控制串行输入时钟信号SCK发送N个时钟，串行接口输入信号SDI发送N个熔丝数据DATA1，逐步移位进入到N个双D触发寄存器DDS中，并串移位寄存器SR单元并行输出N个熔丝数据Q<N-1:0>和QN<N-1:0>；其中，并串移位寄存器SR的输出端数据Q<N-1:0>作为选通阵列MUXN第二通路X1<N-1:0>的输入，并串移位寄存器SR单元的第二开关控制信号D2置高，作为选通阵列MUXN的通道选择端S2，选通阵列MUXN输出端D<N-1:0>输出第二通道的数据，该数据进入到正常工作模式下的电路中，根据电路运行结果检验修调熔丝数据DATA是否正确；如果不正确则重新输入一组修调数据，直到修调数据使得电路在正常工作模式下性能参数满足设计要求；并串移位寄存器SR的输出端数据QN<N-1:0>作为输入数据，暂存于熔丝阵列FUSEN的输入端FN<N-1:0>。
试读熔丝阶段:
将片选信号CS置高，并控制串行输入时钟信号SCK再次发送N个时钟，串行接口输入信号 SDI发送N个熔丝数据DATA1及标志位，逐步移位进入到N个双D触发寄存器DDS中；其中，并串移位寄存器SR单元的熔丝数据Q<N-1:0>端的最低位Q<0>经反相器INV2后输出为FOUT，串行接口寄存器单元MUX2X1Q的通道选择端S被CTR1置高，选择输出M1通道数据；MUX2X1Q的输出 R端输出信号SDO通过串行输出的方式，将试写熔丝数据的逐一堆栈输出，以验证试读熔丝数据写入的正确性。
熔丝固化阶段：
确定熔丝数据正确后，在熔丝数据正确的情况下，移位寄存器SR的输出QN<N-1:0>已通过熔丝阵列FUSEN单元的FN<N-1:0>并行进入到熔丝数据输入端FIN<N:0>；将熔丝阵列熔断信号 FEP置高，经INV3后输出低电平信号到FENABLE端，以使得内部熔丝单元电路FUSE的熔丝使能端FNN快速拉低；开启FUSEN中所有MOS管MN0,以使得熔丝电阻R因瞬间大电流熔断，熔丝阵列FUSEN单元FQ<N-1:0>输出熔丝数据DATA1。
熔丝固化值运行阶段：
将片选信号CS拉低，以使得串行接口寄存器单元进入工作状态；控制串行输入时钟信号SCK 发送16个时钟，配合串行接口输入信号SDI向串行接口寄存器单元发送地址0X01H和数据10H 到可读可写寄存器单元REG01，使得第一开关控制信号D1置高，第二开关控制信号D2拉低；将选通阵列MUXN的选择控制端S2拉低，并串移位寄存器SR的选择控制端S1置高，选通阵列MUXN 的第一通路X0<N-1:0>和并串移位寄存器SR的第一通路A1<N-1:0>同时用于接收熔丝阵列FUSEN 单元的输出数据FQ<N-1:0>；选通阵列MUXN输出端D<N-1:0>输出熔丝阵列FUSEN的熔丝固化值，进入到电路内部，正常工作。
熔丝固化值并行输入串行读取阶段：
将片选信号CS置高，控制串行输入时钟信号SCK发送1个时钟，熔丝阵列FUSEN的熔丝固化值，并行进入到并串移位寄存器SR的内部N个双D触发寄存器DDS中；将片选信号CS拉低，使得串行接口寄存器单元进入工作状态，串行输入时钟信号SCK发送16个时钟，配合串行接口输入信号SDI向串行接口寄存器单元发送地址0X01H和数据00H到可读可写寄存器单元REG01，使得第一开关控制信号D1拉低；将并串移位寄存器SR的选择控制端S1拉低，第二通路A0用于接收模式切换单元MCTR输出的串行数据信号SDI_SPI；将片选信号CS置高，串行输入时钟信号SCK再次发送N个时钟，串行接口输入信号SDI发送N个标志位，逐步移位进入到N个双D 触发寄存器DDS中，并串移位寄存器SR单元的熔丝数据Q<N-1:0>端的最低位Q<0>经反相器INV2 后输出为FOUT；串行接口寄存器的输出信号SDO通过串行输出的方式，将熔丝固化值的逐一堆栈输出，以验证熔丝固化值是否正确烧断。
本发明与现有技术相比具有如下有益效果：
(1)本发明所采用的接口数字修调技术，不额外增加端口，复用接口即可实现内部复杂熔丝网络修调，提高了修调的可行性。
(2)本发明所采用的接口数字修调技术，可针对内部复杂的熔丝网络进行精准地定位和修调，提高了修调的准确性。
(3)本发明所采用的接口数字修调方法，可进行熔丝的预判包括试写和试读，在确定熔丝值正确后，才进行熔丝的烧写固化，并可将固化后的值读取出来，能够有效避免误修。
本发明所采用的接口数字修调方法，可根据应用需求，增加修调点，修调位宽，可灵活的实现的修调。
附图说明
图1是本发明串行接口数字熔丝修调系统原理示意图。
图2是本发明并串移位寄存器SR电路原理示意图。
图3是本发明熔丝阵列FUSEN电路原理示意图。
图4是本发明熔丝单元电路FUSE电路原理示意图。
图5是本发明选通阵列MUXN电路原理示意图。
具体实施方式
结合图1-图5，下面对本发明实施例做更进一步说明：
如图1所示，本发明提供了一种基于串行接口的数字熔丝修调系统及方法，该系统包括模式切换单元MCTR，串行接口寄存器单元，数字熔丝修调单元FUSECTR。
其中，模式切换单元MCTR用于控制系统的工作模式，使系统选择性的进入串行编程模式或熔丝修调模式。
模式切换单元MCTR用于接收模式控制信号CTR1、串行接口输入信号SDI、片选信号CS、串行输入时钟信号SCK，生成熔丝修调模式时所需的熔丝数据信号SDI_FUSE、熔丝时钟控制信号SCK_FUSE，以及串行编程模式时所需的串行数据信号SDI_SPI。
串行接口寄存器单元工作在串行编程模式下，用于接收模式切换单元MCTR的串行数据信号 SDI_SPI，在串行输入时钟信号SCK上升沿处对串行数据信号SDI_SPI数据采样，在片选信号CS 为低时用于接收采样数据，将采样数据存储到寄存器REG01，生成用于控制数字熔丝修调单元 FUSECTR的第一开关控制信号D1和第二开关控制信号D2，串行接口寄存器单元同时输出可读回信号SDO，该信号在串行输入时钟信号SCK下降沿采样读回信号数据。
数字熔丝修调单元FUSECTR工作在熔丝修调模式下，用于接收模式切换单元MCTR的熔丝数据信号SDI_FUSE、熔丝时钟控制信号SCK_FUSE、第一开关控制信号D1、第二开关控制信号D2、熔丝阵列熔断信号FEP；生成选通数据FUSE_OUT<1023:0>、数据读回信号FOUT。
如图1所示，模式切换单元MCTR包括第一三输入与门AND3X1P，第二三输入与门AND3X1N，第一反相器INV1，第一二输入与门AND2X1P；第一三输入与门AND3X1P的第一输入端A11用于接收模式控制信号CTR1，第二输入端A12用于接收串行接口输入信号SDI，第三输入端A13用于接收片选信号CS，输出端Z11输出熔丝数据信号SDI_FUSE。
其中，第二三输入与门AND3X1N的第一输入端A21用于接收模式控制信号CTR1，第二输入端A22用于接收片选信号CS，第三输入端A23用于接收串行输入时钟信号SCK，输出端Z22输出熔丝时钟控制信号SCK_FUSE。第一反相器INV1的输入端B1用于接收片选信号CS，输出端Z1 用于接收第一二输入与门AND2X1P的第二输入端A32；第一二输入与门AND2X1P的第一输入端 A31用于接收串行接口输入信号SDI，输出端Z33输出串行数据信号SDI_SPI。
如图1所示，在一些示例中，串行接口寄存器单元包括一个16位字串行接口单元、一个可读可写寄存器单元REG01、一个二选一控制单元MUX2X1Q；其中，16位字串行接口单元的数据输入端SDI_SPIIN用于接收串行数据信号SDI_SPI，片选输入端CS_IN用于接收收片选信号CS，时钟输入端SCK_IN用于接收串行输入时钟信号SCK；二选一控制单元MUX2X1Q的通道选择端S 用于接收模式控制信号CTR1，S为0选择第一通道M0的内部寄存器单元数据，S为1选择第二通道M1，用于接收数据读回信号FOUT，输出端R用于接收串行接口单元的SDO端口；地址译码端address输出8位地址到可读可写寄存器单元REG01的地址选择端AS，进行地址匹配，数据端data输出2位数据到可读可写寄存器单元REG01的数据输入端DT，进行数据写入；可读可写寄存器单元REG01输出的第1位第一开关控制信号D1,第2位第二开关控制信号D2。
如图1所示，数字熔丝修调单元FUSECTR包括并串移位寄存器SR、熔丝阵列FUSEN、选通阵列MUXN；其中，并串移位寄存器SR的选择控制端S1用于用于接收串行接口寄存器单元输出的第一开关控制信号D1，以用于并串移位寄存器SR的输入信号通道选择；并串移位寄存器SR 的时钟控制端CLK用于接收模式切换单元MCTR输出的熔丝时钟控制信号SCK_FUSE，以用于并串移位寄存器SR的数据输入信号时序控制；
在选择控制端S1置高的情况下，并串移位寄存器SR的第一通路A1<N-1:0>用于接收熔丝阵列FUSEN的熔丝输出FQ<N-1:0>；在选择控制端S1拉低的情况下，第二通路A0用于接收模式切换单元MCTR输出的串行数据信号SDI_SPI；
并串移位寄存器SR的输出端Q<N-1:0>用于接收选通阵列MUXN的第二通路X1<N-1:0>，其中Q<0>用于接收第二反相器INV2的输入端B2,第二反相器INV2的输出端Z2用于接收串行接口寄存器单元的可读回信号SDO；并串移位寄存器SR的输出端QN<N-1:0>用于接收熔丝阵列FUSEN 的输入端FN<N-1:0>；
熔丝阵列FUSEN的使能控制输入端FENABLE用于接收第三反相器INV3的输出端Z3，第三反相器INV3的输入端用于接收到地电阻R和熔丝阵列熔断信号FEP；熔丝阵列FUSEN的输出端 FQ<N-1:0>用于接收并串移位寄存器SR的输入端A1<N-1:0>及选通阵列MUXN的第一通路 X0<N-1:0>；
选通阵列MUXN的选择控制端S2用于接收串行接口寄存器单元输出的第2位第二开关控制信号D2，选通阵列MUXN的输出端D<N-1:0>用于输出数据FUSE_OUT<N-1:0>。
如图2所示，并串移位寄存器SR，其特征在于包含N个双D触发寄存器DDS，每一个双D 触发器DDS包含第一数据输入端D0,第二数据输入端D1，选择端S,上升沿触发端DCLK,输出端Q，反相输出端QN。其中，其中，第N个双D触发寄存器DDS[N-1]的第一数据输入端D0用于接收并串移位寄存器SR的第二通路A0端，第二数据输入端D1用于用于接收并串移位寄存器SR的第一通路A1[N-1],选择端S用于接并串移位寄存器SR的选择控制端S1,上升沿触发端DCLK用于接并串移位寄存器SR的时钟控制端CLK，输出端Q用于输出Q[N-1],反相输出端QN用于输出 QN[N-1]；第N-1个双D触发寄存器DDS[N-2]的第一数据输入端D0用于接收第N个双D触发寄存器DDS[N-1]的输出Q[N-1]，第二数据输入端D1用于接收并串移位寄存器SR的第一通路 A1[N-2],选择端S用于接收并串移位寄存器SR的选择控制端S1,上升沿触发端DCLK用于接收并串移位寄存器SR的时钟控制端CLK，输出端Q用于输出Q[N-2],反相输出端QN用于输出QN[N-2]。第[N-2]个双D触发寄存器DDS[N-3]的第一数据输入端D0用于接收第N-1个双D触发寄存器 DDS[N-2]的输出Q[N-2]，第二数据输入端D1用于接收并串移位寄存器SR的第一通路A1[N-3], 选择端S用于接收并串移位寄存器SR的选择控制端S1,上升沿触发端DCLK用于接收并串移位寄存器SR的时钟控制端CLK，输出端Q用于输出Q[N-3],反相输出端QN用于输出QN[N-3]，其余依次接收。第1个双D触发寄存器DDS[0]的第一数据输入端D0用于接收第2个双D触发寄存器 DDS[1]的输出Q[1]，第二数据输入端D1用于接收并串移位寄存器SR的第一通路A1[0],选择端 S用于接收并串移位寄存器SR的选择控制端S1,上升沿触发端DCLK用于接收并串移位寄存器SR 的时钟控制端CLK，输出端Q用于输出Q[0],反相输出端QN用于输出QN[0]。
如图3所示，熔丝阵列FUSEN包含N个熔丝单元电路FUSE，每一个熔丝单元电路FUSE包含熔丝数据输入端FIN,熔丝使能端FNN，熔丝输出端FOUTQ；其中，第N个熔丝单元电路FUSE[N-1]的熔丝数据输入端FIN[N-1]用于接收并串移位寄存器SR的输出QN[N-1]，熔丝使能端FNN用于接收并串移位寄存器SR的使能控制输入端FENABLE，输出端FOUTQ接熔丝阵列FUSEN的FQ[N-1]；第N-1个熔丝单元电路FUSE[N-2]的熔丝数据输入端FIN[N-2]用于接收并串移位寄存器SR的输出QN[N-2]，熔丝使能端FNN用于接收串移位寄存器SR的使能控制输入端FENABLE，输出端FOUTQ用于接收熔丝阵列FUSEN的FQ[N-2]；第N-2个熔丝单元电路 FUSE[N-3]的熔丝数据输入端FIN[N-3]用于接收并串移位寄存器SR的输出QN[N-3]，熔丝使能端FNN用于接收串移位寄存器SR的使能控制输入端FENABLE，输出端FOUTQ用于接收熔丝阵列FUSEN的FQ[N-3]，其余依次接收；第1个熔丝单元电路FUSE[0]的熔丝数据输入端FIN[0] 用于接收并串移位寄存器SR的输出QN[0]，熔丝使能端FNN用于接收并串移位寄存器SR的使能控制输入端FENABLE，输出端FOUTQ用于接收熔丝阵列FUSEN的FQ[0]。
如图4所示，熔丝单元电路FUSE包含二输入或非门XOR2X1,MOS管MN0,熔丝电阻R。二输入或非门XOR2X1的第一输入端C11接熔丝单元电路FUSE的熔丝数据输入端FIN，第二输入端 C12接熔丝单元电路FUSE的熔丝使能端FNN，输出端ZC4接熔丝单元电路FUSE的熔丝输出端 FOUTQ。
如图5所示，选通阵列MUXN包含N个二选一多路选择单元MUX2X1，每一个二选一多路选择单元MUX2X1包含第一数据输入端MX0,第二数据输入端MX1，数据输出端MD；其中，第N个二选一多路选择单元MUX2X1[N-1]的第一数据输入端MX0[N-1]用于接收选通阵列MUXN的第一通路X0[N-1]，第二数据输入端MX1[N-1]用于接收选通阵列MUXN的第二通路X1[N-1]，数据输出端MD[N-1]用于接收选通阵列MUXN的输出端D[N-1]；第N-1个二选一多路选择单元MUX2X1[N-2]的第一数据输入端MX0[N-2]用于接收选通阵列MUXN的第一通路X0[N-2]，第二数据输入端MX1[N-2]用于接收选通阵列MUXN的第二通路X1[N-2]，数据输出端MD[N-2]用于接收选通阵列MUXN的输出端D[N-2]；第N-2个二选一多路选择单元MUX2X1[N-3]的第一数据输入端MX0[N-3]用于接收选通阵列MUXN的第一通路X0[N-3]，第二数据输入端MX1[N-3]用于接收选通阵列MUXN的第二通路X1[N-3]，数据输出端MD[N-3]用于接收选通阵列MUXN的输出端D[N-3]。第1个二选一多路选择单元MUX2X1[0]的第一数据输入端MX0[0]用于接收选通阵列MUXN的第一通路X0[0]，第二数据输入端MX1[0]用于接收选通阵列MUXN的第二通路 X1[0]，数据输出端MD[N-3]用于接收选通阵列MUXN的输出端D[0]。
接下来将描述本发明的一种控制串行接口的数字熔丝修调系统的方法，该方法包括执行试写熔丝阶段，试写熔丝阶段：
试写熔丝阶段：
在试写熔丝阶段，将模式控制信号CTR1拉低至GND电位，并且将片选信号CS拉低至GND 电位，以使得系统进入串行编程模式，串行接口寄存器单元进入工作模式；控制串行输入时钟信号SCK发送16个时钟，并配合串行接口输入信号SDI向串行接口寄存器单元发送地址0X01H 和数据01H到可读可写寄存器单元REG01，使得第一开关控制信号D1拉低至GND电位，第二开关控制信号D2置高，并串移位寄存器SR的选择控制端S1拉低至GND电位，第二通路A0用于接收模式切换单元MCTR输出的串行数据信号SDI_SPI；
接着将模式控制信号CTR1置电源VD高位，选信号CS置电源VD高位，以使得系统进入熔丝修调模式，并串移位寄存器SR单元进入工作模式；控制串行输入时钟信号SCK发送1024个时钟，串行接口输入信号SDI发送1024个熔丝数据DATA1<1023，0>＝0011…0101，逐步移位进入到1024个双D触发寄存器DDS中，并串移位寄存器SR单元用于并行输出1024个熔丝数据 Q<1023:0>＝0011…0101和QN<1023:0>＝1100…1010；其中，并串移位寄存器SR的输出端数据Q<1023:0>＝0011…0101作为选通阵列MUXN第二通路X1<1023:0>＝0011…0101的输入，并串移位寄存器SR单元的第二开关控制信号D2置电源VD高位，作为选通阵列MUXN的通道选择端S2，选通阵列MUXN输出端D<1023:0>＝0011…0101用于输出第二通道的数据，该数据进入到正常工作模式下的电路中，根据电路运行结果检验修调熔丝数据DATA判断修调熔丝值是否正确。
若电路运行结果检验修调熔丝数据DATA正确，则表明熔丝数据DATA1<1023，0>＝0011…0101 正确，可进入到试读熔丝阶段。
若电路运行结果检验修调熔丝数据DATA1＝0011…0101不正确，则表明熔丝数据DATA1<1023， 0>＝0011…0101错误，可重新输入一组修调数据DATA2<1023，0>＝0111…0101，直到修调数据使得电路在正常工作模式下性能参数满足设计要求；并串移位寄存器SR的输出端数据 QN<1023:0>＝1000…1010作为输入数据，暂存于熔丝阵列FUSEN的输入端FN<1023:0>＝1000…1010。
试读熔丝阶段：
将片选信号CS置电源VD高位，并控制串行输入时钟信号SCK再次发送1024个时钟，串行接口输入信号SDI发送1024个熔丝数据DATA2<1023，0>＝0111…0101，逐步移位进入到1024个双D触发寄存器DDS中；其中，并串移位寄存器SR单元的熔丝数据Q<1023:0>＝0111…0101的最低位Q<0>＝1经反相器INV2后为QN<0>＝0,输出到FOUT＝0，串行接口寄存器单元MUX2X1Q的通道选择端S被CTR1置电源VD高位，选择输出M1通道数据；MUX2X1Q的输出R端输出信号SDO 通过串行输出的方式，将试写熔丝数据的逐一堆栈输出，再次验证试读熔丝数据写入的正确性。
熔丝固化阶段：
确定熔丝数据正确后，在熔丝数据正确的情况下，移位寄存器SR的用于输出 QN<1023:0>＝1000…1010,通过熔丝阵列FUSEN单元的FN<1023:0>＝1000…1010并行进入到熔丝数据输入端FIN<1023:0>；将熔丝阵列熔断信号FEP置电源VD高位，经INV3后输出GND低电平信号到FENABLE端，以使得内部熔丝单元电路FUSE的熔丝使能端FNN快速拉低至GND；开启FUSEN 中所有MOS管MN0,以使得熔丝电阻R因瞬间大电流熔断，熔丝阵列FUSEN单元FQ<1023:0>用于输出熔丝数据DATA2。
熔丝固化值运行阶段：
将片选信号CS拉低至GND，以使得串行接口寄存器单元进入工作状态；控制串行输入时钟信号SCK发送16个时钟，配合串行接口输入信号SDI向串行接口寄存器单元发送地址0X01H和数据10H到可读可写寄存器单元REG01，使得第一开关控制信号D1置电源VD高位，第二开关控制信号D2拉低至GND；将选通阵列MUXN的选择控制端S2拉低，并串移位寄存器SR的选择控制端S1置电源VD高位，选通阵列MUXN的第一通路X0<1023:0>和并串移位寄存器SR的第一通路A1<1023:0>＝0111…0101同时用于接收熔丝阵列FUSEN单元的输出数据FQ<1023:0>＝0111…0101；选通阵列MUXN输出端D<1023:0>输出熔丝阵列FUSEN的熔丝固化值，进入到电路内部，正常工作。
熔丝固化值读取阶段：
将片选信号CS置电源VD高位，控制串行输入时钟信号SCK发送1个时钟，熔丝阵列FUSEN 的熔丝固化值，并行进入到并串移位寄存器SR的内部N个双D触发寄存器DDS中；将片选信号CS拉低至GND，使得串行接口寄存器单元进入工作状态，串行输入时钟信号SCK发送16 个时钟，配合串行接口输入信号SDI向串行接口寄存器单元发送地址0X01H和数据00H到可读可写寄存器单元REG01，使得第一开关控制信号D1拉至GND；将并串移位寄存器SR的选择控制端S1拉至GND，第二通路A0用于接收模式切换单元MCTR输出的串行数据信号SDI_SPI；将片选信号CS置高，串行输入时钟信号SCK再次发送1024个时钟，串行接口输入信号SDI 发送1024个标志位，逐步移位进入到1024个双D触发寄存器DDS中，并串移位寄存器SR单元的熔丝数据Q<1023:0>＝0111…0101端的最低位Q<0>经反相器INV2后输出为FOUT；串行接口寄存器的输出信号SDO通过串行输出的方式，将熔丝固化值的逐一堆栈输出，若串行输出为0111…0101，则表示熔丝固化值已烧断，固化成功。若串行输出不等于的0111…0101，则表示熔丝固化值没有烧断，需重新固化。
以上内容是结合最佳实施方案对本发明说做的进一步详细说明，不能认定本发明的具体实施只限于这些说明。本领域的技术人员应该理解，在不脱离由所附权利要求书限定的情况下，可以在细节上进行各种修改，都应当视为属于本发明的保护范围。

Claims (10)

1.一种基于串行接口的数字熔丝修调系统，其特征在于，包括：模式切换单元MCTR，串行接口寄存器单元，数字熔丝修调单元FUSECTR；
所述的基于串行接口的数字熔丝修调系统，通过调节模式切换单元MCTR，从而实现串行接口工作模式的切换，完成对串行接口寄存器单元的赋值，实现对系统内部单元的开关控制，有条件的完成对数字熔丝修调单元FUSECTR的熔丝控制，从而完成修调系统的试写熔丝、试读熔丝、试读熔丝、熔丝固化值运行；
所述模式切换单元MCTR用于控制系统的工作模式，使系统选择性的进入串行编程模式或熔丝修调模式；还用于接收模式控制信号CTR1、串行接口输入信号SDI、片选信号CS、串行输入时钟信号SCK，并生成熔丝修调模式时所需的熔丝数据信号SDI_FUSE、熔丝时钟控制信号SCK_FUSE，以及输出串行编程模式时所需的串行数据信号SDI_SPI；
所述串行接口寄存器单元工作在串行编程模式下，接收模式切换单元MCTR生成的串行数据信号SDI_SPI，用于在串行输入时钟信号SCK上升沿处对串行数据信号SDI_SPI数据进行采样；在片选信号CS为低时接收采样数据，并将采样数据存储到寄存器REG01；生成用于控制数字熔丝修调单元FUSECTR的第一开关控制信号D1和第二开关控制信号D2；以及生成可读回信号SDO，该信号用于在串行输入时钟信号SCK下降沿采样读回信号数据；
所述数字熔丝修调单元FUSECTR工作在熔丝修调模式下，用于接收模式切换单元MCTR生成的熔丝数据信号SDI_FUSE、熔丝时钟控制信号SCK_FUSE、第一开关控制信号D1、第二开关控制信号D2、熔丝阵列熔断信号FEP；并用于生成选通数据FUSE_OUT<N-1:0>、数据读回信号FOUT。
2.如权利要求1所述的一种基于串行接口的数字熔丝修调系统，其特征在于，所述模式切换单元MCTR包括第一三输入与门AND3X1P，第二三输入与门AND3X1N，第一反相器INV1，第一二输入与门AND2X1P；第一三输入与门AND3X1P的第一输入端A11用于接收模式控制信号CTR1，第二输入端A12用于接收串行接口输入信号SDI，第三输入端A13用于接收片选信号CS，输出端Z11输出熔丝数据信号SDI_FUSE；
所述第二三输入与门AND3X1N的第一输入端A21用于接收模式控制信号CTR1，第二输入端A22用于接收片选信号CS，第三输入端A23用于接收串行输入时钟信号SCK，输出端Z22输出熔丝时钟控制信号SCK_FUSE；第一反相器INV1的输入端B1用于接收片选信号CS，输出端Z1用于接收第一二输入与门AND2X1P的第二输入端A32；第一二输入与门AND2X1P的第一输入端A31用于接收串行接口输入信号SDI，输出端Z33输出串行数据信号SDI_SPI。
3.如权利要求1所述的一种基于串行接口的数字熔丝修调系统，其特征在于，所述串行接口寄存器单元包括一个16位字串行接口单元、一个可读可写寄存器单元REG01、一个二选一控制单元MUX2X1Q；
所述16位字串行接口单元的数据输入端SDI_SPIIN用于接收串行数据信号SDI_SPI，片选输入端CS_IN用于接收收片选信号CS，时钟输入端SCK_IN用于接收串行输入时钟信号SCK；二选一控制单元MUX2X1Q的通道选择端S用于接收模式控制信号CTR1，S为0选择第一通道M0的内部寄存器单元数据，S为1选择第二通道M1，用于接收数据读回信号FOUT，输出端R用于接收串行接口单元的SDO端口；地址译码端address输出8位地址到可读可写寄存器单元REG01的地址选择端AS，进行地址匹配，数据端data输出2位数据到可读可写寄存器单元REG01的数据输入端DT，进行数据写入；可读可写寄存器单元REG01输出的第1位第一开关控制信号D1,第2位第二开关控制信号D2。
4.如权利要求1所述的一种基于串行接口的数字熔丝修调系统，其特征在于，所述数字熔丝修调单元FUSECTR包括并串移位寄存器SR、熔丝阵列FUSEN、选通阵列MUXN；
所述并串移位寄存器SR的选择控制端S1用于用于接收串行接口寄存器单元输出的第一开关控制信号D1，以用于并串移位寄存器SR的输入信号通道选择；并串移位寄存器SR的时钟控制端CLK用于接收模式切换单元MCTR输出的熔丝时钟控制信号SCK_FUSE，以用于并串移位寄存器SR的数据输入信号时序控制；
在选择控制端S1置高的情况下，并串移位寄存器SR的第一通路A1<N-1:0>用于接收熔丝阵列FUSEN的熔丝输出FQ<N-1:0>；在选择控制端S1拉低的情况下，第二通路A0用于接收模式切换单元MCTR输出的串行数据信号SDI_SPI；
并串移位寄存器SR的输出端Q<N-1:0>用于接收选通阵列MUXN的第二通路X1<N-1:0>，其中Q<0>用于接收第二反相器INV2的输入端B2,第二反相器INV2的输出端Z2用于接收串行接口寄存器单元的可读回信号SDO；并串移位寄存器SR的输出端QN<N-1:0>用于接收熔丝阵列FUSEN的输入端FN<N-1:0>；
熔丝阵列FUSEN的使能控制输入端FENABLE用于接收第三反相器INV3的输出端Z3，第三反相器INV3的输入端用于接收到地电阻R和熔丝阵列熔断信号FEP；熔丝阵列FUSEN的输出端FQ<N-1:0>用于接收并串移位寄存器SR的输入端A1<N-1:0>及选通阵列MUXN的第一通路
X0<N-1:0>；
选通阵列MUXN的选择控制端S2用于接收串行接口寄存器单元输出的第2位第二开关控制信号D2，选通阵列MUXN的输出端D<N-1:0>用于输出数据FUSE_OUT<N-1:0>。
5.如权利要求4所述的一种基于串行接口的数字熔丝修调系统，其特征在于，所述并串移位寄存器SR包含N个双D触发寄存器DDS，每一个双D触发器DDS包含第一数据输入端D0,第二数据输入端D1，选择端S,上升沿触发端DCLK,输出端Q，反相输出端QN；
所述第N个双D触发寄存器DDS[N-1]的第一数据输入端D0用于接收并串移位寄存器SR的第二通路A0端，第二数据输入端D1用于接收并串移位寄存器SR的第一通路A1[N-1],选择端S用于接并串移位寄存器SR的选择控制端S1,上升沿触发端DCLK用于接并串移位寄存器SR的时钟控制端CLK，输出端Q用于输出Q[N-1],反相输出端QN用于输出QN[N-1]；第N-1个双D触发寄存器DDS[N-2]的第一数据输入端D0用于接收第N个双D触发寄存器DDS[N-1]的输出Q[N-1]，第二数据输入端D1用于接收并串移位寄存器SR的第一通路A1[N-2],选择端S用于接收并串移位寄存器SR的选择控制端S1,上升沿触发端DCLK用于接收并串移位寄存器SR的时钟控制端CLK，输出端Q用于输出Q[N-2],反相输出端QN用于输出QN[N-2]；第[N-2]个双D触发寄存器DDS[N-3]的第一数据输入端D0用于接收第N-1个双D触发寄存器DDS[N-2]的输出Q[N-2]，第二数据输入端D1用于接收并串移位寄存器SR的第一通路A1[N-3],选择端S用于接收并串移位寄存器SR的选择控制端S1,上升沿触发端DCLK用于接收并串移位寄存器SR的时钟控制端CLK，输出端Q用于输出Q[N-3],反相输出端QN用于输出QN[N-3]，其余依次接收；第1个双D触发寄存器DDS[0]的第一数据输入端D0用于接收第2个双D触发寄存器DDS[1]的输出Q[1]，第二数据输入端D1用于接收并串移位寄存器SR的第一通路A1[0],选择端S用于接收并串移位寄存器SR的选择控制端S1,上升沿触发端DCLK用于接收并串移位寄存器SR的时钟控制端CLK，输出端Q用于输出Q[0],反相输出端QN用于输出QN[0]。
6.如权利要求4所述的一种基于串行接口的数字熔丝修调系统，其特征在于，所述熔丝阵列FUSEN包含N个熔丝单元电路FUSE，每一个熔丝单元电路FUSE包含熔丝数据输入端FIN,熔丝使能端FNN，熔丝输出端FOUTQ；
所述N个熔丝单元电路FUSE[N-1]的熔丝数据输入端FIN[N-1]用于接收并串移位寄存器SR的输出QN[N-1]，熔丝使能端FNN用于接收并串移位寄存器SR的使能控制输入端FENABLE，输出端FOUTQ接熔丝阵列FUSEN的FQ[N-1]；第N-1个熔丝单元电路FUSE[N-2]的熔丝数据输入端FIN[N-2]用于接收并串移位寄存器SR的输出QN[N-2]，熔丝使能端FNN用于接收串移位寄存器SR的使能控制输入端FENABLE，输出端FOUTQ用于接收熔丝阵列FUSEN的FQ[N-2]；第N-2个熔丝单元电路FUSE[N-3]的熔丝数据输入端FIN[N-3]用于接收并串移位寄存器SR的输出QN[N-3]，熔丝使能端FNN用于接收串移位寄存器SR的使能控制输入端FENABLE，输出端FOUTQ用于接收熔丝阵列FUSEN的FQ[N-3]，其余依次接收；第1个熔丝单元电路FUSE[0]的熔丝数据输入端FIN[0]用于接收并串移位寄存器SR的输出QN[0]，熔丝使能端FNN用于接收并串移位寄存器SR的使能控制输入端FENABLE，输出端FOUTQ用于接收熔丝阵列FUSEN的FQ[0]。
7.如权利要求6所述的一种基于串行接口的数字熔丝修调系统，其特征在于，所述熔丝单元电路FUSE包含二输入或非门XOR2X1,MOS管MN0,熔丝电阻R；其中，二输入或非门XOR2X1的第一输入端C11用于接收熔丝单元电路FUSE的熔丝数据输入端FIN，第二输入端C12用于接收熔丝单元电路FUSE的熔丝使能端FNN，输出端ZC4用于接收熔丝单元电路FUSE的熔丝输出端FOUTQ。
8.如权利要求4所述的一种基于串行接口的数字熔丝修调系统，其特征在于，所述选通阵列MUXN包含N个二选一多路选择单元MUX2X1，每一个二选一多路选择单元MUX2X1包含第一数据输入端MX0,第二数据输入端MX1，数据输出端MD；
所述N个二选一多路选择单元MUX2X1[N-1]的第一数据输入端MX0[N-1]用于接收选通阵列MUXN的第一通路X0[N-1]，第二数据输入端MX1[N-1]用于接收选通阵列MUXN的第二通路X1[N-1]，数据输出端MD[N-1]用于接收选通阵列MUXN的输出端D[N-1]；第N-1个二选一多路选择单元MUX2X1[N-2]的第一数据输入端MX0[N-2]用于接收选通阵列MUXN的第一通路X0[N-2]，第二数据输入端MX1[N-2]用于接收选通阵列MUXN的第二通路X1[N-2]，数据输出端MD[N-2]用于接收选通阵列MUXN的输出端D[N-2]；第N-2个二选一多路选择单元MUX2X1[N-3]的第一数据输入端MX0[N-3]用于接收选通阵列MUXN的第一通路X0[N-3]，第二数据输入端MX1[N-3]用于接收选通阵列MUXN的第二通路X1[N-3]，数据输出端MD[N-3]用于接收选通阵列MUXN的输出端D[N-3]；依次连接；第1个二选一多路选择单元MUX2X1[0]的第一数据输入端MX0[0]用于接收选通阵列MUXN的第一通路X0[0]，第二数据输入端MX1[0]用于接收选通阵列MUXN的第二通路X1[0]，数据输出端MD[N-3]用于接收选通阵列MUXN的输出端D[0]。
9.如权利要求1-8之一所述的一种基于串行接口的数字熔丝修调系统的修调方法，其特征在于，所述方法包括：试写熔丝阶段、试读熔丝阶段、熔丝固化阶段、熔丝固化值运行阶段、熔丝固化值并行输入串行读取阶段，各阶段的执行方法如下：
(1)试写熔丝阶段：
将模式控制信号CTR1拉低，并且将片选信号CS拉低，以使得系统进入串行编程模式，串行接口寄存器单元进入工作模式；
控制串行输入时钟信号SCK发送16个时钟，并配合串行接口输入信号SDI向串行接口寄存器单元发送地址0X01H和数据01H到可读可写寄存器单元REG01，使得第一开关控制信号D1拉低，第二开关控制信号D2置高，并串移位寄存器SR的选择控制端S1拉低，第二通路A0用于接收模式切换单元MCTR输出的串行数据信号SDI_SPI；
将模式控制信号CTR1置高，选信号CS置高，以使得系统进入熔丝修调模式，并串移位寄存器SR单元进入工作模式；
控制串行输入时钟信号SCK发送N个时钟，串行接口输入信号SDI用于发送N个熔丝数据DATA1，逐步移位进入到N个双D触发寄存器DDS中，并串移位寄存器SR单元并行输出N个熔丝数据Q<N-1:0>和QN<N-1:0>；
所述并串移位寄存器SR的输出端数据Q<N-1:0>作为选通阵列MUXN第二通路X1<N-1:0>的输入，并串移位寄存器SR单元的第二开关控制信号D2置高，作为选通阵列MUXN的通道选择端S2，选通阵列MUXN输出端D<N-1:0>输出第二通道的数据，该数据进入到正常工作模式下的电路中，用于根据电路运行结果检验修调熔丝数据DATA是否正确；如果不正确则重新输入一组修调数据，直到修调数据使得电路在正常工作模式下性能参数满足设计要求；并串移位寄存器SR的输出端数据QN<N-1:0>作为输入数据，暂存于熔丝阵列FUSEN的输入端FN<N-1:0>；
(2)试读熔丝阶段:
将片选信号CS置高，并控制串行输入时钟信号SCK再次发送N个时钟，串行接口输入信号SDI用于发送N个熔丝数据DATA1及标志位，逐步移位进入到N个双D触发寄存器DDS中；其中，并串移位寄存器SR单元的熔丝数据Q<N-1:0>端的最低位Q<0>经反相器INV2后输出为FOUT，串行接口寄存器单元MUX2X1Q的通道选择端S被CTR1置高，选择输出M1通道数据；
MUX2X1Q的输出R端用于输出信号SDO通过串行输出的方式，将试写熔丝数据的逐一堆栈输出，以验证试读熔丝数据写入的正确性；
(3)试读熔丝阶段：
确定熔丝数据正确后，在熔丝数据正确的情况下，移位寄存器SR的输出QN<N-1:0>已通过熔丝阵列FUSEN单元的FN<N-1:0>并行进入到熔丝数据输入端FIN<N:0>；
将熔丝阵列熔断信号FEP置高，经INV3后输出低电平信号到FENABLE端，以使得内部熔丝单元电路FUSE的熔丝使能端FNN拉低；
开启FUSEN中所有MOS管MN0,以使得熔丝电阻R因瞬间大电流熔断，熔丝阵列FUSEN单元FQ<N-1:0>输出熔丝数据DATA1；
(4)熔丝固化值运行阶段：
将片选信号CS拉低，以使得串行接口寄存器单元进入工作状态；
控制串行输入时钟信号SCK发送16个时钟，配合串行接口输入信号SDI向串行接口寄存器单元发送地址0X01H和数据10H到可读可写寄存器单元REG01，使得第一开关控制信号D1置高，第二开关控制信号D2拉低；
将选通阵列MUXN的选择控制端S2拉低，并串移位寄存器SR的选择控制端S1置高，选通阵列MUXN的第一通路X0<N-1:0>和并串移位寄存器SR的第一通路A1<N-1:0>同时用于接收熔丝阵列FUSEN单元的输出数据FQ<N-1:0>；选通阵列MUXN输出端D<N-1:0>输出熔丝阵列FUSEN的熔丝固化值，进入到电路内部，正常工作；
(5)熔丝固化值并行输入串行读取阶段：
将片选信号CS置高，控制串行输入时钟信号SCK发送1个时钟，熔丝阵列FUSEN的熔丝固化值，并行进入到并串移位寄存器SR的内部N个双D触发寄存器DDS中；
将片选信号CS拉低，使得串行接口寄存器单元进入工作状态，串行输入时钟信号SCK发送16个时钟，配合串行接口输入信号SDI向串行接口寄存器单元发送地址0X01H和数据00H到可读可写寄存器单元REG01，使得第一开关控制信号D1拉低；
将并串移位寄存器SR的选择控制端S1拉低，第二通路A0用于接收模式切换单元MCTR输出的串行数据信号SDI_SPI；
将片选信号CS置高，串行输入时钟信号SCK再次发送N个时钟，串行接口用于向输入信号SDI发送N个标志位，逐步移位进入到N个双D触发寄存器DDS中，并串移位寄存器SR单元的熔丝数据Q<N-1:0>端的最低位Q<0>经反相器INV2后输出为FOUT；
串行接口寄存器的输出信号SDO通过串行输出的方式，将熔丝固化值的逐一堆栈输出，以验证熔丝固化值是否正确烧断。
10.如权利要求9所述的一种基于串行接口的数字熔丝修调系统的修调方法，其特征在于，详细方法如下：
所述试写熔丝阶段：
在试写熔丝阶段，将模式控制信号CTR1拉低至GND电位，并且将片选信号CS拉低至GND电位，以使得系统进入串行编程模式，串行接口寄存器单元进入工作模式；控制串行输入时钟信号SCK发送16个时钟，并配合串行接口输入信号SDI向串行接口寄存器单元发送地址0X01H和数据01H到可读可写寄存器单元REG01，使得第一开关控制信号D1拉低至GND电位，第二开关控制信号D2置高，并串移位寄存器SR的选择控制端S1拉低至GND电位，第二通路A0用于接收模式切换单元MCTR输出的串行数据信号SDI_SPI；
接着将模式控制信号CTR1置电源VD高位，选信号CS置电源VD高位，以使得系统进入熔丝修调模式，并串移位寄存器SR单元进入工作模式；控制串行输入时钟信号SCK发送1024个时钟，串行接口输入信号SDI发送1024个熔丝数据DATA1<1023，0>＝0011…0101，逐步移位进入到1024个双D触发寄存器DDS中，并串移位寄存器SR单元用于并行输出1024个熔丝数据Q<1023:0>＝0011…0101和QN<1023:0>＝1100…1010；其中，并串移位寄存器SR的输出端数据Q<1023:0>＝0011…0101作为选通阵列MUXN第二通路X1<1023:0>＝0011…0101的输入，并串移位寄存器SR单元的第二开关控制信号D2置电源VD高位，作为选通阵列MUXN的通道选择端S2，选通阵列MUXN输出端D<1023:0>＝0011…0101用于输出第二通道的数据，该数据进入到正常工作模式下的电路中，根据电路运行结果检验修调熔丝数据DATA判断修调熔丝值是否正确；
若电路运行结果检验修调熔丝数据DATA正确，则表明熔丝数据DATA1<1023，0>＝0011…0101正确，可进入到试读熔丝阶段；
若电路运行结果检验修调熔丝数据DATA1＝0011…0101不正确，则表明熔丝数据DATA1<1023，0>＝0011…0101错误，可重新输入一组修调数据DATA2<1023，0>＝0111…0101，直到修调数据使得电路在正常工作模式下性能参数满足设计要求；并串移位寄存器SR的输出端数据QN<1023:0>＝1000…1010作为输入数据，暂存于熔丝阵列FUSEN的输入端FN<1023:0>＝1000…1010；
所述试读熔丝阶段：
将片选信号CS置电源VD高位，并控制串行输入时钟信号SCK再次发送1024个时钟，串行接口输入信号SDI发送1024个熔丝数据DATA2<1023，0>＝0111…0101，逐步移位进入到1024个双D触发寄存器DDS中；其中，并串移位寄存器SR单元的熔丝数据Q<1023:0>＝0111…0101的最低位Q<0>＝1经反相器INV2后为QN<0>＝0,输出到FOUT＝0，串行接口寄存器单元MUX2X1Q的通道选择端S被CTR1置电源VD高位，选择输出M1通道数据；MUX2X1Q的输出R端输出信号SDO通过串行输出的方式，将试写熔丝数据的逐一堆栈输出，再次验证试读熔丝数据写入的正确性；
所述熔丝固化阶段：
确定熔丝数据正确后，在熔丝数据正确的情况下，移位寄存器SR的用于输出QN<1023:0>＝1000…1010,通过熔丝阵列FUSEN单元的FN<1023:0>＝1000…1010并行进入到熔丝数据输入端FIN<1023:0>；将熔丝阵列熔断信号FEP置电源VD高位，经INV3后输出GND低电平信号到FENABLE端，以使得内部熔丝单元电路FUSE的熔丝使能端FNN快速拉低至GND；开启FUSEN中所有MOS管MN0,以使得熔丝电阻R因瞬间大电流熔断，熔丝阵列FUSEN单元FQ<1023:0>用于输出熔丝数据DATA2；
所述熔丝固化值运行阶段：
将片选信号CS拉低至GND，以使得串行接口寄存器单元进入工作状态；控制串行输入时钟信号SCK发送16个时钟，配合串行接口输入信号SDI向串行接口寄存器单元发送地址0X01H和数据10H到可读可写寄存器单元REG01，使得第一开关控制信号D1置电源VD高位，第二开关控制信号D2拉低至GND；将选通阵列MUXN的选择控制端S2拉低，并串移位寄存器SR的选择控制端S1置电源VD高位，选通阵列MUXN的第一通路X0<1023:0>和并串移位寄存器SR的第一通路A1<1023:0>＝0111…0101同时用于接收熔丝阵列FUSEN单元的输出数据FQ<1023:0>＝0111…0101；选通阵列MUXN输出端D<1023:0>输出熔丝阵列FUSEN的熔丝固化值，进入到电路内部，正常工作；
所述熔丝固化值读取阶段：
将片选信号CS置电源VD高位，控制串行输入时钟信号SCK发送1个时钟，熔丝阵列FUSEN的熔丝固化值，并行进入到并串移位寄存器SR的内部N个双D触发寄存器DDS中；将片选信号CS拉低至GND，使得串行接口寄存器单元进入工作状态，串行输入时钟信号SCK发送16个时钟，配合串行接口输入信号SDI向串行接口寄存器单元发送地址0X01H和数据00H到可读可写寄存器单元REG01，使得第一开关控制信号D1拉至GND；将并串移位寄存器SR的选择控制端S1拉至GND，第二通路A0用于接收模式切换单元MCTR输出的串行数据信号SDI_SPI；将片选信号CS置高，串行输入时钟信号SCK再次发送1024个时钟，串行接口输入信号SDI发送1024个标志位，逐步移位进入到1024个双D触发寄存器DDS中，并串移位寄存器SR单元的熔丝数据Q<1023:0>＝0111…0101端的最低位Q<0>经反相器INV2后输出为FOUT；串行接口寄存器的输出信号SDO通过串行输出的方式，将熔丝固化值的逐一堆栈输出，若串行输出为0111…0101，则表示熔丝固化值已烧断，固化成功。若串行输出不等于的0111…0101，则表示熔丝固化值没有烧断，需重新固化。
CN202111548957.6A 2021-12-17 2021-12-17 一种基于spi串行接口的数字熔丝修调系统及方法 Active CN114372432B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202111548957.6A CN114372432B (zh) 2021-12-17 2021-12-17 一种基于spi串行接口的数字熔丝修调系统及方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202111548957.6A CN114372432B (zh) 2021-12-17 2021-12-17 一种基于spi串行接口的数字熔丝修调系统及方法

Publications (2)

Publication Number Publication Date
CN114372432A true CN114372432A (zh) 2022-04-19
CN114372432B CN114372432B (zh) 2023-01-13

Family

ID=81140442

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111548957.6A Active CN114372432B (zh) 2021-12-17 2021-12-17 一种基于spi串行接口的数字熔丝修调系统及方法

Country Status (1)

Country Link
CN (1) CN114372432B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115567050A (zh) * 2022-08-30 2023-01-03 贵州振华风光半导体股份有限公司 一种熔丝修调电路
CN118093509A (zh) * 2024-04-28 2024-05-28 上海安其威微电子科技有限公司 使用串行数字接口对电子熔断器配置的芯片及方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010002885A1 (en) * 1998-11-11 2001-06-07 Mitsuru Hiraki Semiconductor integrated circuit device, memory module, storage device and the method for repairing semiconductor integrated circuit device
CN102881602A (zh) * 2012-10-18 2013-01-16 贵州振华风光半导体有限公司 工作温度可控多芯片组件的集成方法
US20130238824A1 (en) * 2012-03-12 2013-09-12 Renesas Mobile Corporation Semiconductor device and mobile terminal device
KR20180102904A (ko) * 2017-03-08 2018-09-18 에스케이하이닉스 주식회사 리페어 장치 및 이를 포함하는 반도체 장치
CN111158280A (zh) * 2019-12-26 2020-05-15 北京时代民芯科技有限公司 一种高精度模数转换器熔丝自动烧录系统及方法
CN112562769A (zh) * 2020-11-23 2021-03-26 电子科技大学 一种具有预修调功能的数字修调系统
CN112650639A (zh) * 2020-12-18 2021-04-13 中国电子科技集团公司第四十七研究所 一种可以实现传感器自动修调的修调系统
CN112702055A (zh) * 2021-03-23 2021-04-23 泉芯电子技术(深圳)有限公司 芯片外围反熔丝预修调电路及其修调方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010002885A1 (en) * 1998-11-11 2001-06-07 Mitsuru Hiraki Semiconductor integrated circuit device, memory module, storage device and the method for repairing semiconductor integrated circuit device
US20130238824A1 (en) * 2012-03-12 2013-09-12 Renesas Mobile Corporation Semiconductor device and mobile terminal device
CN102881602A (zh) * 2012-10-18 2013-01-16 贵州振华风光半导体有限公司 工作温度可控多芯片组件的集成方法
KR20180102904A (ko) * 2017-03-08 2018-09-18 에스케이하이닉스 주식회사 리페어 장치 및 이를 포함하는 반도체 장치
CN111158280A (zh) * 2019-12-26 2020-05-15 北京时代民芯科技有限公司 一种高精度模数转换器熔丝自动烧录系统及方法
CN112562769A (zh) * 2020-11-23 2021-03-26 电子科技大学 一种具有预修调功能的数字修调系统
CN112650639A (zh) * 2020-12-18 2021-04-13 中国电子科技集团公司第四十七研究所 一种可以实现传感器自动修调的修调系统
CN112702055A (zh) * 2021-03-23 2021-04-23 泉芯电子技术(深圳)有限公司 芯片外围反熔丝预修调电路及其修调方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
姚思雨 等: "一种具有预修调功能的数字修调系统", 《电子技术与软件工程》 *
贺莹: "基于V93000的某汽车电子芯片修调测试方法研究", 《中国优秀硕士学位论文全文数据库 工程科技II辑》 *

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115567050A (zh) * 2022-08-30 2023-01-03 贵州振华风光半导体股份有限公司 一种熔丝修调电路
CN115567050B (zh) * 2022-08-30 2023-10-24 贵州振华风光半导体股份有限公司 一种熔丝修调电路
CN118093509A (zh) * 2024-04-28 2024-05-28 上海安其威微电子科技有限公司 使用串行数字接口对电子熔断器配置的芯片及方法

Also Published As

Publication number Publication date
CN114372432B (zh) 2023-01-13

Similar Documents

Publication Publication Date Title
EP1657722B1 (en) Integrated circuit chip having non-volatile on-chip memories for providing programmable functions and features
CN114372432B (zh) 一种基于spi串行接口的数字熔丝修调系统及方法
US7290109B2 (en) Memory system and memory card
KR101204659B1 (ko) 자기 랜덤 액세스 메모리 어레이를 적응적으로 프로그래밍하고, 시험하고, 분류하는 방법
KR101412450B1 (ko) 프로그래머블 전압 조정기를 구성하는 방법 및 그 구조
CN107743035B (zh) 一种芯片修调电路及修调方法
US20050254306A1 (en) Flash memory device and method for driving the same
US6639848B2 (en) Semiconductor memory device and method for testing the same
US20030031075A1 (en) Semiconductor integrated circuit device and method of manufacturing thereof
US6185705B1 (en) Method and apparatus for checking the resistance of programmable elements
US20040004510A1 (en) Shift register for sequential fuse latch operation
US7657798B2 (en) Semiconductor integrated circuit and the same checking method
TW586121B (en) Semiconductor memory device with built-in self-diagnostic function and semiconductor device having the semiconductor memory device
EP1073065B1 (en) Nonvolatile semiconductor memory device
US8208281B2 (en) Semiconductor devices supporting multiple fuse programming modes
JP4646608B2 (ja) 半導体記憶装置
JP2004185613A (ja) 電気ヒューズ・プログラミングのための適応アルゴリズム
US20160336077A1 (en) Semiconductor device and semiconductor system
US6714040B1 (en) Automated boundary-scan chain composition method using a device database and access mechanism for storing and retrieving situation-dependent operation options
US8788893B2 (en) Semiconductor device and memory device
US20060152991A1 (en) Non-volatile memory storage of fuse information
US6590414B2 (en) Circuit architecture for performing a trimming operation on integrated circuits
EP4365904A1 (en) Method and memory system for redundantly storing sensible data and adjusting a reference value
WO2001073949A1 (en) Electrical id circuit and method
KR100443508B1 (ko) 반도체 메모리 모듈

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant