KR100443354B1

KR100443354B1 - 반도체메모리장치의 리페어검증회로 및 그 방법

Info

Publication number: KR100443354B1
Application number: KR10-2001-0086173A
Authority: KR
Inventors: 이강열
Original assignee: 주식회사 하이닉스반도체
Priority date: 2001-12-27
Filing date: 2001-12-27
Publication date: 2004-08-09
Also published as: KR20030056021A

Abstract

본 발명은 반도체메모리장치의 안티퓨즈리페어검증회로 및 방법에 관한 것으로, 본 발명에 따른 리페어검증과정은, 패키지를 제작하는 제1과정, 제작된 패키지를 테스트하는 제2과정, 상기 제2과정에서 페일시에 그 페일이 1비트 페일인지의 여부를 판정하는 제3과정, 상기 제3과정에서 1비트 페일 판정시에 이를 안티퓨즈로 리페어하는 제4과정, 상기 제2과정에서 패스시에 적격품을 결정하는 제5과정, 상기 제4과정 후 안티퓨즈 리페어어드레스를 검증하는 제6과정, 및 상기 제6과정 후 안티퓨즈 리페어 성공여부에 따라 패키지테스트 또는 안티퓨즈리페어를 실시하는 제7과정을 포함하여 구성되어, 리페어실시시간을 최적화하면서 리페어시간을 줄일 수 있다.

Description

반도체메모리장치의 리페어검증회로 및 그 방법{Repair verification circuit and the method thereof in Semiconductor Memory Device}

본 발명은 반도체메모리장치(Semiconductor Memory Device)에 관한 것으로서, 더욱 상세하게는 패키지 테스트(package test)시 결함(defect) 비트(bit)의 구제를 위해 사용되는 안티퓨즈(Anti-fuse)의 리페어검증회로 및 그 방법에 관한 것이다.

반도체메모리장치가 고집적화되면서 칩 내에 결함 비트의 발생가능성이 더욱 크게 된다. 물론 공정기술의 발전에 힘입어 결함비트의 발생가능성을 더욱 낮추었지만, 현재 디램(DRAM)의 경우 128M(mega), 256M 및 512M급의 소자가 개발되면서 그 집적도(density)가 매우 높아져 결함비트의 발생가능성은 계속 존재하게 된다.

한편 이러한 결함비트를 정상 비트로 대체 즉, 리페어(repair)하여 수율(yield)을 높이는 것은 모든 반도체업체들의 공통된 소망이다.

결함비트를 리페어하는 기술은, 레이져(laser)를 이용한 기술이 주로 사용되다가, 패키지(package) 이후의 결함에 대한 리페어의 필요성에 따라 안티퓨즈(Anti fuse) 기술이 최근들어 급속히 연구되고 있다. 즉, 레이져를 이용한 기술은 웨이퍼(wafer) 상태 즉, 패키지 전의 상태에서는 리페어가 가능하였지만, 패키지 이후에는 리페어가 불가능한 바, 이를 극복하기 위해 안티퓨즈기술을 사용하게 되었다.

이와 관련하여 미국등록특허 USP 6,249,472 및 USP 6,240,033 등은 보다 개량된 안티퓨즈 기술에 대해 언급하고 있다.

안티퓨즈기술은 현재 1비트 결함(페일) 구제기술이 일반적으로 사용되고 있음은 잘 알려진 사실이다.

도 1은 종래기술에서의 안티퓨즈 리페어를 포함하는 패키지 테스트방법의 흐름도를 나타낸다.

그 과정을 살피면, 패키지를 제작하는 과정(P1), 제작된 패키지를 1차 테스트하는 과정(D1), D1과정에서 패스(Pass, 적격 판정)시 2차 패키지 테스트하는 과정(D2), D2과정에서 패스시 3차 패키지 테스트하는 과정(D3), 상기 D1/D2/D3 과정에서 페일(Fail, 부적격 판정)시에 그 페일이 1비트 페일인지의 여부를 판정하는 과정(D4), 상기 D4과정에서 1비트 페일 판정시에 이를 안티퓨즈로 리페어하는 과정(P3), 상기 D3 과정에서 패스시에 적격품으로 판정하는 과정(P2), 상기 D4 과정에서 1비트 페일이 아닌 경우 이를 부적격품로 판정하는 과정(P4)으로 이루어지며, 아울러서 안티퓨즈 리페어 성공여부에 대한 검증(verification)을 위한 흐름(Flow 1)으로 이루어진다.

도 1의 과정을 참조하면, 종래의 안티퓨즈 리페어를 포함하는 패키지 테스트방법의 특징은, 패키지를 제작하고 나서, 여러 단계의 패키지 테스트를 거치면서 발생되는 불량품이 1비트 페일인지를 판정하고, 만일 1비트 페일로 판정되는 경우에는 안티퓨즈 리페어를 수행한 후 패키지 테스트 과정을 다시 한번 거치게 된다. 재 테스트 결과, 패스된 경우에는 적격품(P2)으로 판정되고, 재 테스트시에도 불량이 다시 발생하면, 다시 1비트 페일 여부를 판단하고, 다시 안티퓨즈 리페어하여 다시 재 테스트 과정을 거쳐 최종적으로 패스된 제품에 대하여 적격품으로 판정하는 것이다.

그러나 이와 같은 종래의 패키지 테스트과정은 다음과 같은 문제점이 있어 왔다. 즉, 종래의 안티퓨즈리페어를 포함하는 패키지테스트에 사용되는 안티퓨즈는, 통상의 메모리셀과 동일한 구조를 갖는 커패시터(capacitor)의 양단에 고전압(high voltage)을 인가하여 커패시터 사이의 절연막을 파괴하여 고저항이던 커패시터를 저저항의 단락회로(short circuit)로 만들게 된다. 이렇게 해서 전류를 통하게 함으로써, 안티퓨즈 리페어신호를 인에이블(enable)시킨다. 그런데 일반적으로 이러한 안티퓨즈회로는 커패시터 사이의 절연막의 두께에 따라 절연막의 파괴 시간이 큰 차이를 보이게 된다. 그래서 소정의 정해진 시간동안 커패시터의 양단에 고전압을 인가한 후 안티퓨즈 리페어 여부를 검증하게 된다. 이 때, 일부 어드레스에 대한 안티퓨즈의 절연막이 파괴되지 않았을 경우, 이를 다시 리페어하여야 한다. 그러므로 종래의 안티퓨즈 리페어를 포함하는 패키지 테스트방법은 안티퓨즈 리페어 실시 후 해당 테스트과정을 거쳐 다시 불량 발생시, 안티퓨즈 리페어를 반복하는 "Flow1"을 계속 수행하여야 하는 단점이 있었다.

또한, 통상의 안티퓨즈리페어회로는 반도체메모리장치의 소정의 X(Row) 및 Y(Column) 어드레스(address) 각각에 대해 하나의 안티퓨즈를 가지게 된다. 그래서 패키지 테스트에서 1 비트 페일 발생 시 해당 비트를 구성하는 X 및 Y 어드레스 중, 임의로 "H(high)" 또는 "L(low)" 논리에 해당하는 어드레스만을 리페어하게 되는데, 여기서는 "L"논리에 해당하는 어드레스를 리페어한다고 가정한다. 종래의 테스트 방법에서 안티퓨즈 리페어를 수행하여 해당 패키지 테스트에서 다시 동일 비트에 결함이 발생하면, 안티퓨즈를 수행하고자 했던 X 및 Y 어드레스 중, 일부는리페어되고 일부는 리페어되지 않았다는 것이 된다. 그런데 어떤 어드레스가 리페어되지 않았다는 정보가 없으므로, 모든 X 및 Y 어드레스를 다시 리페어해야만 하게 된다. 그래서 이에 따른 테스트시간이 증가하는 단점이 발생하게 된다.

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 그 목적은 안티퓨즈 리페어 시간을 줄여서 테스트시간을 줄이는 안티퓨즈리페어검증회로 및 그 방법을 제공하는데 있다.

본 발명의 다른 목적은 안티퓨즈리페어과정에서 안티퓨즈리페어시간 정보를 이용하여 리페어실시시간을 최적화한 안티퓨즈리페어검증회로 및 그 방법을 제공하는데 있다.

본 발명의 또다른 목적은 결함어드레스에 대해서만 리페어를 실시하는 안티퓨즈리페어검증회로 및 그 방법을 제공하는데 있다.

도 1은 종래의 안티퓨즈리페어를 포함하는 패키지테스트방법의 흐름도,

도 2는 본 발명에 의한 패키지테스트방법의 흐름도,

도 3은 본 발명에 의한 안티퓨즈리페어드레스검증회로의 실시예,

도 4는 도 3의 동작타이밍도.

* 도면의 주요 부분에 대한 부호의 설명 *

INV1,INV2,INV3,INV4,INV5 : 인버터

DFF1,DFF2 : D형 플립플롭

P1 : 피모스(PMOS) 트랜지스터

N1 : 엔모스(NMOS) 트랜지스터

상기와 같은 목적들을 달성하기 위한 본 발명의 일 측면에 따르면, 반도체메모리장치의 안티퓨즈리페어검증방법에 있어서, 제작된 패키지를 테스트하는 제1과정; 상기 제1과정의 결과, 페일로 판정됨에 따라 그 페일이 1비트 페일인지의 여부를 체크하는 제2과정; 상기 제2과정의 결과, 1비트 페일로 판정됨에 따라 해당 비트를 안티퓨즈로 리페어하는 제3과정; 상기 제3과정에 따라 리페어된 패키지에 대해 안티퓨즈 리페어어드레스를 검증하는 제4과정; 및 상기 제4과정의 검증 결과에 따라 부적격이면 상기 제3 및 제4과정을 수행하고 적격이면 상기 제1과정을 수행하는 제5과정을 포함하는 안티퓨즈리페어검증방법이 제공된다.

상기 제1과정은 신뢰성을 위해 2번 이상, 바람직하기로는 3번 정도 반복 실시함이 바람직하다.

상기 제4과정에서 안티퓨즈리페어어드레스가 확인됨을 특징으로 한다.

상기 제5과정에서 리페어실패된 어드레스에 대해서는 그 해당 어드레스에 대해서만 안티퓨즈리페어를 실시함을 특징으로 한다.

또한 본 발명의 다른 측면에 따르면, 안티퓨즈인에이블신호를 내부클럭신호의 입력에 응답하여 입력하는 입력수단과, 상기 입력수단으로부터 출력된 신호를 저장 및 출력하는 래치수단과, 상기 래치수단의 출력을 안티퓨즈리콜신호의 입력에 응답하여 입출력패드인 I/O패드로 출력하는 제1출력수단과, 상기 안티퓨즈리콜신호의 입력에 응답하여 내부 입출력라인인 I/O라인의 신호를 상기 I/O패드로 출력하는 제2출력수단을 포함하여 구성되는 안티퓨즈리페어검증회로를 제공함을 특징으로 한다.

상기 구성에서 입력수단과 래치수단과 제1출력수단이 본 발명에 따른 안티퓨즈리페어시 리페어어드레스를 확인가능하도록 하는 구성요소이다.

상기 입력수단은, 안티퓨즈인에이블신호를 내부클럭신호의 입력에 응답하여 스위칭동작하는 피모스(PMOS)트랜지스터 및 엔모스(NMOS)트랜지스터로 이루어지는 트랜스미션게이트로 구성됨이 바람직하다.

상기 래치수단은, 상기 입력수단을 통해 전송된 신호를 저장하는 래치와, 상기 래치로부터 출력신호를 증폭하여 출력하는 드라이버로 구성됨이 바람직하다.

상기 제1출력수단은, 상기 래치수단으로부터 출력된 신호를 안티퓨즈리콜신호의 입력에 응답하여 입출력패드인 I/O패드로 출력하는 디형플립플롭으로 구성됨이 바람직하다.

상기 제2출력수단은, 상기 안티퓨즈리콜신호의 입력에 응답하여 입출력라인에서 전송된 신호를 상기 입출력패드인 I/O패드로 출력하는 디형플립플롭으로 구성됨이 바람직하다.

이하, 본 발명의 바람직한 실시예를 첨부도면을 참조하여 상세히 설명한다.

도 2는 본 발명에 따른 안티퓨즈 리페어를 포함하는 패키지 테스트를 보여주는 안티퓨즈리페어검증방법의 실시예이다. 도 2를 참조하면, 본 발명에 따른 안티퓨즈 리페어를 포함하는 패키지테스트방법은, 패키지를 제작하는 과정(P1), 제작된 패키지를 테스트하는 과정(D1), 상기 D1과정에서 패스(Pass, 적격 판정)시 2차 테스트하는 과정(D2), D2과정에서 패스시 3차 테스트하는 과정(D3), 상기 D1/D2/D3 과정에서 페일(fail, 부적격 판정)시에 그 페일이 1비트 페일인지의 여부를 판정하는 과정(D4), 상기 D4과정에서 1비트 페일 판정시에 이를 안티퓨즈로 리페어하는 과정(P3), 상기 D3 과정에서 패스시에 적격품을 결정하는 과정(P2), 상기 D4 과정에서 1비트 페일이 아닌 경우 이를 페일로 결정하는 과정(P4), 안티퓨즈 리페어어드레스 검증과정(D5) 및, 안티퓨즈 리페어 성공여부에 대한 검증을 위한 흐름(Flow 21)으로 이루어진다.

도 2의 본 발명에 따른 안티퓨즈리페어를 포함하는 패키지 테스트방법은, 종래의 테스트방법과 동일하게, 패키지를 제작하여 여러 단계의 패키지테스트를 거치면서 발생되는 불량품이 1비트 페일인지를 판정하게 된다. 그리고 1비트 페일인 경우 안티퓨즈리페어를 수행한다. 안티퓨즈 리페어가 끝나면, 안티퓨즈리페어어드레스를 검증하여, 원하는 어드레스가 리페어되지 않았을 경우, 일부 리페어되지 않은 어드레스에 대해서만 안티퓨즈 리페어를 재실시하고 검증하여, 최종적으로 해당 불량 어드레스가 맞게 리페어된 경우, 해당 불량이 발생한 패키지테스트 과정을 다시 거치게 된다. 여기서 안티퓨즈리페어회로(후술되는 도 3의 회로)는 통상의 메모리반도체에 사용되는 메모리셀이 아닌, 인버터래치(inverter latch)에 데이터를 저장하게 된다. 그래서 통상의 메모리셀보다 동작속도도 빠르고, 타이밍마진(timing margin)도 훨씬 많기 때문에 원하는 어드레스가 맞게 리페어되었다면, 해당 불량 패키지 테스트 과정에서 다시 불량이 발생할 가능성은 없다. 그러므로 본 발명에 따른 안티퓨즈 리페어를 포함하는 패키지 테스트방법을 사용하면, 안티퓨즈 리페어성공여부를 판단하기 위해 테스트 시간이 많이 걸리는 패키지 테스트를 수 차례 반복할 필요가 없게 된다. 그리고 공정변화, 즉, 커패시터(capacitor)의 절연막의 두께 변화에 따른 안티퓨즈 리페어시간의 변동에 유연하게 대처할 수 있게 된다. 또한, 재 리페어시 일부 리페어되지 않는 어드레에 대해서만 리페어를 실시하므로, 안티퓨즈 리페어시간을 줄일 수 있다.

도 3은 본 발명에 따른 안티퓨즈 리페어어드레스 검증회로의 일 실시예이다.

도 3의 구성은, 안티퓨즈인에이블신호 Antifuse Enable을 내부클럭신호CLK_Int의 입력에 응답하여 입력하는 입력수단 30A와, 상기 입력수단 30A로부터 출력된 신호를 저장 및 출력하는 래치(latch)수단 30B와, 상기 래치수단 30B의 출력을 안티퓨즈리콜신호 Antifuse Recall의 입력에 응답하여 입출력패드 I/O PAD로 출력하는 제1출력수단 30C와, 상기 안티퓨즈리콜신호 Antifuse Recall의 반전입력(인버터 INV5에 의해)에 응답하여 내부 입출력라인 I/O Line의 신호를 상기 I/O 패드로 출력하는 제2출력수단 30D로 구성된다. 상기 구성에서 입력수단 30A와 래치수단 30B와 제1출력수단 30C가 본 발명에 따른 안티퓨즈리페어시 리페어어드레스를 확인가능하도록 하는 구성요소이다. 상기 입력수단 30A는, 안티퓨즈인에이블신호 Antifuse Enable을 내부클럭신호 CLK_Int의 입력에 응답하여 스위칭(switching)동작하는 피모스(PMOS)트랜지스터 P1 및 엔모스(NMOS)트랜지스터 N1으로 이루어지는 트랜스미션게이트(Transmission gate)로 구성되었다. 상기 래치수단 30B는, 상기 트랜스미션게이트를 통해 전송된 신호를 저장하는 인버터래치(inverter latch) INV3/INV4와, 상기 인버터래치 INV3/INV4로부터 출력신호를 증폭하여 ANTI_EN을 출력하는 드라이버로서의 인버터 INV4로 구성된다. 상기 제1출력수단 30C는, 상기 인버터 INV4로부터 출력된 ANTI_EN을 안티퓨즈리콜신호 Antifuse Recall의 입력에 응답하여 입출력패드인 I/O패드로 출력하는 디형플립플롭(D type flip-flop) DFF1으로 구성된다. 상기 제2출력수단 30D는, 상기 안티퓨즈리콜신호 Antifuse Recall의 입력에 응답하여 입출력라인 I/O Line에서 전송된 신호를 입출력패드인 I/O PAD로 출력하는 디형플립플롭 DFF2로 구성된다.

도 3을 참조하면, 본 발명에 따른 안티퓨즈 리페어어드레스 검증회로의 구성상의 특징은, 외부입력 어드레스와 안티퓨즈로 리페어된 어드레스가 동일할 경우, 펄스(pulse)형태로 인에이블되는 안티퓨즈인에이블신호 Antifuse Enable과, 내부 클럭인 CLK_Int신호의 "H(high)"구간에서만 안티퓨즈 인에이블신호 Antifuse Enable을 전달하는 트랜스미션게이트인 P1/N1과, 내부 클럭인 CLK_Int신호의 "L(low)" 구간에서 이전 값을 래치(latch) 및 출력하는 INV2/INV3 및 INV3와, 내부클럭 CLK_Int의 라이징엣지(rising edge)에서 그 값이 갱신되는 신호인 ANTI_EN신호와, 안티퓨즈리콜신호 Antifuse Recall과, 상기 Antifuse Recall신호가 "L"일 때는 I/O PAD로 I/O Line의 데이터를, "H"일 때는 I/O PAD로 ANTI_EN신호를 출력하도록 하는 디형플립플롭인 DFF1 및 DFF2로 구성된다는 것이다.

도 4는 본 발명에 따른 안티퓨즈 리페어어드레스 검증회로의 타이밍(timing)도이다. 도 4를 참조하면, 본 발명에 따른 안티퓨즈 리페어어드레스 검증회로는, 외부 입력어드레스와 안티퓨즈로 리페어된 어드레스가 동일할 경우 발생하는 펄스인 안티퓨즈인에이블신호 Antifuse Enable을 내부클럭 CLK_Int의 라이징엣지에 동기시켜, 통상적인 메모리 소자의 I/O 라인의 데이터 폭만큼 확장한 신호인 ANTI-EN신호를 생성한다. 그리고 Antifuse Recall신호가 "L"일 경우, 통상적인 메모리소자의 라이트/리드(Write/Read) 동작으로 간주하여, I/O 라인의 데이터가 I/O 패드로 출력되고, Antifuse Recall신호가 "H"일 경우, Antifuse Recall 테스트모드 상태가 되어, I/O 패드로 안티퓨즈로 리페어된 어드레스가 외부에 입력되었을 경우에만 "H"가 출력되고, 다른 어드레스일 경우 "L"가 출력된다. 그러므로 본 발명에 따른 안티퓨즈 리페어 어드레스 검증회로를 사용하면, 메모리소자의 소정의 X 및 Y 어드레스를 순차적으로 입력하여 I/O 패드에 "H"가 출력되는 어드레스가 안티퓨즈 리페어 어드레스이므로, 패키지테스트를 다시 수행하지 않고도 리페어여부를 판별할 수 있다.

본 발명에 따르면, 안티퓨즈 리페어 어드레스검증단계를 추가하여, 안티퓨즈 리페어가 끝난 제품을 해당 불량 발생 패키지 테스트 과정에 다시 투입하기 전에 안티퓨즈 리페어 성공여부를 검증하여, 일부 어드레스 리페어되지 않았을 경우, 그 어드레스에 대해서만 리페어를 다시 실시하므로, 안티퓨즈 리페어 시간을 줄일 수 있고, 해당 불량 발생 패키지 테스트과정을 수 차례 수행하지 않아도 되며, 해당 공정에서의 안티퓨즈 리페어시간에 대한 정보도 얻을 수 있어, 안티퓨즈 리페어 실시 시간을 최적화할 수 있다. 또한 통상의 안티퓨즈를 구성하는 커패시터의 절연막 파괴시간에 대한 정보를 알 수 있어, 공정 변화에 의한 커패시터 절연막 변화에 따른 안티퓨즈 리페어 시간차이에 대응할 수 있도록 한다.

이상에서 설명한 바와 같은 본 발명의 안티퓨즈리페어검증회로를 통한 검증방법에 의하면, 안티퓨즈리페어 시간을 줄여서 테스트시간을 줄일 수 있고, 안티퓨즈리페어과정에서 안티퓨즈리페어시간 정보를 이용하여 리페어실시시간을 최적화할 수 있는 효과가 있다. 또한 결함어드레스에 대해서만 리페어를 실시할 수 있는 장점이 있다.

Claims

반도체메모리장치의 안티퓨즈리페어검증방법에 있어서,

제작된 패키지를 테스트하는 제1과정;

상기 제1과정의 결과, 페일로 판정됨에 따라 그 페일이 1비트 페일인지의 여부를 체크하는 제2과정;

상기 제2과정의 결과, 1비트 페일로 판정됨에 따라 해당 비트를 안티퓨즈로 리페어하는 제3과정;

상기 제3과정에 따라 리페어된 패키지에 대해 안티퓨즈 리페어어드레스를 검증하는 제4과정; 및

상기 제4과정의 검증 결과에 따라 부적격이면 상기 제3 및 제4과정을 수행하고 적격이면 상기 제1과정을 수행하는 제5과정

을 포함하는 안티퓨즈리페어검증방법.
제1항에 있어서,

상기 제2과정은 3번 반복 실시함을 특징으로 하는 안티퓨즈리페어검증방법.
제1항 또는 제2항에 있어서,

상기 제4과정에서 안티퓨즈리페어어드레스가 확인됨을 특징으로 하는 안티퓨즈리페어검증방법.
제1항 또는 제2항에 있어서,

상기 제5과정에서 부적격으로 판정된 어드레스에 대해서는 그 해당 어드레스에 대해서만 안티퓨즈리페어를 실시함을 특징으로 하는 안티퓨즈리페어검증방법.
반도체메모리장치에 있어서,

안티퓨즈인에이블신호를 내부클럭신호의 입력에 응답하여 입력하는 입력수단;

상기 입력수단으로부터 출력된 신호를 저장 및 출력하는 래치수단;

상기 래치수단의 출력을 안티퓨즈리콜신호의 입력에 응답하여 입출력패드인 I/O패드로 출력하는 제1출력수단; 및

상기 안티퓨즈리콜신호의 입력에 응답하여 내부 입출력라인인 I/O라인의 신호를 상기 I/O패드로 출력하는 제2출력수단

을 포함하여 이루어짐을 특징으로 하는 안티퓨즈리페어검증회로.
제5항에 있어서,

상기 입력수단은, 안티퓨즈인에이블신호를 내부클럭신호의 입력에 응답하여 스위칭동작하는 피모스(PMOS)트랜지스터 및 엔모스(NMOS)트랜지스터로 이루어지는 트랜스미션게이트를 포함하는 것을 특징으로 하는 안티퓨즈리페어검증회로.
제6항에 있어서,

상기 래치수단은, 상기 입력수단을 통해 전송된 신호를 저장하는 래치와, 상기 래치로부터 출력신호를 증폭하여 출력하는 드라이버를 포함하는 것을 특징으로 하는 안티퓨즈리페어검증회로.
제7항에 있어서,

상기 제1출력수단은, 상기 래치수단으로부터 출력된 신호를 안티퓨즈리콜신호의 입력에 응답하여 입출력패드인 I/O패드로 출력하는 디형플립플롭을 포함하는 것을 특징으로 하는 안티퓨즈리페어검증회로.
제7항 또는 제8항에 있어서,

상기 제2출력수단은, 상기 안티퓨즈리콜신호의 입력에 응답하여 입출력라인에서 전송된 신호를 상기 입출력패드인 I/O패드로 출력하는 디형플립플롭을 포함하는 것을 특징으로 하는 안티퓨즈리페어검증회로.