KR101143337B1 - Ｍｒａｍ 제조를 위한 적응성 알고리즘 - Google Patents

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Abstract

자기 랜덤 액세스 메모리(MRAM)는 스태틱 랜덤 액세스 메모리(SRAM) 만큼 고속으로 프로그래밍될 수 있고 판독될 수 있으며, 전기적으로 소거가능한 프로그래밍가능한 판독 전용 메모리(EEPROM), 플래시 EEPROM 또는 1회 프로그래밍 가능(OTP) EPROM의 비휘발성 특징들을 갖는다. 제조 공정의 무작위성으로 인해, MRAM 셀들 내의 자기 터널 접합들(MTJ)은, 프로그래밍하고 다른 셀들을 방해하지 않도록 다른 로우 및 칼럼 전류 조합들을 요구할 것이다. 본 발명은 프로그래밍을 위한 적응 전류원들에 기초하여, MRAM로부터 EEPROM, 플래시 EEPROM 또는 OTP EPROM 같은 메모리를 생성하는 방법들, 설계들, 시험 알고리즘들, 제조 흐름들을 개시한다.
MRAM, 시험 알고리즘, 프로그래밍 전류, 셀들, EEPROM

Description

ＭＲＡＭ 제조를 위한 적응성 알고리즘{Adaptive algorithm for MRAM manufacturing}
도 1은 자기 터널 접합(MJT), 격리 트랜지스터, 워드 라인 및 비트 라인을 갖는 종래 기술의 자기 랜덤 액세스(MRAM) 메모리 셀을 도시한 도면.
도 2는 자기 터널 접합의 히스테리시스 루프를 도시한 도면.
도 3은 단일 MTJ MRAM 셀의 프로그래밍 성능의 별모양 챠트를 도시한 도면.
도 4는 워드 라인들이 세그먼트되도록 조직된 종래기술의 MRAM 셀의 어레이를 도시한 도면.
도 5는 전형적인 프로그래밍가능한 적응성 전류원을 도시한 도면.
도 6은 상기 적응성 전류원을 설정하는데 사용되는 전형적인 비휘발성 래치를 도시한 도면.
도 7은 본 발명의 제 1 실시예에 따른 적응성 로우 및 칼럼 프로그래밍 전류로 MRAM 메모리 어레이를 프로그래밍하고 시험하는 방법을 도시한 도면.
도 8은 본 발명의 제 2 실시예에 따른 적응성 로우 및 칼럼 전류들의 임의의 조합으로 메모리 어레이 내에 랜덤한 바이트를 프로그래밍하고 시험하는 방법을 도시한 도면.
도 9는 본 발명의 제 3 실시예에 따른 적응성 로우 및 칼럼 프로그래밍 전류들의 랜덤한 조합들로 전체 메모리 어레이를 프로그래밍하는 방법을 도시한 도면.
도 10은 온칩 적응성 전류 발생기들 및 알고리즘 제어기를 갖는 MRAM의 회로 실시예의 블록도.
도 11은 본 발명의 제 4 실시예에 따른 온칩 적응성 로우 및 칼럼 프로그래밍 전류 및 알고리즘 제어기 없이, 1회 프로그래밍가능한 전기적으로 프로그래밍가능한 판독 전용 메모리(EPROM)를 생성하기 위해 MRAM 칩을 프로그래밍하고, 시험하고, 분류하는 방법을 도시한 도면.
도 12는 본 발명의 제 5 실시예에 따른 온칩 적응성 로우 및 칼럼 프로그래밍 전류 및 알고리즘 제어기로, 전기적으로 소거가능한 프로그래밍가능한 판독 전용 메모리(EEPROM) 또는 플래시 EEPROM를 생성하기 위해 MRAM 칩을 프로그래밍하고 시험하고 분류하는 방법을 도시한 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
110: 비트라인 180: 자유 층
190: 터널 층 195: 피고정 층
720: 전체 어레이 기록 750: 양호한 다이
780: 불량 다이 1040: 칼럼 드라이버
본 발명은 일반적으로 자기 랜덤 액세스 메모리(MRAM)에 관한 것이다. 특히, 본 발명은, MRAM을 스태틱 RAM들, 1회 프로그래밍가능한 RAM들 또는 전기적으로대체가능하거나 플래시 RAM들로 사용할 수 있게 하는 개별 셀들에 대해 로우 및 칼럼 프로그래밍 전류들을 적응시키는 능력을 갖는 MRAM을 제조함으로써 MRAM의 총 수율을 최대화시키는 것에 관한 것이다.
격리 트랜지스터를 갖는 전형적인 MRAM 메모리 셀이 도 1에 도시되어 있다. 비트 라인(110) 및 그 전류(120) 및 최종 자계(130)는 도 1에 도시되어 있다. 또한, 워드 라인(140) 및 그 전류(170) 및 최종 자계(160)는 도 1에 도시되어 있다. 메모리 셀을 포함하는 3개의 층들이 도 1에 도시되어 있다. 강자성 재료의 2개의 층들인, 자유 층(180) 및 피고정 층(195)은 산화막와 같은 절연층(190) 위, 아래에 도시되어 있다. 격리 트랜지스터 또한 도 1에 도시되어 있다. MTJ(자기 터널 접합)은 도 2에 도시된 히스테리시스 특성을 나타낸다. 메모리 셀의 2개의 구별된 상태들은, 상기 자유 층과 피고정 층의 자계들이 평행 또는 반평행인지는 저항비에 기초한다. 자계들이 반평행일 때 저항의 증가 비(델타 R)는 현재의 기술에서 50%까지 증가할 수 있다. 두 개의 다른 상태들을 셀들로 기록하기 위해, 두 전류 성분들의 교차점이 필요해진다. 도 2에서, 워드 라인 전류는 로우 전류(IR)에 등가이고 비트 라인 전류는 칼럼 전류(IC)에 등가이다. 도 2는 단일 MTJ의 2개의 히스테리시스 루프들을 도시한다. 워드 라인 전류가 0mA일 때, 자유 층의 필드 방향을 전환하기 위해 +-7.5mA의 비트 라인 전류가 요구된다. 그러나, 4mA 워드 라인 전류가 있을 때, 상기 자유 층의 필드 방향을 전환시키는데 요구되는 비트 라인 전류는 약 +-2.5mA이다. MTJ의 저항은 7.6㏀에서 10.5㏀으로 변경되어 38% 증가한다. 또한, 도 2는, 고저항에서 저저항으로 보다는 저저항에서 고저항으로 MTJ를 전환시키는데 비트 라인 전류가 더 많이 요구되는 약간의 히스테리시스의 비대칭을 도시한다. 도 3에서, 단일 MTJ의 상기 자유 층의 자계를 전환시키는데 요구되는 최소의 워드 라인 및 비트 라인 전류들이 도시되어 있다. 상기 별모양 영역(310) 내부의 임의의 바이어스 지점(워드 라인/로우 전류, IR 및 비트 라인/칼럼 전류, IC의 조합)은 자유 층 자계의 방향을 전환시키지 않을 것이다. 상기 별모양 영역(310) 외부의 임의의 지점들은 자계의 방향을 전환시키거나, 동일한 워드 라인 또는 비트 라인을 공유하는 MTJ들을 비의도적으로 방해할 것이다. 다수의 MTJ들이 메모리 어레이를 생성하는데 사용될 때, 각각의 MTJ의 특성들은 랜덤 공정 변화로 인해 상당히 변할 수 있다. 도 3의 별모양 챠트는 어레이의 모든 MTJ들의 복합일 것이다. 모든 MTJ들이 양 방향들로 전환될 수 있고 동일한 로우 또는 칼럼을 따라 MTJ들을 방해하지 않도록 고정 바이어싱 지점(IR 및 IC)을 선택하는 것은 어려운 일일 수 있다.
메모리 어레이를 형성하는 MRAM 셀들은 로우들과 칼럼들로 조직된다. MRAM 셀들은 로우 전류와 칼럼 전류에 의해 프로그래밍된다. 상기 로우 및 칼럼 프로그래밍 전류들의 교차점들에서의 셀들은 프로그래밍된다. 동일한 로우 및 칼럼 라인들을 공유하는 셀들은 개별 로우 또는 칼럼 전류를 알 것이다. 이들 셀들은 비의도적으로 프로그래밍되거나 전류 성분들 중 하나로 방해되지 않아야 한다. 제조 공정의 무작위성으로 인해, 의도된 셀들을 프로그래밍하고 동일한 로우 라인 및 비트 라인을 공유하는 셀들을 방해하지 않도록 요구되는 전류 레벨들은 전체의 메모리 어레이에 대해 다를 것이다. 이 문제는 어레이가 매우 클 때 크게 악화된다.
도 4에서와 같이, 어레이를 로컬 워드 라인들로 분할함으로써, 가능한 방해들이, 프로그래밍되는 바이트의 동일한 비트 라인들을 공유하는 셀들 상에만 발생할 것이다. 각각의 바이트에 대해 프로그래밍 전류들을 조정함으로써, 메모리 어레이의 모든 셀을 프로그래밍하고 다른 셀들을 방해하지 않을 가능성은 크게 개선된다. 도 4는, N이 1로부터 증가하는 임의의 수인 세그먼트 N-1(470) 및 세그먼트 N(480)을 도시한다. 세그먼트 N-1 메모리 셀들(410)은 세그먼트된 워드 라인 선택 트랜지스터(491)와 함께 도시되어 있다. 상기 세그먼트된 워드 라인 선택 트랜지스터(491)는 글로벌 워드 라인 복귀(450)에 부착된 복귀 라인을 갖는다. 글로벌 워드 라인(420)과 함께 상기 세그먼트된 워드 라인 선택 트랜지스터들이 사용되어, 메모리 셀 프로그래밍의 효과들에 세그먼트, 바이트 또는 바이트들의 그룹을 포함시키거나 상기 효과들로부터 제외시킨다. 도 4에서 420과 같은 상기 글로벌 워드 라인들 및 도 4에서 490과 같은 로컬 워드 라인들은 도 1에서 참조된 로우들이고 도 4의 비트 라인들(460)은 도 1에 참조된 칼럼들이다.
도 6은 MTJ로 구현된 비휘발성 래치를 도시하고 도 5는 전류 레벨을 조정하기 위해 비휘발성 래치들에 의해 프로그래밍될 수 있는 적응성 전류원을 도시한다. 그들은 프로그래밍 전류를 변경하는 하나의 방법으로 도시된다. 기술분야의 당업자는 다양한 다른 방법들로 적응성 전류원들을 구현할 수 있다. 도 6은 도 5에 도시된 래치 셀들(510)을 사용한다. 530와 같은 트랜지스터 장치들의 선택적 활성화를 사용하여 선택적으로 조합되는 3개의 전류원들(520)이 있다. 조합된 총 전류(I total)(550)은 최종 적응성 전류이다. Vdd 전원(540)은 전류원들(I1, I2, 및 I3)에 전력을 공급하는 것으로 도시되어 있다.
도 6에서, 비휘발성 래치는 두 개의 p채널 금속 산화막 반도체 전계 효과 트랜지스터들(PMOS FET들(610, 630)) 두 개의 n채널 금속 산화막 반도체 전계 효과 트랜지스터들(NPMOS FET들(620, 640)) 두 개의 가변 저항기들, 바람직하게, MJT들(670, 680) 및 두 개의 인버터들(650, 655)로 구현된다. Vdd 전원(690) 및 접지(695)가 도시되어 있다. 또한 래치 출력들은 655 및 665이고, 래치 입력들은 675 및 685이다.
상술된 바와 같이, 제조 공정의 무작위성으로 인해, 의도된 셀들을 프로그래밍하고 동일한 로우 라인과 비트 라인을 공유하는 셀들을 방해하지 않는데 요구되는 전류 레벨들은 전체의 메모리 어레이에 대해 다를 것이다. 현재의 기술은 상기 문제들을 훨씬 악화시키는 점점 큰 MRAM 어레이들의 생성을 허용한다. 상술된 어레이들의 세그먼트화에 의해서도, 다수의 자기 칩들은, 로우 전류와 칼럼 전류의 가능한 조합이 도 3의 별모양 영역(310)에 알맞는 것으로 발견될 수 없으므로 폐기되어야 한다.
미국특허공보 제 6,639,848호(매지마(Maejima))는 결함 칩들을 검출하고 가능하면 그들을 복원하기 위해 MRAM 또는 EEPROM 장치들의 다이 시험을 개시한다.
미국특허공보 제 6,639,859호(트랜(Tran))는 다양한 크기들의 어레이들을 시험하는 시험 장치를 도시한다.
미국특허공보 제 6,477,081호(포치뮬러(Poechmueller))는 MRAM 메모리 셀들을 시험하는 방법을 개시한다.
따라서, 본 발명의 목적은 고속의 기록 전제조건을 충족하지 못한 MRAM 칩들을, 1회 프로그래밍가능한(OTP) 전기적으로 프로그래밍가능한 판독 전용 메모리(EPROM)형의 응용에 사용될 수 있는 칩들로 분리하기 위해 알고리즘 또는 시험 플로우를 제공하는 것이다. 본 발명의 다른 목적은, 온칩 알고리즘 제어기가 기재되는 MRAM 다이의 블록도를 제공하는 것이다.
본 발명의 목적들은 자기 랜덤 액세스 메모리를 적응적으로 프로그래밍하고 시험하는 방법에 의해 실현된다. 상기 방법은 공칭 로우 전류를 설정하고, 공칭 칼럼 전류를 설정하고, 입력 데이터를 전체의 어레이에 기록하고, 상기 전체의 어레이로부터 데이터를 판독하고, 상기 판독 데이터를 상기 기록 입력 데이터와 비교하고, 상기 판독 데이터를 상기 기록 입력 데이터와 비교하는 것이 부정의 비교를 초래하면 불일치 실패를 시그널링하는 단계들을 포함한다. 다른 방법 단계들은, 상기 불일치 실패의 시그널링이 발생하면 로우 전류와 칼럼 전류 조합들의 한정된 리스트를 시도하기 위해 로우 또는 칼럼 전류를 변경하고, 모든 상기 로우 전류 및 칼럼 전류 조합들이 시도되었는지를 결정하고, 상기 불일치 실패의 시그널링이 발생하고 상기 로우 전류와 칼럼 전류 조합들이 시도되지 않았다면 상기 기록, 판독, 및 비교 단계를 반복하고, 상기 불일치 실패의 시그널링이 발생하고 모든 로우 전류와 칼럼 전류 조합들이 시도되었다면 불량 다이를 시그널링하고, 상기 불일치 실패의 시그널링이 발생하지 않으면 공칭 로우 및 칼럼 전류를 고정하고, 상기 불일치 실패의 시그널링이 발생하지 않으면 양호한 다이를 시그널링하는 단계를 포함한다.
상기 및 본 발명의 다른 목적들, 특징들 및 이점들은 첨부한 도면들을 참조하여 취해진 다음의 상세한 설명으로부터 양호하게 이해될 것이다.
종래기술에서, 도 3에서와 같이, 어레이를 로컬 워드 라인들로 분할함으로써, 가능한 방해들은 프로그래밍되는 바이트의 동일한 비트 라인들을 공유하는 셀들 상에 발생할 것이다. 각각의 바이트에 대해 프로그래밍 전류들을 조정함으로써, 모든 셀을 프로그래밍하고 메모리 어레이의 다른 셀들을 방해하지 않는 가능성이 크게 개선된다. 어레이의 랜덤한 바이트들에 대해 프로그래밍 전류들을 조정하는 알고리즘은 기록 시간을 증가시킬 것이다. 그러나, 긴 기록 시간은, 프로그래밍이 외부 프로그래밍 유닛과 시험기를 사용하여 프로그래머에 의해 외부에서 제어될 때 1회 프로그래밍가능한(OTP) 전기적으로 프로그래밍가능한 판독 전용 메모리(EPROM)형 응용들에 허용가능하다. 또한, 수백 마이크로 초에서 수십 밀리 초의 프로그래밍 시간 오차를 허용할 수 있는 전기적으로 소거가능한 프로그래밍가능한 판독 전용 메모리(EEPROM) 또는 플래시 EEPROM형 응용들인 경우, 프로그래밍은 온칩 회로에 의해 제어될 수 있다. 본 발명의 의도는 MRAM의 총 수율을 SRAM, EEPROM, 플래시 EEPROM 및 OTP EPROM 응용들로 최대화시키기 위해 방법들, 설계들, 시험 알고리즘들 및 제조 흐름들을 교시하는 것이다.
도 7은 본 발명의 제 1 실시예에 따른 적응성 로우 및 칼럼 프로그래밍 전류로 MRAM 메모리 어레이를 프로그래밍하고 시험하는 방법이다. 제 1 단계(710)는 초기 공칭 로우 프로그래밍 전류, IR, 및 초기 공칭 칼럼 프로그래밍 전류, IC를 설정하는 것이다. 이들 초기 프로그래밍 전류들을 사용하여, 모든 자기 메모리 어레이 셀들이 기록된다(720). 다음에, 모든 자기 메모리 어레이 셀들은 다시 판독되고 이미 기록된 셀 값들과 비교된다(730). 판독된 메모리 셀 데이터와 이미 기록된 메모리 셀 데이터 간의 모든 비교가 통과하면(765), 상기 방법은 IR 및 IC를 락크하거나 고정함으로써 계속 진행한다(740). 또한, 상기 방법 흐름은 양호한 다이를 시그널링함으로써 종료한다(750). 판독된 메모리 셀 데이터와 미리 기록된 메모리 셀 데이터 간의 임의의 비교가 실패하면(760), 적응성 로우 전류의 적응성 칼럼 전류를 변경시키는 단계가 취해진다. 칼럼 또는 로우 프로그래밍 전류들은, 모든 유효한 IC+IR 조합들이 시도될 때까지 변경된다(770). 그 다음, 상기 방법은 모든 메모리 셀들(720)을 기록하는 이전의 단계로 되돌아간다. 이는 모든 메모리 셀들의 판독을 반복하고 판독된 데이터를 이미 기록된 메모리 셀 데이터와 비교하는 단계가 수반된다. 다시, 임의의 비교가 실패하면(760), 칼럼 또는 로우 프로그래밍 전류들은, 모든 유효한 IC+IR 조합들이 시도될 때까지 변경된다(770). "실패"(760)가 여전히 발생하면, 모든 IC+IR 조합들을 시도한 후, 상기 방법 흐름들은 불량 다이를 시그널링함으로써 멈춘다(780). 이는 스태틱 랜덤 액세스 메모리, SRAM으로 사용하기 위해 MRAM 어레이 칩의 프로그래밍 및 시험을 종료한다.
도 8은 본 발명의 제 2 실시예에 따른 적응성 로우 및 칼럼 전류들의 임의의 조합들을 갖는 메모리 어레이 내에 랜덤한 바이트를 프로그래밍하고 시험하는 방법을 도시한다. 상기 제 1 단계(810)는 초기 공칭 로우 프로그래밍 전류, IR 및 초기 공칭 칼럼 프로그래밍 전류, IC를 설정하는 것이다. 다음 단계는 프로그래밍되는 바이트를 저장하는 것이다(820). 다음에, 프로그래밍되는 바이트(BBP)와 동일한 칼럼 상의 모든 프로그래밍되는 바이트들은 판독되고 저장된다(830). 다음에, 상기 방법은 상기 프로그래밍되는 바이트를 프로그래밍한다(840). 그 다음에, 840에서 프로그래밍되는 바이트는 다시 판독되고 원래의 저장된 BBP 데이터에 비교된다(850). 비교가 통과하면(866), 상기 방법은 BBP와 동일한 칼럼 상의 프로그래밍되는 바이트들을 판독하고(880) 이들 판독 바이트들을 BBP와 동일한 칼럼 상의 이미 저장된 프로그래밍되는 바이트들과 비교한다(880). 이 비교가 통과하면(895), 상기 방법은, BBP와 동일한 칼럼 상의 다른 바이트들을 방해하지 않고 성공적으로 프로그래밍되는 BBP를 시그널링함으로써 종료한다(885).
상기 BBP의 판독과 미리 저장된 BBP의 비교가 실패하면(860), 적응성 칼럼 전류 또는 적응성 로우 전류를 변경시키는 단계가 취해진다. 상기 칼럼 또는 로우 프로그래밍 전류들은, 모든 유효한 IC+IR 조합들이 시도될 때까지 변경된다(870). "실패"(854)가 상기 모든 IC+IR 조합들을 시도한 후 발생하면, 상기 방법 흐름은 불량 다이를 시그널링함으로써 종료한다(865).
동일한 칼럼 상의 프로그래밍되는 바이트들의 판독과 동일한 칼럼 상의 이미 저장되고 프로그래밍되는 바이트들이 실패하면(890), 적응성 칼럼 전류 또는 적응성 로우 전류를 변경시키는 단계가 취해진다(890). 칼럼 또는 로우 프로그래밍 전류들은, 모든 유효한 IC+IR 조합들이 시도될 때까지 변경된다(875). "실패"(844)가 모든 IC+IR 조합들을 시도한 후 발생하면, 상기 방법 흐름은 불량 다이를 시그널링함으로서 종료한다(865). "통과"가 발생하면(845), 상기 방법은 상기 프로그래밍 BBP 단계(840)를 반복하고 다시 흐름을 계속 진행한다.
상기 방법 흐름은 또한 어레이 바이트들을 프로그래밍하고 시험하기 위해 이전의 시도들에 의해 방해되는 바이트들을 "수리"하고 교정하는데 사용될 수 있다. 또한, 상기 방법 흐름은 동일한 로우 또는 워드 라인 상의 바이트들에 사용될 수 있다. 이러한 응용에서, 상기 칼럼들에 대한 모든 참조들은 로우들로 변경될 것이다.
도 9는 본 발명의 제 3 실시예에 따른 적응성 로우 및 칼럼 프로그래밍 전류들의 랜덤한 조합들을 갖는 전체의 메모리 어레이를 프로그래밍하는 방법이다. 제 1 단계(910)는 프로그래밍되는 바이트(BBP)를 어레이의 시작 어드레스로 설정한다. 다음에, 이 BBP에 따라 상기 방법은 이미 정의된 방법 또는 도 8에 기재된 흐름을 호출한다. 도 8은 자기 메모리 어레이 내에 단일 랜덤한 바이트를 프로그래밍하고 시험하는 방법이다. 상기 BBP의 성공적인 기록을 완료한 후, 도 9의 흐름은, BBP가 프로그래밍되는 메모리 어레이의 최종 어드레스인지를 검사하는 930으로 이동한다. 이 결정 블록(930)의 결과가 '예'이면, 흐름은 양호한 메모리 어레이 또는 서브 어레이를 시그널링하고 그 흐름을 종료한다. 이 결정 블록(930)의 결과가 '아니오'이면, 상기 BBP는 증가되고(950) 그 흐름은 새로운 BBP로 도 8에 도시된 흐름(2)의 반복인 920으로 이동한다. 이런 방식으로, 전체의 메모리 어레이 또는 서브 어레이는 도 8에 도시된 시험 흐름(2)을 사용하여 프로그래밍되고 시험된다. 다이 실패들이 있으면, 그들은 도 8에 도시된 시험 흐름(2)에 기재된 실패들에 따를 것이다.
도 10은 온칩 적응성 전류 발생기들 및 알고리즘 제어기를 갖는 MRAM의 회로 실시예의 블록도이다. MRAM에의 1차 입력들은 어드레스 버스(1060), 쌍방향 데이터 버스(1070) 및 제어 라인들을 포함한다. 이들 제어 라인들은 칩 인에이블(1071), 출력 인에이블(1072), 및 기록(프로그래밍) 신호(1073)를 포함한다. 상기 어드레스 라인들(1060)은 어드레스 버퍼들(1080)을 구동시킨다. 상기 어드레스 버퍼 출력은 어드레스 멀티플렉서(1090)를 공급한다. 상기 어드레스 멀티플렉서는 외부 어드레스 버스와 내부 어드레스 레지스터들의 출력 사이에서 선택한다. 상기 내부 어드레스 레지스터들은 알고리즘 제어기(1075)에 의해 구동된다. 상기 알고리즘 제어기는 도 7, 8, 및 9의 방법 흐름들을 구현한다. 이들 방법들은 어드레스 레지스터들을 요구된 값들로 미리설정하는 능력을 필요로 한다. 상기 쌍방향 데이터 버스(1070)은 I/O 버퍼(1095)와 인터페이스한다. 이들 I/O 버퍼들은 데이터 레지스터들과 감지 증폭기들(1085) 및 상기 알고리즘 제어기(1075)와 연관된 상기 데이터 레지스터들(1055)와 차례로 인터페이스한다. 메모리 서브 유닛(1010)은 메모리 서브 어레이(1020), 로우 드라이버(1050), 칼럼 드라이버(1040) 또는 쌍방향 비트 라인 전류들용 드라이버들 및 적응성 전류 발생기(1030)로 구성된다. 상기 메모리 서브 유닛(1010)은 '10110011' 값들을 8 칼럼 드라이버들에 배치하고 상기 프로그래밍되는 바이트(BBP)를 선택하는 워드 드라이버를 활성화시킴으로써 '10110011'와 같은 1 바이트의 데이터를 기록할 수 있다.
도 11은 본 발명의 제 4 실시예에 따른 온칩 적응성 로우 및 칼럼 프로그래밍 전류 및 알고리즘 제어기 없이 1회 프로그래밍가능한 전기적으로 프로그래밍가능한 판독 전용 메모리(EPROM)를 생성하기 위해 MRAM 칩을 프로그래밍하고 시험하고 분류하는 방법이다. 이는, 도 10에 도시된 칩 상에서, 상기 알고리즘 제어기(1075)가 외부 시험기에서 칩 외부에 있다는 것을 의미한다. 도 11에 도시된 방법은 도 7에 도시된 메모리 어레이에 대한 완전한 시험 흐름(1)(1110)으로 시작한다. 시험 흐름(1)은 전체의 자기 메모리 어레이(MRAM)를 프로그래밍하고 시험하려는 시도이다. 이는 허용가능한 적응성 칼럼 및 로우 프로그래밍 전류들을 찾는 것 이외에도 전체의 어레이를 기록하고 판독하는 것을 포함한다. 상기 전체의 어레이의 성공적인 판독 또는 시험이 발생하면(1160), 상기 방법은 통과하고 상기 메모리 어레이가 여러번 판독되고 기록될 수 있는 표준 스태틱 RAM(SRAM)으로서 사용하는데 적당하다라는 것을 시그널링한다. 상기 전체의 어레이의 판독 또는 시험이 실패하면(1140), 상기 방법은 도 9에 도시된 시험 흐름(3)(1120)으로 이동한다. 시험 흐름(9)은 전체의 자기 메모리 어레이를 한번에 하나의 바이트 프로그래밍하려고 한다. 시험 흐름(3)(1120)의 성공적인 완료가 발생하면, 상기 방법은 통과하고 상기 메모리 어레이가 1회 프로그래밍가능한(OTP) 전기적으로 프로그래밍가능한 판독 전용 메모리(EPROM) 다이로서 사용하는데 적당하다라는 것을 시그널링한다(1170). 시험 흐름(3)의 완료가 실패하면(1150), 상기 방법은 폐기될 필요가 있는 불량 다이를 시그널링한다(1130).
도 12는 본 발명의 제 5 실시예에 따른 온칩 적응성 로우 및 칼럼 프로그래밍 전류 및 알고리즘 제어기를 갖는 전기적으로 소거가능한 프로그래밍가능한 판독 전용 메모리(EEPROM) 또는 플래시 EEPROM를 생성하기 위해 MRAM 칩을 프로그래밍하고 시험하고 분류하는 방법이다. 이는, 도 10에 도시된 칩 상에서, 상기 알고리즘 제어기(1075)가 도 10에 도시된 바와 같이 칩 내부에 있다는 것을 의미한다.
도 12에 도시된 방법은 도 7에 도시된 메모리 어레이에 대한 완전한 시험 흐름(1110)으로 시작한다. 시험 흐름(1)은 전체의 자기 메모리 어레이(MRAM)를 프로그래밍하고 시험하는 시도이다. 이는 허용가능한 적응성 칼럼 및 로우 프로그래밍 전류들을 찾는 것 이외에도 전체의 어레이를 기록하고 판독하는 것을 포함한다. 상기 전체의 어레이의 성공적인 판독 또는 시험이 발생하면(1260), 상기 방법은 통과하고 상기 메모리 어레이가 여러번 판독되고 기록될 수 있는 표준 스태틱 RAM(SRAM)으로 사용하는데 적당하다라는 것을 시그널링한다. 상기 전체의 어레이의 판독 또는 시험이 실패하면(1240), 상기 방법은 도 9에 도시된 시험 흐름(1120)으로 이동한다. 도 9의 시험 흐름(3)은 상기 전체의 자기 메모리 어레이를 한번에 하나의 바이트 프로그래밍하려고 한다. 시험 흐름(3)의 성공적인 완료가 발생하면, 상기 방법은 통과하고 상기 메모리 어레이가 EEPROM 다이(1270) 또는 플래시 EEPROM(1280)로서 사용하는데 적당하다라는 것을 시그널링한다. 시험 흐름(3)의 완료가 실패하면(1250), 상기 방법은 폐기될 필요가 있는 불량 다이(1230)로 시그널링한다.
본 발명의 장점들은 각각의 바이트에 대해 프로그래밍 전류들을 조정함으로써 모든 셀을 프로그래밍하고 메모리 어레이의 다른 셀들을 방해하지 않는 가능성이 크게 개선된다는 것이다. 본 발명은 자기 메모리 다이 또는 칩들을 SRAM, EEPROM, 플래시 EEPROM 및 OTP EPROM으로 프로그래밍하고 시험하고 분류함으로써 MRAM의 총 수율을 최대화하는 방법들, 설계들, 시험 알고리즘들 및 제조 흐름들을 교시한다.
본 발명이 바람직한 실시예들에 비추어 기재되었지만, 기술분야의 당업자들은, 형태 및 세부사항들의 다양한 변화들이 본 발명의 사상과 범위를 벗어나지 않고 이뤄질 수 있다는 것을 알 것이다.

Claims (42)

  1. 자기 랜덤 액세스 메모리를 적응적으로 프로그래밍하고 시험하는 방법에 있어서,
    a: 공칭 로우 전류(nominal row current)를 설정하는 단계;
    b: 공칭 칼럼 전류를 설정하는 단계;
    c: 입력 데이터를 전체 어레이에 기록하는 단계;
    d: 상기 전체 어레이로부터 데이터를 판독하는 단계;
    e: 상기 판독 데이터를 상기 기록 입력 데이터와 비교하는 단계;
    f: 상기 기록 입력 데이터와 상기 판독 데이터의 상기 비교 결과가 부정의 비교(negative comparison)이면 불일치 실패(mismatch failure)를 시그널링하는 단계;
    g: 상기 불일치 실패의 시그널링이 발생하면 한정된 리스트의 로우 전류 및 칼럼 전류 조합들을 시도하기 위해 로우 또는 칼럼 전류를 변경하는 단계;
    h: 모든 상기 로우 전류 및 칼럼 전류 조합들이 시도되었는지를 결정하는 단계;
    j: 상기 불일치 실패의 시그널링이 발생하고 모든 상기 로우 전류 및 칼럼 전류 조합들이 시도되지 않았다면 단계 'c', 'd', 및 'e'를 반복하는 단계;
    k: 상기 불일치 실패의 시그널링이 발생하고 모든 상기 로우 전류 및 칼럼 전류 조합들이 시도되었다면 불량 다이(die)를 시그널링하는 단계;
    m: 상기 불일치 실패의 시그널링이 발생하지 않으면 공칭 로우 및 칼럼 전류를 고정하는 단계; 및
    n: 상기 불일치 실패의 시그널링이 발생하지 않으면 양호한 다이를 시그널링하는 단계를 포함하는, 자기 랜덤 액세스 메모리를 적응적으로 프로그래밍하고 시험하는 방법.
  2. 제 1 항에 있어서,
    상기 로우 또는 칼럼 전류를 변경하는 단계는 프로그램 적응가능 전류원들을 사용하여 달성되는, 자기 랜덤 액세스 메모리를 적응적으로 프로그래밍하고 시험하는 방법.
  3. 제 1 항에 있어서,
    상기 로우 또는 칼럼 전류를 변경하는 단계는, 자계의 방향을 전환하지 않거나 동일한 워드 라인 또는 동일한 비트 라인을 공유하는 자기 메모리 셀들을 비의도적으로 방해하지 않을 칼럼 전류 및 로우 전류 조합들을 생성하기 위해 상기 한정된 리스트의 로우 전류 및 칼럼 전류 조합들을 시도하기 위한, 자기 랜덤 액세스 메모리를 적응적으로 프로그래밍하고 시험하는 방법.
  4. 자기 랜덤 액세스 메모리 내에 랜덤한 바이트를 적응적으로 프로그래밍하고 시험하는 방법에 있어서,
    a: 공칭 로우 전류를 설정하는 단계;
    b: 공칭 칼럼 전류를 설정하는 단계;
    c: 프로그래밍되는 바이트를 자기 랜덤 액세스 메모리에 저장하는 단계;
    d: 동일한 칼럼 상의 모든 프로그래밍되는 바이트들을 판독하고 저장 레지스터에 저장하는 단계;
    e: 프로그래밍되는 바이트 또는 방해되는 바이트를 프로그래밍하는 단계;
    f: 상기 프로그래밍되는 바이트를 판독하는 단계;
    g: 상기 판독 데이터를 상기 저장 입력 데이터와 비교하는 단계;
    h: 상기 저장 입력 데이터와 상기 판독 데이터의 상기 비교 결과가 부정의 비교이면 불일치 실패를 시그널링하는 단계;
    k: 상기 불일치 실패의 시그널링이 발생하면 한정된 리스트의 로우 전류 및 칼럼 전류 조합들을 시도하기 위해 로우 또는 칼럼 전류를 변경하는 단계;
    m: 모든 상기 로우 전류 및 칼럼 전류 조합들이 시도되었는지를 결정하는 단계;
    n: 상기 불일치 실패의 시그널링이 발생하고 모든 상기 로우 전류 및 칼럼 전류 조합들이 시도되지 않았다면 단계들 'e', 'f', 및 'g'를 반복하는 단계;
    o: 상기 불일치 실패의 시그널링이 발생하고 모든 상기 로우 전류와 칼럼 전류 조합들이 시도되었다면 불량 다이를 시그널링하는 단계;
    p: 동일한 칼럼 상의 모든 상기 프로그래밍되는 바이트들을 판독하는 단계;
    q-1: 동일한 칼럼 상의 모든 상기 프로그래밍되는 바이트들을 상기 저장 레지스터의 바이트들과 비교하는 단계;
    q-2: 동일한 칼럼 상의 모든 상기 프로그래밍되는 바이트들이 상기 저장 레지스터의 상기 바이트들과 동일하면 비-방해 조건을 시그널링하고 'z'로 분기하는 단계;
    r: 상기 비-방해 조건이 발생하지 않으면 한정된 리스트의 로우 전류 및 칼럼 전류 조합들을 시도하기 위해 로우 또는 칼럼 전류를 변경하는 단계;
    s: 모든 상기 로우 전류 및 칼럼 전류 조합들이 시도되었는지를 결정하는 단계;
    t: 상기 비-방해 조건이 발생하지 않고 모든 상기 로우 전류 및 칼럼 전류 조합들이 시도되지 않았다면 단계들 'e', 'f', 및 'g'를 반복하는 단계;
    u: 상기 비-방해 조건이 발생하지 않고 모든 상기 로우 전류 및 칼럼 전류 조합들이 시도되었다면 불량 다이를 시그널링하는 단계; 및
    z: 과정 완료를 시그널링하는 단계를 포함하는, 랜덤한 바이트를 적응적으로 프로그래밍하고 시험하는 방법.
  5. 삭제
  6. 삭제
  7. 자기 랜덤 액세스 메모리 내에 랜덤한 바이트를 적응적으로 프로그래밍하고 시험하는 방법에 있어서,
    a: 공칭 로우 전류를 설정하는 단계;
    b: 공칭 칼럼 전류를 설정하는 단계;
    c: 프로그래밍되는 바이트를 자기 랜덤 액세스 메모리에 저장하는 단계;
    d: 동일한 로우 상의 모든 프로그래밍되는 바이트들을 판독하고 저장 레지스터에 저장하는 단계;
    e: 프로그래밍되는 바이트 또는 방해되는 바이트를 프로그래밍하는 단계;
    f: 상기 프로그래밍되는 바이트를 판독하는 단계;
    g: 상기 판독 데이터를 상기 저장 입력 데이터와 비교하는 단계;
    h: 상기 저장 입력 데이터와 상기 판독 데이터의 상기 비교 결과가 부정의 비교이면 불일치 실패를 시그널링하는 단계;
    k: 상기 불일치 실패의 시그널링이 발생하면 한정된 리스트의 로우 전류 및 칼럼 전류 조합들을 시도하기 위해 로우 또는 칼럼 전류를 변경하는 단계;
    m: 모든 상기 로우 전류 및 칼럼 전류 조합들이 시도되었는지를 결정하는 단계;
    n: 상기 불일치 실패의 시그널링이 발생하고 모든 상기 로우 전류 및 칼럼 전류 조합들이 시도되지 않았다면 단계들 'e', 'f', 및 'g'를 반복하는 단계;
    o: 상기 불일치 실패의 시그널링이 발생하고 모든 상기 로우 전류와 칼럼 전류 조합들이 시도되었다면 불량 다이를 시그널링하는 단계;
    p: 동일한 로우 상의 모든 상기 프로그래밍되는 바이트들을 판독하는 단계;
    q-1: 동일한 로우 상의 모든 상기 프로그래밍되는 바이트들을 상기 저장 레지스터의 바이트들과 비교하는 단계;
    q-2: 동일한 로우 상의 모든 상기 프로그래밍되는 바이트들이 상기 저장 레지스터의 상기 바이트들과 동일하면 비-방해 조건을 시그널링하고 'z'로 분기하는 단계;
    r: 상기 비-방해 조건이 발생하지 않으면 한정된 리스트의 로우 전류 및 칼럼 전류 조합들을 시도하기 위해 로우 또는 칼럼 전류를 변경하는 단계;
    s: 모든 상기 로우 전류 및 칼럼 전류 조합들이 시도되었는지를 결정하는 단계;
    t: 상기 비-방해 조건이 발생하지 않고 모든 상기 로우 전류 및 칼럼 전류 조합들이 시도되지 않았다면 단계들 'e', 'f', 및 'g'를 반복하는 단계;
    u: 상기 비-방해 조건이 발생하지 않고 모든 상기 로우 전류 및 칼럼 전류 조합들이 시도되었다면 불량 다이를 시그널링하는 단계; 및
    z: 과정 완료를 시그널링하는 단계를 포함하는, 랜덤한 바이트를 적응적으로 프로그래밍하고 시험하는 방법.
  8. 삭제
  9. 삭제
  10. 개별 바이트들을 프로그래밍하고 시험함으로써 자기 랜덤 액세스 메모리를 적응적으로 프로그래밍하고 시험하는 방법에 있어서,
    a: 프로그래밍되는 바이트의 어레이 어드레스를 메모리 어레이의 시작 어드레스로 설정하는 단계;
    b: 상기 프로그래밍되는 바이트를 프로그래밍하고 시험하는 단계;
    c: 상기 프로그래밍 및 시험이 불량 다이를 나타내면 불량 메모리 어레이를 시그널링하고, 'h'로 분기하는 단계;
    d: 상기 어레이 어드레스를 상기 메모리 어레이의 최종 어드레스와 비교하는 단계;
    e: 상기 어레이 어드레스가 상기 메모리 어레이의 상기 최종 어드레스와 동일하면 양호한 메모리 어레이를 시그널링하고, 'h'로 분기하는 단계;
    f: 상기 어레이 어드레스가 상기 메모리 어레이의 상기 최종 어드레스와 동일하지 않으면 상기 어레이 어드레스를 증가시키는 단계;
    g: 단계들 b, c, d, e를 반복하는 단계; 및
    h: 과정 완료를 시그널링하는 단계를 포함하는, 자기 랜덤 액세스 메모리를 적응적으로 프로그래밍하고 시험하는 방법.
  11. 제 10 항에 있어서,
    상기 프로그래밍 및 시험은:
    a: 공칭 로우 전류를 설정하는 단계;
    b: 공칭 칼럼 전류를 설정하는 단계;
    c: 프로그래밍되는 바이트를 자기 랜덤 액세스 메모리에 저장하는 단계;
    d: 동일한 칼럼 상의 모든 프로그래밍되는 바이트들을 판독하고 저장 레지스터에 저장하는 단계;
    e: 프로그래밍되는 바이트 또는 방해되는 바이트를 프로그래밍하는 단계;
    f: 상기 프로그래밍되는 바이트를 판독하는 단계;
    g: 상기 판독 데이터를 상기 저장 입력 데이터와 비교하는 단계;
    h: 상기 저장 입력 데이터와 상기 판독 데이터의 상기 비교 결과가 부정의 비교이면 불일치 실패를 시그널링하는 단계;
    k: 상기 불일치 실패의 시그널링이 발생하면 한정된 리스트의 로우 전류 및 칼럼 전류 조합들을 시도하기 위해 로우 또는 칼럼 전류를 변경하는 단계;
    m: 모든 상기 로우 전류 및 칼럼 전류 조합들이 시도되었는지를 결정하는 단계;
    n: 상기 불일치 실패의 시그널링이 발생하고 모든 상기 로우 전류 및 칼럼 전류 조합들이 시도되지 않았다면 단계들 'e', 'f', 및 'g'를 반복하는 단계;
    o: 상기 불일치 실패의 시그널링이 발생하고 모든 상기 로우 전류와 칼럼 전류 조합들이 시도되었다면 불량 다이를 시그널링하는 단계;
    p: 동일한 칼럼 상의 모든 상기 프로그래밍되는 바이트들을 판독하는 단계;
    q-1: 동일한 칼럼 상의 모든 상기 프로그래밍되는 바이트들을 상기 저장 레지스터의 바이트들과 비교하는 단계;
    q-2: 동일한 칼럼 상의 모든 상기 프로그래밍되는 바이트들이 상기 저장 레지스터의 상기 바이트들과 동일하면 비-방해 조건을 시그널링하고 'z'로 분기하는 단계;
    r: 상기 비-방해 조건이 발생하지 않으면 한정된 리스트의 로우 전류 및 칼럼 전류 조합들을 시도하기 위해 로우 또는 칼럼 전류를 변경하는 단계;
    s: 모든 상기 로우 전류 및 칼럼 전류 조합들이 시도되었는지를 결정하는 단계;
    t: 상기 비-방해 조건이 발생하지 않고 모든 상기 로우 전류 및 칼럼 전류 조합들이 시도되지 않았다면 단계들 'e', 'f', 및 'g'를 반복하는 단계;
    u: 상기 비-방해 조건이 발생하지 않고 모든 상기 로우 전류 및 칼럼 전류 조합들이 시도되었다면 불량 다이를 시그널링하는 단계; 및
    z: 과정 완료를 시그널링하는 단계를 포함하는, 자기 랜덤 액세스 메모리를 적응적으로 프로그래밍하고 시험하는 방법.
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  40. 자기 랜덤 액세스 메모리 내에 랜덤한 바이트를 적응적으로 프로그래밍하고 시험하는 방법에 있어서,
    a: 공칭 로우 전류를 설정하는 단계;
    b: 공칭 칼럼 전류를 설정하는 단계;
    c: 프로그래밍되는 바이트를 자기 랜덤 액세스 메모리에 저장하는 단계;
    d: 동일한 로우 상의 모든 프로그래밍되는 바이트들을 판독하고 저장 레지스터에 저장하는 단계;
    e: 프로그래밍되는 바이트 또는 방해되는 바이트를 프로그래밍하는 단계;
    f: 상기 프로그래밍되는 바이트를 판독하는 단계;
    g: 상기 판독 데이터를 상기 저장 입력 데이터와 비교하는 단계;
    h: 상기 저장 입력 데이터와 상기 판독 데이터의 상기 비교 결과가 부정의 비교이면 불일치 실패를 시그널링하는 단계;
    k: 상기 불일치 실패의 시그널링이 발생하면 한정된 리스트의 로우 전류 및 칼럼 전류 조합들을 시도하기 위해 로우 또는 칼럼 전류를 변경하는 단계;
    m: 모든 상기 로우 전류 및 칼럼 전류 조합들이 시도되었는지를 결정하는 단계;
    n: 상기 불일치 실패의 시그널링이 발생하고 모든 상기 로우 전류 및 칼럼 전류 조합들이 시도되지 않았다면 단계들 'e', 'f', 및 'g'를 반복하는 단계;
    o: 상기 불일치 실패의 시그널링이 발생하고 모든 상기 로우 전류와 칼럼 전류 조합들이 시도되었다면 불량 다이를 시그널링하는 단계;
    p: 동일한 로우 상의 모든 상기 프로그래밍되는 바이트들을 판독하는 단계;
    q-1: 동일한 로우 상의 모든 상기 프로그래밍되는 바이트들을 상기 저장 레지스터의 바이트들과 비교하는 단계;
    q-2: 동일한 로우 상의 모든 상기 프로그래밍되는 바이트들이 상기 저장 레지스터의 상기 바이트들과 동일하면 비-방해 조건을 시그널링하고 'z'로 분기하는 단계;
    r: 상기 비-방해 조건이 발생하지 않으면 한정된 리스트의 로우 전류 및 칼럼 전류 조합들을 시도하기 위해 로우 또는 칼럼 전류를 변경하는 단계;
    s: 모든 상기 로우 전류 및 칼럼 전류 조합들이 시도되었는지를 결정하는 단계;
    t: 상기 비-방해 조건이 발생하지 않고 모든 상기 로우 전류 및 칼럼 전류 조합들이 시도되지 않았다면 단계들 'e', 'f', 및 'g'를 반복하는 단계;
    u: 상기 비-방해 조건이 발생하지 않고 모든 상기 로우 전류 및 칼럼 전류 조합들이 시도되었다면 불량 다이를 시그널링하는 단계; 및
    z: 과정 완료를 시그널링하는 단계를 포함하는, 랜덤한 바이트를 적응적으로 프로그래밍하고 시험하는 방법.
  41. 제 4 항, 제 7 항 또는 제 40 항 중 어느 한 항에 있어서,
    상기 로우 또는 칼럼 전류들을 변경하는 단계는 프로그램 적응가능 전류원들을 사용하여 달성되는, 랜덤한 바이트를 적응적으로 프로그래밍하고 시험하는 방법.
  42. 제 4 항, 제 7 항 또는 제 40 항 중 어느 한 항에 있어서,
    상기 로우 또는 칼럼 전류를 변경하는 단계는, 자계의 방향을 전환하지 않거나 동일한 워드 라인 또는 동일한 비트 라인을 공유하는 자기 메모리 셀들을 비의도적으로 방해하지 않을 칼럼 전류 및 로우 전류 조합들을 생성하기 위해 상기 한정된 리스트의 로우 전류 및 칼럼 전류 조합들을 시도하기 위한, 랜덤한 바이트를 적응적으로 프로그래밍하고 시험하는 방법.
KR1020050063471A 2004-07-13 2005-07-13 Ｍｒａｍ 제조를 위한 적응성 알고리즘 KR101143337B1 (ko)

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US10/889,911 US7085183B2 (en) 2004-07-13 2004-07-13 Adaptive algorithm for MRAM manufacturing
US10/889,911 2004-07-13

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KR1020110140592A Division KR101365478B1 (ko) 2004-07-13 2011-12-22 자기 랜덤 액세스 메모리 회로
KR1020110140587A Division KR101204659B1 (ko) 2004-07-13 2011-12-22 자기 랜덤 액세스 메모리 어레이를 적응적으로 프로그래밍하고, 시험하고, 분류하는 방법

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