KR100296327B1 - 플래쉬 메모리 장치의 테스트 회로 및 테스트 방법 - Google Patents

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Abstract

1. 청구 범위에 기재된 발명이 속하는 기술 분야
본 발명은 플래쉬 메모리 장치의 테스트 회로 및 테스트 방법
2. 발명이 해결하고자 하는 기술적 과제 : 종래 플래쉬 메모리 장치의 테스트 회로의 경우, 전체 섹터에 대한 테스트가 완료되기까지 소요되는 시간과 비용이 많이 소요되는 문제점이 있다.
3. 발명의 해결 방법의 요지 : 섹터의 마지막 어드레스 신호, 프로그래밍의 실패를 알리는 패일 신호 및 패일 셀의 어드레스 신호를 생성하는 바이트프로그램 수단, 소거 패일 신호, 패일 섹터의 어드레스 신호를 생성하는 칩소거 수단, 섹터 어드레스 신호에 따라 라스트 섹터 어드레스 신호를 출력하는 섹터 어드레스 증가 수단, 테스트 인에이블 신호, 라스트 섹터 어드레스 신호, 테스트 소거 인에이블 신호, 프로그램 패일 신호 및 소거 패일 신호에 따라 테스트 신호를 생성하는 제 1 수단, 라스트 섹터 어드레스 신호, 테스트 신호에 따라 테스트 프로그램 인에이블 신호 또는 테스트 소거 인에이블 신호를 생성하여, 바이트 프로그램 수단 또는 칩 소거 수단에 공급하는 제 2 수단, 셀 어드레스 및 섹터 어드레스로 디코딩하여 바이트 프로그램 수단 및 칩 소거 수단으로 각기 공급하는 어드레스/섹터 디코더로 구성되는 플래쉬 메모리 장치의 테스트 회로 및 테스트 방법이 개시된다.

Description

플래쉬 메모리 장치의 테스트 회로 및 테스트 방법
본 발명은 플래쉬 메모리 장치의 테스트 회로 및 테스트 방법에 관한 것으로, 특히 플래쉬 메모리 장치의 디자인 단계에서 테스트 공정을 고려한 회로를 설계하므로써 오퍼레이터의 조작과 감독 없이 외부 핀에 특정 전압이 인가될 경우 플래쉬 메모리 장치의 테스트 모드가 자동적으로 반복되도록 하므로써 테스트에 소요되는 시간과 비용을 감소시킬 수 있는 플래쉬 메모리 장치의 테스트 회로 및 테스트 방법에 관한 것이다.
전자회로의 디자인에 있어서 소자의 신뢰성 테스트 문제는 중요한 관점으로 대두되고 있다. 이는 소자의 고집적화 및 초미세화 공정 등으로 인한 온도, 외부전압 등과 같은 돌발변수의 비중이 증가된 것도 하나의 이유이지만, 현재의 전자회로 디자인이 짧은 개발기간 동안에 신뢰할 수 있는 제품을 제조하는 것이 중요시되고 있기 때문이다. 따라서 테스트를 용이하게 할 수 있는 회로 설계의 구현이 제품의 개발단계부터 고려되어야 하며, 이는 제품을 디자인하는 것 못지않게 중요한 일이다.
플래쉬 메모리의 신뢰성을 확보하기 위한 테스트 과정은 일반적으로 다음과 같은 과정으로 진행된다. 먼저, 칩에서 프로텍션되어 있는 섹터를 제외한 모든 섹터에 대해서 프로그램이 성공적으로 수행되는가에 대한 체크이다. 이를 위해 프로텍션되어 있지 않는 모든 섹터에 대해서 모든 어드레스에 바이트 프로그램을 실시한다. 이 과정이 성공적으로 완료되면, 다시 소거동작을 수행하므로써 칩의 결점 여부를 파악하게 된다. 전체 섹터에 대한 소거동작은 프로그램의 경우와 마찬가지로 프로텍션되어 있지 않은 모든 섹터에 대해서 수행해야 한다. 이와 같이 프로그램과 소거동작을 반복해서 수행하므로써 결점이 발견되지 않는다는 보장을 얻을 수 있을 때 칩의 신뢰성이 확보되는 것이다. 이 과정에서 추출된 불량 칩들은 리페어 또는 폐기된다.
종래에는 개개의 섹터에 대하여 프로그램을 수행하고 이를 다시 소거하므로써 칩의 결점여부를 파악하였다. 이에 따라 전체 섹터에 대한 테스트가 완료될때까지 많은 시간과 비용이 소요되는 문제점이 있다. 또한, 극단적으로 다량의 칩을 테스트하는 경우 소요되는 비용이 제품의 설계에 소요되는 비용과 비슷하게 발생하는 경우도 발생하여 테스트 공정의 효율이 저하되는 문제점이 있다.
따라서, 본 발명은 제품 설계 단계에서 테스트를 고려한 회로를 설계하여 프로그램과 소거동작이 자동적으로 연결되도록 하고, 특정 사이클 이내에 칩에 대해서 결점이 발견되면 결점 플래그(fail flag)와 함께 테스트 모드를 종료하도록 하므로써, 전체적인 제품 개발 기간을 단축시키고 테스트에 소요되는 시간과 비용을 감소시킬 수 있는 플래쉬 메모리 장치의 테스트 회로 및 테스트 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리 장치의 테스트 회로는 바이트 프로그램 인에이블 신호 및 셀 어드레스 신호에 따라 바이트 프로그램을 수행하고 섹터의 마지막 어드레스 신호, 프로그램 패일 신호 및 패일 셀의 어드레스 신호를 출력하기 위한 바이트 프로그램 수단과, 칩 소거 인에이블 신호 및 상기 섹터 어드레스 신호에 따라 칩 소거를 수행하고 소거 패일 신호 및 패일 섹터의 어드레스 신호를 출력하기 위한 칩 소거 수단과, 상기 섹터 어드레스 신호에 따라 섹터 어드레스를 증가하고 라스트 섹터 어드레스 신호를 출력하기 위한 섹터 어드레스 증가 수단과, 테스트 인에이블 신호, 상기 라스트 섹터 어드레스 신호, 테스트 소거 인에이블 신호, 상기 프로그램 패일 신호 및 상기 소거 패일 신호에 따라 테스트 신호를 생성하기 위한 제 1 수단과, 라스트 섹터 어드레스 신호 및 테스트 신호에 따라 테스트 프로그램 인에이블 신호 또는 테스트 소거 인에이블 신호를 생성하여, 상기 바이트 프로그램 수단 또는 칩 소거 수단에 공급하기 위한 제 2 수단과, 어드레스 패드로부터의 어드레스를 셀 어드레스 및 섹터 어드레스로 디코딩하여 상기 바이트 프로그램 수단 및 칩 소거 수단으로 각기 공급하기 위한 어드레스/섹터 디코더를 포함하여 구성되는 것을 특징으로 한다.
또한, 상술한 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리 장치의 테스트 방법은 테스트 모드가 시작됨에 따라 현재 섹터의 프로텍션 여부를 확인하여 프로텍션되어 있을 경우에는 섹터의 최종 어드레스인지 확인하고, 프로텍션되어 있지 않을 경우에는 바이트 프로그램을 수행하는 단계와, 상기 바이트 프로그램 수행 도중 패일이 발생하면 테스트 모드를 종료하고 패일이 발생하지 않으면 프로그램 수행중인 어드레스가 섹터의 최종 어드레스인지 확인하여, 섹터의 최종 어드레스가 아닌 경우에는 섹터의 프로텍션 여부를 확인하는 단계로 진행하고, 섹터의 최종 어드레스인 경우에는 프로그램 수행중인 섹터가 라스트 섹터 어드레스인지 확인하는 단계와, 상기 프로그램 수행중인 섹터가 라스트 섹터 어드레스가 아닌 경우 섹터 어드레스를 증가시킨 후 섹터의 프로텍션 여부를 확인하는 단계로 진행하고, 라스트 섹터 어드레스인 경우 바이트 프로그램을 종료하는 단계와, 소거하고자 하는 섹터의 프로텍션 여부를 확인하여 프로텍션되어 있을 경우에는 소거 수행중인 섹터 어드레스가 라스트 섹터 어드레스인지 확인하는 단계로 진행하고, 프로텍션되어 있지 않을 경우에는 칩 소거를 수행하는 단계와, 상기 칩 소거 도중 패일이 발생하면 테스트 모드를 종료하고 패일이 발생하지 않을 경우에는 소거 수행중인 섹터 어드레스가 라스트 섹터 어드레스인지 확인하는 단계와, 상기 라스트 섹터 어드레스인지 확인한 결과 라스트 섹터 어드레스가 아닌 경우에는 섹터 어드레스를 증가시킨 후 상기 칩 소거 수행을 위한 섹터의 프로텍션 여부를 확인하는 단계로 진행하는 단계와, 상기 라스트 섹터 어드레스인지 확인한 결과 라스트 섹터 어드레스인 경우에는 테스트 모드를 재시작하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1은 본 발명에 따른 플래쉬 메모리 장치의 테스트 회로를 설명하기 위해 도시한 회로도.
도 2는 임의의 섹터가 프로텍션되어 있는 경우 본 발명에 따른 테스트 회로의 동작을 설명하기 위해 도시한 각 신호의 파형도.
도 3은 임의의 섹터가 프로텍션되어 있는 경우 본 발명에 따른 테스트 회로의 바이트 프로그램 과정을 설명하기 위해 도시한 주요 신호의 파형도.
도 5는 임의의 섹터가 프로텍션되어 있는 경우 본 발명에 따른 테스트 회로의 칩 소거 과정을 설명하기 위해 도시한 주요 신호의 파형도.
도 5는 임의의 섹터가 프로텍션되어 있는 경우 본 발명에 따른 테스트 회로의 바이트 프로그램과 섹터 소거 과정의 전이 과정을 설명하기 위해 도시한 주요 신호의 파형도.
도 6은 본 발명에 따른 플래쉬 메모리 장치의 테스트 회로를 이용한 테스트 방법을 설명하기 위해 도시한 흐름도.
<도면의 주요 부분에 대한 부호 설명>
100 : 제 1 수단(테스트 신호 발생 수단)
200 : 제 2 수단(프로그램/소거 모드 결정 수단)
300 : 제 3 수단(프로그램/소거 모드 진행 결정 수단)
400 : 어드레스/섹터 디코더 500 : 바이트 프로그램 수단
600 : 칩 소거 수단 700 : 섹터 어드레스 증가 결정 수단
800 : 섹터 어드레스 증가 수단
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1은 본 발명에 따른 플래쉬 메모리 장치의 테스트 회로를 설명하기 위해 도시한 회로도이다.
본 발명에 따른 플래쉬 메모리 장치의 테스트 회로는 하나 또는 그 이상의 핀에 특정 전압을 인가하므로써 논스톱 사이클링 테스트 모드로 진입한다. 이에 의해 테스트 인에이블 신호(TEST_en)가 활성화되며, 이 신호에 의해 테스트를 수행하는 테스트 회로는 제 1 수단(테스트 신호(T_en) 발생 수단 ;100), 테스트 신호(T_en) 및 섹터 어드레스에 따라 테스트 프로그램동작을 수행할 것인지 테스트 소거동작을 수행할 것인지 결정하기 위한 제 2 수단(프로그램/소거 모드 결정 수단 ;200), 프로그램/소거 모드 결정 수단(200)의 출력값 및 섹터의 프로텍트 여부에 따라 바이트 프로그램 또는 칩 소거 모드를 진행하기 위한 제 3 수단(프로그램/소거 모드 진행 결정 수단; 300), 어드레스 패드(APAD)로 입력되는 어드레스에 따라 어드레스(addr) 및 섹터를 디코딩하기 위한 어드레스/섹터 디코더(400), 프로그램/소거 모드 진행 결정 수단(300) 및 어드레스/섹터 디코더(400)의 출력값에 따라 바이트 프로그램을 수행하기 위한 바이트 프로그램 수단(500), 프로그램/소거 모드 진행 결정 수단(300) 및 어드레스/섹터 디코더(400)의 출력값에 따라 칩 소거를 수행하기 위한 칩 소거 수단(600), 섹터의 프로텍트 여부 및 섹터 어드레스에 따라 섹터 어드레스 증가 여부를 결정하기 위한 섹터 어드레스 증가 결정 수단(700) 및 섹터 어드레스 증가 결정 수단(700)의 출력에 따라 섹터 어드레스를 증가시키기 위한 섹터 어드레스 증가 수단(800)으로 구성된다.
테스트 인에이블 신호(TEST_en)는 특정 전압이 하나 또는 그 이상의 핀에 계속해서 인가되는 동안만 활성화되므로, 테스트를 위해서 오퍼레이터가 부수적으로 보조해야 할 작업은 필요하지 않게 된다.
도 2는 임의의 섹터가 프로텍션되어 있는 경우 본 발명에 따른 테스트 회로의 동작을 설명하기 위해 도시한 각 신호의 파형도로서, 이를 참조하여 설명하면 다음과 같다.
특정 전압의 인가가 해제되거나 그 외의 이유로 인하여 테스트 인에이블 신호(TEST_en)가 비활성 상태로 전이(시점 t23)하게 되더라도 논스톱 사이클링 테스트 모드는 진행중에 있는 동작에 대한 테스트가 완료될때까지(시점 t25)수행된다. 이는 회로를 설계하는 디자이너에 따라서 더욱 융통적으로 사용될 수 있다. 예를 들어 테스트 인에이블 신호(TEST_en)의 활성화 구간과 테스트 구간(TRange)을 같게 할 수도 있다. 즉, 테스트 인에이블 신호(TEST_en)가 비활성화됨으로 인해 논스톱 사이클링 테스트 모드의 해제를 가져올 수만 있으면 된다.
테스트 인에이블 신호(TEST_en)가 활성화된 후 테스트 신호 발생 수단(100)의 동작을 설명하면 다음과 같다. 외부로부터 특정 핀에 일정 전압이 인가되면, 라스트 섹터 어드레스 신호(LastSEC) 및 테스트 소거 인에이블 신호(TEraseEN)는 로우(low) 상태이므로, 제 1 논리 수단(101)의 출력값은 하이(high) 상태가 된다. 또한, 프로그램 패일 신호(PFail) 및 소거 패일 신호(EFail)는 로우(high) 상태이므로제 2 논리 수단(102)의 출력값은 하이(high) 상태가 된다. 그리고, 제 2 논리 수단(102)의 출력신호인 테스트 패일 신호(TFail) 및테스트 인에이블 신호(TEST_en)를 입력으로 하는 제 3 논리 수단(103)의 출력값은 로우(low) 상태가 된다. 제 1 논리 수단(101)의 출력값은 제 1 인버터(I1)를 지나 반전되며, 제 4 논리 수단(104)으로 입력되어 하이(high) 상태로 출력된다. 또한, 제 3 논리 수단(103)의 출력값은 제 2 인버터(I2)를 지나 반전되며, 제 5 논리 수단(105)으로 입력되어 로우(low) 상태로 출력된다. 제 5 논리 수단의 출력값은 제 3 인버터(I3)를 지나 반전되어 하이(high) 상태의 테스트 신호(T_en)를 생성하며, 테스트 신호(T_en) 및 이를 제 4 인버터(I4)를 통해 반전시킨 신호는 프로그램/소거 모드 결정 수단(200)의 구동신호가 된다. 여기에서, 제 1 및 제 3 논리 수단(101, 103)은 입력값이 모두 하이(high) 상태인 경우에만 로우(low) 상태를 출력하는 논리 수단이며, 예를 들어 낸드(NAND) 게이트를 이용하여 구성한다. 또한, 제 2, 제 4 및 제 5 논리 수단(102, 104, 105)은 입력값이 모두 로우(low)인 경우에만 하이(high) 상태를 출력하는 논리 수단이며, 예를 들어 노아(NOR) 게이트를 이용하여 구성한다.
프로그램/소거 모드 결정 수단(200)은 플립플롭 회로(201), 플립플롭 회로(201)의 제 1 출력값(Q)과 테스트 신호(T_en)를 입력으로 하는 제 7 논리 수단(203) 및 플립플롭 회로(201)의 제 1 출력값(Q)의 반전값인 제 2 출력값(Qb)과 테스트 신호(T_en)를 입력으로 하는 제 6 논리 수단(202) 등으로 구성된다. 테스트 신호(T_en)의 반전된 신호에 의해 플립플롭 회로(201)가 리셋(RESET)되면 플립플롭 회로(201)의 제 2 출력값(Qb)은 하이(high) 상태가 되고, 제 6 논리 수단(202)의 출력값은 로우(low) 상태가 된다. 반면, 플립플롭 회로(201)의 제 1 출력값(Q)은 로우(low) 상태가 되고, 제 7 논리 수단(203)의 출력값은 하이(high) 상태가 된다. 제 6 논리 수단(202)의 출력값은 제 5 인버터(I5)에 의해 반전되며, 따라서 테스트 프로그램 인에이블 신호(TProgramEN)는 하이(high) 상태가 되는 반면, 테스트 소거 인에이블 신호(TEraseEN)는 로우(low) 상태가 된다. 테스트 프로그램 인에이블 신호(TProgramEN) 및 테스트 소거 인에이블 신호(TEraseEN)는 섹터 프로텍션 신호(SCT_PT)와 함께 프로그램/소거 모드 진행 결정 수단(300)의 입력값이 된다. 여기에서, 제 6 및 제 7 논리 수단(202, 203)은 입력값이 모두 로우(low)인 경우에만 하이(high) 상태를 출력하는 회로로서, 예를 들어 낸드(NAND) 게이트를 이용하여 구성한다.
프로그램/소거 모드 진행 결정 수단(300)의 제 8 논리 수단(301)은 제 7 인버퍼(I7)를 통해 반전된 섹터 프로텍션 신호(SCT_PT)와 테스트 프로그램 인에이블 신호(TProgramEN)를 입력으로 하여, 로우(low)값을 출력한다. 반면, 제 9 논리 수단(302)은 제 7 인버터(I7)를 통해 반전된 섹터 프로텍션 신호(SCT_PT)와 테스트 소거 인에이블 신호(TEraseEN)를 입력으로 하여, 하이(high)값을 출력한다. 제 8 논리 수단(301)의 출력값은 제 8 인버터(I8)를 통해 반전되어 바이트 프로그램 인에이블 신호(BPen)를 하이(high) 상태로 하는 반면 제 9 논리 수단(302)의 출력값은 제 9 인버터(I9)를 통해 반전되어 칩 소거 인에이블 신호(CERen)가 로우(low) 상태를 유지하도록 한다(t21). 여기에서, 제 8 및 제 9 논리 수단(301, 302)은 입력값이 모두 로우(low)인 경우에만 하이(high) 상태를 출력하는 회로로서, 예를 들어 낸드(NAND) 게이트를 이용하여 구성한다.
어드레스 패드(APAD)로부터 어드레스(APAD<x(n):0>)가 입력되면, 어드레스/섹터 디코더(400)는 메모리의 크기에 따라 이를 디코딩하여, 바이트 프로그램 인에이블 신호(BPen) 및 칩 소거 인에이블 신호(CERen)와 함께 프로그램/소거 모드를 진행하도록 한다. 이때, 어드레스/섹터 디코더(400)로부터 출력되는 어드레스 버스의 하위 버스(Abus_L)는 바이트 프로그램을 위한 어드레스를, 어드레스 버스의 상위 버스(Abus_H)는 칩 소거를 위한 섹터 어드레스를 갖는다.
바이트 프로그램 인에이블 신호(BPen)가 하이(high) 상태이므로, 바이트 프로그램 수단(500)은 선택되어진 하나의 섹터에 대해서 어드레스를 증가시키면서 바이트 단위로 프로그램을 수행한다. 선택된 섹터에 대해 패일이 발생하지 않으면, 프로그램 패일 신호(PFail)는 계속해서 로우(low) 상태를 유지한다.
칩 소거 인에이블 신호(CERen)가 로우(low) 상태이므로, 칩 소거 수단(600)은 소거동작을 수행하지 않으며, 소거 패일 신호(EFail)는 계속해서 로우(low) 상태를 유지한다.
섹터 어드레스 증가 결정 수단(700)은 섹터의 마지막 어드레스 신호(EOA_SEC)와 섹터 프로텍션 신호(SCT_PT)를 입력으로 하여 섹터 어드레스 증가 여부를 결정한다. 버퍼(701)에서는 바이트 프로그램이 진행되는 동안 현재 섹터의 프로텍션 정보를 유지하고 있다가 이 정보와 섹터의 마지막 어드레스 신호(EOA_SEC)를 제 10 논리 수단(702)를 통해 비교한 후 제 10 인버터(I10)를 통해 반전시켜 섹터 패스 신호(PassSEC)를 발생시킨다. 현재 섹터는 프로텍션 되어 있지 않으며, 선택되어진 하나의 섹터에 대하여 바이트 프로그램이 완료되지 않은 경우 섹터의 마지막 어드레스 신호(EOA_SEC)는 로우(low) 상태가 된다. 따라서, 제 10 논리 수단(702)의 출력값은 하이(high) 상태가 된다. 이 경우, 섹터 어드레스 증가 수단(800)으로는 로우(low) 값이 입력되므로 섹터 어드레는 증가되지 않는다. 반면, 현재 섹터에 대하여 바이트 프로그램이 완료된 경우, 섹터의 마지막 어드레스 신호(EOA_SEC)는 하이(high) 상태가 된다. 따라서, 제 10 논리 수단(702)의 출력값은 로우(low) 상태가 된다. 이 경우, 섹터 어드레스 증가 수단(800)으로는 하이(high) 값이 입력되므로 섹터 어드레는 증가된다. 섹터 어드레스 증가 수단(800)은 테스트 프로그램 인에이블 신호(TProgramEN)와 테스트 소거 인에이블 신호(TEraseEN)의 토글을 위해 마지막 섹터에 포인터가 위치하고 있다는 사실을 알려주는 역할을 한다.
도 3은 임의의 섹터가 프로텍션되어 있는 경우 본 발명에 따른 테스트 회로의 바이트 프로그램 과정을 설명하기 위해 도시한 주요 신호의 파형도이다. 이 파형도는 섹터<1>이 프로텍션되어 있는 경우를 나타낸다.
이상과 같은 방법으로 바이트 프로그램동작이 완료되고 나면, 섹터 어드레스 증가 수단(800)의 출력값인 라스트 섹터 어드레스 신호(LastSEC)가 일시적으로 하이(high) 상태가 된다. 이에 의해 프로그램/소거 모드 결정 수단(200)내 플립플롭 회로(201)의 제 1 출력(Q)값은 하이(high) 상태를, 제 2 출력(Qb)값은 로우(low) 상태를 갖는다. 따라서, 테스트 프로그램 인에이블 신호(TProgramEN)가 로우(low) 상태가 되는 반면, 테스트 소거 인에이블 신호(TEraseEN)는 하이(high) 상태를 갖는다. 현재 섹터에 대하여 섹터 프로텍션 신호(SCT_PT)가 로우(low) 상태를 갖는다면, 바이트 프로그램 인에이블 신호(BPen)는 로우(low)상태가 되는 반면, 칩 소거 인에이블 신호(CERen)는 하이(high) 상태가 된다. 칩 소거 수단(600)은 어드레스/섹터 디코더(500)로부터 디코딩되어 입력되는 섹터 어드레스(Abus_H)에 따라 섹터 어드레스를 증가시키면서 칩 소거동작을 진행하게 된다(t22).
도 4는 임의의 섹터가 프로텍션되어 있는 경우 본 발명에 따른 테스트 회로의 칩 소거 과정의 끝부분(도 2의 t24 이후)을 설명하기 위해 도시한 주요 신호의 파형도이다. 이 파형도는 섹터<1>이 프로텍션되어 있는 경우를 나타낸다.
바이트 프로그램 또는 칩 소거 과정을 진행하는 중 프로텍션된 섹터가 발견된 경우 즉, 섹터 프로텍션 신호(SCT_PT)가 하이(high) 상태를 갖는다면, 회로는 다음과 같이 동작한다.
프로그램/소거 모드 진행 결정 수단(300)의 제 8 및 제 9 논리 수단(301, 302)은 둘 중의 어느 하나에서 로우(low) 값이 출력되어야만 프로그램 또는 소거가 수행될 수 있다. 그런데, 섹터 프로텍션 신호(SCT_PT)가 하이(high) 상태가 되면, 제 8 및 제 9 논리 수단(301, 302)은 테스트 프로그램 인에이블 신호(TProgramEN) 및 테스트 소거 인에이블 신호(PEraseEN)에 무관하게 모두 하이(high) 값을 출력하게 된다. 따라서, 바이트 프로그램 수단(500) 및 칩 소거 수단(600)은 동작하지 않게 된다. 또한, 섹터 어드레스 증가 결정 수단(700)을 보면, 제 10 논리 수단(702)의 출력값은 섹터의 마지막 어드레스 신호(EOA_SEC)에 무관하게 버퍼를 통해 지연된 섹터 프로텍션 신호(dSEC_PT)가 하이(high) 상태를 유지하므로 로우(low) 값을 출력하게 되며, 이에 의해 섹터 어드레스 증가 수단(800)으로부터 섹터 어드레스가 증가되게 된다.
이와 같은 프로그램 및 소거 과정은 프로텍션되지 않은 모든 섹터에 대해서 수행되며, 테스트 인에이블 신호(TEST_en)가 로우(low) 상태가 될 때까지(t23) 자동적이며 반복적으로 수행된다. 만약, 테스트 인에이블 신호(TEST_en)가 로우(low) 상태가 되기 전 해당 칩에 패일이 발생한 경우 회로는 다음과 같이 동작한다.
바이트 프로그램 수단(500)에서 바이트 프로그램을 수행하던 중 패일이 발생하게 되면, 바이트 프로그램 수단(500)은 프로그램 패일 신호(PFail)를 하이(high) 상태로 한다. 만약, 칩 소거 수단(600)에서의 칩 소거 과정 중 패일이 발생하게 되면, 칩 소거 수단(600)은 소거 패일 신호(EFail)를 하이(high) 상태로 한다. 프로그램 패일 신호(PFail) 및 소거 패일 신호(EFail) 중 어느 하나라도 하이(high) 상태를 갖게 되면, 테스트 신호 발생 수단(100)의 제 3 논리 수단(103)은 하이(high) 값을 출력하게 되며, 이에 따라 테트스 신호 발생 수단(100)의 출력값인 테스트 신호(T_en)는 로우(low) 상태가 되어 테스트 프로그램 인에이블 신호(TProgramEN) 및 테스트 소거 인에이블 신호(TEraseEN)를 모두 로우(low) 상태가 되게 한다. 이에 의해 논스톱 사이클링 테스트 모드가 중단되게 되며, 이와 같이 칩의 패일이 발생된 경우에도 그 정보를 래치할 필요없이 중단될 당시의 테스트 패일 신호(TFail)만으로 테스트 결과를 파악할 수 있게 된다. 테스트 패일 신호(TFail)가 하이(high) 상태가 되면, 바이트 프로그램 수단(500)과 칩 소거 수단(600)으로부터 출력되는 패일 어드레스(Abus_T<yy:0>)는 결점 플래그로 사용되어, 패일이 발견된 지점의 위치로서 섹터와 어드레스를 통합한 전체 어드레스 주소로서의 의미를 갖게 된다. 이는 후속 리페어 공정에서의 참고 자료로 활용된다. 그러나 테스트 패일 신호(TFail)가 비활성인 경우 패일 어드레스값(Abus_T<yy:0>)은 아무런 의미를 가지지 못한다.
도 5는 임의의 섹터가 프로텍션되어 있는 경우 본 발명에 따른 테스트 회로의 바이트 프로그램과 섹터 소거 과정의 전이 과정을 설명하기 위해 도시한 주요 신호의 파형도이다(도 2의 t24이후의 파형 참고).
본 발명에 따른 플래쉬 메모리 장치의 테스트 회로를 이용한 논스톱 사이클링 테스트 모드는 프로텍션 되지 않은 모든 섹터에 대한 프로그램을 완료한 후 소거 동작으로의 전이를 자동적으로 수행하게 된다. 이는 마지막 섹터에 대한 프로그램 또는 소거 동작이 수행되고 있음을 알리는 라스트 섹터 어드레스 신호(LastSEC)에 의해 가능하다. 이에 의해 프로그램 동작에서 소거 동작으로, 다시 소거 동작에서 프로그램 동작으로 자동적인 전환이 이루어지며 이러한 동작은 테스트 구간 신호(TRange)가 비활성화되는 시점(t25)까지 반복된다.
도 6은 본 발명에 따른 플래쉬 메모리 장치의 테스트 회로를 이용한 테스트 방법을 설명하기 위해 도시한 흐름도이다.
먼저, 테스트 모드인지를 확인하여(601), 테스트 모드가 아닐 경우에는 종료하고, 테스트 모드인 경우에는 바이트 프로그램 인에이블 신호(BPen)를 세팅하는 반면 칩 소거 인에이블 신호(CERen)를 리셋한다(602). 다음에, 바이트 프로그램을 수행하고자하는 섹터의 프로텍션 여부를 확인(603)하여, 프로텍션되어 있는 경우에는 프로그램하고자하는 섹터 어드레스가 라스트 섹터 어드레스인지 검사하는 단계(607)로 진행하고, 섹터가 프로텍션되어있지 않은 경우에는 바이트 프로그램을 수행한다(604). 바이트 프로그램 수행중 패일이 발생하였는지 확인하여(605), 패일이 발생한 경우에는 종료하고, 그렇지 않은 경우에는 프로그램을 수행하는 현재 섹터의 어드레스가 섹터의 최종 어드레스인지 검사한다(606). 검사 결과 섹터의 최종 어드레스가 아닌 경우에는 바이트 프로그램 단계(604)로 진행하여 프로그램을 계속하고, 섹터의 최종 어드레스인 경우에는 현재 프로그램하고자 하는 섹터의 어드레스가 라스트 섹터 어드레스인지 검사한다(607). 검사 결과 라스트 섹터 어드레스인 경우에는 바이트 프로그램을 계속하기 위해 섹터 어드레스를 증가(608)시킨 후 프로그램을 위한 섹터 프로텍션 여부를 확인하는 단계(603)로 진행하고, 라스트 섹터 어드레스가 아닌 경우에는 바이트 프로그램 인에이블 신호(BPen)를 리셋하고 칩 소거 인에이블 신호(CERen)를 세팅한다(609). 이후, 소거하고자 하는 섹터의 프로텍션 여부를 확인(610), 프로텍션되어 있는 경우에는 소거 수행중인 현재 섹터 어드레스가 라스트 섹터 어드레스인지 확인하는 단계(613)로 진행하고, 프로텍션되어 있지 않은 경우에는 칩 소거 과정을 수행한다(611). 칩 소거 중 패일여부를 확인하여(612), 패일이 발생하면 테스트 모드를 종료하고, 그렇지 않은 경우에는 라스트 섹터 어드레스인지를 확인하다(613). 라스트 섹터 어드레스인지 확인한 결과 라스트 섹터 어드레스가 아닌 경우에는 칩 소거를 계속 수행하기 위해 섹터 어드레스를 증가시킨 후(614) 소거를 위한 섹터의 프로텍션 여부를 확인하는 단계(610)로 진행하고, 라스트 섹터 어드레스인 경우에는 테스트 모드인지 확인하는 단계(601)로 진행하여 논스톱 사이클링 테스트 모드를 반복 수행한다.
상술한 바와 같이 본 발명에 따르면, 다수개의 칩을 동시에 테스트하면서 일정한 사이클이 진행된 이후의 결점 플래그를 체크하는 것만으로 간단히 테스트 모드를 수행할 수 있다. 여기에서, 일정 기간의 사이클은 임의의 핀에 인가되는 특정 전압의 지속시간으로 조절이 가능하므로 테스트의 운용 변위가 충분히 자유로울 수 있다. 일단 테스트 모드로 진입한 후 일정 사이클 동안에는 논스톱으로 자동적인 바이트 프로그램과 칩 소거 동작이 반복되므로 테스트 오퍼레이터는 최종 결과인 결점 플래그에만 주목하면 된다. 테스트 도중에 패일이 있는 칩이 발견되면 해당 칩에 대해서만 결점 플래그가 남겨져 있을 것이므로 그러한 칩들은 따로 모아서 관련 정보 즉, 패일이 발견된 섹터와 어드레스와 함께 리페어 공정으로 넘겨주면 된다. 이와 같은 테스트 회로를 이용할 경우 테스트 공정의 진행 속도를 단축시키고 소요 비용을 감소시킬 수 있는 탁월한 효과가 있다.

Claims (6)

  1. 바이트 프로그램 인에이블 신호 및 셀 어드레스 신호에 따라 바이트 프로그램을 수행하고 섹터의 마지막 어드레스 신호, 프로그램 패일 신호 및 패일 셀의 어드레스 신호를 출력하기 위한 바이트 프로그램 수단;
    칩 소거 인에이블 신호 및 상기 섹터 어드레스 신호에 따라 칩 소거를 수행하고 소거 패일 신호 및 패일 섹터의 어드레스 신호를 출력하기 위한 칩 소거 수단;
    상기 섹터 어드레스 신호에 따라 섹터 어드레스를 증가하고 라스트 섹터 어드레스 신호를 출력하기 위한 섹터 어드레스 증가 수단;
    테스트 인에이블 신호, 상기 라스트 섹터 어드레스 신호, 테스트 소거 인에이블 신호, 상기 프로그램 패일 신호 및 상기 소거 패일 신호에 따라 테스트 신호를 생성하기 위한 제 1 수단;
    라스트 섹터 어드레스 신호 및 테스트 신호에 따라 테스트 프로그램 인에이블 신호 또는 테스트 소거 인에이블 신호를 생성하여, 상기 바이트 프로그램 수단 또는 칩 소거 수단에 공급하기 위한 제 2 수단;
    어드레스 패드로부터의 어드레스를 셀 어드레스 및 섹터 어드레스로 디코딩하여 상기 바이트 프로그램 수단 및 칩 소거 수단으로 각기 공급하기 위한 어드레스/섹터 디코더를 포함하여 구성되는 것을 특징으로 하는 플래쉬 메모리 장치의 테스트 회로.
  2. 제 1 항에 있어서,
    테스트하고자 하는 플래쉬 메모리 장치의 특정 섹터가 프로택션되어 있는 경우 이를 검출하여 상기 바이트 프로그램 수단 및 칩 소거 수단을 비활성화시키는 제 3 수단을 더 포함하여 구성되는 것을 특징으로 하는 플래쉬 메모리 장치의 테스트 회로.
  3. 제 1 항에 있어서,
    상기 제 1 수단은 라스트 섹터 어드레스 신호, 테스트 소거 인에이블 신호, 프로그램 패일 신호, 소거 패일 신호 및 테스트 인에이블 신호에 따라, 테스트 도중 패일이 발생하지 않을 경우 테스트 신호를 출력하고, 테스트 도중 패일이 발생할 경우 테스트 신호의 반전된 신호를 출력하기 위한 논리 수단의 조합으로 구성되는 것을 특징으로 하는 플래쉬 메모리 장치의 테스트 회로.
  4. 제 1 항에 있어서,
    상기 제 2 수단은 라스트 섹터 어드레스 신호 및 테스트 신호에 따라, 테스트 도중 패일이 발생하지 않을 경우 테스트 프로그램 인에이블 신호 및 테스트 소거 인에이블 신호를 교호로 출력하고, 테스트 도중 패일이 발생할 경우 테스트 프로그램 인에이블 신호 및 테스트 소거 인에이블 신호를 출력하지 않기 위한 논리 수단의 조합으로 구성되는 것을 특징으로 하는 플래쉬 메모리 장치의 테스트 회로.
  5. 제 2 항에 있어서,
    상기 제 3 수단은 테스트 프로그램 인에이블 신호, 테스트 소거 인에이블 신호 및 섹터 프로텍션 신호에 따라, 섹터가 프로텍션되어 있지 않을 경우 바이트 프로그램 모드 인에이블 신호 및 칩 소거 모드 인에이블 신호 중 어느 하나를 출력하고, 섹터가 프로섹션되어 있을 경우 바이트 프로그램 모드 인에이블 신호 및 칩 소거 모드 인에이블 신호를 출력하지 않기 위한 논리 수단의 조합으로 구성되는 것을 특징으로 하는 플래쉬 메모리 장치의 테스트 회로.
  6. 테스트 모드가 시작됨에 따라 현재 섹터의 프로텍션 여부를 확인하여 프로텍션되어 있을 경우에는 섹터의 최종 어드레스인지 확인하고, 프로텍션되어 있지 않을 경우에는 바이트 프로그램을 수행하는 단계와,
    상기 바이트 프로그램 수행 도중 패일이 발생하면 테스트 모드를 종료하고 패일이 발생하지 않으면 프로그램 수행중인 어드레스가 섹터의 최종 어드레스인지 확인하여, 섹터의 최종 어드레스가 아닌 경우에는 섹터의 프로텍션 여부를 확인하는 단계로 진행하고, 섹터의 최종 어드레스인 경우에는 프로그램 수행중인 섹터가 라스트 섹터 어드레스인지 확인하는 단계와,
    상기 프로그램 수행중인 섹터가 라스트 섹터 어드레스가 아닌 경우 섹터 어드레스를 증가시킨 후 섹터의 프로텍션 여부를 확인하는 단계로 진행하고, 라스트 섹터 어드레스인 경우 바이트 프로그램을 종료하는 단계와,
    소거하고자 하는 섹터의 프로텍션 여부를 확인하여 프로텍션되어 있을 경우에는 소거 수행중인 섹터 어드레스가 라스트 섹터 어드레스인지 확인하는 단계로 진행하고, 프로텍션되어 있지 않을 경우에는 칩 소거를 수행하는 단계와,
    상기 칩 소거 도중 패일이 발생하면 테스트 모드를 종료하고 패일이 발생하지 않을 경우에는 소거 수행중인 섹터 어드레스가라스트 섹터 어드레스인지 확인하는 단계와,
    상기 라스트 섹터 어드레스인지 확인한 결과 라스트 섹터 어드레스가 아닌 경우에는 섹터 어드레스를 증가시킨 후 상기 칩 소거 수행을 위한 섹터의 프로텍션 여부를 확인하는 단계로 진행하는 단계와,
    상기 라스트 섹터 어드레스인지 확인한 결과 라스트 섹터 어드레스인 경우에는 테스트 모드를 재시작하는 단계를 포함하여 이루어지는 것을 특징으로 하는 플래쉬 메모리 장치의 테스트 방법.
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