JPH08328899A

JPH08328899A - マイクロコンピュータ及びエミュレータ

Info

Publication number: JPH08328899A
Application number: JP16146395A
Authority: JP
Inventors: Tomoyoshi Ujii; 呂圭氏井; Shinya Kanda; 真也神田; Tadashi Hashimoto; 忠士橋本; Hideya Fujita; 秀哉藤田; Takehiko Yamashita; 岳彦山下; Harutaka Tsukiji; 治孝築地; Takeshi Kataoka; 健片岡; Kaoru Fukada; 馨深田; Yoshitaka Itou; 良高伊東; Yoko Katase; 陽子片瀬
Original assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd
Current assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd
Priority date: 1995-06-05
Filing date: 1995-06-05
Publication date: 1996-12-13

Abstract

(57)【要約】【目的】フラッシュメモリに対するプレライト結果と
エミュレーションに際して当該メモリを代替するＲＡＭ
に対するプレライト結果との相違を解消する。【構成】マイクロコンピュータ１１Ａは、フラッシュ
メモリの消去に先立って、メモリセルのデータを読み出
し、読み出したデータの論理値を反転し、反転データを
書き込んで、消去状態のメモリセルを書込み状態に転ず
るためのプレライトにおける、前記反転データ書き込み
の専用命令ＰＭＯＶを命令セットに持ち、該命令をデコ
ードしてプレライトステータス信号４９を外部に出力さ
せる命令デコーダ５０を備える。エミュレータは前記ス
テータス信号を受けて、マイクロコンピュータが前記専
用命令を実行してデータバスに出力する書込みデータの
全ビットを論理値“０”に強制する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、フラッシュメモリのよ
うな電気的に書き換え可能な不揮発性半導体記憶装置に
対するプレライトをＲＡＭに対して行う場合の不都合を
解消する技術に関し、エミュレーションに用いるマイク
ロコンピュータ、そしてエミュレータに係り、例えばフ
ラッシュメモリ内蔵マイクロコンピュータを用いたシス
テムに対するエミュレーションに適用して有効な技術に
関するものである。

【０００２】

【従来の技術】一括消去型ＥＥＰＲＯＭ（エレクトリカ
リ・イレーザブル・アンド・プログラマブル・リード・
オンリ・メモリ）、即ちフラッシュメモリは、ＥＥＰＲ
ＯＭと同様に電気的な消去・書込みによって情報を書換
え可能であり、しかもＥＰＲＯＭ（イレーザブル・アン
ド・プログラマブル・リード・オンリ・メモリ）と同様
にそのメモリセルを１個のトランジスタで構成すること
ができ、メモリセルの全てを一括して、またはメモリセ
ルのブロックを一括して電気的に消去する機能を持つ。
したがって、フラッシュメモリは、システムに実装され
た状態（オンボード）でそれの記憶情報を書換えること
ができると共に、その一括消去機能により書換え時間の
短縮を図ることができ、さらに、チップ占有面積の低減
にも寄与する。斯るフラッシュメモリは、単体メモリＬ
ＳＩの他に、マイクロコンピュータのオンチップメモリ
としても利用することができる。このようなマイクロコ
ンピュータとしては、日立シングルチップマイクロコン
ピュータＨ８／３０４８シリーズ，Ｈ８／３０４８Ｆ−
ＺＴＡＴ^TMハードウェアマニュアル（平成６年６月３日
に株式会社日立製作所発行）に記載されたものがある。

【０００３】一般的にフラッシュメモリは消去の際にプ
レライトが行われ、メモリセルの過消去状態を防止して
いる。即ち、全面一括若しくはブロック単位で消去され
るメモリセルは消去状態のものと書込み状態のものとが
混在されているので、消去状態のメモリセルを書込み状
態とし、消去対象メモリセルを予め書込み状態に揃える
ことが行われる。プレライトの処理は、対象データをメ
モリセルからリードし、リードしたデータの反転データ
を書き込む動作を、順次リードアドレスを更新しなが
ら、消去エリア全体に対して行うことによって実現され
る。例えばプレライトに際してフラッシュメモリからリ
ードしたバイトデータがＨ’５５（記号Ｈ’は１６進数
を意味する）であれば、それを反転したデータＨ’ＡＡ
を同一アドレスにライトすることによって当該アドレス
のデータはＨ’００とされる。特に制限されないが、本
明細書においてデータは書き込み状態において論理値
“０”、消去状態において論理値“１”とする。

【０００４】ところでマイクロコンピュータ応用システ
ムに対してはエミュレータを利用してソフトウェアデバ
ッグやシステムデバッグを行うことができる。このと
き、マイクロコンピュータ応用システムやマイクロコン
ピュータ内蔵メモリに対しては、プログラムやデータを
容易に変更できるように、それらのメモリを代替メモリ
（貸し出しメモリ）で代替することが一般的に行われ
る。代替メモリとしてはＳＲＡＭ（スタティック・ラン
ダム・アクセス・メモリ）などのＲＡＭを用いることが
殆どであり、例えばフラッシュメモリ内蔵マイクロコン
ピュータにおける当該フラッシュメモリもＳＲＡＭのよ
うなＲＡＭで代替される。

【０００５】上述のようにフラッシュメモリをＲＡＭで
代替して、システムデバッグやプログラムデバッグを行
うとき、ＳＲＡＭのような代替メモリに対してフラッシ
ュメモリと同様の命令によってプレライトを行った場合
にはその動作がフラッシュメモリに対する場合とは異な
ってしまう。すなわち、リードデータに対する反転デー
タをフラッシュメモリに書き込めば、消去状態のメモリ
セルに書込みが行われる結果、一群のメモリセルのデー
タは書込み状態例えば論理値“０”の状態に統一される
が、リードデータに対する反転データをＳＲＡＭに書き
込んだ場合には当該反転データが単に書き込まれるだけ
である。

【０００６】この点について前記日立シングルチップマ
イクロコンピュータＨ８／３０４８シリーズ，Ｈ８／３
０４８Ｆ−ＺＴＡＴ^TMハードウェアマニュアル（平成６
年６月３日に株式会社日立製作所発行）の第６４３頁に
は、ＲＡＭによるフラッシュメモリのエミュレーション
を行う場合（ＲＡＭエリアをプレライトする）場合は、
反転したデータでなく、Ｈ’００をライトする事を促す
記載がある。更に、エミュレータなどのサポートツール
を使用してフラッシュメモリの消去をＲＡＭによってエ
ミュレートする場合も同様である点が記載されている。

【０００７】

【発明が解決しようとする課題】しかしながら、そのよ
うにしなければ、プレライトに対するベリファイにおい
て書込み不良とされ、それによって処理が不所望に分岐
され、システムデバッグやプログラムデバッグを容易に
行えなくなってしまう。そのため、フラッシュメモリに
対するプレライトベリファイ動作においてエミュレータ
などのサポートツールを使用してフラッシュメモリの消
去をＲＡＭに対して行う場合には、ユーザは、プログラ
ムの書換などにより、個別的に対処せざるを得ず、ユー
ザにとって大きな負担になる。

【０００８】本発明の目的は、フラッシュメモリに対す
るプレライトやそのベリファイ動作においてエミュレー
タなどのサポートツールを使用してフラッシュメモリの
消去をＲＡＭに対して行う場合に、ユーザに負担をかけ
ず、エミュレータ、又はマイクロコンピュータ側で、リ
ードデータの反転データを例えば論理値“０”のデータ
に強制的に置き換えできる技術を提供することにある。

【０００９】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１１】〔１〕図１に例示されるように、電気的に
書き換え可能な不揮発性半導体記憶装置に対する消去動
作に先立って、メモリセルのデータを読み出し、読み出
したデータを論理値反転させ、反転されたデータを書き
込んで、消去状態のメモリセルを書込み状態に転ずるた
めのプレライトにおける、前記反転データ書き込みのた
めの専用命令（ＰＭＯＶ）を、実行可能な命令セットと
して持ち、当該専用命令をデコードすることによってプ
レライトステータス信号（４９）を外部に出力させる命
令デコーダ（５０）を備えて成るものであることを特徴
とするマイクロコンピュータ（１１Ａ）を構成する。

【００１２】上記マイクロコンピュータ（１１Ａ）を用
いてユーザ応用システムを代行制御するエミュレータ
は、図４に例示されるように、前記ユーザ応用システム
又はマイクロコンピュータ内蔵のメモリを代替する代替
メモリ（１４）を供え、該代替メモリ（１４）と前記マ
イクロコンピュータ（１１Ａ）を接続するデータバス
（２４Ｄ）に設けられ、前記プレライトステータス信号
（４９）を受け、当該信号が活性化されたとき、マイク
ロコンピュータが前記専用命令を実行してデータバスに
出力する書込みデータの全ビットを、前記不揮発性半導
体記憶装置における書込み状態の論理値例えば論理値
“０”に強制する手段（５５，５６）を備える。

【００１３】〔２〕上記強制する手段（５５，５６）を
マイクロコンピュータの内部に形成することができる。
図１４，図１５に例示されるマイクロコンピュータ（１
１Ｄ）は、電気的に書き換え可能な不揮発性半導体記憶
装置に対する消去動作に先立って消去メモリセルのデー
タを読み出し、読み出したデータを論理値反転させ、反
転されたデータを書き込んで、消去状態のメモリセルを
書込み状態に転ずるためのプレライトにおける、前記反
転データ書き込みのための専用命令（ＰＭＯＶ）を、実
行可能な命令セットとして持ち、当該専用命令をデコー
ドすることによってプレライトステータス信号（４９
Ａ）を生成する命令デコーダ（５０Ａ）を備え、更に、
前記プレライトステータス信号が活性化されたとき、前
記専用命令を実行して外部に出力すべき書込みデータの
全ビットを、前記不揮発性半導体記憶装置における書込
み状態の論理値に強制する手段（５５，５６）を有す
る。

【００１４】〔３〕プレライトステータス信号をエミュ
レータで生成する場合にも専用命令を持つマイクロコン
ピュータ（１１Ｂ）を利用できる。このマイクロコンピ
ュータ（１１Ｂ）は図５に例示されるように、電気的に
書き換え可能な不揮発性半導体記憶装置に対する消去動
作に先立って、メモリセルのデータを読み出し、読み出
したデータを論理値反転させ、反転されたデータを書き
込んで、消去状態のメモリセルを書込み状態に転ずるた
めのプレライトにおける、前記反転データ書き込みのた
めの専用命令（ＰＭＯＶ）を、実行可能な命令セットと
して持ち、また、実行すべき命令のフェッチサイクルで
あることを示すステータス信号（６３）と、書込み動作
サイクルであることを示すステータス信号（６７）とを
外部に出力するインタフェース手段（１５）を備える。

【００１５】上記マイクロコンピュータ（１１Ｂ）を用
いてユーザ応用システムを代行制御するエミュレータ
は、図５に例示されるように、前記ユーザ応用システム
又はマイクロコンピュータ内蔵のメモリを代替する代替
メモリ（１４）を供え、前記マイクロコンピュータにお
ける専用命令の命令コードを記憶するレジスタ手段（６
０）と、前記フェッチサイクルを示すステータス信号
（６３）に基づいて当該マイクロコンピュータがフェッ
チする命令をラッチするラッチ手段（６２）と、レジス
タ手段が記憶する命令コードとラッチ手段にラッチされ
た命令とを比較する比較手段（６１）と、当該比較手段
による比較結果が一致で且つステータス信号（６７）が
書込み動作サイクルを示すとき、プレライトステータス
信号（６５）を活性化する信号形成手段（６６）と、前
記代替メモリと前記マイクロコンピュータを接続するデ
ータバス（２４Ｄ）に設けられ、前記プレライトステー
タス信号を受け、当該信号が活性化されたとき、マイク
ロコンピュータが前記専用命令を実行してデータバスに
出力する書込みデータの全ビットを例えば論理値“０”
に強制する手段（５５，５６）とを備えて成る。

【００１６】〔４〕専用命令（ＰＭＯＶ）を用いずにプ
レライトステータス信号を出力可能なマイクロコンピュ
ータ（１１Ｃ）は、図６に例示されるように、中央処理
装置（１９）と、電気的に書き換え可能な不揮発性半導
体記憶装置がマッピングされたアドレスに対する前記中
央処理装置によるリード動作を検出して当該リードアド
レス情報をラッチするアドレスラッチ手段（７１）と、
前記アドレスラッチ手段にラッチされているアドレス情
報と同一アドレスに対する中央処理装置によるライトア
クセスを検出してプレライトステータス信号（７３）を
外部に出力する検出手段（７２）とを備えて成る。

【００１７】上記マイクロコンピュータ（１１Ｃ）を用
いてユーザ応用システムを代行制御するエミュレータ
は、図９に例示されるように、前記ユーザ応用システム
又はマイクロコンピュータ内蔵のメモリを代替する代替
メモリ（１４）を供え、前記代替メモリと前記マイクロ
コンピュータ（１１Ｃ）を接続するデータバス（２４
Ｄ）に設けられ、前記プレライトステータス信号（７
３）を受け、当該信号が活性化されたとき、マイクロコ
ンピュータがデータバス（２４Ｄ）に出力する書込みデ
ータの全ビットを例えば論理値“０”に強制する手段
（５５，５６）を有する。

【００１８】〔５〕上記手段〔４〕における強制する手
段（５５）をマイクロコンピュータの内部に形成するこ
とができる。図１６に例示されるマイクロコンピュータ
（１１Ｅ）は、中央処理装置（１９）と、電気的に書き
換え可能な不揮発性半導体記憶装置がマッピングされる
アドレスに対する前記中央処理装置（１９）によるリー
ド動作を検出して当該リードアドレス情報とリードデー
タとをラッチするアドレス及びデータラッチ手段（７１
Ａ）と、前記アドレス及びデータラッチ手段にラッチさ
れているアドレス情報と同一アドレスに対する中央処理
装置によるライトアクセスを検出してプレライトステー
タス信号（７３Ａ）を生成する検出手段（７２）と、前
記プレライトステータス信号（７３Ａ）が活性化された
とき、外部に出力すべき書込みデータを前記ラッチされ
たデータと論理演算させて全ビットを例えば論理値
“０”に強制する手段とを設けて成る。

【００１９】〔６〕消去対象メモリセルのデータ読出
し、読み出されたデータの論理値を反転し、論理値反転
されたデータを書き込むという一連の処理であるプレラ
イトにおける当該論理値反転データ書込みのための命令
アドレスを指定して、プレライトステータスを生成する
エミュレータは、図１１に例示されるように、命令フェ
ッチサイクルを示すステータス信号（９４）と命令実行
サイクルを示すためのステータス信号（９５）を外部に
出力可能なマイクロコンピュータ（１１Ｆ）を用いてユ
ーザ応用システムを代行制御するものである。そして前
記マイクロコンピュータにデータバス（２４Ｄ）及びア
ドレスバス（２４Ａ）を介して接続され前記ユーザ応用
システム又はマイクロコンピュータ内蔵のメモリを代替
する代替メモリ（４）と、電気的に書き換え可能な不揮
発性半導体記憶装置に対する消去動作に先立って、メモ
リセルのデータを読み出し、読み出したデータを論理値
反転させ、反転されたデータを書き込んで、消去状態の
メモリセルを書込み状態に転ずるためのプレライトにお
ける、前記反転データ書き込みのための命令アドレスを
記憶するレジスタ手段（９０）と、前記フェッチサイク
ルを示すステータス信号（９４）に基づいて前記アドレ
スバス（２４Ａ）のアドレス情報からプログラムカウン
タの値を生成するＰＣ生成手段（２７）と、前記実行サ
イクルを示すステータス信号（９５）に基づいてＰＣ生
成回路の出力をラッチするラッチ手段（９２）と、ラッ
チ手段の出力と前記レジスタ手段の値との一致によって
プレライトステータス信号（９６）を活性化する比較手
段（９１）と、前記代替メモリと前記マイクロコンピュ
ータを接続するデータバス（２４Ｄ）に設けられ、前記
プレライトステータス信号（９６）を受け、当該信号が
活性化されたとき、マイクロコンピュータがデータバス
に出力する書込みデータの全ビットを、前記不揮発性半
導体記憶装置における書込み状態の論理値に強制する手
段（５５，５６）とを有する。

【００２０】〔７〕また、電気的に書き換え可能な不揮
発性半導体記憶装置に対する消去動作に先立って、消去
対象メモリセルのデータを読み出し、読み出したデータ
を論理値反転させ、反転されたデータを書き込んで、消
去状態のメモリセルを書込み状態に転ずるためのプレラ
イトにおける、前記反転データ書き込みのための第１命
令を代替メモリ上で第２の命令に置き換える制御手段を
エミュレータに採用することができる。このとき前記第
２の命令は、前記消去対象メモリセルに前記不揮発性半
導体記憶装置における書込み状態の論理値に応ずるイミ
ディエイトデータを書き込む命令である。

【００２１】

【作用】上記した手段によれば、マイクロコンピュータ
又はエミュレータはプレライトを認識し、それによって
プレライトにおける反転データ書込みのためのデータ
を、前記不揮発性半導体記憶装置における書込み状態の
論理値、例えば論理値“０”に強制する。したがって、
エミュレータによるエミュレーションに際して例えばフ
ラッシュメモリに代えてＲＡＭから成る代替メモリを利
用する場合に、フラッシュメモリへのプレライト及びそ
れに対するベリファイ動作を規定するユーザプログラム
をそのまま用いても、リードデータの反転データに代え
てデータバスの値を論理値“０”に強制することがで
き、ユーザは特別な考慮を一切払わなくても、プレライ
トに対するベリファイにおいて書き込み異常とはされな
い。したがって、フラッシュメモリを含むシステムのデ
バッグ若しくはフラッシュメモリ書換の手順を規定する
プログラムを含むプログラムのデバッグを容易に行うこ
とができる。

【００２２】プレライトの認識をマイクロコンピュータ
が行えば、動作速度の速いマイクロコンピュータにも余
裕を持ってプレライトを認識できる。エミュレータには
データバスの値を、前記不揮発性半導体記憶装置におけ
る書込み状態の論理値に強制する回路を追加すればよ
く、エミュレータの回路規模の増大を極力抑えることが
できる。

【００２３】プレライトは同一アドレスに対するリー
ド、モディファイ、ライトであることに着目して、マイ
クロコンピュータ内部でプレライトを認識すれば専用命
令を用いなくても済む。

【００２４】プレライトの認識それ自体をマイクロコン
ピュータが行うと共に、プレライトにおける書込みデー
タを、前記不揮発性半導体記憶装置における書込み状態
の論理値に強制する回路もマイクロコンピュータに内蔵
すれば、従来のエミュレータをそのまま利用することが
できる。さらにその場合には、エミュレータを用いたシ
ステムデバッグ若しくはプログラムデバッグのときだけ
に限らず、フラッシュメモリとＲＡＭを内蔵したマイク
ロコンピュータにおける当該ＲＡＭによるフラッシュメ
モリのエミュレーションにも有用である。すなわち、パ
ラメータ等のデータをリアルタイムに書き換えながらチ
ューニングを行うといった場合、フラッシュメモリの特
定のメモリブロック領域（一括消去単位）にＲＡＭの一
部のアドレスを重ね合わせて使うという、ＲＡＭによる
フラッシュメモリのエミュレーション機能において、ア
ドレスが重ね合わせられたフラッシュメモリエリアに対
するアクセスは内蔵ＲＡＭへのアクセスとされるので、
プレライトのためのプログラムを変更することなく内蔵
ＲＡＭのエミュレーション機能に対応することができ
る。

【００２５】プレライトにおけるデータ書込み命令のア
ドレスを用いたりして、プレライトの認識とプレライト
における書込みデータに対する前記不揮発性半導体記憶
装置における書込み状態の論理値への強制とをエミュレ
ータで行うことにより、従来のマイクロコンピュータを
そのまま利用することができる。

【００２６】

【実施例】

《フラッシュメモリのメモリセル》先ずフラッシュメ
モリについて簡単に説明する。図１９にはフラッシュメ
モリの原理が示される。同図の（Ａ）に示されたメモリ
セルは、２層ゲート構造の絶縁ゲート型電界効果トラン
ジスタにより構成されている。同図において、１はＰ型
シリコン基板、２は上記シリコン基板１に形成されたＰ
型半導体領域、３，４はＮ型半導体領域である。５はト
ンネル絶縁膜としての薄い酸化膜６（例えば厚さ１０ｎ
ｍ）を介して上記Ｐ型シリコン基板１上に形成されたフ
ローティングゲート、７は酸化膜８を介して上記フロー
ティングゲート５上に形成されたコントロールゲートで
ある。ソースは４によって構成され、ドレインは３，２
によって構成される。

【００２７】メモリセルへの情報の書込み動作は、例え
ばコントロールゲート７及びドレインに高圧を印加し
て、アバランシェ注入によりドレイン側からフローティ
ングゲート５に電子を注入することで実現される。この
書込み動作により記憶トランジスタは、図１９の（Ｂ）
に示されるように、そのコントロールゲート７から見た
しきい値電圧が、書込み動作を行わなかった消去状態の
記憶トランジスタに比べて高くなる。

【００２８】一方消去動作は、例えばソースに高圧を印
加して、トンネル現象によりフローティングゲート５か
らソース側に電子を引き抜くことによって実現される。
図１９の（Ｂ）に示されるように、消去動作により記憶
トランジスタはそのコントロールゲート７からみたしき
い値電圧が低くされる。図１９の（Ｂ）では、書込み並
びに消去状態の何れにおいてもメモリセルトランジスタ
のしきい値は正の電圧レベルにされる。すなわちワード
線からコントロールゲート７に与えられるワード線選択
レベルに対して、書込み状態のしきい値電圧は高くさ
れ、消去状態のしきい値電圧は低くされる。双方のしき
い値電圧とワード線選択レベルとがそのような関係を持
つことによって、選択トランジスタを採用することなく
１個のトランジスタでメモリセルを構成することができ
る。記憶情報を電気的に消去する場合においては、フロ
ーティングゲート５に蓄積された電子をソース電極に引
く抜くことにより、記憶情報の消去が行われるため、比
較的長い時間、消去動作を続けると、書込み動作の際に
フローティングゲート５に注入した電子の量よりも多く
の電子が引く抜かれることになる。そのため、電気的消
去を比較的長い時間続けるような過消去を行うと、メモ
リセルトランジスタのしきい値電圧は例えば負のレベル
になって、ワード線の非選択レベルにおいても選択され
るような不都合を生ずる。尚、書込みも消去と同様にト
ンネル電流を利用して行うこともできる。

【００２９】読み出し動作においては、上記メモリセル
に対して弱い書込み、すなわち、フローティングゲート
５に対して不所望なキャリアの注入が行われないよう
に、ドレイン及びコントロールゲート７に印加される電
圧が比較的低い値に制限される。例えば、１Ｖ程度の低
電圧がドレインに印加されるとともに、コントロールゲ
ート７に５Ｖ程度の低電圧が印加される。これらの印加
電圧によってメモリセルトランジスタを流れるチャンネ
ル電流の大小を検出することにより、メモリセルに記憶
されている情報の論理値“０”、“１”を判定すること
ができる。

【００３０】《フラッシュメモリのプレライト》図２
０にはフラッシュメモリに対する消去動作の手順が概略
的に示される。プレライトの処理は、対象データをメモ
リセルからリードし、リードデータを論理値反転し、反
転されたデータを前記リードアドレスに書き込む動作
を、順次リードアドレスを更新しながら、消去エリア全
体に対して行うことによって実現される。反転データの
書込み処理ではその最後にプレライトしたアドレスのデ
ータに対してベリファイを行う。プレライトベリファイ
においてはプレライト後のリードデータが全ビット書き
込み状態（論理値“０”）であれば正常と判定される。
１ビットでも論理値“１”が存在する場合にはプレライ
ト異常とされ、その場合には例えばユーザプログラムで
規定されるエラー処理などに分岐される。プレライト後
に、全面一括若しくはブロック一括で消去が行われる。
消去後は、そのエリアのメモリセルに所望のデータが書
き込まれることになる。

【００３１】図２１にはプレライトの動作例が示され
る。プレライトは前述のように、消去アドレス毎に、リ
ード（データリード）、モディファイ（リードデータの
反転）、及びライト（反転データの書込み）の動作を含
む。例えば、フラッシュメモリからリードしたバイトデ
ータがＨ’５５であれば、それを反転したデータＨ’Ａ
Ａを同一アドレスにライトすることによって当該アドレ
スのデータはＨ’００とされる。ＲＡＭに対してそれと
同じリード、モディファイ、ライト動作を行うと、メモ
リの内容はＨ’ＡＡとされ、フラッシュメモリの場合と
は相違される。フラッシュメモリに代えてＲＡＭを利用
する場合としては、例えば、エミュレーションに際して
マイクロコンピュータ内蔵のフラッシュメモリに対する
プログラムやデータの変更を容易化若しくは高速化する
ために、当該内蔵フラッシュメモリをエミュレータ側の
ＲＡＭから成る代替メモリ（貸し出しメモリ）で代替す
る場合である。例えば図２２のように、フラッシュメモ
リ１２を内蔵ＲＯＭとして有するマイコンチップ（実チ
ップ）１０に対し、それを利用した応用システムのエミ
ュレーションにおいては、前記マイコンチップ１０に代
えて、評価用チップとしてのエバチップ１１が応用シス
テムを代行制御する。このとき、マイコンチップ１０に
内蔵されたフラッシュメモリ１２やＲＡＭ１３は、エバ
チップ１１に内蔵されたものに代えて、エミュレータに
備え付けられたＳＲＡＭ等から成る代替メモリ１４で代
替することができる。図２２の（Ｂ）においてエバチッ
プ１１は、マイコンチップ１０に比べてエミュレータイ
ンタフェース１５とバススイッチ１６、１７とを付加し
たブロック図によって表されている。エミュレータイン
タフェース１５は、エバチップ１１の内部状態をエミュ
レータ側とインタフェースさせる回路である。バススイ
ッチ１６，１７はエバチップ１１に設定される動作モー
ドに応じてフラッシュメモリ１２、ＲＡＭ１３を内部バ
ス１８から切り離す回路である。例えばそのような動作
モードはエバチップモードと称され、エバチップの外部
端子から或いはＣＰＵ（中央処理装置）１９内部のコン
トロールレジスタの値によって設定される。エバチップ
モードが設定されるとき、代替メモリ１４には前記フラ
ッシュメモリ１２，ＲＡＭ１３のアドレスがマッピング
されることになる。これにより、エミュレーションにお
いてＣＰＵ１９がフラッシュメモリ１２，ＲＡＭ１３を
アクセスすると、実際には代替メモリ１４がアクセスさ
れる。尚、ＲＡＭ１３についてはエバチップモードにお
いてもコントロールレジスタの設定次第で内部バス１８
から切り離されないようにバススイッチ１７を制御可能
になっている。図２２においてエバチップ１１にはフラ
ッシュメモリやＲＡＭが内蔵されているが、エバチップ
１１には、マイコンチップ１０の内蔵メモリを全部又は
選択して内蔵させないようにする事も、エバチップの構
成若しくは機能上可能である。マイコンチップ１０とエ
バチップ１１は相互に同一機能のＣＰＵを備えている。

【００３２】以下、フラッシュメモリ内蔵のマイコンチ
ップを利用した応用システムをエバチップを利用してエ
ミュレーションするとき、フラッシュメモリに対するプ
レライト及びそれに対するベリファイ動作が実際にはＲ
ＡＭから成る代替メモリに対して行われる場合に、図２
１で説明したプレライトによるメモリの内容がＲＡＭに
対する場合にフラッシュメモリに対する実際の場合と相
違しないように、エミュレータ、又はエバチップ側で、
リードデータの反転データを論理値“０”のデータに強
制的に置き換える、幾つかの実施例を説明する。

【００３３】《エミュレータの全体的な構成》先ず実
施例を詳細に説明する前にエミュレータの一般的な構成
を図２３に基づいて概略的に説明する。以降に説明する
各実施例特有の回路ブロックについては図２３には図示
を省略してあるものがある。図２３において、２０はエ
ミュレータであり、エバチップのユーザ側インタフェー
ス（図２２の入出力回路）に一端が接続されたインタフ
ェースケーブル２１の他端部がユーザ応用システム２２
のターゲットマイクロコンピュータのＩＣソケットに接
続される。エミュレーション用マイクロコンピュータと
してのエバチップ１１は前記インタフェースケーブル２
１を介してユーザ応用システム２２を代行制御する。ま
た、エバチップ１１はエミュレーションバス２４に接続
される。エバチップ１１は前記エミュレーションバス２
４に、ユーザ応用システムへの各種制御情報と同一の制
御情報を評価に資するために出力し、また、エバチップ
１１はエミュレーションに先立ってエミュレーションバ
ス２４から制御情報を受けることもある。

【００３４】上記エミュレーションバス２４には、特に
制限はされないが、代替メモリ１４、マップ制御回路２
５、ブレーク制御回路２６、ＰＣ生成回路２７、エミュ
レーションメモリ２９、トレースメモリ３０、パラレル
アクセス制御回路３１、及びユーザインタフェース３２
が接続される。代替メモリ１４は、ユーザ応用システム
２２又はターゲットマイクロコンピュータ内蔵のメモリ
を代行するためのＲＡＭで成るようなメモリである。例
えばターゲットマイクロコンピュータがフラッシュメモ
リを内蔵するものであるとき、代替メモリ１４はフラッ
シュメモリを代替する。前記マップ制御回路２５は代替
メモリ１４のアドレス配置をプログラマブルに設定する
回路である。例えば、エバチップ１１にエバチップモー
ドが設定されて代替メモリ１４がエバチップ１１のフラ
ッシュメモリを代替するとき、代替されるべきフラッシ
ュメモリの本来のアドレス配置がマップ制御回路２５に
設定され、ユーザプログラムによるフラッシュメモリの
アクセスは、実際には代替メモリ１４へのアクセスとさ
れる。前記ブレーク制御回路２６は、エバチップ１１の
制御状態若しくはエミュレーションバス２４の状態を監
視し、その状態が予め設定された状態に達したときにエ
ミュレータ専用割込みを出力してエバチップ１１による
ユーザプログラムの実行を停止させ、エミュレーション
用プログラム（エミュレーションを制御するためのコン
トロールプログラム）の実行状態に遷移させる（ブレー
ク）ための回路である。ＰＣ生成回路２７はエバチップ
１１に含まれるプログラムカウンタの値を外部で再生す
るための回路であり、再生されたプログラムカウンタの
値のうち、実際に実行された命令のアドレス（プログラ
ムカウンタの値）に対するフラッグがカバレジメモリ２
８に蓄えられる。例えば、カバレジメモリは×１構成
（データ入出力ビット数が１ビット）のメモリを使用す
る。カバレジは予じめ全てのカバレジメモリ内データを
“１”又は“０”の何れかにしておき、１度でも発生し
たＰＣ（プログラムカウンタ）の値があった所だけに反
転データを書いていく。つまり、メモリのアドレス入力
がＰＣになる。ユーザがカバレジを見たいならメモリの
全内容を参照し、データが反転しているアドレス（Ｐ
Ｃ）が実行されたプログラムアドレスであることがわか
る。エミュレーションメモリ２９はエバチップ１１によ
る代行制御に必要な所定の制御情報が格納されるメモリ
である。トレースメモリ３０はエミュレーションバス２
４に与えられるアドレスやデータさらには制御情報をエ
ミュレーションバスのバスサイクルに同期して逐次蓄え
るリアルタイムトレースのための回路である。パラレル
アクセス制御回路３１はエバチップ１１の命令実行に並
行してエミュレータ制御用マイクロコンピュータ３３が
代替メモリ１４をアクセス可能にするための回路であ
る。ユーザインタフェース３２はインタフェースケーブ
ル２１以外のプローブ等にてエミュレータ２０をユーザ
応用システム２２とインタフェースさせる回路である。

【００３５】前記マップ制御回路２５、ブレーク制御回
路２６、ＰＣ生成回路２７、カバレジメモリ２８、トレ
ースメモリ３０、パラレルアクセス制御回路３１、及び
ユーザインタフェース３２はコントロールバス３４に結
合され、エミュレータ制御用マイクロコンピュータ３３
及びエミュレータ制御回路３５によってその動作が制御
され、またそれら回路ブロックに保持された内容が参照
される。更にコントロールバス３４は、ホストコンピュ
ータインタフェース３６を介してパーソナルコンピュー
タなどのシステム開発装置、即ちホストコンピュータ３
７に接続される。このように構成されたエミュレータ２
０は、ホストコンピュータ３７からダウンロードされた
ユーザプログラムを例えば代替メモリ１４に格納し、そ
れをエバチップ１１がリードして実行することによって
当該エバチップ１１がユーザ応用システム２２を代行制
御する。ユーザプログラムの実行開始アドレスやブレー
クポイントなどの制御情報はホストコンピュータ３７か
らの指示に従ってエミュレータ制御用マイクロコンピュ
ータ３３又はエミュレータ制御回路３５が設定する。

【００３６】《プレライト専用命令を持つエバチップ》
第１の実施例は、マクロコンピュータの命令セットに
プレライトを認識するための専用命令を追加し、マイク
ロコンピュータはその命令を実行したことを外部に知ら
せる信号の出力機能を有し、エミュレータがそれを受け
ることにより、リードデータの反転データに代えてデー
タバスの値を論理値“０”に強制するものである。

【００３７】図１にはエバチップの一例ブロック図が示
される。このエバチップ１１Ａは単結晶シリコンのよう
な１個の半導体基板に、ＣＰＵ４０、バスコントローラ
４１、ユーザインタフェース４２、周辺機能モジュール
４３、エミュレータ専用信号制御部４４、及びエミュレ
ータインタフェース４５を備えて成る。同図のエバチッ
プ１１Ａに対する実チップとしてのマイコンチップは前
記エミュレータ専用信号制御部４４及びエミュレータイ
ンタフェース４５を備えていない点がエバチップ１１Ａ
と相違される。このエバチップ１１Ａは、図２２のエバ
チップと同様にフラッシュメモリを内蔵するマイコンチ
ップに対応されるものであり、当該エバチップ１１Ａが
フラッシュメモリを内蔵する場合には前記バススイッチ
１６、１７を含み、エバチップモードによってフラッシ
ュメモリがＣＰＵ４０から切り離されるようになってい
る。エバチップ１１Ａがフラッシュメモリを内蔵しない
場合、またエバチップがフラッシュメモリを内蔵してエ
バチップモードが設定されるとき、マイコンチップのフ
ラッシュメモリは代替メモリ１４に代替される。前記Ｃ
ＰＵ４０はＣＰＵバス（アドレスバス４６ＡＢ、データ
バス４６ＤＢ、コントロールバス４６ＣＢ）４６を介し
てバスコントローラ４１に結合され、バスコントローラ
４１、ユーザインタフェース４２、及び周辺機能モジュ
ール４３は内部バス（アドレスバス４７ＡＢ、データバ
ス４７ＤＢ、コントロールバス４７ＣＢ）４７に結合さ
れる。マイコンチップ（実チップ）では本来外部には出
力されないＣＰＵの内部状態を示す情報が信号線４８を
介してエミュレータ専用信号制御部４４に供給される。
このエミュレータ専用信号制御部４４には前記内部バス
４７のバス情報も供給される。エミュレータ専用信号制
御部４４は、エバチップ内部で内部バス４７や信号線４
８を介して供給された情報をエミュレータインタフェー
ス４５を介してエミュレーション用の情報として外部に
出力し、またエミュレータ側からエミュレータインタフ
ェースに供給される制御情報を内部バス４７及び信号線
４８に供給する。尚、特に制限されないが、バスコント
ローラ４１のないものでは、ＣＰＵバス４６の各バス４
６ＡＢ、４６ＤＢ、４６ＣＢが直接的に内部バス４７の
各バス４７ＡＢ、４７ＤＢ、４７ＣＢへそれぞれ接続さ
れる場合もある。

【００３８】図１のエバチップ１１Ａにおいてその命令
セットにはメモリへのデータ書込みに利用される一般的
なデータ転送命令ＭＯＶを有し、フラッシュメモリへの
プレライトにも当該データ転送命令ＭＯＶを利用するこ
とができる。本実施例では、フラッシュメモリへのプレ
ライトに専用化されたコードを持つＰＭＯＶ命令が命令
セットに追加されている。ＰＭＯＶ命令はデータ転送動
作の点においてはＭＯＶ命令と同じであるが、プレライ
トステータス信号４９を形成して外部に出力する機能が
追加されている。したがって、ＰＭＯＶ命令がＣＰＵ４
０にフェッチされ、それが命令デコーダ５０にて解読さ
れると、当該ＰＭＯＶ命令のソースオペランド指定フィ
ールドに記述されたアドレスのデータをディスティネー
ションオペランド指定フィールドに記述された位置に転
送させるための制御信号が生成されてデータ転送が行わ
れ、そのとき、プレライトステータス信号４９を形成し
てエミュレータインタフェース４５から外部に出力され
る。また、エミュレータ専用信号制御部４４は、内部バ
ス４７におけるアクセスアドレスをアドレスデコーダ５
１で解読して、フラッシュメモリエリアがアクセスされ
る状態を通知するためのフラッシュメモリエリア選択信
号５２をエミュレータインタフェース４５を介して外部
に出力する機能を備える。

【００３９】エバチップ１１Ａ及びそれに対応されるマ
イコンチップ（実チップとも称する）の命令セットに上
記ＰＭＯＶ命令が含まれるとき、フラッシュメモリに対
するプレライトのための前記リード、モディファイ、ラ
イトの処理は、図２に示されるように、ＣＰＵからメモ
リに反転データを転送するライト処理では従来のＭＯＶ
命令に代えてＰＭＯＶ命令が利用される。ＰＭＯＶ命令
実行時のＣＰＵステータスはプレライトステータス信号
４９にてプレライトサイクルとされる。尚、図２におい
て、本発明のプレライト処理はＭＯＶ命令、ＮＯＴ命令
及びＰＭＯＶ命令の３つの命令から構成されるが、上記
ＭＯＶ命令、ＮＯＴ命令及びＰＭＯＶ命を１つの命令と
して定義することも可能である。ＭＯＶ命令を実行する
ときのＣＰＵデータアクセスサイクルとＰＭＯＶ命令を
実行するときのプレライトサイクルとの間で相違する点
は、図３に示されるようにプレライトステータス信号４
９にてプレライトサイクルが示される点である。図３の
制御信号は負論理信号としてその波形が示されている。

【００４０】前記プレライトステータス信号４９は、エ
ミュレータによるエミュレーションに際してフラッシュ
メモリに代えてＲＡＭから成る代替メモリ１４を利用す
る場合にユーザプログラムによるフラッシュメモリへの
プレライトに際してのリードデータの反転データを論理
値“０”のデータに強制的に置き換えるためにエミュレ
ータで利用される。実チップにおいては、そのようなプ
レライトステータス信号４９を外部に出力する実質的な
意義はなく、当該ステータス信号４９の信号線はボンデ
ィングパッド等の外部接続電極に非接続とされる。

【００４１】図４にはプレライトに際してリードデータ
の反転データを論理値“０”のデータに強制的に置き換
えるためのエミュレータ側の構成が示される。同図にお
いてアドレスバス２４Ａ及びデータバス２４Ｄは前記エ
ミュレーションバス２４に含まれる。エミュレーション
バス２４にはエミュレーション用の多数の回路モジュー
ルが接続され、夫々の回路モジュールの前段にはバスバ
ッファ（バスドライバ）が配置される。同図においては
代替メモリ１４が代表的に図示され、それに対応される
アドレスバスバッファ５４と双方向のデータバスバッフ
ァ５５が設けられている。出力端子が代替メモリ１４の
データ端子に結合されたバスバッファ５６は、プレライ
トステータス信号４９が活性状態のローレベル（ＰＭＯ
Ｖ命令が実行されている状態）のとき、論理値“０”を
出力して代替メモリ１４の全てのデータ端子を論理値
“０”に強制する回路である。前記アドレスバスバッフ
ァ５４はその制御端子（Enable）が接地（GND）され常
時増幅動作を行う。データバスバッファ５５は、エバチ
ップ１１Ａから出力されるリード信号ＲＤにてデータの
入出力方向（Direction）が制御される。リード信号Ｒ
Ｄがローレベル（エバチップへのデータ読込み）のとき
データ転送方向は代替メモリ１４からエバチップ１１Ａ
へ向かう方向とされる。このデータバスバッファ５５
は、フラッシュメモリがマッピングされているアドレス
に対するアクセスによってフラッシュメモリエリア選択
信号５２がローレベルにされ、且つ、プレライトステー
タス信号４９が非活性状態のハイレベルのとき（ＰＭＯ
Ｖ命令が実行されていない状態）、データバスバッファ
５５のイネーブル制御端子（Enable）がローレベルにさ
れて、入出力動作可能にされる。例えば図２のプレライ
トにおけるリードサイクルでは代替メモリ１４から読出
されたデータがエバチップ１１Ａに供給される。一方、
フラッシュメモリがマッピングされているアドレスに対
するアクセスによってフラッシュメモリエリア選択信号
５２がローレベルにされた場合であっても、プレライト
ステータス信号４９が活性状態のローレベル（ＰＭＯＶ
命令が実行されている状態）のときは、データバスバッ
ファ５５のイネーブル制御端子（Enable）がハイレベル
にされ、データバスバッファ５５のデータ端子は高イン
ピーダンス状態に制御される。このとき、前記バスバッ
ファ５６はその制御端子に活性状態のプレライトステー
タス信号４９を受けることによって、代替メモリ１４の
全てのデータ端子を論理値“０”に強制する。ＰＭＯＶ
命令は図２のプレライトにおけるライトサイクルに専用
化された命令であるから、当該ライトサイクルにおいて
は全ビット論理値“０”のデータが代替メモリ１４に書
き込まれる。

【００４２】したがって、エミュレータによるエミュレ
ーションに際してフラッシュメモリに代えてＲＡＭから
成る代替メモリ１４を利用する場合に、フラッシュメモ
リへのプレライト及びそれに対するベリファイ動作を規
定するユーザプログラムをそのまま用いても、リードデ
ータの反転データに代えてデータバスの値を論理値
“０”に強制することができ、ユーザは特別な考慮を一
切払わずに、更には特別な付加回路を用意することな
く、フラッシュメモリに対するプレライトやそのベリフ
ァイ動作においてエミュレータなどのサポートツールを
使用してフラッシュメモリの消去をＲＡＭに対して行う
場合の不都合を解消することができる。したがって、フ
ラッシュメモリを利用したシステムのデバッグやそのプ
ログラムデバッグを容易に行うことができる。特に本実
施例においては、エミュレーションに対してはデータバ
スの値を選択的に論理値“０”に強制する回路を従来の
エミュレータに追加すればよく、エミュレータの回路規
模の増大を極力抑えることができる。更に、プレライト
であることを通知する信号形成はエバチップ１１Ａ内部
で行うから、動作速度の速いマイクロコンピュータにも
余裕を持って対応できる。但し、マイクロコンピュータ
の命令セットにＰＭＯＶ命令のような専用命令を追加し
なければならないから、ＣＰＵの設計段階から当該命令
をサポートできるように命令デコーダ５０等の論理を決
定しておく必要がある。

【００４３】《プレライトステータスをエバチップ外部
で生成》第２の実施例は、第１の実施例同様にマクロ
コンピュータの命令セットにプレライトを認識するため
の専用命令を追加するが、マイクロコンピュータがその
命令を実行したことを認識する回路をエミュレータに設
け、エミュレータがプレライトを認識することにより、
リードデータの反転データに代えてデータバスの値を論
理値“０”に強制するものである。

【００４４】図５には第２の実施例に係るエミュレータ
の一部が示される。本実施例においてのエバチップ１１
Ｂはその命令セットに前記と同じＰＭＯＶ命令を有す
る。但し、エバチップ１１Ｂは、ＰＭＯＶ命令をデコー
ドして内部制御信号を生成しても、プレライトステータ
ス信号を形成して外部に出力する機能は備えていない。
エバチップ１１ＢがＰＭＯＶ命令を実行することを検出
する回路はエミュレータが備える。即ち、コントロール
バス３４に接続されたレジスタ６０が設けられ、当該レ
ジスタ６０にはエミュレータ制御用マイクロコンピュー
タ３３によってＰＭＯＶ命令のオペコード（オペレーシ
ョンコード）が設定される。このレジスタ６０の値はコ
ンパレータ６１の一方の入力とされる。コンパレータ６
１の他方の入力はエミュレーションバス２４のデータバ
ス２４Ｄに入力が接続されたラッチ回路６２の出力に接
続される。このラッチ回路６２はエバチップ１１Ｂが外
部に出力する命令フェッチサイクルのステータス信号６
３によって命令フェッチサイクルが通知されるタイミン
グに同期して、データバス２４Ｄ上の命令をラッチす
る。この実施例ではエバチップ１１Ｂがフェッチすべき
命令は代替メモリ１４に格納されている。コンパレータ
６１はラッチ回路６２がＰＭＯＶ命令をラッチすると一
致検出信号としてのＰＭＯＶオペコードフェッチステー
タス信号６４を活性化する。プレライトステータス信号
６５は、一致検出信号６４が活性化された状態において
エバチップ１１Ｂが命令実行サイクルで且つそれがライ
トサイクルであることを信号６７にてナンドゲート６６
で検出することによって活性化される。エミュレーショ
ンバス２４を構成するアドレスバス２４Ａ及びデータバ
ス２４Ｄには第１実施例と同じようにアドレスバスバッ
ファ５４、データバスバッファ５５、バスバッファ５６
が設けられ、プレライトステータス信号６５が活性化さ
れると、当該ＰＭＯＶ命令によるメモリライトサイクル
でエバチップ１１Ｂが出力するデータはバスバッファ５
６にて論理“０”に強制されて代替メモリ１４に供給さ
れる。

【００４５】この第２実施例においても、エミュレータ
によるエミュレーションに際してフラッシュメモリに代
えてＲＡＭから成る代替メモリを利用する場合に、フラ
ッシュメモリへのプレライト及びそれに対するベリファ
イ動作を規定するユーザプログラムをそのまま用いて
も、リードデータの反転データに代えてデータバスの値
を論理値“０”に強制することができ、ユーザは特別な
考慮を一切払わずに、システムデバッグ若しくはプログ
ラムデバッグを行うことができる。特に本実施例におい
ては、マイクロコンピュータの命令セットにＰＭＯＶ命
令のような専用命令を追加しなければならないから、Ｃ
ＰＵの設計段階から当該命令をサポートできるように命
令デコーダ等の論理を決定しておく必要があるが、実チ
ップとしてのマイコンチップそれ自体はプレライトステ
ータス信号６５を外部に出力することを要しないため、
エバチップ１１Ｂの外部端子数を特別に増やすことを要
しない。尚、プレライトステータス信号６５はＴＴＬ等
の外付け回路で形成するから、高速動作への対応という
点においては前記第１実施例の方が優れている。

【００４６】《専用命令を用いずにエバチップ内部でプ
レライトを認識》第３実施例はプレライトがリード、
モディファイ、ライトによって行われること、換言すれ
ば当該リードとライトのアドレスが同一アドレスである
ことに着目してプレライトの発生を監視するようにし
て、ＰＭＯＶのような専用命令を用いずに、ライトデー
タを論理値“０”に強制するようにしたものである。

【００４７】図６には第３実施例に係るエバチップ１１
Ｃの一部が示される。プレライト検出回路７０はアドレ
スラッチ制御回路７１とアドレスコンペア回路７２を備
え、アドレスコンペア回路７２がプレライトステータス
信号７３をエバチップ１１Ｃの外部に出力する。プレラ
イトを行うプログラムは例えば、ＭＯＶ．Ｂ＠ｘｘｘｘ，Ｒｘ（フラッシュメモリのリ
ード）ＮＯＴ．ＢＲｘ（リードデータ反転）ＭＯＶ．ＢＲｘ，＠ｘｘｘｘ（反転データのライト）とされ、プレライトの処理では一つのアドレスに対して
リード、モディファイ、ライトの連続処理が行われる。
上記命令記述例においてメモリアドレスは＠ｘｘｘｘ、
即ちレジスタｘｘｘｘに格納された値である。特に制限
されないが、本実施例のエバチップ１１Ｃ（これに対応
される実チップも同様である）はフラッシュメモリがア
ドレスＨ’０００００〜Ｈ’１ＦＦＦＦに割り当てら
れ、当該フラッシュメモリエリアは１ステートアクセス
で、ライト／イレーズを８ビット単位で行うものとされ
る。

【００４８】このとき、前記アドレスラッチ制御回路７
１は図７に示されるように、アドレスデコーダ７４にて
フラッシュメモリエリアのアクセスか否かを内部アドレ
スバス１８Ａの上位３ビットをデコードして検出する。
更に、当該アクセスがバイトデータに対するリードアク
セスであることをバスコマンド信号及びアクセス制御信
号にてバイトリードデコーダ７５にて検出する。バスコ
マンドはバイト、ワード等のアクセスデータビット数を
通知する制御信号であり、アクセス制御信号はリード信
号（ＲＤ）とされる。上記各条件が一致すると、アンド
ゲート７６の出力がハイレベルに活性化され、それをラ
ッチ制御端子に受けるアドレスラッチ回路７７は、内部
アドレスバス１８Ａの下位側１７ビットをラッチする。
これによってアドレスラッチ回路７７にラッチされるア
ドレス情報は、フラッシュメモリに対するバイト単位で
のリードアクセスアドレスの下位１７ビットの情報とさ
れる。

【００４９】アドレスコンペア回路７２は図８に示され
るように、前記アドレスラッチ回路７７がラッチしたア
ドレス情報を一方の入力端子に受ける比較器７８を備え
る。比較器７８の他方の入力には内部アドレスバス１８
Ａの下位１７ビットが供給され、双方の入力アドレス情
報が一致するかを検出する。更にアドレスデコーダ７９
にてフラッシュメモリエリアのアクセスか否かを内部ア
ドレスバス１８Ａの上位３ビットをデコードして検出す
る。また、当該アクセスがバイトデータに対するライト
アクセスであることをバスコマンド信号及びアクセス制
御信号にてバイトライトデコーダ８０にて検出する。バ
イトライトデコーダ８０にてバイトライトアクセスが検
出され、前記アドレスデコーダ７９にてフラッシュメモ
リエリアのアクセスが検出され、且つ前記比較器７８に
てアドレス情報の一致が検出されると、アンドゲート８
１の出力がハイレベルに活性化され、それを受けるタイ
ミング制御回路８２は、ＣＰＵ（中央処理装置）１９に
よる内部データバス１８Ｄへのライトデータの出力タイ
ミングに同期させてプレライトステータス信号７３を活
性化して外部に出力する。

【００５０】以上より明らかなように一つのアドレスに
対するリード、モディファイ、ライトから成るプレライ
トのライト動作に同期して外部にプレライトステータス
信号７３が出力される。前記プレライトステータス信号
７３にて、エミュレーションバス２４のデータバス２４
Ｄの値を論理値“０”に強制する回路は図９に示される
ように、前記データバス２４Ｄに設けられたデータバス
バッファ５５及びバスバッファ５６をプレライトステー
タス信号７３にて制御することによって行われる。その
動作は上記実施例と同様であるからその詳細な説明は省
略する。尚、上記実施例構成による動作が有効とされる
のは、エバチップ１１Ｃがフラッシュメモリを内蔵する
ときはそれに前記エバチップモードが設定されたときで
あり、フラッシュメモリを内蔵しない場合（実チップに
は内蔵されている）は、エミュレータ側で図９の接続構
成が採られているときである。

【００５１】第３実施例においても、エミュレータによ
るエミュレーションに際してフラッシュメモリに代えて
ＲＡＭから成る代替メモリを利用する場合に、フラッシ
ュメモリへのプレライト及びそれに対するベリファイ動
作を規定するユーザプログラムをそのまま用いても、リ
ードデータの反転データに代えてデータバスの値を論理
値“０”に強制することができ、ユーザは特別な考慮を
一切払わずに、システムデバッグ若しくはプログラムデ
バッグを行うことができる。特に本実施例においては、
プレライトステータス信号７３をエバチップ１１Ｃの内
部で生成してエミュレータに供給することができるの
で、第１実施例のようにマイクロコンピュータの命令セ
ットにＰＭＯＶ命令のような専用命令を追加しなくて
も、それと同様に高速動作のマイクロコンピュータ若し
くは高速データ処理に対応することができる。

【００５２】《命令アドレスを指定してプレライトを認
識》第４実施例はプレライトのライト命令が存在する
アドレスを予めエミュレータに指定し、エミュレータが
当該指定アドレスを監視し、それが実行される状態を検
出することによってデータバスの値を論理値“０”に強
制する。エミュレータを利用したユーザプログラムの実
行は、通常ホスト装置がエミュレータに対してユーザプ
ログラムの実行コマンドを発行して、実行される。この
とき、フラッシュメモリに対するプレライトは前述のよ
うに、一つのメモリアドレスに対してリード、モディフ
ァイ、ライトの連続処理が行われる。斯る処理の最後の
ライトを指定する命令アドレスを前記ユーザプログラム
の実行コマンドにて指定する。例えばプレライトを行う
プログラム若しくはルーチンが、一つのプレライトアド
レスに対して、ＭＯＶ．Ｂ＠ｘｘｘｘ，Ｒｘ（フラッシュメモリのリ
ード）ＮＯＴ．ＢＲｘ（リードデータ反転）ＭＯＶ．ＢＲｘ，＠ｘｘｘｘ（反転データのライト）の記述を含むとき、実行コマンドにて指定すべき命令ア
ドレスは図１０にも示されるように、ＭＯＶ．ＢＲ
ｘ，＠ｘｘｘｘ（反転データのライト）の命令アドレス
とされる。上記３行の命令は消去領域の全メモリアドレ
スに対して順次実行されていく。このとき、＠ｘｘｘｘ
で示されるメモリアドレスは図２０のフローチャートに
示されるように反転データのライト後に更新されて、再
度データリードの動作に帰還される。即ち、プレライト
の処理ルーチンは一つのサブルーチン若しくはモジュー
ル化されたプログラムとされ、消去領域の全メモリアド
レスに対するプレライトの処理において反転データライ
ト命令（ＭＯＶ．ＢＲｘ，＠ｘｘｘｘ）のアドレスは同
じ命令アドレスとされる。

【００５３】図１１には指定された命令アドレスに基づ
いてプレライトを認識可能にしたエミュレータの部分ブ
ロック図が示される。前記実行コマンドにて指定された
命令アドレスはエミュレータ制御用マイクロコンピュー
タ３３にてコントロールバス３４からレジスタ９０に保
持される。レジスタ９０に保持された命令アドレスはコ
ンパレータ９１の一方の入力に供給される。コンパレー
タ９１の他方の入力にはラッチ回路９２の出力が結合さ
れる。ラッチ回路９２の入力はＰＣ生成回路２７の出力
に接続される。ＰＣ生成回路２７はエバチップ１１Ｆに
内蔵されているプログラムカウンタ（図示せず）の値を
追うためにプログラムカウンタの値を再生する回路であ
り、エミュレーションバス２４に含まれるアドレスバス
２４Ａの値と、エミュレータ専用コントロール信号に含
まれる命令フェッチステータス信号９４を受け、当該ス
テータス信号９４が命令フェッチを意味するときにアド
レスバス２４Ａの値を取り込んで出力する。前記ラッチ
回路９２はエミュレータ専用コントロール信号に含まれ
る命令実行サイクルステータス信号９５をラッチ制御端
子に受け、命令実行サイクルに同期してＰＣ生成回路２
７の出力をラッチする。したがってコンペア回路９１
は、命令実行タイミング毎に当該実行される命令のアド
レスと前記レジスタ９０に設定された命令アドレスを比
較し、その比較結果をプレライトステータス信号９６と
して出力する。これにより、コンペア回路９１による比
較結果の一致は、レジスタ９０に設定された前記リー
ド、モディファイ、ライトの最後のライト命令をエバチ
ップ１１Ｆが実行する時とされる。プレライトステータ
ス信号９６は、前記実施例同様のデータバスバッファ５
５とバスバッファ５６に供給され、ライト命令をエバチ
ップ１１Ｆが実行する時にプレライトステータス信号９
６が活性化されることにより、エバチップ１１Ｆが出力
する反転データに代えて全ビット論理値“０”のデータ
が代替メモリ１４に供給される。尚、カバレジメモリ２
８はラッチ回路９２と同様に命令実行サイクルに同期し
てＰＣ生成回路２７の出力を順次蓄積していき、それに
よってエバチップ１１Ｆによる命令実行率のようなＰＣ
カバレジ率を取得可能にする回路である。本来ＰＣ生成
回路２７はカバレジメモリ２８にとって必須の回路構成
であり、この実施例では、ＰＣ生成回路２７はプレライ
トステータス信号９６の生成に流用されていると位置付
けられる。

【００５４】第４実施例においても、エミュレータによ
るエミュレーションに際してフラッシュメモリに代えて
ＲＡＭから成る代替メモリを利用する場合に、フラッシ
ュメモリへのプレライト及びそれに対するベリファイ動
作を規定するユーザプログラムをそのまま用いても、リ
ードデータの反転データに代えてデータバスの値を論理
値“０”に強制することができ、ユーザは特別な考慮を
一切払わず、システムデバッグ若しくはプログラムデバ
ッグを行うことができる。特に本実施例においては、プ
レライトの検出及びデータバスの論理値“０”への強制
をエバチップの内部回路が一切負わないから、従来のエ
バチップをそのまま流用することができる。また、ＰＣ
生成回路など既存の回路を流用できるので、エミュレー
タの回路規模増大も極力抑えることができる。尚、命令
プリフェッチの手法が複雑なマイクロコンピュータや命
令キャッシュメモリを内蔵するマイクロコンピュータ等
の場合には、ＰＣの生成論理が複雑化することが予想さ
れるため、高速動作するマイクロコンピュータへの対応
には限界がある。

【００５５】《命令アドレスを指定してライト命令を書
き換え》第５実施例はプレライトのライト命令が存在
するアドレスを予めエミュレータに指定し、エミュレー
タが当該指定アドレスのライト命令を、論理値“０”の
書込み命令に入れ換えて、プレライトの処理を実行させ
るものである。上記実施例と同様に、例えばプレライト
を行うプログラム若しくはルーチンが一つのプレライト
アドレスに対して、ＭＯＶ．Ｂ＠ｘｘｘｘ，Ｒｘ（フラッシュメモリのリ
ード）ＮＯＴ．ＢＲｘ（リードデータ反転）ＭＯＶ．ＢＲｘ，＠ｘｘｘｘ（反転データのライト）の記述を含むとき、ＭＯＶ．ＢＲｘ，＠ｘｘｘｘ（反
転データのライト）の命令を、例えば、ＭＯＶ．Ｂ＃
００，＠ｘｘｘｘに置き換える。この命令は、イミディ
エイトデータ＃００（全ビット論理値“０”のバイトデ
ータ）をメモリアドレス＠ｘｘｘｘに直接ライトする命
令である。したがってプレライトが発生した場合にはメ
モリに対して論理値“０”のデータが強制的に書き込ま
れる。

【００５６】図１２には命令置き換えのためのエミュレ
ータ２０Ａの構成が示される。命令の書換はエミュレー
タの一つの機能であるパラレルアクセス機能（ショート
ブレーク機能などとも称される）を用いる。このパラレ
ルアクセス機能は、エバチップ１１がユーザプログラム
を実行中に、或いはエバチップ１１によるユーザプログ
ラムの実行を一時中止させて、代替メモリ１４をエミュ
レータ制御用マイクロコンピュータ３３にもアクセス可
能にさせる機能である。この機能実現のために、エミュ
レーションバス２４はアドレス制御回路１００とデータ
制御回路１０１を介して代替メモリ１４に接続される。
アドレス制御回路１００及びデータ制御回路１０１はエ
バチップ１１が出力するバスアクセスのための各種ステ
ータス若しくはストローブ信号１０２を入力する。アド
レス制御回路１００は、前記ステータス若しくはストロ
ーブ信号１０２に基づいて、エバチップ１１から代替メ
モリ１４へアドレスを供給すべきタイミングを検出して
エミュレーションバス２４を代替メモリ１４に接続制御
する。データ制御回路１０１は、前記ステータス若しく
はストローブ信号１０２に基づき、エバチップ１１から
代替メモリ１４へライトデータを供給すべきタイミング
を検出してその期間、エミュレーションバス２４を代替
メモリ１４に接続制御し、代替メモリ１４からエバチッ
プ１１へリードデータを供給すべきタイミングを検出し
てその期間当該リードデータをラッチしてエミュレーシ
ョンバス２４に供給する。したがって、パラレルアクセ
ス機能を活性化した状態において、代替メモリ１４はエ
バチップ１１が代替メモリ１４をアクセスしない期間は
エミュレーションバス２４とは非接続状態に制御され
る。

【００５７】パラレルアクセス制御回路３１は代替メモ
リ１４とコントロールバス３４との間に配置され、コン
トロールバス３４から代替メモリ１４に供給すべきアド
レスが設定されるパラレルアドレスレジスタＲ３、代替
メモリ１４とコントロールバス３４とを双方向接続する
パラレルデータレジスタＲ４、３本のワークレジスタＲ
１，Ｒ２，Ｒ５、及び制御部１０３を備えて成る。制御
部１０３はコントロールバス３４から与えられるデータ
及びアドレスに基づいて前記各レジスタＲ１〜Ｒ５の選
択制御及びリードライト制御を行う。制御部１０３は更
にコントロールバス３４を介して指示されるパラレルア
クセス機能の活性状態／非活性状態に応じて前記アドレ
ス制御部１００及びデータ制御部１０１に制御信号を出
力し、また、エバチップ１１からの前記ステータス若し
くはストローブ信号１０２を受け、代替メモリ１４がエ
ミュレーションバス２４と非接続状態にされていると
き、パラレルアドレスレジスタＲ３やパラレルデータレ
ジスタＲ４を代替メモリ１４に接続制御する制御信号を
生成する。それら制御内容は、コントロールバス３４か
ら前記制御部１０３に与えられるコマンドのような制御
情報によって規定される。

【００５８】パラレルアクセス機能は、アドレス制御回
路１００及びデータ制御回路１０１にて代替メモリ１４
がエミュレーションバス２４から切り離されている期間
に、パラレルアドレスレジスタＲ３及びパラレルデータ
レジスタＲ４を用いて、エミュレータ制御用マイクロコ
ンピュータ３３が代替メモリ１４をアクセスできるよう
にする。本実施例では一般的なパラレルアクセス機能実
現のためのハードウェアに対し、命令置き換えのために
レジスタＲ１，Ｒ２，Ｒ５が追加されている。本実施例
に従えば、レジスタＲ１には前記置き換え後の命令、Ｍ
ＯＶ．Ｂ＃００，＠ｘｘｘｘが格納される。この命令
におけるデータ転送先はレジスタ間接アドレシングにて
指定される。この実施例に従えば、プレライトに際して
のライト命令の置き換えだけを想定しているので、レジ
スタＲ１は読み出し専用のレジスタであれば十分であ
る。この意味において当該レジスタＲ１は図１２におい
て読み出し専用とされている。レジスタＲ５にはユーザ
が指定する命令アドレス、即ち、置き換えられるべき命
令ＭＯＶ．ＢＲｘ，＠ｘｘｘｘのアドレスが予めセッ
トされる。

【００５９】図１３に基づいて命令置き換えの制御手順
を説明する。先ずエミュレーションの全体的な処理にお
ける命令置き換え制御手順の位置付けを説明する。エミ
ュレーションが開始されると、ユーザプログラムに従っ
てフラッシュメモリに対する（実際ににはエミュレータ
の代替メモリ１４に対する）書込み消去モードが発生す
るか否かがモニタされ（ステップＳ１）、フラッシュメ
モリに対する書込み消去である場合は（Ｓ１＝Ｙｅ
ｓ）、命令置き換え制御手順に分岐されてフラッシュメ
モリに対する書込み消去が行われる。フラッシュメモリ
に対する書込み消去でない場合には、フェッチされた命
令がそのまま実行される（ステップＳ２）。そのような
処理はブレーク割込みが発されるまで繰り返され、ブレ
ーク割込みが発生されたところで（Ｓ３＝Ｙｅｓ）、エ
ミュレーションが終了される。フラッシュメモリに対す
る書込み消去モードの発生は、エミュレータのモニタ機
能を利用する。例えば書き込み消去プログラムの先頭命
令アドレスを予め条件レジスタに格納し、エバチップ１
１による命令実行中のバスの情報が条件レジスタの値に
一致するか否かを以て検出する。

【００６０】前記フラッシュメモリに対する書込み消去
モードが発生すると、レジスタＲ５に設定されている命
令アドレスがパラレルアドレスレジスタＲ３に転送され
る（ステップＳ４）。そして、レジスタＲ３に転送され
た命令アドレスの命令が代替メモリ１４から読出されて
パラレルデータレジスタＲ４に転送される（ステップＳ
５）。レジスタＲ４に転送された命令はレジスタＲ２に
退避される（ステップＳ６）。次いで、レジスタＲ１に
保持されている命令がパラレルデータレジスタＲ４に内
部転送され（ステップＳ７）、レジスタＲ４転送された
命令がパラレルアドレスレジスタＲ３のアドレスによっ
て代替メモリ１４に書き込まれる（ステップＳ８）。こ
れにより、レジスタＲ５で指定された代替メモリ上のも
との命令ＭＯＶ．ＢＲｘ，＠ｘｘｘｘはレジスタＲ２
に退避され、当該命令が配置されていたフラッシュメモ
リ上の元のアドレス位置はＭＯＶ．Ｂ＃００，＠ｘｘ
ｘｘによって置き換えられる。上記動作は、フラッシュ
メモリのアドレスに対するリード、モディファイ、ライ
トのプレライト処理の当該ライト処理が実行されるまで
に完了される。完了されない場合には、制御部１０３が
エバチップ１１にバス権を要求して当該ライト動作の開
始を遅延させればよい。但し、その場合にはエミュレー
ションのリアルタイム性はある程度損なわれる。命令の
置き換えが完了された後は、置き換えられた命令に従っ
てプレライトが実行される。そのプレライトはＲＡＭか
ら成る代替メモリ１４に対して行われるが、上記実施例
同様にそのときの書込みデータは論理値“０”に強制さ
れているので、リードデータの反転データを書き込んだ
ときのような書込みエラーを生じない。書込み消去モー
ドが解除されると（ステップＳ９）、その後は、レジス
タＲ２に退避されていた元の命令がレジスタＲ４に転送
され（ステップＳ１０）、転送された命令は、レジスタ
Ｒ３のアドレスを利用して代替メモリ上の元のアドレス
位置に復帰される（ステップＳ１１）。

【００６１】第５実施例においても、エミュレータによ
るエミュレーションに際してフラッシュメモリに代えて
ＲＡＭから成る代替メモリを利用する場合に、フラッシ
ュメモリへのプレライト及びそれに対するベリファイ動
作を規定するユーザプログラムをそのまま用いても、エ
ミュレータ内部で命令の置き換えを行ってリードデータ
の反転データに代えてデータバスの値を論理値“０”に
強制することができ、プレライトが終了されると自動的
にその命令が元の命令戻される。したがって、ユーザは
特別な処理を用意することなく、システムデバッグ若し
くはプログラムデバッグを行うことができる。尚、イミ
ディエイトデータをメモリに直接ライトする命令を持た
ないマイクロコンピュータの場合、当該イミディエイト
データを一度汎用レジスタに転送してから当該レジスタ
のデータをメモリに書き込まなければならず、置き換え
られた命令は２命令になってしまう。したがって第５実
施例は、そのようなマイクロコンピュータのエミュレー
タには適用することができない。

【００６２】《プレライト専用命令とバス強制手段を持
つエバチップ》第６の実施例は、マクロコンピュータ
の命令セットにプレライトを認識するための専用命令を
追加し、マイクロコンピュータはその命令を実行したこ
とを検出する事により、リードデータの反転データに代
えてデータバスの値を論理値“０”に強制するものであ
る。即ち第１の実施例に対し、バスの値を論理値“０”
に強制する手段をエバチップが内蔵する点が相違され
る。

【００６３】図１４にはエバチップ１１Ｄの一例ブロッ
ク図が示される。このエバチップ１１Ｄは単結晶シリコ
ンのような１個の半導体基板に、ＣＰＵ４０、バスコン
トローラ４１、ユーザインタフェース４２、周辺機能モ
ジュール４３、エミュレータ専用信号制御部４４Ａ、及
びエミュレータインタフェース４５Ａを備えて成る。同
図のエバチップ１１Ｄに対する実チップとしてのマイコ
ンチップは前記エミュレータ専用信号制御部４４Ａ及び
エミュレータインタフェース４５Ａを備えていない点が
エバチップ１１Ｄと相違される。このエバチップ１１Ｄ
は、図２２のエバチップと同様にフラッシュメモリを内
蔵するマイコンチップに対応されるものであり、当該エ
バチップ１１Ｄがフラッシュメモリを内蔵する場合には
前記バススイッチ１６、１７を含み、エバチップモード
によってフラッシュメモリがＣＰＵ４０から切り離され
るようになっている。エバチップ１１Ｄがフラッシュメ
モリを内蔵しない場合、またエバチップがフラッシュメ
モリを内蔵してエバチップモードが設定されるとき、マ
イコンチップのフラッシュメモリは代替メモリ１４に代
替される。前記ＣＰＵ４０はＣＰＵバス（アドレスバ
ス、データバス、コントロールバス）４６を介してバス
コントローラ４１に結合され、バスコントローラ４１、
ユーザインタフェース４２、及び周辺機能モジュール４
３は内部バス（アドレスバス、データバス、コントロー
ルバス）４７に結合される。本実チップではエミュレー
タ専用信号制御部４４ＡにはＣＰＵバス４６と内部バス
４７の双方が結合されている。エミュレータ専用信号制
御部４４Ａは、エバチップ１１Ｄの内部で内部バス４６
やＣＰＵバス４７を介して供給された情報をエミュレー
タインタフェース４５Ａを介してエミュレーション用の
情報として外部に出力し、またエミュレータ側からエミ
ュレータインタフェース４５Ａに供給される制御情報を
内部バスに供給する。

【００６４】図１４のエバチップ１１Ｄにおいてその命
令セットにはメモリへのデータ書込みに利用される一般
的なデータ転送命令ＭＯＶを有する。フラッシュメモリ
へのプレライトにも当該データ転送命令ＭＯＶを利用す
ることができるが、本実施例では、フラッシュメモリへ
のプレライトに専用化されたコードを持つＰＭＯＶ命令
が命令セットに追加されている。ＰＭＯＶ命令はデータ
転送動作の点においてはＭＯＶ命令と同じであるが、プ
レライトステータス信号４９Ａを形成してエミュレータ
専用信号制御部４４Ａに供給する機能が追加されてい
る。したがって、ＰＭＯＶ命令がＣＰＵ４０にフェッチ
され、それが命令デコーダ５０Ａにて解読されると、当
該ＰＭＯＶ命令のソースオペランド指定フィールドに記
述されたアドレスのデータをディスティネーションオペ
ランド指定フィールドに記述された位置に転送させるた
めの制御信号が生成されてデータ転送が行われ、そのと
き、プレライトステータス信号４９Ａを形成してエミュ
レータ専用信号制御部４４Ａに供給される。エミュレー
タ専用信号制御部４４Ａは、図１５に示されるようにデ
ータバスに介在されたデータバスバッファ５５とバスバ
ッファ５６を備える。データバスバッファ５５は、リー
ド信号ＲＤにてデータの入出力方向が制御される。この
データバスバッファ５５は、プレライトステータス信号
４９Ａが非活性状態のハイレベルのとき（ＰＭＯＶ命令
が実行されていない状態）、データバスバッファ５５の
イネーブル制御端子がローレベルにされて、入出力動作
可能にされる。プレライトステータス信号４９Ａが活性
状態のローレベルのときは（ＰＭＯＶ命令が実行される
状態）、データバスバッファ５５は高インピーダンス状
態にされる。このとき、前記バスバッファ５６はその制
御端子に活性状態のプレライトステータス信号４９Ａを
受けることによって、データバスを論理値“０”に強制
する。ＰＭＯＶ命令はプレライトにおけるライトサイク
ルに専用化された命令であるから、当該ライトサイクル
においては全ビット論理値“０”のデータが代替メモリ
１４に書き込まれる。

【００６５】したがって、エミュレータによるエミュレ
ーションに際してフラッシュメモリに代えてＲＡＭから
成る代替メモリを利用する場合に、フラッシュメモリへ
のプレライト及びそれに対するベリファイ動作を規定す
るユーザプログラムをそのまま用いても、リードデータ
の反転データに代えてデータバスの値を論理値“０”に
強制することができ、ユーザは特別な考慮を一切払わず
にシステムデバッグ若しくはプログラムデバッグを行う
ことができる。特に本実施例においては、データバスの
値を選択的に論理値“０”に強制する回路をエバチップ
１１Ｄが内蔵するので、エミュレータの開発においては
データバスの値を選択的に論理値“０”に強制する回路
などを一切考慮する必要はない。

【００６６】さらに、本実施例の構成はエバチップに限
らず実チップにおけるＲＡＭによるフラッシュメモリの
エミュレーションにも有用である。フラッシュメモリ
は、その消去や書き込みに時間がかかるため、パラメー
タ等のデータをリアルタイムに書き換えながらチューニ
ングを行うといった使い方が難しい場合がある。このよ
うな場合、フラッシュメモリの特定のメモリブロック領
域（一括消去単位）にＲＡＭの一部のアドレスを重ね合
わせて使うことができる。これがＲＡＭによるフラッシ
ュメモリのエミュレーション機能である。アドレス重ね
合わせのためのＲＡＭエリアの設定及び当該エミュレー
ション機能の設定はマイクロコンピュータ内部のコント
ロールレジスタに対する制御データの書込みによって行
うことができる。このエミュレーション機能が設定され
ると、アドレスが重ね合わせられたフラッシュメモリエ
リアに対するアクセスは内蔵ＲＡＭへのアクセスとされ
る。このような場合にも本実施例のようにＰＭＯＶ命令
を採用し且つプレライトに際しての書込みデータを論理
値“０”に強制する手段を実チップが備えることによ
り、プレライトのためのプログラムを変更することなく
内蔵ＲＡＭのエミュレーション機能に対応することがで
きる。

【００６７】《専用命令を用いずエバチップ内部でプレ
ライトを認識し且つバス強制手段を持つエバチップ》
第７実施例はプレライトがリード、モディファイ、ライ
トによって行われることに着目してプレライトの発生を
監視するようにして、ＰＭＯＶのような専用命令を用い
ないようにし、更に、前記ライトデータを論理値“０”
に強制する手段をエバチップに内蔵したものである。即
ち第３実施例に対し、更に前記ライトデータを論理値
“０”に強制する手段をエバチップに内蔵したものであ
る。

【００６８】図１６には第７実施例に係るエバチップ１
１Ｅの一部が示される。プレライト検出回路７０Ａはア
ドレス／データラッチ制御回路７１Ａ、アドレスコンペ
ア回路７２によって構成され、アドレスコンペア回路７
２がプレライトステータス信号をデータ制御回路１１０
に出力する。データ制御回路１０はエミュレーション用
のデータ出力回路であり、プレライトステータス信号７
３Ａと内部データバス１８Ｄの値に基づいて、プレライ
トにおけるリード、モディファイ、ライトに際してのラ
イトデータを全ビット論理値“０”に強制する制御を行
う。データ制御回路１１０の出力はエミュレータ専用デ
ータバス入出力制御回路１１１を介して外部に与えられ
る。外部から供給されるデータはエミュレータ専用デー
タバス入出力制御回路１１１を介して内部データバス１
８Ｄに与えられる。エミュレータ専用データバス入出力
制御回路１１１におけるデータ伝送方向はＣＰＵ（中央
処理装置）１９等が出力するアクセス制御信号によって
行われる。

【００６９】ここで、プレライトを行うプログラムは例
えば第３実施例と同様に、ＭＯＶ．Ｂ＠ｘｘｘｘ，Ｒｘ（フラッシュメモリのリ
ード）ＮＯＴ．ＢＲｘ（リードデータ反転）ＭＯＶ．ＢＲｘ，＠ｘｘｘｘ（反転データのライト）とされ、プレライトの処理では一つのアドレスに対して
リード、モディファイ、ライトの連続処理が行われる。
上記命令記述例においてメモリアドレスは＠ｘｘｘｘ、
即ちレジスタｘｘｘｘに格納された値である。特に制限
されないが、本実施例のエバチップ（これに対応される
実チップも同様である）１１Ｅはフラッシュメモリがア
ドレスＨ’０００００〜Ｈ’１ＦＦＦＦに割り当てら
れ、当該フラッシュメモリエリアは１ステートアクセス
で、ライト／イレーズを８ビット単位で行うものとされ
る。

【００７０】このとき、前記アドレス／データラッチ制
御回路７１Ａは図１７に示されるように、アドレスデコ
ーダ７４にてフラッシュメモリエリアのアクセスか否か
を内部アドレスバス１８Ａの上位３ビットをデコードし
て検出する。更に、当該アクセスがバイトデータに対す
るリードアクセスであることをバスコマンド信号及びア
クセス制御信号にてバイトリードデコーダ７５にて検出
する。バスコマンドはバイト、ワード等のアクセスデー
タビット数を通知する制御信号であり、アクセス制御信
号はリード信号とされる。上記各条件が一致すると、ア
ンドゲート７６の出力がハイレベルに活性化され、それ
をラッチ制御端子に受けるアドレスラッチ回路７７は、
内部アドレスバス１８Ａの下位側１７ビットをラッチす
る。また、アンドゲート７６の出力はタイミング制御回
路１１２に供給され、アドレスラッチに同期してそのと
きのデータバス１８Ｄ上の確定されたデータをデータラ
ッチ回路１１３にラッチさせる。これによってアドレス
ラッチ回路７７にラッチされるアドレス情報は、フラッ
シュメモリに対するバイト単位でのリードアクセスアド
レスの下位１７ビットの情報とされ、データラッチ回路
１１３にはそのときのリードデータがラッチされる。タ
イミング制御回路１１２はリードアドレスが確定されて
からリードデータがデータバス１８Ｄ上で確定するまで
のタイミングを待ってデータラッチ回路１１３にラッチ
動作させるものである。前記アドレスコンペア回路７２
は図８で説明したものと同様であるのでその詳細な説明
は省略する。

【００７１】データ制御回路１１０の一例は図１８に示
される。図１８は内部データバス１８Ｄの１ビットに対
応する構成が代表的に示され、全ビットが同様に構成さ
れる。前記データラッチ回路１１３の出力はプレライト
ステータス信号７３Ａの反転信号と共にノアゲート１１
４に供給され、プレライトステータス信号７３Ａが論理
値“０”の非活性化レベルにされている状態において前
記ノアゲート１１４の出力は論理値“０”に固定され、
その結果ノアゲート１１５は内部データバス１８Ｄの値
を出力する。一方、プレライトステータス信号７３Ａが
論理値“１”の活性化レベルにされている状態ではノア
ゲート１１４はデータラッチ回路１１にラッチされてい
るデータの論理値反転された値を出力する。即ちその出
力はリード、モディファイ、ライトにおけるライトデー
タに等しくされる。このとき内部データバス１８Ｄには
当該ライトデータが供給される。これにより、ノアゲー
ト１１５には、内部データバス１８Ｄの値（ライトデー
タ）をインバータ１１６で反転した値（リードデータの
論理値に等しい）と、ノアゲート１１４から出力される
値（ライトデータの論理値に等しい）が入力される。リ
ードデータとライトデータは相互に論理値反転されたデ
ータであるから、ノアゲート１１５の出力は論理値
“０”に強制され、これが書き込みデータとして外部の
代替メモリ１４に供給される。本実施例における論理値
“０”への強制機能は、エバチップ１１Ｅがフラッシュ
メモリを内蔵するときは前記エバチップモードが設定さ
れたときに有効とされる。

【００７２】したがって本実施例においても、エミュレ
ータによるエミュレーションに際してフラッシュメモリ
に代えてＲＡＭから成る代替メモリを利用する場合に、
フラッシュメモリへのプレライト及びそれに対するベリ
ファイ動作を規定するユーザプログラムをそのまま用い
ても、リードデータの反転データに代えてデータバスの
値を論理値“０”に強制することができ、ユーザは特別
な考慮を一切払わずシステムデバッグ若しくはプログラ
ムデバッグを行うことができる。特に本実施例において
は、データバスの値を選択的に論理値“０”に強制する
回路をエバチップ１１Ｅが内蔵するので、エミュレータ
の開発においてはデータバスの値を選択的に論理値
“０”に強制する回路などを一切考慮する必要はない。
そしてエバチップ若しくはマイクロコンピュータは、命
令セットにＰＭＯＶのような特別な命令コードを割り当
てたアーキテクチャーを採用する必要もない。

【００７３】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。例えば、
プレライトにおける書込みデータを論理値“０”に強制
する手段は実施例のバスバッファ５６に限定されず、種
々変更可能である。また、フラッシュメモリに対するア
ドレスマッピングも上記実施例に限定されず適宜変更可
能である。また電気的に書き換え可能な不揮発性半導体
記憶装置はフラッシュメモリに限定されず、ＭＮＯＳを
記憶トランジスタとするようなＥＥＰＲＯＭであっても
よい。また、プレライトのライト命令のアドレスを指定
して書き込みデータの論理値を論理値“０”に強制する
第５実施例ではエミュレータのパラレルアクセス機能を
利用したが、エミュレーションのリアルタイム性を要し
ない場合には、パラレルアクセス機能を利用せず、エミ
ュレーション制御用のマイクロコンピュータがエバチッ
プにバス権を要求して命令置き換えを行うことも可能で
ある。

【００７４】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００７５】すなわち、マイクロコンピュータ又はエミ
ュレータはプレライトを認識し、それによってプレライ
トにおける反転データ書込みのためのデータを、前記不
揮発性半導体記憶装置における書込み状態の論理値に強
制する。したがって、エミュレータによるエミュレーシ
ョンに際してフラッシュメモリ等の電気的に書き換え可
能な不揮発性半導体記憶装置に代えてＲＡＭから成る代
替メモリを利用する場合に、フラッシュメモリへのプレ
ライト及びそれに対するベリファイ動作を規定するユー
ザプログラムをそのまま用いても、リードデータの反転
データに代えてデータバスの値を前記不揮発性半導体記
憶装置における書込み状態の論理値に強制することがで
き、ユーザは特別な考慮を一切払わなくても、プレライ
トに対するベリファイにおいて書き込み異常とはされな
い。したがって、フラッシュメモリを含むシステムのデ
バッグ若しくはフラッシュメモリ書換の手順を規定する
プログラムを含むプログラムのデバッグを容易に行うこ
とができる。

【００７６】プレライトの認識をマイクロコンピュータ
が行えば、動作速度の速いマイクロコンピュータにも余
裕を持ってプレライトを認識できる。エミュレータには
データバスの値を選択的に、前記不揮発性半導体記憶装
置における書込み状態の論理値に例えば論理値“０”に
強制する回路を追加すればよく、エミュレータの回路規
模の増大を極力抑えることができる。

【００７７】プレライトは同一アドレスに対するリー
ド、モディファイ、ライトであることに着目して、マイ
クロコンピュータ内部でプレライトを認識すれば専用命
令を用いなくても済む。

【００７８】プレライトの認識それ自体をマイクロコン
ピュータが行うと共に、プレライトにおける書込みデー
タを選択的に前記不揮発性半導体記憶装置における書込
み状態の論理値に強制する回路もマイクロコンピュータ
に内蔵すれば、従来のエミュレータをそのまま利用する
ことができる。さらにその場合には、エミュレータを用
いたシステムデバッグ若しくはプログラムデバッグのと
きだけに限らず、フラッシュメモリとＲＡＭを内蔵した
マイクロコンピュータにおける当該ＲＡＭによるフラッ
シュメモリのエミュレーションにも対応できる。

【００７９】プレライトにおけるデータ書込み命令のア
ドレスを用いたりして、プレライトの認識とプレライト
における書込みデータに対する前記不揮発性半導体記憶
装置における書込み状態の論理値への強制とをエミュレ
ータで行うことにより、従来のマイクロコンピュータを
そのまま利用することができる。

【図面の簡単な説明】

【図１】プレライト専用命令を持つエバチップの実施例
ブロック図である。

【図２】フラッシュメモリに対するプレライトのための
リード、モディファイ、ライトの処理にＭＯＶ命令を用
いる場合とＰＭＯＶ命令を用いる場合を示した説明図で
ある。

【図３】ＭＯＶ命令を実行するときのＣＰＵデータアク
セスサイクルとＰＭＯＶ命令を実行するときのプレライ
トサイクルとの間での相違を示すタイミングチャートで
ある。

【図４】図１のエバチップを用いプレライトに際してリ
ードデータの反転データを論理値“０”のデータに強制
的に置き換えるためのエミュレータ側の構成説明図であ
る。

【図５】プレライト専用命令を持つエバチップを用いる
ときにプレライトステータスを当該エバチップ外部で生
成するエミュレータの実施例ブロック図である。

【図６】プレライト専用命令を用いることなくエバチッ
プ内部でプレライトを認識可能にしたエバチップの実施
例ブロック図である。

【図７】図６のエバチップが含むアドレスラッチ制御回
路の一例ブロック図である。

【図８】図６のエバチップが含むアドレスコンペア回路
の一例ブロック図である。

【図９】図６のエバチップが生成するプレライトステー
タス信号でエミュレーションバスのデータバスの値を論
理値“０”に強制する回路の一例ブロック図である。

【図１０】プレライトのライト命令が存在するアドレス
をエミュレータに指定してプレライトを認識する手順を
示す説明図である。

【図１１】指定された命令アドレスに基づいてプレライ
トを認識可能にしたエミュレータの実施例ブロック図で
ある。

【図１２】命令置き換えによってプレライトの書込みデ
ータを理値“０”に強制するエミュレータの実施例ブロ
ック図である。

【図１３】図１２のエミュレータにおける命令置き換え
の制御手順を示すフローチャートである。

【図１４】プレライト専用命令とバス強制手段を持つマ
イクロコンピュータの実施例ブロック図である。

【図１５】図１４のマイクロコンピュータにおけるバス
強制手段の一例ブロック図である。

【図１６】専用命令を用いずエバチップ内部でプレライ
トを認識し且つバス強制手段を持つマイクロコンピュー
タの実施例ブロック図である。

【図１７】図１６のマイクロコンピュータに含まれるア
ドレス／データラッチ制御回路の一例ブロック図であ
る。

【図１８】図１６のマイクロコンピュータに含まれるデ
ータ制御回路一例ブロック図である。

【図１９】フラッシュメモリのデバイス構造と情報記憶
原理の説明図である。

【図２０】フラッシュメモリに対する消去動作の手順説
明図である。

【図２１】フラッシュメモリに対するプレライトの結果
及びそれと同じ手順をＳＲＡＭに適用した場合の結果と
の比較例を示す説明図である。

【図２２】フラッシュメモリ内蔵のマイコンチップとそ
れに対応されるエバチップとの比較説明図である。

【図２３】エミュレータの全体的な一例ブロック図であ
る。

【符号の説明】

１０マイコンチップ１１エバチップ１１Ａエバチップ１１Ｂエバチップ１１Ｃエバチップ１１Ｄエバチップ１１Ｅエバチップ１１Ｆエバチップ１２フラッシュメモリ１３ＲＡＭ１４代替メモリ１９ＣＰＵ２０エミュレータ２５マップ制御回路２７ＰＣ生成回路３１パラレルアクセス制御回路３３エミュレータ制御用マイクロコンピュータ４０ＣＰＵ４４エミュレータ専用信号制御部４４Ａエミュレータ専用信号制御部４９プレライトステータス信号４９Ａプレライトステータス信号５０，５０Ａ命令デコーダ５２フラッシュメモリエリア選択信号５５データバスバッファ５６バスバッファ６０レジスタ６１コンパレータ６２ラッチ回路６５プレライトステータス信号７０プレライト検出回路７１アドレスラッチ制御回路７１Ａアドレス／データラッチ制御回路７２アドレスコンペア回路７３プレライトステータス信号７３Ａプレライトステータス信号９０レジスタ９１コンパレータ９２ラッチ回路９６プレライトステータス信号Ｒ１〜Ｒ５レジスタ１００制御回路１１０データ制御回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者橋本忠士東京都小平市上水本町５丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者藤田秀哉東京都小平市上水本町５丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者山下岳彦東京都小平市上水本町５丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者築地治孝東京都小平市上水本町５丁目22番１号株式会社日立マイコンシステム内 (72)発明者片岡健東京都小平市上水本町５丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者深田馨東京都小平市上水本町５丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者伊東良高東京都小平市上水本町５丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者片瀬陽子東京都小平市上水本町５丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者山崎尊永東京都小平市上水本町５丁目20番１号株式会社日立製作所半導体事業部内

Claims

【特許請求の範囲】

【請求項１】電気的に書き換え可能な不揮発性半導体
記憶装置に対する消去動作に先立って、消去対象メモリ
セルのデータを読み出し、読み出したデータを論理値反
転させ、反転されたデータを書き込んで、消去状態のメ
モリセルを書込み状態に転ずるためのプレライトにおけ
る、前記反転データ書き込みのための専用命令を、実行
可能な命令セットとして持ち、当該専用命令をデコード
することによってプレライトステータス信号を外部に出
力させる命令デコーダを備えて成るものであることを特
徴とするマイクロコンピュータ。
【請求項２】請求項１記載のマイクロコンピュータを
用いてユーザ応用システムを代行制御するエミュレータ
であって、前記ユーザ応用システム又はマイクロコンピ
ュータ内蔵のメモリを代替する代替メモリを供え、該代
替メモリと前記マイクロコンピュータを接続するデータ
バスに設けられ、前記プレライトステータス信号を受
け、当該信号が活性化されたとき、マイクロコンピュー
タが前記専用命令を実行してデータバスに出力する書込
みデータの全ビットを、前記不揮発性半導体記憶装置に
おける書込み状態の論理値に強制する手段を設けて成る
ものであることを特徴とするエミュレータ。
【請求項３】電気的に書き換え可能な不揮発性半導体
記憶装置に対する消去動作に先立って、消去対象メモリ
セルのデータを読み出し、読み出したデータを論理値反
転させ、反転されたデータを書き込んで、消去状態のメ
モリセルを書込み状態に転ずるためのプレライトにおけ
る、前記反転データ書き込みのための専用命令を、実行
可能な命令セットとして持ち、当該専用命令をデコード
することによってプレライトステータス信号を生成する
命令デコーダを備え、更に、前記プレライトステータス
信号が活性化されたとき、前記専用命令を実行して外部
に出力すべき書込みデータの全ビットを、前記不揮発性
半導体記憶装置における書込み状態の論理値に強制する
手段を有して成るものであることを特徴とするマイクロ
コンピュータ。
【請求項４】電気的に書き換え可能な不揮発性半導体
記憶装置に対する消去動作に先立って、消去対象メモリ
セルのデータを読み出し、読み出したデータを論理値反
転させ、反転されたデータを書き込んで、消去状態のメ
モリセルを書込み状態に転ずるためのプレライトにおけ
る、前記反転データ書き込みのための専用命令を、実行
可能な命令セットとして持ち、また、実行すべき命令の
フェッチサイクルであることを示すステータス信号と、
書込み動作サイクルであることを示すステータス信号と
を外部に出力可能にするインタフェース手段を備えて成
るものであることを特徴とするマイクロコンピュータ。
【請求項５】請求項４記載のマイクロコンピュータを
用いてユーザ応用システムを代行制御するエミュレータ
であって、前記ユーザ応用システム又はマイクロコンピ
ュータ内蔵のメモリを代替する代替メモリを供え、前記
マイクロコンピュータにおける専用命令の命令コードを
記憶するレジスタ手段と、前記フェッチサイクルを示す
ステータス信号に基づいて当該マイクロコンピュータが
フェッチする命令をラッチするラッチ手段と、レジスタ
手段が記憶する命令コードとラッチ手段にラッチされた
命令とを比較する比較手段と、当該比較手段による比較
結果が一致で且つステータス信号が書込み動作サイクル
を示すとき、プレライトステータス信号を活性化する信
号形成手段と、前記代替メモリと前記マイクロコンピュ
ータとを接続するデータバスに設けられ、前記プレライ
トステータス信号を受け、当該信号が活性化されたと
き、マイクロコンピュータが前記専用命令を実行してデ
ータバスに出力する書込みデータの全ビットを、前記不
揮発性半導体記憶装置における書込み状態の論理値に強
制する手段とを設けて成るものであることを特徴とする
エミュレータ。
【請求項６】中央処理装置と、電気的に書き換え可能
な不揮発性半導体記憶装置がマッピングされたアドレス
に対する前記中央処理装置によるリード動作を検出して
当該リードアドレス情報をラッチするアドレスラッチ手
段と、前記アドレスラッチ手段にラッチされているアド
レス情報と同一アドレスに対する中央処理装置によるラ
イトアクセスを検出してプレライトステータス信号を外
部に出力する検出手段と、を備えて成るものであること
を特徴とするマイクロコンピュータ。
【請求項７】請求項６記載のマイクロコンピュータを
用いてユーザ応用システムを代行制御するエミュレータ
であって、前記ユーザ応用システム又はマイクロコンピ
ュータ内蔵のメモリを代替する代替メモリを供え、該代
替メモリと前記マイクロコンピュータを接続するデータ
バスに設けられ、前記プレライトステータス信号を受
け、当該信号が活性化されたとき、マイクロコンピュー
タがデータバスに出力する書込みデータの全ビットを、
前記不揮発性半導体記憶装置における書込み状態の論理
値に強制する手段を設けて成るものであることを特徴と
するエミュレータ。
【請求項８】中央処理装置と、電気的に書き換え可能
な不揮発性半導体記憶装置がマッピングされたアドレス
に対する前記中央処理装置によるリード動作を検出して
当該リードアドレス情報とリードデータとをラッチする
アドレス及びデータラッチ手段と、前記アドレス及びデ
ータラッチ手段にラッチされているアドレス情報と同一
アドレスに対する中央処理装置によるライトアクセスを
検出してプレライトステータス信号を生成する検出手段
と、前記プレライトステータス信号が活性化されたと
き、外部に出力すべき書込みデータを前記ラッチされた
データと論理演算させて全ビットを、前記不揮発性半導
体記憶装置における書込み状態の論理値に強制する手段
を設けて成るものであることを特徴とするマイクロコン
ピュータ。
【請求項９】命令フェッチサイクルを示すステータス
信号と命令実行サイクルを示すためのステータス信号を
外部に出力可能なマイクロコンピュータを用いてユーザ
応用システムを代行制御するエミュレータであって、前
記マイクロコンピュータにデータバス及びアドレスバス
を介して接続され前記ユーザ応用システム又はマイクロ
コンピュータ内蔵のメモリを代替する代替メモリと、電
気的に書き換え可能な不揮発性半導体記憶装置に対する
消去動作に先立って、消去対象メモリセルのデータを読
み出し、読み出したデータを論理値反転させ、反転され
たデータを書き込んで、消去状態のメモリセルを書込み
状態に転ずるためのプレライトにおける、前記反転デー
タ書き込みのための命令アドレスを記憶するレジスタ手
段と、前記フェッチサイクルを示すステータス信号に基
づいて前記アドレスバスのアドレス情報からプログラム
カウンタの値を生成するＰＣ生成手段と、前記実行サイ
クルを示すステータス信号に基づいてＰＣ生成回路の出
力をラッチするラッチ手段と、ラッチ手段の出力と前記
レジスタ手段の値との一致によってプレライトステータ
ス信号を活性化する比較手段と、前記代替メモリと前記
マイクロコンピュータを接続するデータバスに設けら
れ、前記プレライトステータス信号を受け、当該信号が
活性化されたとき、マイクロコンピュータがデータバス
に出力する書込みデータの全ビットを、前記不揮発性半
導体記憶装置における書込み状態の論理値に強制する手
段と、を設けて成るものであることを特徴とするエミュ
レータ。
【請求項１０】マイクロコンピュータを用いてユーザ
応用システムを代行制御するエミュレータであって、前
記マイクロコンピュータにデータバス及びアドレスバス
を介して接続され前記ユーザ応用システム又はマイクロ
コンピュータ内蔵のメモリを代替する代替メモリと、電
気的に書き換え可能な不揮発性半導体記憶装置に対する
消去動作に先立って、消去対象メモリセルのデータを読
み出し、読み出したデータを論理値反転させ、反転され
たデータを書き込んで、消去状態のメモリセルを書込み
状態に転ずるためのプレライトにおける、前記反転デー
タ書き込みのための第１命令を前記代替メモリ上で第２
の命令に置き換える制御手段とを供え、前記第２の命令
は、前記消去対象メモリセルに前記不揮発性半導体記憶
装置における書込み状態の論理値に応ずるイミディエイ
トデータを書き込む命令であることを特徴とするエミュ
レータ。