JPH0896600A - メモリ試験装置 - Google Patents
メモリ試験装置Info
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- JPH0896600A JPH0896600A JP6254352A JP25435294A JPH0896600A JP H0896600 A JPH0896600 A JP H0896600A JP 6254352 A JP6254352 A JP 6254352A JP 25435294 A JP25435294 A JP 25435294A JP H0896600 A JPH0896600 A JP H0896600A
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- dut
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 フラッシュＥＥＰＲＯＭの自動消去試験にお
いて、ＷＥ信号の印加条件が違う複数のＤＵＴの試験時
間を短縮するメモリ試験装置を実現する。 【構成】 信号発生部ＦＣより入力される書き込み信
号、入力データ、アドレス信号を、信号分配部ＶＤによ
って同時に試験する複数の被試験メモリに供給する。メ
モリ試験装置は、書き込み／消去動作を行い、各被試験
メモリのデータを読みだし、論理比較部ＳＣの論理比較
回路にそれぞれ入力して、期待値と比較し、良／不良を
示すＰＡＳＳ／ＦＡＩＬ判定信号を出力する。ＰＡＳＳ
／ＦＡＩＬ信号は、信号分配部ＶＤの、書き込み信号を
制御する２入力ＡＮＤの１入力端子に帰還する。以上の
ような従来のメモリ試験装置において、各ＤＵＴ毎に任
意に書き込むことができるレジスタを設け、そのレジス
タの出力とＰＡＳＳ／ＦＡＩＬ判定信号とを論理和し
て、その出力を各ＤＵＴ毎のＡＮＤに帰還する、ＷＥ制
御回路を設ける。
いて、ＷＥ信号の印加条件が違う複数のＤＵＴの試験時
間を短縮するメモリ試験装置を実現する。 【構成】 信号発生部ＦＣより入力される書き込み信
号、入力データ、アドレス信号を、信号分配部ＶＤによ
って同時に試験する複数の被試験メモリに供給する。メ
モリ試験装置は、書き込み／消去動作を行い、各被試験
メモリのデータを読みだし、論理比較部ＳＣの論理比較
回路にそれぞれ入力して、期待値と比較し、良／不良を
示すＰＡＳＳ／ＦＡＩＬ判定信号を出力する。ＰＡＳＳ
／ＦＡＩＬ信号は、信号分配部ＶＤの、書き込み信号を
制御する２入力ＡＮＤの１入力端子に帰還する。以上の
ような従来のメモリ試験装置において、各ＤＵＴ毎に任
意に書き込むことができるレジスタを設け、そのレジス
タの出力とＰＡＳＳ／ＦＡＩＬ判定信号とを論理和し
て、その出力を各ＤＵＴ毎のＡＮＤに帰還する、ＷＥ制
御回路を設ける。
Description
【０００１】
【産業上の利用分野】本発明は、メモリ試験装置に関
し、特に複数個のフラッシュＥＥＰＲＯＭ（Electrical
ly Erasable Programmable ROM）の同時試験において、
各デバイスに印加する書き込み信号（ＷＥ）の条件が異
なる場合の試験時間短縮に関するものである。
し、特に複数個のフラッシュＥＥＰＲＯＭ（Electrical
ly Erasable Programmable ROM）の同時試験において、
各デバイスに印加する書き込み信号（ＷＥ）の条件が異
なる場合の試験時間短縮に関するものである。
【０００２】
【従来の技術】メモリ試験装置においては、複数個の被
試験メモリ（以下ＤＵＴと言う）を同時に試験すること
を前提としている。このため特願平４−２９２６３８に
紹介されている図３に示すように信号発生部ＦＣ１１の
書き込み信号ＷＥ、ｍ（ｍ≧１）ビットの入力データ信
号Ｄｉ１〜Ｄｉｍ及び複数ビットのアドレス信号Ａは、
信号分配部ＶＤ１２を通じてｎ（ｎ≧１）チャンネルに
分岐されて、ＤＵＴ１、ＤＵＴ２ 、・・・ＤＵＴｎの
同じピンには同じ論理レベル（Ｈ／Ｌレベル）の信号が
供給され、データの書き込みが行われる。各ＤＵＴより
読み出されたデータは、論理比較部ＳＣ１３の各ＤＵＴ
に対応する論理比較回路に入力され、期待値と比較され
る。その比較結果に基づいて、ＰＡＳＳ／ＦＡＩＬ判定
信号１５が出力される。
試験メモリ（以下ＤＵＴと言う）を同時に試験すること
を前提としている。このため特願平４−２９２６３８に
紹介されている図３に示すように信号発生部ＦＣ１１の
書き込み信号ＷＥ、ｍ（ｍ≧１）ビットの入力データ信
号Ｄｉ１〜Ｄｉｍ及び複数ビットのアドレス信号Ａは、
信号分配部ＶＤ１２を通じてｎ（ｎ≧１）チャンネルに
分岐されて、ＤＵＴ１、ＤＵＴ２ 、・・・ＤＵＴｎの
同じピンには同じ論理レベル（Ｈ／Ｌレベル）の信号が
供給され、データの書き込みが行われる。各ＤＵＴより
読み出されたデータは、論理比較部ＳＣ１３の各ＤＵＴ
に対応する論理比較回路に入力され、期待値と比較され
る。その比較結果に基づいて、ＰＡＳＳ／ＦＡＩＬ判定
信号１５が出力される。
【０００３】ＤＵＴがフラッシュＥＥＰＲＯＭである場
合には、普通１回の書き込み動作または消去動作では書
き込みまたは消去が不十分で、数回行わねばならない。
書き込みまたは消去が完了するまでに必要な書き込み動
作または消去動作の回数はＤＵＴによってバラツキがあ
る。そのため、例えば１００個のメモリを同時に試験す
る場合には、共通のアドレスＮのセルに対して、Ｗを書
き込み動作または消去動作、Ｒを読みだし動作としたと
き、Ｗ−Ｒ−Ｗ−Ｒ・・・Ｗ−Ｒのように、Ｗ−Ｒを１
組として１回と数えると、例えば、２０回のＷ−Ｒ動作
を行い、ＰＡＳＳ／ＦＡＩＬ判定信号１５がＰＡＳＳに
なるまでに必要とした動作回数が１〜９回の試料は不良
品、１０〜２０回の試料は良品、２０回行ってもＦＡＩ
Ｌである試料は不良品とされる。
合には、普通１回の書き込み動作または消去動作では書
き込みまたは消去が不十分で、数回行わねばならない。
書き込みまたは消去が完了するまでに必要な書き込み動
作または消去動作の回数はＤＵＴによってバラツキがあ
る。そのため、例えば１００個のメモリを同時に試験す
る場合には、共通のアドレスＮのセルに対して、Ｗを書
き込み動作または消去動作、Ｒを読みだし動作としたと
き、Ｗ−Ｒ−Ｗ−Ｒ・・・Ｗ−Ｒのように、Ｗ−Ｒを１
組として１回と数えると、例えば、２０回のＷ−Ｒ動作
を行い、ＰＡＳＳ／ＦＡＩＬ判定信号１５がＰＡＳＳに
なるまでに必要とした動作回数が１〜９回の試料は不良
品、１０〜２０回の試料は良品、２０回行ってもＦＡＩ
Ｌである試料は不良品とされる。
【０００４】同時に試験する複数個のフラッシュＥＥＰ
ＲＯＭに印加するＷＥ信号を各ＤＵＴ毎に制御できない
場合、全てのＤＵＴに対して書き込み動作または消去動
作が、許容最大回数、例えば２０回行われる。そのた
め、例えば１０回で書き込みまたは消去が完了している
ＤＵＴにおいては過剰書き込みまたは過剰消去となる。
ＲＯＭに印加するＷＥ信号を各ＤＵＴ毎に制御できない
場合、全てのＤＵＴに対して書き込み動作または消去動
作が、許容最大回数、例えば２０回行われる。そのた
め、例えば１０回で書き込みまたは消去が完了している
ＤＵＴにおいては過剰書き込みまたは過剰消去となる。
【０００５】図３のメモリ試験装置では、ＤＵＴの出力
データがｍ＝１、４、８ビットのいずれの場合でも対応
できるようにされている。しかし、この例ではＤＵＴ自
身は４ビット構成とされている。信号分配部ＶＤ１２で
は各チャンネル毎に書き込み信号ＷＥ、入力データ信号
Ｄｉ１〜Ｄｉｍ、アドレス信号Ａ１ 、Ａ２ 、Ａ３、・
・・の各出力端子をもっている。また、論理比較部ＳＣ
１３では各チャネル毎に、論理比較回路ＳＣ１ 〜ＳＣ
８ をもっている。
データがｍ＝１、４、８ビットのいずれの場合でも対応
できるようにされている。しかし、この例ではＤＵＴ自
身は４ビット構成とされている。信号分配部ＶＤ１２で
は各チャンネル毎に書き込み信号ＷＥ、入力データ信号
Ｄｉ１〜Ｄｉｍ、アドレス信号Ａ１ 、Ａ２ 、Ａ３、・
・・の各出力端子をもっている。また、論理比較部ＳＣ
１３では各チャネル毎に、論理比較回路ＳＣ１ 〜ＳＣ
８ をもっている。
【０００６】それらの内ＳＣ１ 〜ＳＣ４ の出力は４入
力アンドゲート（ＡＮＤ４ と言う）に入力されると共
に、ＳＣ１ 〜ＳＣ８ の出力は８入力アンドゲート（Ａ
ＮＤ８ と言う）に入力される。各チャンネルのＳＣ１
の出力と、ＡＮＤ４ の出力と、ＡＮＤ８ の出力とはセ
レクタＳＥＬ１４の第１、第２及び第３の入力端子にそ
れぞれ入力され、いずれかの出力が選択されて、信号分
配部ＶＤ１２の各ＤＵＴに対応するＡＮＤの第２入力端
子に帰還される。このようにセレクタＳＥＬ１４で選択
することによって、ＤＵＴの入出力データがｍ＝１、
４、８のいずれのビット数であっても対応することがで
きる。上述と同様にして、図３の装置を更にｍ＝１６、
３２、・・・ビット構成に拡張できる。
力アンドゲート（ＡＮＤ４ と言う）に入力されると共
に、ＳＣ１ 〜ＳＣ８ の出力は８入力アンドゲート（Ａ
ＮＤ８ と言う）に入力される。各チャンネルのＳＣ１
の出力と、ＡＮＤ４ の出力と、ＡＮＤ８ の出力とはセ
レクタＳＥＬ１４の第１、第２及び第３の入力端子にそ
れぞれ入力され、いずれかの出力が選択されて、信号分
配部ＶＤ１２の各ＤＵＴに対応するＡＮＤの第２入力端
子に帰還される。このようにセレクタＳＥＬ１４で選択
することによって、ＤＵＴの入出力データがｍ＝１、
４、８のいずれのビット数であっても対応することがで
きる。上述と同様にして、図３の装置を更にｍ＝１６、
３２、・・・ビット構成に拡張できる。
【０００７】以上述べたように、入出力データがｍビッ
ト構成のＤＵＴのＮ番地のｍ個より成るメモリセルに対
して論理“１”または論理“０”データの書き込み、あ
るいは消去が完了すると、ｍ入力アンドゲートの出力
が、信号分配部ＶＤ１２の各ＤＵＴに対応するＡＮＤに
帰還されてゲートが閉じられるので、それ以後同時に試
験されるｎ個のＤＵＴに対する所定回数の書き込みまた
は消去動作が完了するまで、書き込み信号ＷＥは、書き
込みまたは消去が完了したＤＵＴには与えられない。こ
のため過剰書き込みまたは過剰消去にならない。
ト構成のＤＵＴのＮ番地のｍ個より成るメモリセルに対
して論理“１”または論理“０”データの書き込み、あ
るいは消去が完了すると、ｍ入力アンドゲートの出力
が、信号分配部ＶＤ１２の各ＤＵＴに対応するＡＮＤに
帰還されてゲートが閉じられるので、それ以後同時に試
験されるｎ個のＤＵＴに対する所定回数の書き込みまた
は消去動作が完了するまで、書き込み信号ＷＥは、書き
込みまたは消去が完了したＤＵＴには与えられない。こ
のため過剰書き込みまたは過剰消去にならない。
【０００８】
【発明が解決しようとする課題】フラッシュＥＥＰＲＯ
Ｍにおいて、全アドレスあるいは特定のアドレスブロッ
クを消去する自動消去の試験では、あらかじめ以前の試
験においてランク分けされたＤＵＴ毎に、図４のよう
に、書き込み信号ＷＥのセットアップタイムＳ、パルス
幅Ｗ、ホールドタイムＨを変えて試験することがある。
しかし、従来の回路では、ＰＡＳＳ／ＦＡＩＬ判定信号
によってのみＷＥ信号の印加制御を行っているために、
ＤＵＴ毎に異なるＷＥ信号を印加する事ができない。そ
のため、図５に示すように、ＤＵＴ１を試験している間
は、他のＤＵＴをテスト用ソケットからはずす等して、
ＤＵＴ１のためのＷＥ信号を他のＤＵＴに与えないよう
にする必要がある。そして、ＷＥ信号の条件の違う各Ｕ
ＮＩＴを、順番にテストすることになり、図５のように
スタート、ベリファイを繰り返すことになり、試験時間
が長くなる。本発明は、フラッシュＥＥＰＲＯＭの自動
消去試験において、ＷＥ信号の印加条件が違う複数のＤ
ＵＴの試験時間を短縮するメモリ試験装置を実現するこ
とを目的とする。
Ｍにおいて、全アドレスあるいは特定のアドレスブロッ
クを消去する自動消去の試験では、あらかじめ以前の試
験においてランク分けされたＤＵＴ毎に、図４のよう
に、書き込み信号ＷＥのセットアップタイムＳ、パルス
幅Ｗ、ホールドタイムＨを変えて試験することがある。
しかし、従来の回路では、ＰＡＳＳ／ＦＡＩＬ判定信号
によってのみＷＥ信号の印加制御を行っているために、
ＤＵＴ毎に異なるＷＥ信号を印加する事ができない。そ
のため、図５に示すように、ＤＵＴ１を試験している間
は、他のＤＵＴをテスト用ソケットからはずす等して、
ＤＵＴ１のためのＷＥ信号を他のＤＵＴに与えないよう
にする必要がある。そして、ＷＥ信号の条件の違う各Ｕ
ＮＩＴを、順番にテストすることになり、図５のように
スタート、ベリファイを繰り返すことになり、試験時間
が長くなる。本発明は、フラッシュＥＥＰＲＯＭの自動
消去試験において、ＷＥ信号の印加条件が違う複数のＤ
ＵＴの試験時間を短縮するメモリ試験装置を実現するこ
とを目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明のメモリ試験装置においては、次のように構
成している。信号発生部ＦＣより入力される書き込み信
号、ｍ（ｍ≧１）ビット構成の入力データ、及びアドレ
ス信号を、信号分配部ＶＤによってｎ（ｎ≧１）チャン
ネルに分配して、同時に試験するｎ個の被試験メモリ
（フラッシュＥＥＰＲＯＭ）に供給している。メモリ試
験装置は、書き込み動作あるいは消去動作を行い、それ
ら各被試験メモリのデータを読みだし、論理比較部ＳＣ
の対応するチャンネルのｍ個の論理比較回路にそれぞれ
入力して、期待値と比較し、それらの論理比較回路より
良／不良を示すＰＡＳＳ／ＦＡＩＬ判定信号を出力す
る。ＰＡＳＳ／ＦＡＩＬ判定信号は、信号分配部ＶＤ
の、チャンネル毎に設けられた書き込み信号を制御する
２入力ＡＮＤの１入力端子に帰還する。以上のような従
来のメモリ試験装置において、各ＤＵＴ毎のＰＡＳＳ／
ＦＡＩＬ判定信号を信号分配部ＶＤの各ＤＵＴ毎のＡＮ
Ｄに帰還させる前に、各ＤＵＴ毎に任意に書き込むこと
ができるレジスタを設け、そのレジスタの出力とＰＡＳ
Ｓ／ＦＡＩＬ判定信号とを論理和して、その出力を各Ｄ
ＵＴ毎のＡＮＤに帰還する、ＷＥ制御回路を設ける。
に、本発明のメモリ試験装置においては、次のように構
成している。信号発生部ＦＣより入力される書き込み信
号、ｍ（ｍ≧１）ビット構成の入力データ、及びアドレ
ス信号を、信号分配部ＶＤによってｎ（ｎ≧１）チャン
ネルに分配して、同時に試験するｎ個の被試験メモリ
（フラッシュＥＥＰＲＯＭ）に供給している。メモリ試
験装置は、書き込み動作あるいは消去動作を行い、それ
ら各被試験メモリのデータを読みだし、論理比較部ＳＣ
の対応するチャンネルのｍ個の論理比較回路にそれぞれ
入力して、期待値と比較し、それらの論理比較回路より
良／不良を示すＰＡＳＳ／ＦＡＩＬ判定信号を出力す
る。ＰＡＳＳ／ＦＡＩＬ判定信号は、信号分配部ＶＤ
の、チャンネル毎に設けられた書き込み信号を制御する
２入力ＡＮＤの１入力端子に帰還する。以上のような従
来のメモリ試験装置において、各ＤＵＴ毎のＰＡＳＳ／
ＦＡＩＬ判定信号を信号分配部ＶＤの各ＤＵＴ毎のＡＮ
Ｄに帰還させる前に、各ＤＵＴ毎に任意に書き込むこと
ができるレジスタを設け、そのレジスタの出力とＰＡＳ
Ｓ／ＦＡＩＬ判定信号とを論理和して、その出力を各Ｄ
ＵＴ毎のＡＮＤに帰還する、ＷＥ制御回路を設ける。
【００１０】
【作用】上記のように構成されたメモリ試験装置におい
ては、各ＤＵＴ毎にＷＥ信号を入力するか、入力しない
かの制御ができるため、ＤＵＴ毎に印加するＷＥ信号の
条件を変化させながら複数のＤＵＴを試験する場合に、
目的とするＤＵＴにのみＷＥ信号を与え、その他のＤＵ
Ｔに対しては、ＷＥ信号を禁止することで、ＤＵＴを固
定したまま次々とＷＥ信号を使用する動作を繰り返すこ
とができる。
ては、各ＤＵＴ毎にＷＥ信号を入力するか、入力しない
かの制御ができるため、ＤＵＴ毎に印加するＷＥ信号の
条件を変化させながら複数のＤＵＴを試験する場合に、
目的とするＤＵＴにのみＷＥ信号を与え、その他のＤＵ
Ｔに対しては、ＷＥ信号を禁止することで、ＤＵＴを固
定したまま次々とＷＥ信号を使用する動作を繰り返すこ
とができる。
【００１１】
【実施例】図１に本発明の実施例を示す。本回路と従来
の回路との違いは、各ＤＵＴ毎のＰＡＳＳ／ＦＡＩＬ判
定信号１５を信号分配部ＶＤ１２の各ＤＵＴ毎のＡＮＤ
に帰還させる前に、各ＤＵＴ毎に任意に書き込むことが
できるレジスタを設け、そのレジスタの出力とＰＡＳＳ
／ＦＡＩＬ判定信号１５とを論理和して、その出力を各
ＤＵＴ毎のＡＮＤに帰還する、ＷＥ制御回路１６を設け
たことである。
の回路との違いは、各ＤＵＴ毎のＰＡＳＳ／ＦＡＩＬ判
定信号１５を信号分配部ＶＤ１２の各ＤＵＴ毎のＡＮＤ
に帰還させる前に、各ＤＵＴ毎に任意に書き込むことが
できるレジスタを設け、そのレジスタの出力とＰＡＳＳ
／ＦＡＩＬ判定信号１５とを論理和して、その出力を各
ＤＵＴ毎のＡＮＤに帰還する、ＷＥ制御回路１６を設け
たことである。
【００１２】上記レジスタを設けたことにより、各ＤＵ
Ｔ毎に任意にＷＥ信号を印加もしくは禁止することがで
きる。このため、図２で示すように、各ＤＵＴに対する
自動消去のスタートを他のＤＵＴのＷＥ信号を禁止した
状態で、次々と実行した後、全ＤＵＴのベリファイをま
とめて実行でき、自動消去試験の試験時間を短くでき
る。
Ｔ毎に任意にＷＥ信号を印加もしくは禁止することがで
きる。このため、図２で示すように、各ＤＵＴに対する
自動消去のスタートを他のＤＵＴのＷＥ信号を禁止した
状態で、次々と実行した後、全ＤＵＴのベリファイをま
とめて実行でき、自動消去試験の試験時間を短くでき
る。
【００１３】
【発明の効果】本発明は、以上説明したように構成され
ているので、フラッシュＥＥＰＲＯＭの自動消去試験に
おいて、ＷＥ信号の印加条件が違う複数のＤＵＴを装着
したまま、目的とするＤＵＴにのみＷＥ信号を印加でき
る。この機能を使用して、各ＤＵＴに対する自動消去の
スタートを他のＤＵＴのＷＥ信号を禁止した状態で、次
々と実行した後、全ＤＵＴのベリファイをまとめて実行
でき、自動消去試験の試験時間を短くできる。
ているので、フラッシュＥＥＰＲＯＭの自動消去試験に
おいて、ＷＥ信号の印加条件が違う複数のＤＵＴを装着
したまま、目的とするＤＵＴにのみＷＥ信号を印加でき
る。この機能を使用して、各ＤＵＴに対する自動消去の
スタートを他のＤＵＴのＷＥ信号を禁止した状態で、次
々と実行した後、全ＤＵＴのベリファイをまとめて実行
でき、自動消去試験の試験時間を短くできる。
【図１】本発明のメモリ試験装置のブロック図である。
【図２】本発明のメモリ試験装置における自動消去試験
のタイミング図である。
のタイミング図である。
【図３】従来のメモリ試験装置のブロック図である。
【図４】フラッシュＥＥＰＲＯＭの自動消去試験におけ
るＷＥ信号の印加タイミングの説明図である。
るＷＥ信号の印加タイミングの説明図である。
【図５】従来のフラッシュＥＥＰＲＯＭの自動消去試験
においてＷＥ信号の条件が各ＤＵＴで違う場合の試験タ
イミングの説明図である。
においてＷＥ信号の条件が各ＤＵＴで違う場合の試験タ
イミングの説明図である。
１０ 被試験メモリＤＵＴ １１ 信号発生部ＦＣ １２ 信号分配部ＶＤ １３ 論理比較部ＳＣ １４ セレクタＳＥＬ １５ ＰＡＳＳ／ＦＡＩＬ判定信号 １６ ＷＥ制御回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/66 Ｆ 7735−4Ｍ 27/115 Ｈ０１Ｌ 27/10 ４３４
Claims (1)
- 【請求項１】 信号発生部ＦＣ（１１）より入力される
書き込み信号ＷＥ、論理“１”あるいは論理“０”のｍ
（ｍ≧１）ビット構成の入力データＤｉｍ、及びアドレ
ス信号Ａを、信号分配部ＶＤ（１２）によってｎ（ｎ≧
１）チャンネルに分配して、同時に試験するｎ個の被試
験メモリＤＵＴ（１０）に供給し、書き込み動作あるい
は消去動作を行い、それら各被試験メモリＤＵＴ（１
０）のデータを読みだし、論理比較部ＳＣ（１３）の対
応するチャンネルのｍ個の論理比較回路にそれぞれ入力
して、期待値と比較し、それらの論理比較回路より良／
不良を示すＰＡＳＳ／ＦＡＩＬ判定信号（１５）を出力
し、上記信号分配部ＶＤ（１２）の、チャンネル毎に設
けられた書き込み信号ＷＥを制御する２入力ＡＮＤの１
入力端子に、上記ＰＡＳＳ／ＦＡＩＬ判定信号（１５）
を帰還させて、試験を行うメモリ試験装置において、 各ＤＵＴ毎のＰＡＳＳ／ＦＡＩＬ判定信号（１５）を信
号分配部ＶＤ（１２）の各ＤＵＴ毎のＡＮＤに帰還させ
る前に、各ＤＵＴ毎に任意に書き込むことができるレジ
スタを設け、そのレジスタの出力とＰＡＳＳ／ＦＡＩＬ
判定信号（１５）とを論理和して、その出力を各ＤＵＴ
毎のＡＮＤに帰還する、ＷＥ制御回路（１６）を設けた
ことを特徴とするメモリ試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6254352A JPH0896600A (ja) | 1994-09-22 | 1994-09-22 | メモリ試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6254352A JPH0896600A (ja) | 1994-09-22 | 1994-09-22 | メモリ試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0896600A true JPH0896600A (ja) | 1996-04-12 |
Family
ID=17263805
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6254352A Pending JPH0896600A (ja) | 1994-09-22 | 1994-09-22 | メモリ試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0896600A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6188621B1 (en) | 1998-12-23 | 2001-02-13 | Hyundai Electroncis Industries Co., Ltd. | Test circuit for flash memory device and method thereof |
| KR100401515B1 (ko) * | 2001-08-21 | 2003-10-17 | 주식회사 하이닉스반도체 | 비휘발성메모리의 테스트 방법 및 그 장치 |
-
1994
- 1994-09-22 JP JP6254352A patent/JPH0896600A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6188621B1 (en) | 1998-12-23 | 2001-02-13 | Hyundai Electroncis Industries Co., Ltd. | Test circuit for flash memory device and method thereof |
| KR100401515B1 (ko) * | 2001-08-21 | 2003-10-17 | 주식회사 하이닉스반도체 | 비휘발성메모리의 테스트 방법 및 그 장치 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040615 |