JP3420795B2 - 不揮発性半導体メモリの短絡行をプレコンディショニングする方法及び回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、不揮発性半導体メモリ
の分野に関する。さらに特定すれば、本発明は、冗長行
を取入れた不揮発性半導体メモリの内部の短絡行をプレ
コンディショニングする方法及び回路に関する。

【０００２】

【従来の技術】従来の不揮発性半導体メモリの１種がフ
ラッシュ電気的消去可能プログラム可能読取り専用メモ
リ（「フラッシュメモリ」）である。フラッシュメモリ
はユーザーの側からプログラムでき、一度プログラムし
たならば、消去されるまで、フラッシュメモリはデータ
を保持する。消去後、新たなコード又はデータによって
フラッシュメモリをプログラムして良い。

【０００３】フラッシュメモリは、消去に関して、従来
の電気的消去可能プログラム可能読取り専用メモリ
（「ＥＥＰＲＯＭ」）と異なっている。従来のＥＥＰＲ
ＯＭは個別バイト消去制御のために通常はセレクトトラ
ンジスタを使用する。これに対し、フラッシュメモリは
個別のトランジスタセルによってはるかに高い密度で行
うのが普通である。従来のフラッシュメモリ消去方法の
１つによれば、メモリアレイの全てのメモリセルのソー
スに高電圧を同時に印加する。この結果、アレイ全体が
消去されることになる。

【０００４】従来のフラッシュＥＥＰＲＯＭの１つにお
いては、論理値「１」は、１つのビットセルと関連する
フローティングゲートに、ほとんど電子が蓄積されてい
ないことを意味する。論理値「０」は、ビットセルと関
連するフローティングゲートに数多くの電子が蓄積され
ていることを意味する。この従来のフラッシュメモリを
消去すると、各ビットセルに論理値１が蓄積される。ア
レイ全体の消去により、フラッシュメモリのセルは例外
なく論理値０から論理値１に書込むことのみ可能であ
る。ところが、消去後状態と関連する固有の数の電子を
含んでいるフローティングゲートに単純に電子を追加す
るという結果を伴うとすれば、従来のフラッシュメモリ
のビットセルが個別に論理値１から論理値０に重ね書き
されてしまうこともありうる。

【０００５】従来のフラッシュＥＥＰＲＯＭの１つは、
カリフォルニア州サンタクララのＩｎｔｅｌ Ｃｏｒｐ
ｏｒａｔｉｏｎが販売している２８Ｆ２５６相補形金属
酸化膜半導体（「ＣＭＯＳ」）フラッシュメモリであ
り、これは２５６キロビットのフラッシュＥＥＰＲＯＭ
である。２８Ｆ２５６フラッシュメモリは、電気的消去
及び再プログラミングを管理するための指令レジスタを
含む。指令は制御用マイクロプロセッサから指令レジス
タに標準のマイクロプロセッサ書込みタイミングを使用
して書込まれる。指令レジスタの内容は、消去／プログ
ラミング回路を制御する内部状態機械への入力として利
用される。

【０００６】制御用マイクロプロセッサはフラッシュメ
モリの消去とプログラミングを制御する。マイクロプロ
セッサを使用して消去とプログラミングを制御するこの
従来の方法の１つの欠点は、マイクロプロセッサを拘束
するために、相対的に高レベルのマイクロプロセッサオ
ーバヘッドを必要とするという点である。この結果、シ
ステムのスループットは低減してしまう。

【０００７】従来のもう１つのフラッシュメモリは、カ
リフォルニア州サンタクララのＩｎｔｅｌ Ｃｏｒｐｏ
ｒａｔｉｏｎが販売している２８Ｆ００１ＣＭＯＳフラ
ッシュメモリである。２８Ｆ００１は、従来の書込み状
態機械を組込んだ１メガビットのフラッシュメモリであ
る。従来の書込み状態機械は、指令ポートからの２段指
令を受信したときに自動的にアレイをプログラムし、消
去する。従って、従来の書込み状態機械はフラッシュメ
モリのユーザーに対して消去とプログラミングを簡略化
する。従来の書込み状態機械は、制御用マイクロプロセ
ッサを他のタスクのために解放することによりシステム
のスループットを向上させる。

【０００８】従来のフラッシュメモリの欠点は、メモリ
アレイ中の短絡行の修理又は置換えを許容しないことで
ある。短絡行を含む従来のフラッシュメモリは廃棄され
なければならない。

【０００９】

【発明が解決しようとする課題】本発明の目的は、冗長
行を組込んだメモリアレイの中の短絡行をプレコンディ
ショニングする方法及び回路を提供することである。本
発明の別の目的は、短絡行がビット線へ電流を漏洩する
のを阻止するプレコンディショニングのための方法及び
回路を提供することである。本発明の別の目的は、短絡
行の中のメモリセルを正規のプレコンディションレベル
より低いが、消去中の短絡行の急速な過剰消去を阻止す
るのに十分である閾値電圧レベルにプレコンディショニ
ングする方法及び回路を提供することである。

【００１０】

【課題を解決するための手段】不揮発性半導体メモリア
レイの短絡行の中にあるメモリセルをプレコンディショ
ニングし且つそのプレコンディショニングを検査する方
法を説明する。ここでいう「短絡行」とは、語線が互い
に短絡している行である。短絡セルは、欠陥のないセル
について要求されるレベルより低いが、短絡セルが急速
に過剰消去し、ビット線漏洩を発生するのを阻止するの
に十分である閾値電圧レベルにプレコンディショニング
される。まず、互いに短絡した２つのメモリアレイにプ
レコンディショニングパルスを印加する。次に、短絡セ
ルの双方のゲートに公称ゲート電圧レベルを印加するこ
とにより、２つの短絡セルの一方を読取る。同時に、短
絡基準セルと呼ばれる特殊基準セルのゲートにある電圧
レベルを印加することにより、そのセルを読取る。短絡
基準セルのゲートに印加される電圧レベルは、公称プレ
コンディションゲート電圧レベルより低い。アレイセル
と、短絡基準セルとに読取り電圧を印加している間、２
つの短絡セルの一方の閾値電圧を短絡基準セルの閾値電
圧と比較する。短絡基準セルは、プレコンディショニン
グのために通常要求されるレベルより低いが、短絡メモ
リセルの急速な過剰消去を阻止するのに十分である閾値
電圧レベルを有する。短絡基準セルの閾値電圧が低いた
めに、短絡セルは欠陥のないセルより低い閾値電圧によ
ってプレコンディション検査に合格する。短絡セルは冗
長行と置換えられているためにユーザーデータを含んで
いないので、そのように検査に合格しても許容される。
短絡セルは、急速な過剰消去を阻止するのに十分な閾値
電圧レベルにプレコンディショニングされるだけで良
い。

【００１１】また、行冗長性を取入れたフラッシュメモ
リ内部における短絡セルのプレコンディショニングを検
査する回路についても説明する。プレコンディション回
路は短絡セルに対応して、短絡セルを欠陥のないセルよ
り低いが、ビット線漏洩を阻止するのに十分なほど短絡
セルの閾値電圧レベルが高くなるように保証する閾値電
圧レベルでの検査に合格させる。回路は、メモリアレイ
内部のメモリセルの閾値電圧を選択した基準閾値電圧レ
ベルと比較するセンス増幅器を含む。センス増幅器は、
アレイメモリセルが選択した基準閾値電圧レベルを越え
ているか否かを指示する。選択回路は、それぞれが異な
る閾値電圧レベルを有する２つの異なる基準セルをセン
ス増幅器に結合する。基準セルの一方は公称閾値電圧レ
ベル、すなわち、欠陥のないセルをプレコンディショニ
ングすべき閾値電圧レベルを有する。他方の基準セルで
ある短絡基準セルは、公称閾値電圧より低いが、消去中
のアレイセルの急速な過剰消去を阻止するには十分であ
る閾値電圧を有する。アレイセルがアレイ内の別のセル
に短絡している場合には、選択回路は短絡基準セルを選
択する。そうでない場合には、他方の基準セルを選択す
る。

【００１２】本発明の他の目的、特徴及び利点は添付の
図面及び以下の詳細な説明から明白になるであろう。添
付の図面に本発明を限定的な意味ではなく、単なる例と
して示す。図面中、図中符号は同様の素子を指示する。

【００１３】

【実施例】図１は、フラッシュメモリ３０ともいうフラ
ッシュＥＥＰＲＯＭ３０回路をブロック線図の形態で示
す。以下にさらに詳細に説明するが、フラッシュメモリ
３０は書込み状態機械３２の中に次状態制御装置３４を
含む。次状態制御装置３４は５つの制御装置を含む。そ
の１つの制御装置であるプレコンディション制御装置
は、消去に先立ってメモリアレイ３６のプレコンディシ
ョニングを管理する。プレコンディション制御装置はメ
モリアレイ３６のプレコンディションを設定し、短絡行
が消去検査中にビット線へ電流を漏洩するのを防止す
る。プレコンディション制御装置は、短絡セルを問題の
ないセルより低い閾値電圧レベルにプレコンディショニ
ングすることによって電流漏洩を防止する。

【００１４】以下にさらに詳細に説明するが、フラッシ
ュメモリ３０は書込み状態機械３２の中に基準セル選択
回路３５を含む。基準セル選択回路３５は、プレコンデ
ィション制御装置にメモリアレイ３６のプレコンディシ
ョニングを検査させる。基準セル選択回路３５は、短絡
セルを正規のプレコンディションレベルよりは低いが、
短絡行の過剰消去を阻止することを助けるのには十分な
電圧レベルにプレコンディショニングさせる特殊基準セ
ルを含む。

【００１５】この明細書においては、信号を通常信号名
によって呼ぶ。本発明の趣旨から逸脱せずに、特定の信
号名を変更できるであろう。さらに、信号の状態を挙げ
るときには活動又は非活動、ハイ又はロー、１又は０、
真又は偽などという。ローであるときに活動状態となる
信号を指示するときには、接尾辞「Ｂ」を付す。すなわ
ち、×××Ｂとなる。この信号命名規則の例を以下の表
１に示す。

【００１６】

【００１７】信号群を説明するに際して、１０進基数規
則を使用しても良い。たとえば、１つの群に属する６つ
の信号全てを指すのにＡＹ（５：０）を使用しても良
い。それぞれの信号群の中で、その群の最下位ビットを
挙げるときには、接尾辞「０」を付す。すなわち、ＡＹ
０は群の最下位ビットを表わし、ＡＹ５は最上位ビット
を表わす。

【００１８】再び図１を参照すると、Ｖ_PP３８はフラッ
シュメモリ３０の消去／プログラム用電源電圧である。
Ｖ_CC４０はフラッシュメモリ３０の装置電源であり、Ｖ
_SS４２は接地電位である。一実施例では、Ｖ_PP３８は１
２．０ボルト、Ｖ_CCは約５ボルトである。

【００１９】Ｖ_PP３８の高電圧を受けていないとき、フ
ラッシュメモリ３０は読取り専用メモリとして動作す
る。アドレス線４４を介して供給されるアドレスに記憶
されているデータをメモリアレイ３６から読取る。マイ
クロプロセッサ９９９のようなフラッシュメモリ３０の
外部の回路は、データ入出力線４６を介してそのデータ
を利用できる。

【００２０】フラッシュメモリ３０はチップイネーブル
バーＣＥＢ４８，ＷＥＢ５０及び出力イネーブルバーＯ
ＥＢ５２という３つの制御信号を有する。ＣＥＢ４８は
電力制御信号であり、フラッシュメモリ３０を選択する
ために使用される。ＣＥＢ４８はローで活動状態とな
る。ＯＥＢ５２は出力制御信号であり、フラッシュメモ
リ３０からデータ線４６を経てゲートするために使用さ
れる。ＯＥＢ４２はローで活動状態となる。フラッシュ
メモリ３０のデータ線４６でデータを得るためには、双
方の制御信号ＣＥＢ４８及びＯＥＢ５２は論理的に活動
状態でなければならない。

【００２１】書込みイネーブルバー信号ＷＥＢ５０は、
ＣＥＢ４８と書込みイネーブルバー信号５０が論理値０
である間に指令状態機械６０に対する書込みを可能にす
る。ＷＥＢ５０の立上がり端でアドレスとデータはラッ
チされる。標準的なマイクロプロセッサタイミングを使
用する。メモリアレイ３６をプログラム又は消去するた
めの指令はデータ線４６を介して印加される。データ線
４６のデータは指令状態機械（「ＣＳＭ」）６０に供給
される。ＣＳＭ６０はデータを復号し、それが消去、プ
ログラム、状態レジスタリセットのいずれを表わす指令
であるかに応じて、ＣＳＭ６０は書込み状態機械３２に
対して適切な制御信号を発生し始める。図２は、いくつ
かの指令を規定している。

【００２２】図２のＳＲＤは、書込み状態機械３２の中
にある状態レジスタから読取ったデータを表わす。図２
のＰＡはプログラムすべき記憶場所のアドレスを表わ
し、ＰＤはアドレスＰＡでプログラムすべきデータを表
わす。

【００２３】消去はアレイ３６全体で一度に実行され、
２サイクル指令シーケンスによって始まる。まず、消去
セットアップ指令を書込み、その後に消去確認指令が続
く。アレイのプレコンディショニング、消去及び消去検
査は、全て、マイクロプロセッサ９９９には見えずに、
書込み状態機械３２により内部で処理される。このよう
な２ステップ消去、セットアップ、それに続く実行によ
って、メモリ内容の偶発的消去が起こらないように保証
するのである。消去は、Ｖ_PP３８に高電圧が印加される
ときにのみ起こる。この高電圧がないときはメモリアレ
イの内容は消去されないように保護されている。

【００２４】消去事象はプレコンディショニング、消去
及び必要に応じた消去後修理という３つの必要なタスク
を含む。アレイ３６のプレコンディショニングによっ
て、セル閾値電圧は約５．３ボルトの最低レベルとさ
れ、消去中にセル閾値電圧がセル漏洩という結果を招く
可能性のあるレベルに降下するのを阻止することによ
り、アレイ３６の寿命を延長させる。消去はセル電圧を
約３．２５ボルト以下、すなわち、論理値１にする。ポ
ストコンディショニングともいう消去後修理は、閾値電
圧を０ボルト以下から約３ボルトまで変化させることに
より、過剰消去されたセルを修理する。

【００２５】マイクロプロセッサ９９９は、状態レジス
タ読取り指令を発行し、状態データを解析することによ
り、消去事象の完了を検出できる。状態レジスタが消去
事象の終了を指示したときには、消去障害状態ビットを
検査すべきである。検査後は、状態レジスタエラービッ
トを適宜クリアすべきである。プログラミングも２サイ
クル指令シーケンスによって実行される。まず、プログ
ラムセットアップ指令をデータ線４６を介して指令状態
機械６０に書込み、その後に、プログラムすべきアドレ
スとデータを指定する第２の書込み指令が続く。そこ
で、書込み状態機械３２がプログラムの制御を引継ぎ、
内部でアルゴリズムを検査する。状態レジスタ読取り指
令によって状態レジスタをポーリングしてゆき、プログ
ラミングシーケンスが完了する時点を確定する。プログ
ラミングの活動中は、状態レジスタ読取り指令のみが有
効である。

【００２６】状態レジスタがプログラミング事象の終了
を指示したときには、プログラム障害ビットを検査すべ
きである。検査後、マイクロプロセッサ９９９は状態レ
ジスタエラービットを適宜クリアすべきである。好まし
い一実施例においては、図１に示すフラッシュメモリ３
０の回路は単一の基板の上にある。好ましい一実施例で
は、フラッシュメモリ３０はＣＭＯＳ回路を採用してい
る。フラッシュメモリ３０は、データを記憶するために
メモリセルを使用するメモリアレイ３６を含む。メモリ
アレイ３６中の短絡行を冗長行８０と置換えることが可
能である。フラッシュメモリ３０は、それに加えて、オ
ンチップ指令状態機械６０と、同期装置と、書込み状態
機械（「ＷＳＭ」）３２と、状態レジスタとを含む。

【００２７】以下に詳細に説明する通り、プログラムと
消去のアルゴリズムを調整するのは書込み状態機械３２
である。書込み状態機械３２は、消去動作及びプログラ
ム動作を完了するために必要な、アドレス線４４からの
アドレスと、データ線４６からのデータとをラッチす
る。書込み状態機械３２はアレイアドレス信号ＡＹ
（５：０）７０及びＡＸ（９：０）７２と、アドレス指
定された記憶場所に記憶されているデータを表わすセン
スアンプ出力ＳＯＵＴ（７：０）２２８とを介してメモ
リアレイ３６とインタフェースする。

【００２８】Ｘデコーダ７４は、ＡＸ（９：０）７２に
応答してアレイ３６中の適切な行を選択する。このた
め、Ｘデコーダ７４を行デコーダ７４と呼ぶこともあ
る。同様に、Ｙデコーダ７６はＡＹ（５：０）７０に応
答してアレイ３６中の適切な列を選択する。Ｙデコーダ
７６を列デコーダ７６と呼ぶこともある。アレイ３６か
ら読取られたデータはＹデコーダ７６へ出力され、Ｙデ
コーダ７６はそのデータをセンス増幅器７８に供給す
る。センス増幅器７８は、アレイセルの閾値電圧が基準
レベルを越えるか否かを判定する。センス増幅器７８は
その情報であるＳＯＵＴ（７：０）を書込み状態機械３
２に供給する。

【００２９】連想記憶装置ＣＡＭ８２は、適切な時点で
冗長行８０をイネーブルする。各ＣＡＭはアレイ３６中
の欠陥のある行のアドレスを記憶する。各ＣＡＭ８２は
記憶しているアドレスをアドレス信号７０及び７２と比
較する。そこで一致が起こったときには、冗長行を起動
する。さらに、ＣＡＭ８２は短絡行のアドレス指定を信
号ＴＷＯＲＯＷ２３６を介して書込み状態機械３２に報
知する。

【００３０】アレイ３６をさらに詳細に説明しておく
と、後に次状態制御装置３４を説明する際に助けになる
であろう。図３は、メモリアレイ３６の一部分１００を
示す。この部分１００はいくつかのメモリセル１１０〜
１３２を含んでおり、それぞれのセルは電界効果トラン
ジスタである。セル１１０〜１３２は、一般の実施形態
におけるのと同様、語線１４０〜１４６とビット線１５
０〜１５６との交差箇所に形成されている。語線１４０
〜１４６は、それぞれ、１つの行に属するメモリセルの
ゲートに結合している。たとえば、語線１４２はメモリ
セル１１８〜１２４のゲートに結合している。ビット線
１５０〜１５６は、それぞれ、１列分のメモリセルに結
合している。たとえば、ビット線１５２はメモリセル１
１２，１２０及び１２８のドレインに結合している。ビ
ット線１５０〜１５６はＹデコーダ７６にも結合してい
る。

【００３１】共通ソース線１６０は、アレイのメモリセ
ル１１０〜１３２のソースに印加される電圧レベルを調
整するソーススイッチ３７に結合している。共通ソース
線１６０は第１の局所ソース線１６２〜１６６と、第２
の局所ソース線１７０〜１７４とにも結合している。第
１の局所ソース線１６２〜１６６はアレイ３６の特定の
行にそれぞれ結合している。同様に、第２の局所ソース
線１７０〜１７４は特定の１つの列に結合している。ソ
ース線１６２〜１６６，１７０〜１７４及び１６０は、
一体となって、セル１１０〜１３２のソースに電圧を印
加するための経路を形成する。現在採用されている方式
によれば、メモリセル１１０〜１３２は語線１４０〜１
４４に約１２ボルトの電位を印加し、ビット線１５０〜
１５６に約７ボルトの電位を印加し且つ共通ソース線１
６０を接地点に結合することによりプログラム、プレコ
ンディショニング、ポストコンディショニングされる。
適正にプログラムされ、プレコンディショニングされた
メモリセルは、約５ボルトの閾値電圧を有する。

【００３２】メモリセル１１０〜１３２を消去するとき
には、共通ソース線１６０に約１２ボルトの電位を印加
し、語線１４０〜１４４を接地し、ビット線１５０〜１
５６を浮動させる。適正に消去されたメモリセルは０ボ
ルトから３ボルトまでの何らかの値の正の閾値電圧を有
する。アレイ３６の消去のプログラミング、プレコンデ
ィショニング及びポストコンディショニングは、全て、
次状態制御装置３４が制御するアルゴリズムを使用して
実行される。それらのアルゴリズムは、最も遅く応答す
るセルアレイ９０が許容しうる閾値電圧に達するまで、
アレイ３６に適切なパルスを繰返し印加する。

【００３３】冗長行８０と置換えたときでも、短絡メモ
リセルは欠陥のないメモリセルのプレコンディショニン
グ、消去及びポストコンディショニングに影響を及ぼす
ので、それらのアルゴリズムは短絡メモリセルを取扱わ
なければならない。これは、欠陥のあるメモリアレイが
ビット線１５０〜１５６に電流を「漏洩」し、その漏洩
は特に消去検査の間には問題を引起こすためである。欠
陥のあるメモリセルは他の、欠陥のないメモリセルより
はるかに速く消去しようとする。欠陥のあるメモリセル
は、同時に最も遅く消去する欠陥のないセルの閾値電圧
を許容しうる最高の消去レベル、すなわち、約３ボルト
まで下げるために必要である許容しうる最低の消去電
圧、通常は０ボルト以下の閾値電圧で消去することがあ
る。そのような欠陥メモリセルは、そこで、ゲートが接
地していても、関連するビット線１５０〜１５６への漏
洩電流を引起こすであろう。その結果、適正に消去され
たセルの消去検査中、センス増幅器７８により感知され
る電流は適正に消去されたセルの電流と、ビット線の漏
洩電流との和になる。このため、適正に消去されたセル
はポストコンディション設定中に過剰消去と誤って識別
されてしまう。

【００３４】適正に消去されたセルを誤識別すると、適
正に消去されたセルをポストコンディション検査に合格
させようと試みている中でそのセルを無用にポストコン
ディショニングしてしまうという危険を招く。これによ
り、過剰修理が起こりうる。過剰修理は、セルの閾値電
圧が消去に関わる許容上限、すなわち、約３ボルトより
上がったときに起こる。本発明のプレコンディションア
ルゴリズムは、列における短絡セルが原因となって起こ
る過剰消去と過剰修理を阻止しようとする。短絡セルは
意味のある情報を含んでいないので、それらのセルの閾
値電圧を正規のプレコンディション電圧レベルまで引上
げる必要はない。しかしながら、短絡メモリセルの急速
な過剰消去と、ビット線への電流漏洩とを阻止するため
には、セルをそれに十分な電圧レベルにプレコンディシ
ョニングしなければならない。後にさらに詳細に説明す
るように、これらの目的は、部分的には、プレコンディ
ションアルゴリズムによるプレコンディション検査中に
特殊基準セルを使用することによって達成される。

【００３５】図４は、アレイ３６のプログラミング、プ
レコンディション、消去及びポストコンディションを制
御する書込み状態機械３２をブロック線図の形態で示
す。書込み状態機械３２は発振器／発生器１８０と、次
状態制御装置３４と、事象カウンタ１８２と、周期カウ
ンタ１８４と、アドレスカウンタ１８６と、状態レジス
タ１８８と、データラッチ／比較器（「ＤＬＣ」）１９
０と、一致変換／反転回路１９２と、プレコンディショ
ン基準セル選択回路１９４とを含む。書込み状態機械３
２の動作は、指令状態機械６０からの２つの信号によっ
て始まる。プログラム信号プログラム２００は、書込み
状態機械３２によるアレイ３６のプログラミングを開始
させる。同様に、消去信号消去２０２は、書込み状態機
械３２による消去事象を開始させる。ここでいう消去事
象とは、アレイ閾値電圧を３．０〜０．５ボルトの範囲
内とするために２つ以上のアルゴリズムを実行すること
である。

【００３６】同期装置（図示せず）は書込み状態機械３
２と、指令状態機械６０とを同期させる。活動状態の消
去信号２００又はプログラム信号２０２のいずれかを受
信すると、同期装置はＲＥＡＤＹ信号２０４を書込み状
態機械３２が使用中であることを指令状態機械６０と、
状態レジスタに指示する論理ローレベルにさせる。書込
み状態機械３２が動作を完了すると、同期装置はＲＥＡ
ＤＹ信号をセットすることにより書込み状態機械３２を
遮断する。消去信号２００とプログラム信号２０２が共
に論理ローレベルになるたびに、同期装置はリセット信
号２０６を強制することにより書込み状態機械３２をリ
セットする。リセット信号８２は書込み状態機械３２の
中にあるほぼ全ての回路に印加される。リセット信号８
２は書込み状態機械３２内部のクリティカルノードを既
知の状態にさせる。たとえば、リセット信号８２は終末
カウント信号８８，９０及び９２を論理値０にさせる。

【００３７】非活動状態のリセット信号８２を受信して
から間もなく、発振器／位相発生器１８０は２つの重複
しない位相クロック、すなわち、位相１のＰＨ１ １４
６と位相２のＰＨ２ １９８とを発生し始める。それら
クロックはＷＳＭ３２のほぼ全てへ経路指定される。次
状態制御装置３４は書込み状態機械３２のアクティビテ
ィを制御し且つ調整し、ＷＳＭの次の状態を確定する。
次状態制御装置３４は、ＷＳＭの現在の状態を指示する
７ビット状態信号ＳＢＵＳ（６：０）２０８を生成す
る。次状態制御装置３４は５つの制御装置を含む。その
１つの制御装置であるプログラム制御装置は、アレイ３
６中のメモリセルのプログラミングを制御する。他の４
つの制御装置は消去事象を制御する。その１つの制御装
置であるシーケンサは、プレコンディション制御装置
と、消去制御装置と、ポストコンディション制御装置と
を適切にイネーブル，ディスエーブルすることにより、
消去を監督する。知能を配分しているため、各アルゴリ
ズムを最適化することができる。消去制御のネスティン
グによって、プレコンディション、消去及びポストコン
ディションを必要に応じて再順序付けできるので、消去
はさらに最適化される。プレコンディション制御装置
は、消去に先立って、メモリアレイ３６のプレコンディ
ショニングを管理する。消去制御装置はメモリアレイ３
６の消去を制御し、ポストコンディション制御装置は消
去後修理を管理する。

【００３８】次状態制御装置３４からＳＢＵＳ（６：
０）２０８を受信した各回路は、それ独自のＳＢＵＳ
（６：０）復号を実行して、次のタスクを確定する。こ
のデザインによれば、数多くのタスクを並列して実行で
きるので、消去機能及びプログラム機能を実行するため
に必要な時間は最短に抑えられる。周期カウンタ１８４
はプログラム動作中、プレコンディション動作中、消去
動作中及びポストコンディション動作中のアレイ電圧の
パルス周期を確定し且つ時間限定する。周期カウンタ１
８２が指示するもう１つの周期はプログラミング又は消
去と、センス増幅器７８からの有効データの出力との間
の遅延である。端末カウント信号ＰＣＴＲＴＣ２２０
は、活動状態−ハイにすることにより、選択した時間周
期が経過したことを次状態制御装置３４に報知する。

【００３９】事象カウンタ１８２は、プログラムパル
ス、消去動作パルス、プレコンディションパルス又はポ
ストコンディションパルスの最大数が印加された時点を
確定する。最大動作回数に達すると、事象カウンタ１８
２は終末カウント信号ＥＣＴＲＴＣ２２を論理ハイレベ
ルにすることにより、事象カウンタ１８２は次状態制御
装置３４に報知する。ＷＳＭ３２内部では、アドレスカ
ウンタ１８６は入力バッファとしてのみならず、カウン
タとしても機能する。ＲＥＡＤＹ２０４がハイであると
き、アドレス線Ａ（１６：０）４４のアドレスは信号Ａ
Ｙ（５：０）７０及びＡＸ（９：０）７２としてＷＳＭ
３２へ出力される。信号ＡＹ（５：０）７０及びＡＸ
（９：０）７２はメモリアレイ３６中のプログラム、消
去又は読取りすべきバイトの場所を指示する。

【００４０】Ａ（１６：０）４４からのアドレスはアド
レスラッチイネーブル信号ＡＬＥ２２を介してカウント
回路にロードされる。そこで、アドレスカウンタ１８６
はメモリアレイ３６中の全てのアドレスをカウントす
る。アドレスカウンタ１８６は、メモリの終りに達した
ことを終末カウントＡＣＴＲＴＣ２２６を論理値１とす
ることにより次状態制御装置３４に指示する。データラ
ッチ／比較器（ＤＬＣ）１９０はＷＳＭ３２と、ＣＳＭ
６０と、メモリアレイ３６と、データ線４６との間のイ
ンタフェースである。データ線４６に入力したデータは
ＤＬＣ８０により緩衝され、ＤＡＴＡＩＮ（７：０）４
７として指令状態機械６０に供給される。ＤＡＴＡＩＮ
（７：０）４７はプログラム指令を表わし、指令状態機
械６０は、データラッチイネーブル信号ＤＬＥ１００を
論理値１にセットすることにより、ＤＬＣ１９０にデー
タ線４６の情報を記憶させる。

【００４１】ＤＬＣ１９０はメモリセルの内容を示すセ
ンスアンプ信号ＳＯＵＴ（７：０）２２８を検査手続き
中に基準論理レベルと比較し、データ語全体に関わる一
致信号ＷＭＡＴＣＨ１０４を論理ハイレベルにセットす
ることにより、検査に合格したことを次状態制御装置３
４に指示する。ＤＬＣ１９０は、１つのデータ語の各メ
モリセルが適切な基準レベルと一致するか否かをビット
ごとに指示するＭＡＴＣＨ（７：０）２３２をさらに出
力し、論理値０はそれら２つが一致しないことを示す。
一致変換／反転回路１９２（「ＭＴＩ回路」）は、場合
に応じて、検査に合格しなかったビットのみをプログラ
ム、プレコンディショニング又はポストコンディショニ
ングさせる。ＭＴＩ回路１９０はＭＡＴＣＨ（７：０）
２３２を反転し、論理値０の信号をＹデコーダ７６によ
るプログラミング及びプレコンディショニングの間にソ
ース線に印加される１２ボルトレベルに変換することに
より、この動作を実行する。ＭＴＩ回路１９２の出力信
号はＨＶＭＡＴＣＨＢ（７：０）２３４である。

【００４２】基準セル選択回路３５は検査中に２つの可
能な基準セルのうち一方を選択する。プレコンディショ
ニング中、選択は、信号ＴＷＯＲＯＷ２３６の指示に従
って、現在アドレス指定されている行が別の行に短絡し
ているか否かによって決まる。次に、適切な基準セルを
センス増幅器７８の基準入力端子に結合する。このよう
に、基準セル選択回路３７は欠陥のないセルに要求され
る電圧より低い閾値電圧によって短絡セルをプレコンデ
ィション検査に合格させるのであるが、短絡セルにビッ
ト線漏洩を防止するのに十分な閾値電圧をもたせるよう
に保証する。状態レジスタ１８８は書込み状態３２の状
態を状態信号を介してマイクロプロセッサ９９９に報告
する。それらの状態信号はデータ線４６へ多重化され
る。状態レジスタ１８８は、信号ＲＥＡＤＹ２０４及び
ＳＢＵＳ（６：０）２０８に基づいて書込み状態機械３
２の状態を確定する。

【００４３】図５は、次状態制御装置３４を構成する５
つの制御装置２４０，２４２，２４４，２４６及び２４
８の相互関係を示す。好ましい実施例では、それぞれの
制御装置２４０，２４２，２４４，２４６及び２４８を
プログラマブルロジックアレイ（ＰＬＡ）として実現し
ている。次状態制御装置３４は消去事象の制御をネステ
ィングするので、消去事象の変更は容易である。ＣＳＭ
６０は、シーケンサ２４２をイネーブルする消去２０２
を介して消去事象の初期設定を制御する。そこで、シー
ケンサ２４２は、プレコンディション制御装置２４４
と、制御装置２４６及び２４８とが実行するアルゴリズ
ムの順序とスケジューリングを制御する。

【００４４】シーケンサ２４２はＳＢＵＳ（６：０）２
０８の上位２ビットを使用して制御装置２４４，２４６
及び２４８を適切にスケジューリングする。制御装置２
４４，２４６及び２４８はＳＢＵＳデコーダ２４５，２
４７及び２４９を使用してＳＢＵＳ（６：５）を復号し
て、プレコンディションイネーブル信号ＰＲＥＣＥＮ２
６０と、消去イネーブル信号ＥＲＡＳＥＮ２６２と、ポ
ストコンディションイネーブル信号ＰＯＳＴＣＥＮ２６
４とによりそれぞれ指示されるように、それらがイネー
ブルされているか否かを判定する。制御装置２４４，２
４６及び２４８はタスクの完了をＳＢＵＳ（４：０）を
介してシーケンサ２４２に報知する。シーケンサ２４２
はＳＢＵＳデコーダ２４３を使用してＳＢＵＳ（４：
０）を復号する。

【００４５】プレコンディション制御装置２４４はメモ
リアレイ３６のプレコンディショニングを制御する。こ
こでいう「プレコンディショニング」とは、消去に先立
って大半のメモリセル閾値電圧を約５ボルトに引上げる
プロセスである。メモリセルのプレコンディショニング
は、セルの閾値電圧がビット線漏洩を招くおそれのある
レベルまで降下するのを阻止することにより、メモリセ
ル３６の有効寿命を延長させる。プレコンディショニン
グの実行はプログラミングに良く似ている。すなわち、
プレコンディショニングは、メモリセルのゲートに約１
２ボルト、ドレインに５〜７ボルトをそれぞれ印加し且
つソースを接地することにより実行されるのである。プ
レコンディショニングとプログラミングとの相違点は、
短絡セルと冗長行の双方がプレコンディショニングされ
るということである。

【００４６】消去制御装置２４６はアレイ３６の消去を
制御する。消去とは、アレイ全体のメモリセル閾値電圧
を３ボルトから０ボルトの範囲に下げるプロセスであ
る。消去後のセルは、フラッシュメモリ規則に従って論
理値１を記憶している。ポストコンディション制御装置
２４８はアレイ３６のポストコンディショニングを管理
する。ポストコンディショニングを消去後修理ともい
う。これらの用語は共に低レベルプログラミングを使用
する過剰消去セルの修理を表わす。プレコンディショニ
ングと同様に、ポストコンディショニングも短絡行と冗
長行８０の双方について実行される。ポストコンディシ
ョニングは過剰消去セルの閾値電圧を０ボルト以下から
約３ボルトに引上げる。ポストコンディショニングは消
去のために絶対に必要というわけではないが、過剰消去
セルを修理することにより、メモリアレイ３６の有効寿
命を延長させる。各制御装置は、イネーブルされると、
ＳＢＵＳ（６：０）２０８により表わされる書込み状態
機械の前の状態と、ＡＣＴＲＴＣ２２６，ＥＣＴＲＴＣ
２２２，ＰＣＴＲＴＣ２２０，ＷＭＡＴＣＨ２３０及び
ＴＷＯＲＯＷ２３６とに基づいて、書込み状態機械３２
の中のそれぞれの回路の次の状態を確定する。制御装置
２４０，２４２，２４４，２４６及び２４８に対して入
力を供給する各回路は、活動状態のＳＢＵＳ（６：０）
２０８に続く次の活動状態のＰＨ２ １９８によってこ
れを実行する。そのような動作実行が可能であるのは、
書込み状態機械３２の中の全ての回路はＰＨ２ １９８
における出力が有効である状態でマスター／スレーブで
あるためである。プログラム制御装置２４０は、プログ
ラム２００によりイネーブルされたとき、メモリアレイ
３６のプログラミングを制御する。プログラミング中、
短絡行を冗長行８０と置換える。ここでいう「プログラ
ミング」とは、メモリセルの閾値電圧を約５ボルトに引
上げるプロセスである。セルはゲートに約１２ボルト、
ドレインに７ボルトをそれぞれ印加し、ソースを接地す
ることによりプログラムされる。プログラム後のセルは
論理値０を記憶している。ＳＢＵＳ（６：０）２０８は
ラッチ２３８にラッチされ、書込み状態機械の他の回路
に供給される。

【００４７】状態バス出力ＳＢＵＳ（６：０）２０８
は、リセット２０６をクリアした後の２度目のＰＨ２
１９８の立上り端で活動状態になる。ＳＢＵＳ（６：
０）２０８がＰＨ２ １９８で活動状態となった結果、
ＷＳＭ３２の各回路は、ＰＨ１１９６がハイである間に
ＳＢＵＳ（６：０）２０８を評価する。活動状態の消去
信号２０２に対する制御装置２４２，２４４，２４６及
び２４８の応答を考える。シーケンサ２４２は活動状態
の消去２０２により起動される。シーケンサ２４２が実
現するアルゴリズムを図６の状態図により示す。簡単に
説明すれば、図６に示す消去事象はプレコンディショニ
ングと、それに続く消去と、さらにその後に続く消去後
修理とを含む。

【００４８】図６では、それぞれの円は書込み状態機械
３２の状態を表わす。円の一番上にある行はそれぞれの
状態の名前を示す。それぞれの状態の間に選択又はイネ
ーブルされる信号を状態名の下方に列挙する。シーケン
サ２４２を別の状態へ分岐させる信号の組合わせを各分
岐路の脇のテキスト中に通常は示す。非活動信号の前に
は感嘆符「！」を付す。それらの信号名を図７で説明し
ている。分岐路の脇に信号の組合わせが指示されていな
い場合には、シーケンサ２４２はシーケンサ２４２に対
する入力とは無関係に１つの状態から別の状態へ分岐す
るということは理解されるであろう。図８は、図６に示
す状態ごとのＳＢＵＳ（６：５）値の表である。

【００４９】フラッシュメモリ３０に最初に電力が印加
されたとき、シーケンサ２４２はパワーアップ状態１２
０に保持される。この状態では事象は起こらない。指令
状態機械６０から活動状態の消去２０２を受信した後、
シーケンサ２４２は実行を開始する。パワーアップ後、
シーケンサ２４２はハードウェアのエラーを復号する。
すなわち、活動状態のＨＡＲＤＥＲＲＯＲを復号すると
仮定する。ＨＡＲＤＥＲＲＯＲはシーケンサ２４２をハ
ードウェアエラー状態２８２へ分岐させる。ハードウェ
アエラー状態２８２においては、状態レジスタの２つの
障害ビットＰＲＧ＿ＦＡＩＬ及びＥＲＡＳＥ＿ＦＡＩＬ
は、ハードウェア障害を指示する論理値ハイにセットさ
れる。シーケンサ２４２はこの状態２８２からクリアレ
ディ状態２８４へ分岐する。クリアレディ状態２８４で
は、シーケンサ２４２はＳＥＱＲＤＹ信号とＷＡＩＴＩ
ＮＧ信号をセットして、書込み状態機械３２が別の指令
に直ちに対応しうる状態になっていることをＣＳＭ６０
に指示する。シーケンサ２４２は状態２８４から状態２
８６へ分岐する。パワーダウン状態２８６においては事
象は起こらない。シーケンサ２４２はパワーアップ状態
２８０に戻る。

【００５０】活動状態の消去２０２を受信したときにハ
ードウェアのエラーはないと仮定する。ＨＡＲＤ ＥＲ
ＲＯＲが非活動状態であるので、シーケンサ２４２は状
態２８０から状態２８８へ分岐するからである。プレコ
ンディションオン状態２８８においては、シーケンサ２
４２はＳＢＵＳ（６：５）を論理値０１（２進値）にさ
せることにより、プレコンディション制御装置２４４を
起動する。活動状態のＰＬＡＤＯＮＥにより指示するよ
うにプレコンディション制御装置２４４がメモリアレイ
３６の全体を首尾よくプレコンディショニングするま
で、あるいは、活動状態のＰＬＡＦＡＩＬにより指示す
るようにプレコンディション制御装置２４４が動作しそ
こなうまで、シーケンサ２４２は状態２８８にとどま
る。

【００５１】消去オン状態２９０においては、シーケン
サ２４２は消去制御装置２４６をイネーブルする。活動
状態のＰＬＡＤＯＮＥにより指示するように消去制御装
置２４４がメモリアレイ３６の全体を首尾よく消去する
まで、あるいは、活動状態のＰＬＡＦＡＩＬにより指示
するように消去制御装置２４６が動作しそこなうまで、
シーケンサ２４２は状態２９０にとどまる。消去制御装
置２４６がアレイ全体を消去しそこなった場合には、シ
ーケンサ２４２はクリアレディ状態２８４へ分岐する。
シーケンサ２４２は状態２８４から、先に説明したよう
に状態２８６及び２８０を経て分岐する。これに対し、
メモリアレイ３６が活動状態のＰＬＡＤＯＮＥ及び非活
動状態のＰＬＡＦＡＩＬにより指示するように首尾よく
消去されたならば、シーケンサ２４２はポストコンディ
ションオン状態２９２へ分岐する。

【００５２】ポストコンディションオン状態２９２で
は、シーケンサ２４２はＳＢＵＳ（６：５）を論理値１
１（２進値）にさせることによりポストコンディション
制御装置２４８をイネーブルする。活動状態のＰＬＡＤ
ＯＮＥにより指示するようにメモリアレイ３６が首尾よ
くポストコンディショニングされるまで、あるいは、活
動状態のＰＬＡＦＡＩＬにより指示するようにポストコ
ンディション制御装置２４８が動作しそこなうまで、シ
ーケンサ２４２は状態２９２にとどまる。ポストコンデ
ィション制御装置２４８が首尾よく動作したか否かにか
かわらず、シーケンサ２４２は状態２９２から状態２８
４へ分岐する。シーケンサ２４２は状態２８４から、先
に説明するように状態２８６及び２８０を経て分岐す
る。

【００５３】別の実施例においては、シーケンサ２４２
は過剰修理の修理を含む消去事象を実現する。言いかえ
れば、シーケンサ２４２はポストコンディション制御装
置２４８により過剰修理されたセルを修理する。過剰修
理されたセルは、ポストコンディショニング後に３．０
ボルトを越える閾値電圧をもつセルである。この条件
は、消去検査中に消去制御装置２４６により識別され
る。従って、ポストコンディション制御装置２４８が完
了を報告した後、シーケンサ２４２は消去制御装置２４
６の消去検査状態へ直接に分岐する。

【００５４】図９、図１０は、プレコンディション制御
装置２４４が実現するアルゴリズムを示す状態図であ
る。図のアルゴリズムは欠陥のないメモリセルのみなら
ず、冗長行８０と置換えられた短絡行をもプレコンディ
ショニングする。アルゴリズムは、短絡行の中のセルの
閾値電圧を消去検査中にビット線漏洩を阻止するのに十
分なレベルに引上げる。さらに、短絡セルは欠陥のない
メモリセルと同じ閾値電圧レベルにプレコンディショニ
ング又は検査されない。短絡行と欠陥のない行の双方を
プレコンディショニングするには、短絡行と冗長行８０
の双方を互いに無関係にアドレス指定する能力が要求さ
れる。従って、プレコンディション制御装置２４４は冗
長行８０と、短絡行とのスワッピングを阻止する。制御
装置２４４は、たとえば、読取り中に実行するように、
冗長行８０を一意のアドレス、むしろ、短絡行のアドレ
スを使用してアドレス指定する。プレコンディション制
御装置２４４は活動状態のＮＯＳＷＡＰを介して短絡行
の置換えを阻止して、短絡行をアドレス指定する。冗長
ビット信号ＲＥＤＢＩＴは、プレコンディション制御装
置２４４にメモリアレイ３６に加えて冗長行８０をアド
レス指定させる。

【００５５】図９、図１０は、図６と同じ表記規則を使
用する。図１１は、図９、図１０に示す状態ごとのＳＢ
ＵＳ（６：０）２０８の値の表である。図９、図１０及
び図１１に示した信号は図７に説明されている。まず始
めに、最も単純な状況におけるプレコンディショニング
を考える。すなわち、短絡行がない場合のプレコンディ
ショニングである。言いかえれば、以下の説明中、ＴＷ
ＯＲＯＷ２３６は非活動状態であり、また、非活動状態
のままである。

【００５６】活動状態のＰＲＥＣＥＮ信号２６０を受信
すると、プレコンディション制御装置２４４はパワーア
ップ状態３００に入る。プレコンディション制御装置２
４４は、ＮＯＳＷＡＰを活動状態にすることにより、短
絡行と冗長行８０との置換えをディスエーブルする。プ
レコンディショニング状態の全てを通して、ＮＯＳＷＡ
Ｐはプレコンディション制御装置２４４により活動状態
に保持されている。プレコンディション制御装置２４４
は状態３００から開始状態３０２へ分岐する。開始状態
３０２では、プレコンディション制御装置２４４は書込
み状態機械３２の中の回路の大半をリセットし、メモリ
アレイ３６に印加される様々な電圧源をオンすることに
よりプレコンディションを準備する。まず、事象カウン
タ１８２をリセットする。第２に、アドレスカウンタ１
８６をリセットし、その冗長アクセスビットをＲＥＤＢ
ＩＴＥＮによりイネーブルする。ＲＥＤＢＩＴＥＮはメ
モリアレイ３６に加えて冗長行８０をアドレス指定させ
る。プレコンディション制御装置２４４は、プレコンデ
ィションアルゴリズムを通してＲＥＤＢＩＴＥＮを活動
状態に保持する。最後に、プレコンディショニングパル
スを印加する準備として、周期カウンタ１８４をリセッ
トし、そのＶＳＩカウントを選択する。

【００５７】プレコンディション制御装置２４４は状態
３０２から状態３０４へ分岐する。ＶＳＩオン状態３０
４では、ソース禁止電圧ＶＳＩをオンし、プレコンディ
ションすべきでない全てのセルのソースに印加する。こ
れにより、１つのセルのプレコンディショニングが選択
されない他のセルをゆっくりとプログラミングするのを
阻止するのである。活動状態の端末カウント信号ＰＣＴ
ＲＴＣ２２０により指示するように、十分な時間にわた
ってＶＳＩが印加され終わるまで、プレコンディション
制御装置２４４は状態３０４にとどまる。

【００５８】プレコンディション制御装置２４４は状態
３０４からセットアップ状態３０６へ分岐する。セット
アップ状態３０６においては、メモリアレイ３６中の現
在アドレス指定されているバイトにプレコンディション
パルスを印加するために、プレコンディション制御装置
２４４は書込み状態機械３２を準備する。これは、メモ
リアレイ３６の中のプログラム経路をイネーブルし、周
期カウンタ１８４をリセットし、そのプログラムカウン
トを選択することにより実行される。プレコンディショ
ンパルスと、プログラムパルスと、ポストコンディショ
ンパルスは全て等しい時間だけ印加されるのが好ましい
ために、プログラムカウントを選択するのである。プレ
コンディション制御装置２２４は状態３０６から状態３
０８へ分岐する。パルス状態３０８では、現在アドレス
指定されているバイトの選択されたビットに正規のプレ
コンディショニングパルスを印加する。ここでいう正規
のプレコンディションパルスとは、語線に約１２ボル
ト、ビット線に約７ボルトをそれぞれ印加し且つ共通ソ
ース線を接地点に結合することである。プレコンディシ
ョニング及びプログラミングのために、現在アドレス指
定されているバイトの中のビットを一致変換／反転回路
３５（ＭＴＩ回路）により選択する。この回路３５は状
態３０８の間にイネーブルされる。

【００５９】アドレス指定されているバイトの中の選択
されたビットにプレコンディションパルスを印加してい
る間に、アドレス指定されていないセルのソースにＶＳ
Ｉを印加すると共に、メモリアレイ３６の中のアドレス
指定されていないセルにゲートを接地する。周期カウン
タ１８４がその終末カウントに達する−これは、プレコ
ンディションパルスが現在アドレス指定されているメモ
リセルの閾値電圧を約５ボルトにまでするのに十分な時
間にわたって印加されたことを指示する−まで、プレコ
ンディション制御装置２４４はパルス状態３０８にとど
まる。プレコンディション制御装置２４４は状態３０８
から等化状態３１０へ分岐する。等化状態３１０の間の
事象は、プレコンディション検査を実行するために書込
み状態機械３２を準備する。検査は、先のプレコンディ
ションパルスがセル閾値電圧を５ボルト以上に首尾よく
引上げたか否かを判定する。検査は多段プロセスであ
る。まず、セルのゲートに約７ボルト、セルのドレイン
に約１．２ボルトをそれぞれ印加し且つセルのソースを
接地することにより、検査すべきアレイセルを読取る。
同時に、基準セルを読取る。第２に、アレイセルと基準
セルを読取っている間に、それらのセルをセンス増幅器
７８により互いに比較する。センス増幅器の出力ＳＯＵ
Ｔ（７：０）２２８は、各アレイセルが基準セルの閾値
電圧レベルより低い閾値電圧レベルを有するか、又はそ
れより高い閾値電圧レベルを有するかをＤＬＣ１９０に
報知する。最後に、ＤＬＣ１９０はラッチに記憶されて
いるデータとＳＯＵＴ（７：０）を比較して、各ビット
が基準閾値電圧レベルより低い閾値電圧レベルを有する
べきであったか又はそれより高い閾値電圧レベルを有す
るべきであったかを判定する。

【００６０】状態３１０では、周期カウンタ１８４をリ
セットし、そのプログラム検査カウントを選択する。事
象カウンタ１８２をイネーブルして、そのカウントを増
分する。メモリアレイ３６をイネーブルして、現在アド
レス指定されているバイトを読取らせると共に、アレイ
３６内のプログラム検査回路をターンオンする。検査
中、近づきつつある読取りに備えて、アドレス指定され
ていないセルのビット線を接地する。ＭＴＩ回路１９２
をディスエーブルする。

【００６１】ここで、検査のための構成は部分的に整っ
たので、プレコンディション制御装置２４４は状態３１
０から状態３１２へ分岐する。検査遅延状態３１２で
は、書込み状態機械３２は現在アドレス指定されている
バイトを首尾よくプレコンディショニングしたことを検
査する。まず、正規の基準セルをセンス増幅器７８に結
合する。正規の基準セルは適正にプレコンディショニン
グしたセルを表わす閾値電圧レベルを有する。その基準
閾値電圧レベルは５ボルトであるのが好ましい。それら
の基準セルは非活動状態のＴＷＯＲＯＷ２３６により選
択される。周期カウンタ１８４が発生させる遅延は、検
査を実行する前にＳＯＵＴ（７：０）２２８が確実に有
効になるように保証する。次に、ＤＬＣ１９０はセンス
増幅器の出力ＳＯＵＴ（７：０）２２８を論理値０と比
較する。ＤＬＣ１９０は、イネーブルされ且つデータ信
号ＲＥＦＤＡＴが活動状態であるときにこの比較を実行
する。周期カウンタ１８４がその終末カウントに達する
と、プレコンディション制御装置２４４は状態３１２か
ら出る。

【００６２】ＴＷＯＲＯＷ２３６が非活動状態であると
仮定すると、プレコンディション制御装置２２４が状態
３１２から出た後にとりうる分岐経路は２つある。ＷＭ
ＡＴＣＨ２３０からの論理値０により指示するように、
現在アドレス指定されているバイトがプレコンディショ
ン検査に合格せず且つアドレスカウンタ１８６が終末カ
ウントにまだ達していない場合、プレコンディション制
御装置２４４は分岐経路３１４をたどってセットアップ
状態３０６に戻る。活動状態のＷＭＡＴＣＨ２３０によ
り指示するように、現在アドレス指定されているバイト
が検査に合格するか、あるいは、活動状態のＥＣＴＲＴ
Ｃにより指示するように、最大数のプレコンディション
パルスがプレコンディション成功を伴わずに印加され終
わるまで、プレコンディション制御装置２４４は状態３
０６から３１２をたどってゆく。この場合、プレコンデ
ィション制御装置２４４は状態３１２から状態３１６へ
分岐する。

【００６３】アドレス増分状態３１６では、プレコンデ
ィション制御装置２４４はアドレスカウンタ１８６をイ
ネーブルすることにより、カウンタのカウントを進ませ
る。これによって、ＷＳＭ３２が別のバイトをプレコン
ディショニングする準備が整う。状態３１６では、プレ
コンディション制御装置２４４は周期カウンタ１８４
と、事象カウンタ１８２もリセットすると共に、アレイ
プログラム経路をイネーブルする。ＶＳＩはオンのまま
である。ＴＷＯＲＯＷ２３６が非活動状態であると仮定
すると、プレコンディション制御装置２４４は状態３１
６から分岐経路３１８へと出る。そこで、プレコンディ
ション制御装置２４４は状態３０８，３１０，３１２及
び３１６をたどって、アドレスカウンタ１８６がその終
末カウントに達するまで、アレイ３６内部の全てのセル
を検査する。ＡＣＴＲＴＣ２２６が活動状態になったな
らば、アレイ３６中の全てのセルがプレコンディショニ
ングされ終わったことになり、プレコンディション制御
装置２４４は分岐経路３２０を経て状態３２２に至る。

【００６４】プレコンディション制御装置２４４は、Ｖ
ＳＩオフ状態３２２において、シーケンサ２４２へ制御
を引継ぐべく準備する。状態３２２にあるときのタスク
は周期カウンタ１８４をリセットすること、そのＶＳＩ
カウントを選択すること、メモリアレイ３６をイネーブ
ルすること及びＶＳＩをオフすることを含む。プレコン
ディション制御装置２４４は、ＶＳＩによりソース線に
導入された電荷を消散させるのに適切な期間だけ、状態
３２２にとどまる。ＰＣＴＲＴＣ２２０が活動状態にな
ると、プレコンディション制御装置２４４は状態３２２
から出る。プレコンディション制御装置２４４は状態３
２２から実行済状態３２４に入る。プレコンディション
制御装置２４４は、ＰＬＡＲＥＡＤＹをセットすること
によりプレコンディションの完了を報知する。事象カウ
ンタ１８２と周期カウンタ１８４は、リセットすること
によって別の制御装置が利用できる状態となる。プレコ
ンディション制御装置２４４は実行済状態２４６からパ
ワーアップ状態３００に戻る。そこで、プレコンディシ
ョン制御装置２４４は次の活動状態のプレコンディショ
ンイネーブル信号ＰＲＥＣＥＮ２６０を待つ。

【００６５】以上のようにプレコンディショニングの基
本概念を理解したところで、メモリアレイ３６が短絡行
を含む場合、すなわち、少なくとも一対のアドレスにつ
いてＴＷＯＲＯＷ２３６が活動状態になった場合のプレ
コンディショニングを考える。その場合でも、プレコン
ディショニングは活動状態のＰＲＥＣＥＮ２６０を受信
したときに始まる。状態３００では、プレコンディショ
ン制御装置２４４はＮＯＳＷＡＰ５２８を活動状態にす
ることにより短絡行と、冗長行８０との置換えをディス
エーブルする。これにより、プレコンディション制御装
置２４４は短絡行をアドレス指定できる。ＮＯＳＷＡＰ
５２８は全てのプレコンディショニング状態を通してプ
レコンディション制御装置２４４により活動状態に保持
される。プレコンディション制御装置２４４は状態３０
０から状態３０２へ分岐する。

【００６６】開始状態３０２においては、プレコンディ
ション制御装置２４４は周期カウンタ１８４と、事象カ
ウンタ１８２と、アドレスカウンタ１８６とをリセット
することにより、プレコンディショニングの準備する。
先と同様、ＲＥＤＢＩＴＥＮ４６８は活動状態とされる
ので、冗長行８０をそれらと置換えられる短絡行とは無
関係にアドレス指定できる。アドレスカウンタ１８６が
冗長行８０のアドレスに達すると、ＲＥＤＢＩＴ４６４
は活動状態になる。

【００６７】アドレスカウンタ１８６が指示する第１の
アドレスが別の行に短絡していると仮定する。１つの対
のアドレス指定された第１の短絡行を下の行と呼び、ア
ドレス指定された第２の行を上の行という。アドレスカ
ウンタ１８６は直線的にカウントしてゆくので、先にア
ドレス指定されるのは下の行である。ＷＳＭ３２のデザ
インの関係上、一対の短絡行のうち下の行をアドレス指
定した後、直ちにＴＷＯＲＯＷ２３６が活動状態になる
わけではない。従って、ＴＷＯＲＯＷ２３６は状態３０
２に影響を及ぼす。また、ＴＷＯＲＯＷ２３６は状態３
０４又は３０６にも影響を及ぼさないので、プレコンデ
ィション制御装置２４４は先に説明したようにそれらの
状態をたどってゆく。

【００６８】ＴＷＯＲＯＷ２３６はパルス状態３０８に
おいて非常に大きな相違をもたらす。先に論じた通り、
状態３０８では、メモリアレイ３６とＭＴＩ回路１９２
をイネーブルすると共に、アレイの大部分にＶＳＩを印
加する。この場合、メモリアレイ３６の損傷を防止する
ために、下の行と上の行の双方のゲートにプレコンディ
ション電圧レベルを印加する。これを制御するのは、活
動状態のＴＷＯＲＯＷ２３６である。プレコンディショ
ン制御装置２４４はパルス状態３０８から等化状態３１
０へ分岐する。等化は活動状態のＴＷＯＲＯＷ２３６に
より影響を受けず、先に説明したように実行される。そ
の後、プレコンディション制御装置２４４は状態３１２
へ分岐する。

【００６９】状態３１２では、プレコンディション制御
装置２４４は、対の短絡行が過剰消去を阻止するのに十
分なほど高いが、正規のプレコンディション閾値電圧レ
ベル以下である閾値電圧にプレコンディショニングされ
たことを検査する。これは、短絡行を正規の閾値電圧レ
ベルにプレコンディショニングするのが困難なためであ
る。活動状態のＴＷＯＲＯＷ２３６は短絡基準セルをセ
ンス増幅器７８の基準入力端子に結合させる。好ましい
実施例では、それらの短絡基準セルは約３．１〜３．３
ボルトの閾値電圧を有する。短絡セルの急速な過剰消去
と、ビット線漏洩を防止する閾値電圧レベルであれば、
他のレベルを使用しても良い。低い基準閾値電圧レベル
を使用すると、その結果、短絡セルが少なくとも短絡閾
値電圧レベルにプレコンディションされていれば、セン
ス増幅器７８とＤＬＣ１９０は必然的にそれらの短絡セ
ルを首尾よくプレコンディショニングされたと識別する
ようになる。周期カウンタ１８４がその終末カウントに
達したとき、プレコンディション制御装置２４４は状態
３１２から出る。

【００７０】活動状態のＴＷＯＲＯＷ２３６により指示
するように、短絡行がアドレス指定されたならば、状態
３１２から分岐しうる経路は２つある。短絡行が少なく
とも短絡閾値電圧レベルにプレコンディションされてお
らず、最大数のプレコンディションパルスに達していな
い場合には、制御装置２４４は分岐経路３２６をたどっ
て状態３０６に戻る。言いかえれば、ＷＭＡＴＣＨ２３
０及びＥＣＴＲＴＣ２２０が非活動状態であり且つＰＣ
ＴＲＴＣ２２０及びＴＷＯＲＯＷ２３６が活動状態であ
るときに、プレコンディション制御装置２４４はセット
アップ状態３０６に戻るということになる。プレコンデ
ィション制御装置２４４は、事象カウンタ１８２が終末
カウントに達するか又は短絡行がプレコンディション検
査に合格するまで、状態３０６から３１２をたどってゆ
く。次に、プレコンディション制御装置２４４はアドレ
ス増分状態３１６へ分岐する。

【００７１】状態３１６では、アドレスカウンタ１８６
はカウントを増分し、新たなアドレスを指示する。その
時点で、アドレスカウンタ１８６は一対の短絡行のうち
上の行を指示するので、ＴＷＯＲＯＷ２３６は直ちに活
動状態になる。先に述べた通り、先の行は一対の短絡行
のうち下の行であった。ＴＷＯＲＯＷ２３６は活動状態
であるので、プレコンディション制御装置２４４は状態
３１６にとどまり、アドレスカウンタのカウントを再び
増分する。これは、上の行が下の行と共にプレコンディ
ショニングされたためである。その後、アドレスカウン
タ１８６は別の一対の短絡行のうち下の行を指示してい
ても、ＴＷＯＲＯＷ２３６は非活動状態になる。これ
は、書込み状態機械３２がパイプライン方式のデザイン
であるために、一対の短絡行のうち下の行をアドレス指
定するときに、ＴＷＯＲＯＷ２３６が直ちに活動状態に
なることは阻止されるからである。ＴＷＯＲＯＷ２３６
が非活動状態になれば、プレコンディション制御装置２
４４は状態３２０から出る。ＡＣＴＲＴＣ２２６が非活
動状態であれば、分岐経路３１８をたどることにより、
メモリアレイ３６のプレコンディショニングは継続す
る。これに対し、ＡＣＴＲＴＣ２２６が活動状態である
場合には、状態３２２へ分岐することにより、プレコン
ディション制御装置２４４は遮断を開始する。

【００７２】プレコンディショニングが完了すると、Ｅ
ＲＡＳＥＮ２６２を活動状態にすることにより、シーケ
ンサ２４２は消去制御装置２４６を起動する。図１２の
状態図は、消去制御装置２４６が実現するアルゴリズム
を示す。消去アルゴリズムは、アレイ３６全体をバイト
ごとではなく、一度に全て消去するという点を除いて、
プレコンディションアルゴリズム，ポストコンディショ
ンアルゴリズム及びプログラムアルゴリズムとは異な
る。従って、このアルゴリズムの間には、短絡行を冗長
行８０と置換える必要がないということがわかるであろ
う。以下に説明するように、短絡行は消去検査中に冗長
行８０と置換えられるのである。

【００７３】図１２は、図６と同じ表記規則を使用して
いる。図１３は、図１２に示す消去制御装置２４６の状
態ごとのＳＢＵＳ（６：０）値と論理信号レベルの表で
ある。信号名は図７に説明されている。活動状態のＥＲ
ＡＳＥＮ２６２は消去制御装置２４６をパワーアップ状
態３３０に入らせる。この状態３３０では何も事象は起
こらず、消去制御装置２４６は直ちに状態３３２へ分岐
する。セットアップ状態３３２では、消去制御装置２４
６はアレイ３６に消去パルスを印加する準備を行う。ア
レイ３６を準備するときには、全てのビット線を接地
し、周期カウンタ１８４をリセットし且つその消去カウ
ントＰＣＴＲＥＲＳを選択する。そこで、消去制御装置
２４６は状態３３２から状態３３４へ分岐する。

【００７４】パルス状態３３４では、メモリアレイ３６
のそれぞれのセルに消去パルスを同時に印加する。消去
制御装置２４６は、ビット線を浮動させると共に語線を
接地し、約１２ボルトの電位を局所ソース線に印加する
ことにより、この印加を実行する。周期カウンタ１８４
が終末カウントに達して、大半のセル閾値電圧レベルを
３ボルトから０ボルトの範囲内に入れるのに十分な時間
が経過したことがわかるまで、消去パルスは保持され
る。消去制御装置２４６は状態３３４からパルスオフ状
態３３６へ分岐する。その状態３３６では、書込み状態
機械３２がメモリアレイ３６の消去を検査するための準
備を整える。状態３３６の事象はビット線を接地するこ
とと、アレイ３６をイネーブルすることとを含む。消去
制御装置２４６は事象カウンタ１８２をイネーブルし
て、状態３３４においてメモリアレイ３６に消去パルス
が印加されたことを表すために、事象カウンタ１８２に
カウントを増分させる。消去制御装置は、さらに、周期
カウンタ１８４をリセットする。周期カウンタ１８４
は、イネーブルされない全ての状態でリセットされる。

【００７５】消去制御装置２４６は状態３３６から検査
状態３３８へ分岐する。状態３３６においては、消去制
御装置２４６は現在アドレス指定されているアレイセル
群を消去検査するようにメモリアレイ３６を構成する。
消去検査中、ＮＯＳＷＡＰは非活動状態であるので、短
絡行を冗長行８０と置換えることができる。従って、短
絡行は消去検査されないことが理解されるであろう。

【００７６】状態３３８では、いくつかの事象が起こ
る。まず、ＰＣＴＲＥＳＶを活動状態にすることにより
周期カウンタ１８４をリセットし、その消去検査カウン
トを選択する。これにより、消去制御装置２４６は確実
に有効なデータを検査することが保証される。第２に、
消去制御装置２４６は消去検査基準セルをセンス増幅器
７８の基準入力端子に結合する。消去検査基準セルは、
許容しうる最高の消去閾値電圧とほぼ等しい閾値電圧を
有する。好ましい実施例においては、許容しうる最高の
消去閾値電圧レベルは約３．１ボルトである。これによ
り、単一の基準セルを短絡行の消去検査と、プレコンデ
ィション検査の双方に使用することができる。第３に、
アレイ３６の中の現在アドレス指定されている行を、読
取りパルスを印加することによって読取る。ＴＷＯＲＯ
Ｗ２３６は、活動状態であれば、双方の短絡行のメモリ
セルのゲートに読取り電圧レベルが印加されるように保
証する。最後に、消去制御装置２４６は消去検査に備え
てＤＬＣ１９０を構成する。ＤＬＣ１９０をイネーブル
し、その比較器検査基準データ信号ＲＥＦＤＡＴを適切
な論理レベルにさせる。消去検査中、適正に消去された
セルは基準セルの閾値電圧レベル以下の閾値電圧レベル
を有しているべきである。これに対し、プレコンディシ
ョン検査中には、アレイセルは基準セルの閾値電圧レベ
ルより高い閾値電圧レベルを有しているべきである。そ
の結果、それら２種類の検査の間に、ＤＬＣ１９０はＳ
ＯＵＴ（７：０）を異なる論理レベルと比較することに
なる。

【００７７】ＰＣＴＲＴＣ２２０が活動状態になった
後、消去制御装置２４６が検査状態３３８から出てとり
うる分岐経路は４つある。アドレスカウンタ１８６が終
末カウントに達しておらず、最大数の消去パルスがメモ
リアレイ３６にまだ印加され終わっておらず且つ現在ア
ドレス指定されているバイトは検査に不合格であったと
仮定する。その場合、消去制御装置２４６は分岐経路３
４０をたどってセットアップ状態３３２に戻り、もう１
つの消去パルスを印加する。セットアップ状態３３２に
戻ると、消去制御装置２４６は状態３３４，３３６及び
３３８をたどって、メモリアレイ３６にもう１つの消去
パルスを印加し、先に検査に不合格であったバイトを消
去検査する。現在アドレス指定されているバイトが検査
に合格するか、又はアレイ３６に印加しうる最大数の消
去パルスに達するまで、消去制御装置２４６は状態３３
２，３３４，３３６及び３３８を経過し続ける。

【００７８】バイトの前でＥＣＴＲＴＣ２２２が活動状
態になったならば、メモリアレイ３６は消去アルゴリズ
ムに対し失敗である。消去制御装置２４６は、状態３３
８から分岐経路３４２をたどって状態３４８に入ること
により、その障害に応答する。障害状態３４８では、消
去制御装置２４６はＥＲＡＳＥＦＡＩＬビット及びＰＬ
ＡＦＡＩＬビットをセットすることにより障害を報知す
る。その後、消去制御装置２４６はパワ−アップ状態３
３０に戻る。これに対し、バイトはその時点では検査に
合格しており、且つ事象カウンタ１８２が最大カウント
に達していない場合には、消去制御装置２４６は検査状
態３３８から出て２つの分岐経路のうちの一方をとる。
メモリアレイ３６のあらゆるバイトが検査されない限
り、消去制御装置２４６は状態３３８から状態３５０へ
分岐する。言いかえれば、ＡＣＴＲＴＣ２２６が非活動
状態であり且つＲＣＴＲＴＣ２２０及びＷＭＡＴＣＨ２
３０は活動状態であるとき、消去制御装置は分岐経路３
４４をたどるのである。

【００７９】アドレス増分状態３５０では、消去制御装
置２４６はアドレスカウンタ１８６をイネーブルして、
そのカウントを増分することによりメモリアレイ３６の
別のバイトを消去検査すると共に、別のセル行を選択す
べく準備を整える。さらに、消去制御装置２４６は消去
検査を実行するために必要な構成を維持する。このた
め、メモリアレイ３６と、読取り経路と、ＤＬＣ１９０
はイネーブルされたままである。周期カウンタをリセッ
トし、その消去検査カウントを選択する。消去検査基準
セルは選択されたままである。消去制御装置２４６は状
態３５０から検査遅延状態３５２へ分岐する。検査遅延
状態３５２は検査に先立ってわずかな遅延を追加する。
消去制御装置２４６は信号を状態３５２における消去検
査に必要なレベルに維持する。

【００８０】消去制御装置２４６は状態３５２から検査
状態３３８に戻る。そこで、現在アドレス指定されてい
るバイトを消去検査する。次に、事象カウンタが終末カ
ウントに達するか又はメモリアレイが首尾よく消去され
るまで、消去制御装置２４６は状態３３２，３３４，３
３６，３３８，３５０，３５２を適宜たどってゆく。メ
モリアレイ３６の全てが消去され終わったとき、消去制
御装置２４６は状態３３８から実行済状態３５４へ分岐
する。そこで、消去制御装置２４６は、ＰＬＡＤＯＮＥ
をセットし且つアドレスカウンタ１８６及び事象カウン
タ１８２をリッセトすることにより、首尾よく完了した
ことを報知する。次に、消去制御装置はパワーアップ状
態３３０に戻り、次の活動状態のＥＲＡＳＥＮ２６２を
待つ。

【００８１】ポストコンディション制御装置２４８が実
現するアルゴリズムは、１９９１年１０月９日に出願さ
れた名称「Ｍｅｔｈｏｄ ｏｆ Ｒｅｐａｉｒｉｎｇ
Ｏｖｅｒｅｒａｓｅｄ Ｃｅｌｌｓ ｉｎ ａ Ｆｌａ
ｓｈ Ｍｅｍｏｒｙ」による米国特許出願第０７／７７
３，２２８号の主題であるので、ここではごく簡単にそ
のアルゴリズムを説明しておく。ポストコンディション
制御装置２４８は過剰消去検査回路と、低電圧レベルプ
ログラミングとを使用して、過剰消去セルを修理する。
修理は、１つの列を選択し、その列の各セルを検査し
て、過剰消去されたセルがあるか否かを判定することに
よって始まる。この手続きを一般に過剰消去検査とい
う。セルが許容しうる最低の消去閾値電圧において期待
される電流を越える電流を導通するとき、そのセルは過
剰消去されていると識別する。修理は、単一の低レベル
プログラミングパルスを過剰消去セルに印加することに
より進行する。プログラミングパルスの電圧レベルは、
その他の動作条件とは関係なく、セルが過剰修理されな
いように保証するのに十分なほど低い。列に残っている
セルも同じようにして検査する。選択した列のいずれか
のセルが過剰消去と識別されたならば、その列の各セル
をもう一度過剰消去検査する。過剰消去と識別されたセ
ルを単一の低レベルパルスによって再びプログラムす
る。ただし、現在修理パスに関わるプログラミングパル
スの電圧レベルは、先の修理パスと比べて高くなってい
る。列のセルのどれも過剰消去と識別されなくなるま
で、これらのステップを繰返す。

【００８２】この修理方法は、数百マイクロアンペアの
最大ビット線漏洩電流を許容することができる。この頑
強性は、１つには、初期プログラミング電圧レベルの適
正な設定と、欠陥のあるセルと正常なセルの動作の差異
とによって生じる。１つの列が約−５ボルトの閾値電圧
Ｖ_T を有するひどく過剰消去されたセルを含むものと仮
定する。ひどく過剰消去されたセルは、同じ列の他の全
てのセルを過剰消去検査試験に不合格とさせてしまうほ
どの電流を引出す。ポストコンディション制御装置２４
８は、その列のそれぞれのセルを非常に低い電圧レベル
に一度にプログラムする。初期プログラミングパルスの
電圧は、列のどのセルも過剰修理されないように保証す
るのに十分な低いレベルに設定される。プログラミング
中に使用するゲート電圧をＶ_G とし、プログラム中のセ
ルの閾値電圧をＶ_T とするとき、一般に、チャネル・ホ
ット・エレクトロンプログラミングは駆動電圧（Ｖ_G−
Ｖ_T）によって指数関係に従って決まる。Ｖ_G が５ボル
トに等しいとき、Ｖ_T が２ボルトである適正に消去され
たセルは非常にゆっくりとプログラムする。これに対
し、ひどく過剰消去されたセルは非常に急速にプログラ
ムする。すなわち、低レベルの初期プログラミングパル
スは適正に消去されたセルにほとんど影響を及ぼさない
が、ひどく過剰消去されたセルには大きく影響する。初
期プログラミング／修理パスの結果、次のプログラミン
グ／修理パスの間のビット線漏洩電流は減少する。この
多重パス修理方法は漏洩電流によって起こるエラーを排
除するのに有用であると共に、過剰修理の危険を少なく
するのを助ける。

【００８３】低いゲート電圧レベルで修理を開始するの
が有利である理由は他にもある。チャネル・ホット・エ
レクトロンプログラミング特性は、温度，製造条件及び
使用量によって異なるので、フラッシュメモリごとに修
理のために特定の電圧を最適と定めることはなく、同じ
フラッシュメモリであっても、その使用可能寿命にわた
って同じではない。従って、この過剰消去修理方法は、
低い電圧レベルから始めることにより、広い範囲にわた
る特定の最適電圧に対応する。

【００８４】図１４，図１５は、活動状態のプログラム
信号２００によりイネーブルされたときにプログラム制
御装置２４０が実現するアルゴリズムを示す。図１４，
図１５は、図６と同じ表記規則を使用している。図１６
は、図１４，図１５に示すプログラム制御装置２４０の
状態ごとのＳＢＵＳ（６：０）値及び論理信号レベルの
表である。プログラム制御装置２４０が実現するアルゴ
リズムは、制御装置２４４，２４６及び２４８のアルゴ
リズムとは２つの点で異なる。第１に、プログラム制御
装置２４０は起動されるたびに唯１つのバイトをプログ
ラムする。そのバイトを選択するのはフラッシュメモリ
のユーザーであり、プログラム制御装置２４０が起動さ
れる前に、アドレスカウンタ１８６はそのバイトを指示
する。短絡行がアドレス指定されているなら、そのバイ
トは冗長行によって置換えられるであろう。第２に、フ
ラッシュメモリユーザーはアドレス指定された記憶場所
に記憶すべき情報を、ＤＬＣ１９０にデータを書込むこ
とによって指示する。プログラミング中、フラッシュメ
モリ３０は論理値１を論理値０に重ね書きさせる。プロ
グラミング中、論理値０を論理値１に変化させることは
不可能である。従って、プログラム制御装置２４０はフ
ラッシュメモリユーザーが選択した、論理値１から論理
値０にプログラムすべきビットのみをプログラムする。

【００８５】プログラム制御装置２４０はパワーアップ
状態３６０において実行を開始する。状態３６０では事
象は何も起こらず、プログラム制御装置はＶＳＩオン状
態３６２へ分岐する。ＶＳＩオン状態３６２では、プロ
グラム制御装置２４０は、ソース禁止電圧源を含めて、
プログラミング中に使用される様々な電圧源をイネーブ
ルする。プログラム制御装置２４０はメモリアレイ３６
をもイネーブルする。状態３６２及びそれに続く全ての
状態を通して、プログラム制御装置２４０はＮＯＳＷＡ
Ｐを活動状態に保持する。その後、プログラム制御装置
２４０は状態３６６へ分岐する。

【００８６】セットアップ状態３６４は様々な電圧源を
適切な電圧レベルにスルーさせ続ける。メモリアレイ３
６はイネーブルされたままである。プログラム制御装置
２４０は、さらに、周期カウンタ１８４をリセットする
ことにより、プログラミングに備えて書込み状態機械３
２を構成する。セットアップが終了すると、プログラム
制御装置２４０は状態３６４から状態３６６へ分岐す
る。プログラム制御装置２４０は、パルス状態３６６に
おいてアドレス指定されているバイトにプログラミング
パルスを印加する。プログラミングパルスの印加タイミ
ングを規定するために、周期カウンタ１８４をリッセト
し、そのプログラムカウントを選択する。望ましくない
低速プログラミングを阻止するために、メモリアレイ３
６内のその他のセルにＶＳＩを印加する。プログラミン
グを要求するバイトのビットのみがプログラムされるよ
うに、プログラム制御装置２４０はＭＴＩ回路１９２を
もイネーブルする。周期カウンタ１８４が終末カウント
に達すると、プログラム制御装置２４０は状態３６８へ
分岐する。

【００８７】等化状態３６８では、プログラム検査を実
行するために、プログラム制御装置２４０は書込み状態
機械３２を構成する。まず、アレイのビット線を接地
し、プログラム検査基準セルを選択する。プログラム検
査基準セルは、好ましい実施例においては、約５ボルト
の閾値電圧を有する。プログラム検査基準セルは非活動
状態のＴＷＯＲＯＷ２３６及びＳＢＵＳ（６：５）によ
り選択される。次に、プログラム検査中に使用される電
圧源を適切な電圧レベルにスルーさせる。最後に、周期
カウンタ１８４をリセットするが、メモリアレイ３６は
イネーブルされたままである。

【００８８】等化状態３６８では、他にも事象が起こ
る。プログラム制御装置２４０はＭＴＩ回路１９２をデ
ィスエーブルするが、これは検査中には不要である。プ
ログラム制御装置２４０は事象カウンタ１８２をイネー
ブルして、状態３６６においてアドレス指定されたバイ
トにパルスが印加されたことを表すために、事象カウン
タ１８２にカウントを増分させる。それらの事項を処理
したならば、プログラム制御装置２４０は状態３６８か
ら状態３７０へ分岐する。検査遅延状態３７０では、プ
ログラム制御装置２４０はアドレス指定されたバイトの
プログラミングを検査する。すなわち、プログラム制御
装置２４０は、アドレス指定されたバイトのそれぞれの
セルの閾値保持電圧が約５ボルトの最小電圧レベルを越
えたか否かを判定する。これを実行するために、プログ
ラム制御装置２４０はプログラム検査基準セルをセンス
増幅器７８の基準入力端子に結合し続けると共に、アド
レス指定されたバイトをセンス増幅器７８のその他の入
力端子に結合し続ける。センス増幅器７８の出力ＳＯＵ
Ｔ（７：０）２２８が有効であることを保証するため
に、周期カウンタ１８４をリセットし、そのプログラム
検査カウントを選択する。次に、プログラム検査制御信
号をイネーブルし且つＣＭＰＥＮを活動状態にすること
により、ＳＯＵＴ（７：０）２２８をＤＬＣ１９０に記
憶されているデータと比較する。

【００８９】検査が完了したとき、プログラム制御装置
２４０が検査遅延状態３７０から出た後にとりうる分岐
経路は２つある。アドレス指定されたバイトが適正に検
査されそこなったことが非活動状態のＷＭＡＴＣＨ２３
２によって指示されると、プログラム制御装置２４０は
分岐経路３７０をたどってセットアップ状態３６４に戻
る。その後、プログラム制御装置２４０は先に説明した
ように状態３６４，３６６，３６８及び３７０をたどっ
てゆく。最終的に、プログラム制御装置２４０は状態３
７０から出て分岐経路３７４をとらなければならない。
次の２つの状況のうち一方が起こったとき、プログラム
制御装置２４０は状態３７０から出て分岐経路３７４を
たどる。第１に、活動状態のＥＣＴＲＴＣ２２２により
指示するように、バイトがプログラム検査に不合格であ
った場合には、プログラム制御装置２４０は分岐経路３
７４をとる。第２に、アドレス指定されたバイトが首尾
よくプログラム検査されたときには、プログラム制御装
置２４０は状態３７０から出て分岐経路３７４をとる。
合格は活動状態のＷＭＡＴＣＨ２３０によって示され
る。

【００９０】プログラム検査が合格であったか否かにか
かわらず、プログラム制御装置２４０は分岐経路３７４
からＶＳＩオフ状態３７６に入る。そこで、プログラム
制御装置２４０は様々なプログラム基準源を読取りレベ
ルまでスルーさせる。ＶＳＩはターンオフする。プログ
ラミングが失敗に終わったならば、非活動状態のＷＭＡ
ＴＣＨ２３０と、活動状態のＥＣＴＲＴＣ２２２とによ
って、プログラム制御装置２４０は状態３７６から障害
状態３７８へ分岐する。プログラム制御装置２４０は、
プログラム障害ビットをセットすることにより障害を指
示する。次に、プログラム制御装置２４０は状態３８０
へ分岐する。これに対し、プログラミングが成功した場
合には、プログラム制御装置２４０は状態３７６から状
態３８０へ直接に分岐する。

【００９１】状態３８０では、プログラム制御装置２４
０は状態レジスタのＲＤＹ／ＢＳＹビットをクリアす
る。次に、プログラム制御装置２４０はパワーダウン状
態３８２へ分岐するが、そこでは何の事象も起こらな
い。次に、プログラム制御装置２４０はパワーアップ状
態３６０に戻って、次ぐのプログラム指令を待つ。以
上、制御装置２４０，２４２，２４４，２４６及び２４
８について説明したので、今度は、書込み状態機械３２
の中にあってＳＢＵＳ（６：０）２０８に応答するその
他の回路を考える。ＷＳＭ３２の中には、発振器／位相
発生器１８０、周期カウンタ１８４，事象カウンタ１８
２，アドレスカウンタ１８６，ＭＴＩ回路１９２，基準
セル選択回路１９４，ＤＬＣ１９０及び状態レジスタ１
８８といった回路がさらに含まれている。

【００９２】図１７は、発振器／位相発生器１８０をブ
ロック線図の形態で示す。発振器４００は非活動状態の
リセット信号２０６を受信して動作を開始する。発振器
４００は、リセット２０６が非活動状態である限り、動
作している。リセット２０６が印加されると、発振器４
００は動作を停止する。発振器の出力４０２は位相発生
器４０４に供給される。位相発生器４０４は、起動され
るまでは非活動状態に保持される２ビットシフトレジス
タを含む。シフトレジスタは４つの２進値の組合せ、す
なわち、００，０１，１１及び１０の２進値を経てシフ
トする。位相発生器４０４の２つのデコーダは０１，１
０の各状態を監視し、２つの出力クロックＰＨ１ １９
６及びＰＨ２ １９８を発生する。それらのクロックは
ＷＳＭのほぼ全ての回路へ経路指定する。好ましい実施
例では、ＰＨ１／ＰＨ２ １９６及び１９８の典型的な
サイクル時間は５００ｎｓである。ＰＨ１ １９６及び
ＰＨ２ １９８双方のデューティサイクルは約２５％で
ある。

【００９３】リセット２０６及びＳＢＵＳ（６：０）２
０８に対するＰＨ１ １９６及びＰＨ２ １９８のスタ
ートアップタイミングは図１８から明らかである。リセ
ット２０６はプログラム２００又は消去２０２のいずれ
か一方の立上がり端でローになる。リセット２０６が立
下がった後、初めに活動状態ハイになるクロックはＰＨ
２ １９８である。ＳＢＵＳ（６：０）２０８はＰＨ２
１９８の第２のパルスの立上がり端で活動状態にな
る。ＷＳＭ３２の全ての回路は、有効な読取りを保証す
るために、ＰＨ１ １９６が活動状態である間にＳＢＵ
Ｓ（６：０）２０８を評価する。

【００９４】図１９は、周期カウンタ１８４をブロック
線図の形態で示す。周期カウンタ１８４は周期カウンタ
ＳＢＵＳデコーダ４０６と、１５ビットシフトレジスタ
カウンタ４０８と、終末カウント一致回路４１０と、ラ
ッチ４１２とを含む。周期カウンタＳＢＵＳデコーダ４
０６はカウンタ４０８及び終末カウント一致回路４１０
を制御する。デコーダ４０６はＳＢＵＳ信号２０８を復
号し、カウンタの２１２カウントをリセットすべきか否
かを判定すると共に、可能な３つの終末カウントの中か
ら１つを選択する。

【００９５】それぞれの状態におけるＳＢＵＳデコーダ
４０６の動作は図１１，図１３及び図１６を参照するこ
とにより確定できる。たとえば、図１１は、セットアッ
プ状態３０６にあるとき、ＳＢＵＳデコーダ４０６はＰ
ＣＴＲＳＴを論理値１にセットすることにより周期カウ
ンタのカウントをリセットすることを指示している。好
ましい実施例においては、ＳＢＵＳデコーダ４０６をラ
ンダム論理として実現する。シフトレジスタカウンタ４
０８はカウンタイネーブルを組込んでいないので、活動
状態のＰＣＴＲＳＴ信号４１４によりリセットされる状
態を除くあらゆる状態で動作し続ける。

【００９６】シフトレジスタ４０８のＱ出力４１６は終
末カウント一致回路４１０に供給される。終末カウント
一致回路４１０はＱ出力４１６を解析し、選択した終末
カウントに一致したときにそれを指示する。終末カウン
ト一致回路は、それぞれ活動状態のＰＣＴＲＥＲＳ，Ｐ
ＣＴＲＰＧＭ，ＰＣＴＲＥＲＶ，ＰＣＴＲＰＧＶ及びＰ
ＣＴＲＶＳＩ信号により選択される消去，プログラム，
消去検査，プログラム検査及びＶＳＩのとりうる５つの
終末カウントを認識する。カウンタ４０８はＴＣＯＵＮ
Ｔ４１８を増分し続けているので、出力ＴＣＯＵＮＴは
１つの状態に対してのみ活動状態である。活動終末カウ
ントＴＣＯＵＮＴ４１８を記憶するために、ＯＲゲート
４１３と関連してラッチ４１２を使用する。

【００９７】書込み状態機械３２が最初にパワーアップ
されたとき、ラッチ４１２はリセット２０６によりリセ
ットされて、そのＱ出力４２０を論理値０にセットす
る。ＰＣＴＲＳＴ４１４信号が印加されたときにも、ラ
ッチ４１２はリセットされる。ＴＣＯＵＮＴ４１８が活
動状態ハイになると、Ｑ出力４２０は論理値１になる。
ＴＣＯＵＮＴ４１８が非活動状態になった後、Ｑ出力４
２０はラッチの入力を論理値１に保持するので、ラッチ
４１２がリセット２０６によりリセットされるまで、Ｐ
ＣＴＲＴＣ２２０は論理値１のままである。図２０は、
事象カウンタ１８２をブロック線図の形態で示す。事象
カウンタ１８２は事象カウンタＳＢＵＳデコーダ４２２
と、１３ビットカウンタ４２４と、事象カウンタ終末カ
ウント選択回路４２６と、ラッチ４２８と、ＯＲゲート
４３０とを含む。事象カウンタＳＢＵＳデコーダ４２２
はカウンタ４２４と終末カウント一致回路４２６を制御
する。デコーダ４２２はＳＢＵＳ信号２０８を復号し、
カウンタ４２４をイネーブルすべきか又はリセットすべ
きかを判定し、可能な２つの事象カウンタ終末カウント
のいずれかを選択する。ＷＳＭの状態ごとのＳＢＵＳデ
コーダ４２２の動作は図１１，図１３及び図１６を参照
することにより確定できる。たとえば、図１３は、検査
状態３３８においては、ＳＢＵＳデコーダ４２２はＥＣ
ＴＲＥＲＳをセットすることにより消去終末カウントを
選択することを指示している。好ましい実施例では、事
象カウンタＳＢＵＳデコーダ４２２はランダム論理とし
て実現される。

【００９８】ＷＳＭ３２が新たなバイトをプログラムし
始めるか、プレコンディションし始めるか又は消去し始
めるたびに、カウンタ４２４はＳＢＵＳデコーダ４２２
によりリセットされる。リップルキャリーカウンタ４２
４は活動状態のＥＣＴＲＥＮ信号４３２によりイネーブ
ルされたときにのみカウントを増分する。カウンタ４２
４のＱ出力４３４は事象カウンタ終末カウント一致回路
４２６に供給される。

【００９９】事象カウンタ終末カウント一致回路４２６
はＱ出力４３４を解析し、選択した終末カウントに達し
たときにそれを指示する。事象カウンタ終末カウント一
致回路４２６はとりうる２つの終末カウント、すなわ
ち、信号ＥＣＴＲＥＲＳ及びＥＣＴＲＰＧＭにより選択
される消去とプログラムを認識する。消去事象が選択さ
れたとき、事象カウンタ１８２は８０００を越える消去
パルスを印加させ、また、５０個のプログラムパルス，
プレコンディションパルス及びポストコンディションパ
ルスを印加させる。ＴＣＯＵＮＴ４３６はラッチ４２８
と、ＯＲゲート４３０とを使用してＴＣＯＵＮＴ４１８
と全く同じようにラッチされる。

【０１００】図２１は、アドレスカウンタ１８６をブロ
ック線図の形態で示す。書込み状態機械３２の中で、ア
ドレスカウンタ１８６は入力バッファとカウンタ双方の
機能を果たす。アドレスカウンタ１８６はＴＴＬ入力バ
ッファ４４０及び４４２と、バイパスマルチプレクサ４
４４及び４４６と、列カウンタ４４８と、列カウンタ４
５０と、ＳＢＵＳデコーダ４５２とを含む。ＴＴＬ入力
バッファ４４０及び４４２はＡ（１５：０）４４のＴＴ
ＬレベルをＣＭＯＳレベルに変換する。バッファ出力Ａ
ＩＮ（１５：０）はバイパスマルチプレクサ４４４及び
４４６のＡ入力端子に印加される。ＲＥＡＤＹ２０４が
論理値１であるとき、アドレスカウンタ１８６はアドレ
ス指定を通して流れを形成し、そこで、マルチプレクサ
４４４及び４４６のＡ入力を選択して、ＡＸ（９：０）
７２及びＡＹ（５：０）７０として出力させる。

【０１０１】行カウンタ４５０と列カウンタ４４８は、
一体となって、メモリアレイ３６の１ブロックのバイト
ごとに独自のアドレスを生成する。各ブロックは５１２
列×１０２４行として編成されている。従って、一度に
１バイト、すなわち、８列をアドレス指定することか
ら、列カウンタ４４８は６３のカウントで終末カウント
を活動状態にする。列カウンタの終末カウント出力はア
ドレスカウンタ終末カウント信号ＡＣＴＲＴＣ２２６と
して制御装置２４０，２４２，２４４，２４６及び２４
８に結合する。同様に、行カウンタ４５０は１０２３の
カウントで終末カウントを活動状態にする。

【０１０２】カウンタ４４８及び４５０は、プレコンデ
ィショニング中、冗長行８０に含まれている４つの行に
関する独自のアドレスも生成しなければならない。すな
わち、プレコンディショニングの間の行の数は１０２４
ではなく、１０２８である。従って、アドレスカウンタ
１８６は２つの異なる行端末カウント、すなわち、１０
２３のカウントと、１０２７のカウントとを認識しなけ
ればならない。アドレスカウンタ１８６はＡＮＤゲート
４５４及び４５６と、ＮＯＲゲート４５８と、ＸＮＯＲ
ゲート４６０と、ラッチ４６２とを使用して２つの行終
末カウントを認識する。第１の行終末カウント信号ＴＣ
１ ４６４は、行カウンタ４５０が１０２３に達したと
きに活動状態になる。プレコンディショニング中、４つ
の冗長行８０の全てをカウントしている間に、ＴＣ１
４６４はハイのままである。このため、ＴＣ１ ４６４
はＹデコーダ７６により冗長ビットＲＥＤＢＩＴ４６４
としても使用される。第２の行終末カウント信号ＴＣ２
４６６はＴＣ１ ４６４と、２つの行カウンタ出力Ａ
Ｑ０及びＡＱ１と、冗長ビットイネーブルＲＥＤＢＩＴ
ＥＮ４６８とから生成される。従って、ＴＣ２はプレコ
ンディショニング中のみ、そして、ＴＣ１が活動状態に
なった後、４クロックサイクルを経たときにのみ活動状
態になる。

【０１０３】ＴＣ１ ４６４及びＴＣ２ ４６６から生
成されるＸＴＣを使用して、列カウンタ４４８をイネー
ブルする。マルチプレクサ４７０はＴＣＳｅｌｅｃｔ４
７２を使用してＴＣ１ ４６４か、ＴＣ２ ４６６を選
択する。論理値１であるとき、ＴＣＳｅｌｅｃｔ４７２
はＴＣ１ ４６４をマルチプレクサ出力ＸＴＣ４７４に
結合する。プログラミング中及び消去中には、ＴＣＳｅ
ｌｅｃｔ４７２は論理値１である。逆に、プレコンディ
ショニング中及びポストコンディショニング中には、Ｔ
ＣＳｅｌｅｃｔ４７２は論理値０である。これらのアル
ゴリズムの間、ＴＣ２ ４６６はマルチプレクサ出力Ｘ
ＴＣ４７４に結合する。ＴＣＳｅｌｅｃｔ４７２は選択
論理４７１の出力である。選択論理４７１はＰＲＥＣＥ
Ｎ及びＥＲＥＮを使用してＴＣＳｅｌｅｃｔ４７２を発
生する。好ましい実施例では、選択論理４７１をランダ
ム論理として実現する。

【０１０４】行カウンタ４５０と列４４８は共に並列ロ
ード式の線形カウンタであり、ここではそれらのカウン
タについて詳細には説明しない。カウンタ４４８及び４
５０の動作はＳＢＵＳデコーダ４５８と、アドレスラッ
チイネーブルＡＬＥ２２４とにより制御される。ＡＬＥ
２２４が活動状態になると、バッファ４４０及び４４２
の出力であるＡＩＮ（５：０）はカウンタ４４８にロー
ドされる。アドレスラッチイネーブル信号ＡＬＥ２２４
は指令状態機械６０により発生され、プログラム指令が
開始するたびに活動状態になる。２つのＳＢＵＳ復号信
号ＡＣＲＳＴ及びＡＣＴＲＥＮはカウンタ４４８及び４
５０のリセットとイネーブルをそれぞれ制御する。ＳＢ
ＵＳデコーダ４５２は冗長ビットイネーブルＲＥＤＢＩ
ＴＥＮをさらに発生する。プログラム中、プレコンディ
ション中及び消去中のＳＢＵＳデコーダ４５２の動作
は、図８，図１０，図１２及び図１４を参照することに
より理解できる。たとえば、プレコンディショニングア
ルゴリズムのアドレス増分状態３１６では、ＡＣＴＲＥ
Ｎは論理値１である。好ましい実施例では、ＳＢＵＳデ
コーダ４５２をランダム論理として実現する。

【０１０５】図２２は、ＣＡＭ８２及びＹデコーダ７６
の一部分５００を示す。この部分５００はプレコンディ
ショニング中に２つの機能を実行するために使用され
る。まず、第１に、この部分５００は短絡行を冗長行と
置換えるのを阻止する。第２に、プレコンディショニン
グ中、この部分５００は短絡アドレスがアドレス指定さ
れたことを書込み状態機械３２に報知する。冗長行イネ
ーブル信号ＲＲＥＮ（４：１）５０２は双方の機能を実
行するために使用される。ＲＲＥＮ（４：１）５０２は
ＣＡＭレジスタ５０４により発生される。図２２には１
つのＣＡＭレジスタ５０４のみを示す。

【０１０６】ＣＡＭレジスタ５０４はメモリアレイ３６
の中の欠陥のある１つの行のアドレスを記憶する。それ
ぞれのＣＡＭレジスタ５０４はアドレス信号ＡＸ（９：
０）７２及びＡＹ（５：０）７０をそのＣＡＭレジスタ
が記憶しているアドレスと比較する。一致が起こると、
ＣＡＭレジスタ５０４は４つの冗長行イネーブル信号Ｒ
ＲＥＮ（４：１）５０２の１つを介して冗長行８０の１
つを起動する。ＣＡＭレジスタ５０４は多数の比較器５
０６を使用して機能を実現する。各比較器５０６は１つ
のアドレスビットＡＸ（９：０）７２又はＡＹ（５：
０）７０をＣＡＭビット５０８により記憶されている値
と比較する。排他的ＮＯＲゲートＸＮＯＲ５１０はその
比較を実行して、アドレスビットとＣＡＭビット５０８
が一致するときに論理値１を出力する。各比較器５０６
からの出力５１２をＡＮＤゲート５１４により論理積演
算する。それぞれの比較器５０６が一致を指示したと
き、ＡＮＤゲート５１４はその出力を活動状態ハイに
し、それにより、関連する冗長行を起動する。

【０１０７】ゲート５１６はＲＲＥＮ（４：１）５０２
の論理和をとって、冗長行信号ＲＲ５１８を発生する。
冗長行がイネーブルされるたびに、ＲＲ５１８は論理値
１になる。ＲＲ５１８をプレコンディションイネーブル
信号ＰＲＥＣＥＮ２６０と組合わせて、ＴＷＯＲＯＷ２
３６を発生する。その結果、ＴＷＯＲＯＷはプレコンデ
ィショニング中と、短絡行がアドレス指定されたときに
限って活動状態になる。

【０１０８】冗長行イネーブル信号５０２はアドレス変
換テーブル５２０により１６ビットアドレスに変換され
る。アドレス変換テーブル５２０は選択した冗長行に関
する１６ビットアドレスＣＲＲ（１６：０）５２２を出
力する。プログラミング及び消去の間、ＣＲＲ（１６：
０）５２２はマルチプレクサ５２４を通過して、アレイ
アドレス信号ＡＡ（１６：０）５２６として出力され
る。ＡＡ（１６：０）５２６はメモリアレイ３６に印加
される。ところが、プレコンディショニング中には、Ｃ
ＲＲ（１６：０）５２２はアレイアドレス信号５２６と
して出力されない。プレコンディショニングの間、ＮＯ
ＳＷＡＰ５２８はアレイアドレス信号５２６としてアド
レスカウンタ信号ＡＱ（１５：０）及びＲＥＤＢＩＴを
選択する。

【０１０９】ＳＢＵＳデコーダ５３０はＰＲＥＣＥＮ２
６０とＮＯＳＷＡＰ５２８を発生する。これら２つの信
号はプレコンディショニング中は終始活動状態である
が、その他の場合には非活動状態である。好ましい一実
施例では、ＳＢＵＳデコーダ５３０をランダム論理とし
て実現する。

【０１１０】図２３は、基準セル選択回路１９４の一実
施例と、この回路とメモリアレイ３６及びセンス増幅器
７８との関係をブロック線図の形態で示す。アレイ３６
の８つのセルを一度に検査するためには、この回路１９
４が８つ必要である。基準セル選択回路１９４は制御装
置２４２，２４４，２４６及び２４８にとりうる２つの
基準セルの一方を選択させる。プレコンディション制御
装置２４４は、短絡行が現在アドレス指定されているか
否かに従って、２種類のセルを共に使用する。プレコン
ディショニング中、欠陥のない行がアドレス指定された
とき、回路１９４は基準セルを正規の閾値電圧と結合す
る。ところが、短絡行がアドレス指定されたときには、
回路１９４は、正規の閾値電圧より低いが、消去中の短
絡行の急速な過剰消去を阻止するには十分である閾値電
圧を有する短絡基準セルをセンス増幅器７８に結合す
る。消去制御装置２４６とプログラム制御装置２４０
は、共に、１種類の基準セルのみを使用する。プログラ
ム制御装置２４０は５ボルトの閾値電圧を有する基準セ
ルを使用し、一方、消去制御装置２４６は約３ボルトの
閾値電圧を有する基準セルを使用する。

【０１１１】基準セル選択回路１９４はＳＢＵＳデコー
ダ５５０及び５５２と、ＶＰＸ選択回路５５４と、短絡
基準セル５５６と、正常基準セル５５８と、トランジス
タ５６０及び５６２とを含む。基準セル５５６及び５５
８はフラッシュメモリセルである。これら２つのセルの
相違はその閾値電圧のレベルにある。短絡基準セル５５
６は約３．１ボルトの閾値電圧レベルを有する。これは
短絡メモリセルの急速な過剰消去を阻止するには十分な
ほど高いが、欠陥のないセルがプレコンディションされ
る５．３ボルトのレベルよりはるかに容易に到達できる
レベルである。短絡基準セル５５６の電圧レベルは消去
検査にも適している。このため、セル５５６を消去検査
基準セル５５６ともいう。正常基準セル５５８は約５．
３ボルトの閾値電圧を有する。この閾値電圧はプログラ
ミングにも適している。従って、このセル５５８をプロ
グラム検査基準セル５５８ともいう。

【０１１２】ＳＢＵＳデコーダ５５２はＶＰＸ選択回路
５５４と関連して短絡基準セル５５６か、正常基準セル
５５８を選択する。回路５５４はＶＰＸ５６４の電圧レ
ベルを確定する。ＶＰＸ５６４はＳＢＵＳデコーダ５５
２への入力の１つである。ＴＷＯＲＯＷ２３６が活動状
態となっているプレコンディショニング中、ＶＰＸ５６
４は短絡基準セル５５６のゲートに対して適切な電圧レ
ベルに設定される。すなわち、ＶＰＸ５６４は基準セル
５５６を読取れるほど十分に高いが、基準セル５５６が
時間の経過に伴ってゆっくりとプログラムされ、セルの
閾値電圧を偶発的に変化させてしまうのを阻止するのに
十分な低さであるレベルに設定されるのである。好まし
い一実施例においては、ＴＷＯＲＯＷ２３６が活動状態
であるプレコンディショニングの間には、ＶＰＸ５６４
は約５ボルトに設定される。消去検査の間にも、ＶＰＸ
５６４は５ボルトに設定される。欠陥のないセルのプレ
コンディショニングの間、すなわち、ＴＷＯＲＯＷ２３
６が非活動状態であるときには、ＶＰＸ５６４は基準セ
ル５５８を読取れるほどには高いが、読取り中に基準セ
ルがゆっくりとプログラムされるのを阻止するのには十
分なほど低いレベルに設定される。好ましい一実施例に
おいては、ＶＰＸ５６４を約７ボルトに設定する。プロ
グラム検査中にも、ＶＰＸ５６４は７ボルトに設定され
る。次の表２は、ＶＰＸ選択回路５５４の動作を要約し
て示す。

【０１１３】

【０１１４】ＳＢＵＳデコーダ５５２はＶＰＸ５６４
と、ＴＷＯＲＯＷ２３６とを使用して基準セル５５６
か、基準セル５５８を選択する。ＳＢＵＳデコーダ５５
２は、基準セル５５６及び５５８をオン／オフする出力
ＥＶＧＡＴＥ及びＰＶＧＡＴＥを介してデコーダとして
の機能を実行する。短絡行がプレコンディショニングさ
れているプレコンディショニングの間には、ＳＢＵＳデ
コーダ５５２はＥＶＧＡＴＥを５ボルトに設定すると共
に、ＰＶＧＡＴＥを０ボルトに設定する。言いかえれ
ば、ＳＢＵＳデコーダ５５２は基準セル５５６をターン
オンし、基準セル５５８をオフするのである。ＳＢＵＳ
デコーダ５５２は、消去検査中にも、ＥＶＡＧＡＴＥと
ＰＶＧＡＴＥをそれと同じレベルに設定する。欠陥のな
い行をプレコンディション検査する場合、ＳＢＵＳデコ
ーダ５５２はＥＶＡＧＡＴＥを０ボルトに、また、ＰＶ
ＧＡＴＥを７ボルトにそれぞれ設定する。これにより、
基準セル５５６はターンオフし、基準セル５５８はター
ンオンする。プログラム検査中、ＳＢＵＳデコーダは同
じレベルを出力する。

【０１１５】表３は、プレコンディショニング中のＳＢ
ＵＳデコーダ５５２の動作を要約して示す。

【０１１６】

【０１１７】ＳＢＵＳデコーダ５５０は基準セル５５６
及び５５８をセンス増幅器５７０の基準入力端子に結合
する。ＳＢＵＳデコーダ５５０はこのタスクをトランジ
スタ５６０及び５６２を介して実行する。各トランジス
タ５６０及び５６２は、オンされたとき、基準セル５５
６及び５５８をセンス増幅器５７０に結合する。ＳＢＵ
Ｓデコーダ５５０はその出力ＳＨＯＲＴＯＮ５７２及び
ＮＯＲＭＡＬＯＮ５７４によってトランジスタ５６０及
び５６２をオンする。プレコンディショニング中、ＳＢ
ＵＳデコーダ５５０はＳＨＯＲＴＯＮ５７２を５ボルト
にして、短絡行がアドレス指定されたとき、基準セル５
５６をセンス増幅器５７０に結合する。消去検査の間に
も、ＳＨＯＲＴＯＮ５７２は５ボルトに設定される。逆
に、正常な行のプレコンディション検査の間には、ＮＯ
ＲＭＡＬＯＮは５ボルトに、ＳＨＯＲＴＯＮは０ボルト
にそれぞれ設定される。これにより、正常基準セル５５
８はセンス増幅器５７０の基準入力端子に結合する。

【０１１８】次の表４は、プレコンディショニング中の
ＳＢＵＳデコーダ５５０の動作を要約して示す。

【０１１９】

【０１２０】消去アルゴリズムの間及びプログラムアル
ゴリズムの間に希望の通りに実行するためには、ＳＢＵ
Ｓデコーダ５５０及び５５２を表２，表３及び表４の記
述とはわずかに変形しなければならない。それらのアル
ゴリズム及びプレコンディショニング中の回路１９４の
動作を先に説明してあるので、そのような変形は自明の
はずである。

【０１２１】図２５は、データラッチ／比較器回路
（「ＤＬＣ」）１９０をブロック線図の形態で示す。Ｄ
ＬＣ１９０は、データビットごとに１つずつの８つのラ
ッチ／比較器回路７００ａ〜７００ｈと、ＤＬＣ ＳＢ
ＵＳデコーダ７０２，７０４及び７０６と、ＡＮＤゲー
ト７０８と、マルチプレクサ７１０と、ラッチ７１２を
含む。マイクロプロセッサ９９９は、ＣＥＢ４８及びＷ
ＥＢ５０を活動状態に保持しつつ、データ線データ
（７：０）４６を介してフラッシュメモリ３０に指令を
書込む。活動状態のＣＥＢ４８と、活動状態のＷＥＢ５
０は各ＤＬＣラッチ／比較器回路７００ａ〜７００ｈの
中のＴＴＬ入力バッファ７１４ａ〜７１４ｈをイネーブ
ルして、データ線４６のデータをＣＭＯＳ信号ＤＡＴＡ
ＩＮ（７：０）４７に変換する。

【０１２２】ＤＡＴＡＩＮ（７：０）４７がプログラム
指令又は消去指令を表す場合、ＣＳＭ６０はデータラッ
チイネーブル信号ＤＬＥ７１６を活動状態にする。ＤＬ
Ｅ７１６が活動状態になると、ＴＴＬバッファ７１４ａ
〜７１４ｈからのデータはラッチ７１８ａ〜７１８ｈに
クロッキングされる。プログラム検査中、ラッチ／比較
器回路７００ａ〜７００ｈは次のように動作する。消去
信号２０２は非活動状態であり、マルチプレクサ７２０
ａ〜７２０ｈのＩ／Ｏ出力をマルチプレクサの出力とし
て選択する。そこで、ラッチ７１８ａ〜７１８ｈに記憶
されているデータは比較器７２２ａ〜７２２ｈのＬＡＴ
入力端子に印加される。

【０１２３】比較器出力ＭＡＴＣＨ（７：０）２３２
は、プログラムデータの各ビットがセンスアンプ出力Ｓ
ＯＵＴ（７：０）２２８と一致するか否かを指示する。
比較器７２２ａ〜７２２ｈごとに、２つの比較器入力Ｓ
ＯＵＴ及びＬＡＴが一致する場合は、比較器の出力は論
理値１になる。比較器入力が一致しない場合には、出力
は論理値０になる。プログラム検査中、先に説明した比
較器７２２ａ〜７２２ｈの動作は活動状態のプログラム
検査信号ＰＧＶＥＲ７２４によって変更される。表５か
らわかるように、ＰＧＶＥＲ７２４が活動状態である場
合、セルが論理値０にあり且つビットが論理値０である
ことが望まれるときに、比較器７２２ａ〜７２２ｈは論
理値１を出力する。書込み状態機械３２はプログラム動
作中にプログラムされたビットを消去できないので、こ
の状況においては、比較器７２２ａ〜７２２ｈは一致を
指示する。

【０１２４】

【０１２５】ＡＮＤゲート７０８によりＭＡＴＣＨ
（７：０）２３２の論理積をとる。ＡＮＤゲート７０８
の出力であるＷＭＡＴＣＨ２３０は、ＳＯＵＴ（７：
０）２２８とＤＡＴＡＩＮ（７：０）４７の各ビットが
一致するときは論理値１であり、ＳＯＵＴ（７：０）２
２８とＤＡＴＡＩＮ（７：０）４７とが一致しないとき
には論理値０である。ＡＮＤゲート７０８の出力は出力
マルチプレクサ７１０のＩ１入力端子に印加される。マ
ルチプレクサ７１０のＩ１入力は活動状態のＣＭＰＥＮ
信号７２６によりマルチプレクサ出力として選択され
る。プログラム検査中、ＣＭＰＥＮ７２６は活動状態で
あり、ＡＮＤゲートの出力７０８をラッチ７２８を介し
て送り出し、ＷＭＡＴＣＨ信号２３０の論理状態を制御
する。

【０１２６】プログラム制御装置２４０が検査遅延状態
３７０から出るとき、ＷＭＡＴＣＨ２３０はラッチ７２
８により記憶される。ラッチ７２８のＱ出力はマルチプ
レクサ７１０のＩ０入力端子へ戻る。ＣＭＰＥＮ７２６
が非活動状態になると、マルチプレクサ７１０のＩ０入
力が選択されて、ラッチ７２８を制御するようになる。
ＷＭＡＴＣＨ２３０はリセット２０６によりリセットさ
れる。

【０１２７】他の検査動作の間のデータラッチ／比較器
回路７００ａ〜７００ｈの動作は、次に述べる例外を除
いて、先にプログラム検査について説明した動作に類似
している。第１に、消去検査中は、マルチプレクサ７２
０ａ〜７２０ｈのＩ１入力はＲＥＦＤＡＴ７３０により
論理値１に設定されるが、プレコンディション及びポス
トコンディション検査の間には論理値０に設定される。
これにより、センスアップ出力ＳＯＵＴ（７：０）２２
８と比較する対象である電圧基準を確定するのでる。第
２に、活動状態の消去２０８は比較器７２２ａ〜７２２
ｈへの出力としてマルチプレクサ７２０ａ〜７２０ｈの
Ｉ１入力を選択する。第３に、ＰＧＶＥＲ７２４は非活
動状態であるので、比較器７２２ａ〜７２２ｈは変更な
く動作できる。

【０１２８】ＤＬＣ ＳＢＵＳデコーダ７３０，７２４
及び７２６はデータラッチ／比較器回路７００ａ〜７０
０ｈの動作を制御するのを助ける。ＤＬＣ ＳＢＵＳデ
コーダ２８２，２８４及び２８６の動作は図８，図１１
及び図１３を参照することにより確定できる。たとえ
ば、図１３は、検査状態３３８においてはＤＬＣ ＳＢ
ＵＳデコーダ７０６がＣＭＰＥＮ７２６をハイに設定す
ることを指示している。好ましい一実施例では、ＤＬＣ
ＳＢＵＳデコーダ７２０，７０４及び７０６をランダ
ム論理として実現する。

【０１２９】図２６は、状態レジスタ１８８をブロック
線図の形態で示す。状態レジスタ１８８はクロック発生
器７４０と、３つの出力ラッチ７４２ａ〜７４２ｃと、
状態レジスタＳＢＵＳデコーダ７４４及び７４６と、ラ
ッチ７４８及び７５０と、ＯＲゲート７５２及び７５４
と、インバータ７５６とを含む。状態レジスタ出力７５
８，７６０及び７６２は出力イネーブルバー信号ＯＥＢ
５２に対して同期される。クロック発生器７４０は、Ｏ
ＥＢ５２がトグルするたびに１組のクロックパルスのＰ
Ｈ′１／ＰＨ′２ ７６４を発生することにより、それ
らの信号を同期させる。クロックパルスＰＨ′１／Ｐ
Ｈ′２ ７６４は出力ラッチ７４２ａ〜７４２ｃへのデ
ータのクロッキングを制御する。従って、出力ラッチ７
４２ａ〜７４２ｃから有効データを読取るためにはＯＥ
Ｂ５２をトグルしなければならないことがわかるであろ
う。

【０１３０】状態レジスタＳＢＵＳデコーダ７４４はＳ
ＢＵＳ（６：０）２０８を復号して、プログラム障害を
検出する。ＳＢＵＳデコーダ７４４が障害を検出する
と、ＰＲＧＦＡＩＬ７４５は論理値１に設定される。Ｓ
ＢＵＳ（６：０）２０８は唯１つの状態についてのみプ
ログラム障害を指示するので、マイクロプロセッサ９９
９が状態レジスタ１８８をリセットすることを選択する
まで、活動状態のＰＲＧＦＡＩＬ７４５はラッチ７４８
と、ＯＲゲート７５０とを使用して記憶される。状態レ
ジスタ１８８は、ＳＴＡＴＲＳ７６６を活動状態にする
ことによりリセットされる。デバイス７５０及び７５４
は、周期カウンタ１８４にあるほぼ同様の一対のデバイ
スと同じように動作する。

【０１３１】状態レジスタＳＢＵＳデコーダ７４６はＳ
ＢＵＳ（６：０）２０８を復号して、消去障害を検出す
る。ＳＢＵＳデコーダ７４６が障害を検出すると、ＥＲ
ＳＦＡＩＬ信号７４７はハイにセットされる。ＳＢＵＳ
（６：０）２０８は１つの状態周期についてのみ消去障
害を指示するので、マイクロプロセッサ９９９が状態レ
ジスタ１８８をリセットすることを選択するまで、ラッ
チ７５０及びＯＲゲート７５４を使用して活動状態のＥ
ＲＳＦＡＩＬ信号７４７を記憶しておく。デバイス７５
０及び７５４は周期カウンタ１８４にあるほぼ同様の一
対のデバイスと同じように動作する。

【０１３２】図１３は、状態レジスタＳＢＵＳデコーダ
７４４及び７４６の動作を説明している。たとえば、図
１３はＥＲＳＦＡＩＬ７４７が障害状態３４８において
セットされることを示す。好ましい実施例では、状態レ
ジスタＳＢＵＳデコーダ７４４及び７４６を共にランダ
ム論理として実現する。状態レジスタリセット信号ＳＴ
ＡＴＲＳ７６６が活動状態ハイであるとき、ラッチ７４
８及び７５０の活動出力はリセットされる。この状況
は、マイクロプロセッサ９９９からのＣＬＥＡＲ ＳＴ
ＡＴＵＳ ＲＥＧＩＳＴＥＲ指令の結果として起こる。
ＲＤＹ／ＢＳＹ７５８が論理値０であるとき、書込み状
態機械３２は使用中である。ＲＤＹ／ＢＳＹ７５８の論
理値１は、書込み状態機械３２が動作を完了しており、
次の動作の準備が整っていること及びその他の状態出力
は有効であることを指示する。

【０１３３】ＷＳＭ３２がアレイ３６を首尾よく消去又
はポストコンディションできない場合、ＥＲＡＳＥ＿Ｆ
ＡＩＬ７６２は論理値１に設定される。ＥＲＡＳＥ＿Ｆ
ＡＩＬ信号をセットするのはＷＳＭ３２であり、クリア
するのはＳＴＡＴＵＳ ＲＥＧＩＳＴＥＲ ＣＬＥＡＲ
指令である。ＷＳＭ３２がバイトを首尾よくプログラム
できない場合、ＰＲＧ＿ＦＡＩＬ７６０は論理値１に設
定される。ＰＲＧ＿ＦＡＩＬ７６０は、消去指令が実行
されそこなうか又はハードウェアエラーが現れた場合に
も論理値１に設定される。ＰＲＧ＿ＦＡＩＬ７６０をセ
ットするのはＳＢＵＳ信号２０８であり、クリアするの
はＳＴＡＴＵＳ ＲＥＧＩＳＴＥＲ ＣＬＥＡＲ指令で
ある。

【０１３４】以上、メモリアレイの短絡行の中にあるメ
モリセルをプレコンディショニングし且つそのプレコン
ディショニングを検査する方法を説明した。まず初め
に、互いに短絡した２つのメモリセルにプレコンディシ
ョニングパルスを印加する。次に、互いに短絡した２つ
のメモリセルのゲートに公称ゲート電圧レベルを印加す
ることにより、互いに短絡した２つのセルの一方を読取
る。同時に、公称ゲート電圧レベルより低い電圧レベル
を短絡基準セルのゲートに印加することにより、短絡基
準セルを読取る。アレイセルと短絡基準セルに読取り電
圧を印加している間に、２つの短絡アレイセルの一方の
閾値電圧を短絡基準セルの閾値電圧と比較する。短絡基
準セルは、プレコンディショニングのために通常必要と
されるレベルより低いが、短絡メモリセルの急速な過剰
消去を阻止するのに十分である閾値電圧レベルを有す
る。

【０１３５】フラッシュメモリセルの内部の短絡セルの
プレコンディショニングを検査する回路についても説明
した。この回路は、メモリアレイ内部の１つのメモリセ
ルの閾値電圧を選択した基準閾値電圧レベルと比較する
センス増幅器を含む。選択回路は、それぞれが異なる閾
値電圧レベルを有する２つの異なる基準セルをセンス増
幅器に結合する。基準セルの一方は公称閾値電圧レベル
を有する。他方の基準セルである短絡基準セルは、公称
閾値電圧より低いが、消去中のアレイセルの急速な過剰
消去を阻止するのに十分である閾値電圧を有する。選択
回路は、メモリセルが別のメモリセルに短絡していない
ときには、公称基準セルを選択する。アレイセルがアレ
イ中の別のセルに短絡しているときには、選択回路は短
絡基準セルを選択する。

【０１３６】以上の明細書の中で、本発明をその特定の
実施例を参照しながら説明したが、特許請求の範囲に記
載した本発明のより広範囲の趣旨から逸脱せずに様々な
変形や変更を実施しうることは明白であろう。従って、
明細書及び図面は限定的な意味ではなく、単なる例示と
して考えられるべきである。

【図面の簡単な説明】

【図１】フラッシュメモリのブロック線図。

【図２】フラッシュメモリ指令の表。

【図３】メモリアレイの一部の概略図。

【図４】書込み状態機械のブロック線図。

【図５】次状態制御装置の線図。

【図６】シーケンサアルゴリズムが実現するアルゴリズ
ムに関する状態図。

【図７】信号名のテーブル。

【図８】シーケンサの状態ごとのＳＢＵＳ（６：５）値
の表。

【図９】プレコンディション制御装置が実現するアルゴ
リズムに関する状態図。

【図１０】プレコンディション制御装置が実現するアル
ゴリズムに関する状態図。

【図１１】プレコンディション制御装置が実現するアル
ゴリズムの状態ごとのＳＢＵＳ（６：０）値及び論理信
号レベルの表。

【図１２】消去制御装置が実現するアルゴリズムに関す
る状態図。

【図１３】消去制御装置が実現するアルゴリズムの状態
ごとのＳＢＵＳ（６：０）値及び論理信号レベルの表。

【図１４】プログラム制御装置が実現するアルゴリズム
に関する状態図。

【図１５】プログラム制御装置が実現するアルゴリズム
に関する状態図。

【図１６】プログラム制御装置が実現するアルゴリズム
の状態ごとのＳＢＵＳ（６：０）値及び論理信号レベル
の表。

【図１７】発振器及び位相発生器のブロック線図。

【図１８】発振器及び位相発生器に関するスタートアッ
プタイミング図。

【図１９】周期カウンタのブロック線図。

【図２０】事象カウンタのブロック線図。

【図２１】アドレスカウンタのブロック線図。

【図２２】ＣＡＭ及びＹデコーダの一部の線図。

【図２３】基準セル選択回路のブロック線図。

【図２４】一致変換／反転回路のブロック線図。

【図２５】データラッチ／比較器のブロック線図。

【図２６】状態レジスタの概略図。

【符号の説明】

３０ フラッシュメモリ ３２ 書込み状態機械 ３４ 次状態制御装置 ３５ 基準セル選択回路 ３６ メモリアレイ ６０ 指令状態機械 ７４ Ｘデコーダ ７６ Ｙデコーダ ７８ センス増幅器 ８０ 冗長行 ８２ 連想記憶装置 １８０ 発振器／位相発生器 １８２ 事象カウンタ １８４ 周期カウンタ １８６ アドレスカウンタ １８８ 状態レジスタ １９０ データラッチ／比較器 １９２ 一致変換／反転回路 １９４ プレコンディション基準セル選択回路 ９９９ マイクロプロセッサ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ミッキー・リー・ファンドリッチ アメリカ合衆国 95667 カリフォルニ ア州・プレイサーヴィル・パンニング ウエイ・234 (56)参考文献 特開 平４−214300（ＪＰ，Ａ) 特開 平４−159696（ＪＰ，Ａ) 特開 平４−48499（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 16/02 G11C 29/00 603

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 それぞれのメモリセルが閾値電圧を有す
   る不揮発性半導体メモリアレイの短絡メモリアレイをプ
   レコンディショニングする方法において、 ａ）短絡メモリセルにプレコンディションパルスを印加
   する過程と； ｂ）短絡メモリセルの閾値電圧を、正規のプレコンディ
   ション閾値電圧レベルより低い短絡基準閾値電圧レベル
   と比較する過程と； ｃ）短絡メモリセルの閾値電圧レベルが短絡基準閾値電
   圧レベルより高くなるまで、過程ａ）及びｂ）を繰返す
   過程とから成る方法。
2. 【請求項２】 不揮発性半導体メモリアレイの第１のメ
   モリセルと、第２のメモリセルとがそれぞれ閾値電圧
   と、ゲートとを有するとき、第２のメモリセルに短絡す
   る第１のメモリセルをプレコンディショニングし且つそ
   のプレコンディショニングを検査する方法において、 ａ）第１のメモリセルと、第２のメモリセルとに第１の
   プレコンディショニングパルスを並列に印加する過程
   と； ｂ）第１のメモリセル及び第２のメモリセルのゲートに
   第１のゲート電圧レベルを印加することにより、第１の
   メモリセルを読取る過程と； ｃ）ゲートを有し、かつ正規のプレコンディション閾値
   電圧より低い短絡基準閾値電圧レベルを有する短絡基準
   セルのゲートに、第１のゲート電圧レベルより低い第２
   のゲート電圧レベルを印加することにより、短絡基準セ
   ルを読取る過程と； ｄ）第１のメモリセルの閾値電圧が短絡基準閾値電圧よ
   り高いか否かを判定するために、第１のメモリセルの閾
   値電圧を短絡基準閾値電圧と比較する過程と； ｅ）第１のメモリセル及び第２のメモリセルの閾値電圧
   が短絡基準閾値電圧より高くなるまで、過程ａ）から
   ｄ）を繰返す過程とから成る方法。
3. 【請求項３】 不揮発性半導体メモリアレイでメモリセ
   ルのプレコンディショニングを検査する回路において、 ａ）メモリセルに結合する第１の入力端子と、第２の入
   力端子とを有し、プレコンディショニングが成功したか
   否かを指示する検査信号を出力するセンス増幅器と； ｂ）公称閾値電圧レベルを有する公称基準セルと； ｃ）公称閾値電圧レベルより低い短絡閾値電圧レベルを
   有する短絡基準セルと； ｄ）センス増幅器の第２の入力端子に、公称基準セル
   か、短絡基準セルの一方である選択された基準セルを結
   合し、メモリセルが別のメモリセルに短絡していないと
   きは公称基準セルを選択し、メモリセルが別のメモリセ
   ルに短絡しているときには短絡基準セルを選択する選択
   回路とを具備する回路。