KR0138791B1

KR0138791B1 - 프로세서로 제어되는 플레시 메모리용 지령포트 구조

Info

Publication number: KR0138791B1
Application number: KR1019890000094A
Authority: KR
Inventors: 에이. 크레이펠스 제리; 베이커 알란; 호에크스트라 죠지; 닐스 키네트 버질; 웰즈 스티븐; 윈스톤 마아크
Original assignee: 로버트 더블유. 리이드; 인텔 코오퍼레이션
Priority date: 1988-02-17
Filing date: 1989-01-07
Publication date: 1998-06-15
Also published as: KR890013651A; JPH0210598A; FR2627316B1; DE3900979A1; DE3900979C2; GB2215156A; FR2627316A1; GB8819692D0; JP2817052B2; GB2215156B

Abstract

내용 없음

Description

프로세서로 제어되는 플레시 메모리용 지령포트 구조.

제 1도는 본발명의 플레시(Flash) 메모리 장치에 대한 개략적인 블럭도,

제 2도는 본발명의 지령포트 제어기에 대한 개략적인 블록도,

제 3도는 본발명의 판독 사이클에 대한 타이밍도,

제 4도는 본발명의 소거(erase) 사이클에 대한 타이밍도,

제 5도는 본발명의 프로그래밍 사이클에 대한 타이밍도,

제 6도는 본발명의 소거사이클에 대한 흐름도,

제 7도는 본발명의 프로그래밍 알고리즘에 대한 흐름도,

제 8a,8b,8c,8d 및 8e 도는 제 2도에 도시된 지령포트 제어기에 대한 개략도.

본발명은 금속산화 반도체(MOS)인 전기적으로 프로그램 가능하고 소거가능한 판독전용 메모리(EEPROMs)와 플로팅(floating)게이트를 가진 전기적으로 프로그램 가능한 판독 전용 메모리(EPROMs)에 관한 것이다.

본 출원은 LOW VOLTAGE EEPROM CELL의 제목으로 1986년 8월 4일에 출원되어 계류중인 미국특허번호 제 892,446호, 출원되어 계류중인 제목 VOLTAGE MARGINING CIRCUIT FOR FLASH EPROM, LOAD LINE FOR FLASH EPROM, LEAKAGE VERIFICATION FOR FLASH EPROM, PROGRAM/ERASE SELECTION FOR FLASH MEMORY 와 관련된 것으로서 상기 모든 것은 본발명의 양수인에게 양도되었다.

대부분의 통상적으로 사용되는 EPROM셀은 절연재로 완전히 둘러싸여 있으며 실리콘 기판에 형성된 소오스와 드레인 영역사이에 일반적으로 배치되어 있는 전기적은 플로팅 게이트를 갖고 있다. 이러한 셀들의 초기해석으로는 미국특허번호 제 3,660,819호에 설명된 장치와 같이 전하가 애벌런치 주입방식으로 절연재를 통해 주입된다. EPROM의 최근 해석은 미국특허번호 제 4,142,926호; 제 4,114,255호 및 제 4,412,310호에서 설명된 것처럼 플로팅게이트를 챠지(charge)시키는 채널주입방식을 신뢰하고 있다. 이러한 EPROM들은 자외선으로 어레이를 파괴시켜 소거된다.

전기적으로 소거가능한 EPROM(EEPROM)들은 또한 상업적으로도 유용하다. 어떤 경우에, 전하는 기판에 형성된 얇은 산화영역을 통해 전하를 터널링시켜 플로팅 게이트에 배치되고 플로팅 게이트로부터 제거되기도 한다( 미국특허번호 제 4,203,158호 참조). 다른 경우에 부하는 상부전극을 통해 제거된다 (미국특허번호 제 4,099,196호 참조).

이러한 EEPROM 셀들은 EPROM셀들과 같이 기판의 크기를 감소시키는데 적당하지 않다. 고밀도 셀을 제공하여 메모리 어레이의 크기를 줄이기 위하여 다양한 기술이 개량되어 왔다. 그들중 하나의 기술이 미국특허번호 제 4,432,075에 발표되었다. 더욱이, 미국특허번호 제 4,266,283호는 EEPROM이 어레이로 배열되어 다양한 기능선택이 메모리 어레이상에서 수행된다는 것을 발표하였다.

EPROM 메모리는 소기 및 프로그램 용으로 인쇄회로 기판에서 대부분이 제거된다. 특수한 프로그래밍 장치가 셀들을 프로그램시키기 위해 사용된다. 이 장치는 셀들이 알맞게 소거되고 프로그램되어 왔던 것을 증명한다. 프로그램동안, 전자는 플로팅 게이트로 전송되어 셀들을 보다 적게 도전시킨다. 이러한 EPROM장치의 동작은 널리 알려진 것이다.

EEPROM은 메모리로부터 데이타를 판독하는데 사용된 동일 회로 (즉, 인쇄회로 기판)이 장착되어 일반적으로 프로그램되고 소거된다는 것이 EPROM과 다르다. 즉, 특별한 프로그래밍 장치가 사용되지 않는다. 어떤 경우에는 온-칩 회로가 프로그래밍이 적당히 수행되었다는 것을 확인하는데 사용된다. 미국특허번호 제 4,460,982호는 프로그래밍과 소거하는 수단을 제공하는 기능을 가진 EEPROM을 발표했다.

더욱 최근에, 새로운 범주의 전기적으로 소거가능한 EPROMs/EEPROMs가 나타났고 이 장치들은 종종 플레시EPROM 또는 EEPROM으로 불리워졌다. 이러한 플레시 메모리들에서는, 전체 어레이가 전기적으로 동시에 소거된다. 셀 자체는 단일장치에 오직 한 셀을 사용하고 그 셀은 이전에 언급된 동시 출원중인 출원번호 제 892,446호에 설명되어 있다. 또다른 관련분야로는 마주오카등이 쓴제목 A 256-kbit Flash E²PROM Using　 Triple-Polysilicon Technology으로 1987년 8월에 출간된 IEEE Journal of Solid-State Circuits, Vol. SC-22, No.4의 기사에 나타난다. 본발명은 이러한 셀들을 사용하려고 한다.

전기적으로 소거하는 플레시 메모리 장치는 특히 과소거(over-erasing)라는 또다른 문제를 발생시킨다. 다량의 전하가 제거될 수 있으므로 그 장치를 소모성으로 만든다. 셀들은 플로팅 게이트가 소거되는 것을 확인하기 위하여 소거된 후 테스트를 필요로 하지만 많은 양전하로 대전되는 것은 아니다.

또다른 문제는 회로에서 플레시 메모리가 소거되었을 때 접하게 된다. 부가된 신호/ 지령선들은 플레시 메모리를 소거 및 프로그램하는데 필요하다. 일반적으로 부가선은 메모리 칩상에 부가 핀을 필요로 하고, 새로우 회로, 보드, 시스템등을 설계할때는 문제가 되지 않는다. 그러나, 플레시 메모리가 현재의 EPROMs/EEPROMs 대신에 사용되도록 핀-투-핀의 호환성이 필요하다. 소거 및 프로그램용 부가제어선이 필요하기 때문에 일정한 구조적 변화가 소거와 재프로그램할 수 있는 플레시 메모리내에서 일어날 수 없다면 직접적인 핀-투-핀(pin-to-pin)호환성은 이루어질 수 없다.

본 발명은 데이타포트를 통해 플레시 메모리 장치를 프로그램하고 소거하는 지령포트 구조를 제공한다. 회로소거, 프로그래밍 및 소거/ 프로그램 확인동작을 제공하기 위하여, 회로수단은 메모리를 포함하는 같은 유형의 반도체칩에 합체된다. 지령포트 제어기는 결합된 프로세서에 연결된 데이타 선으로부터 명령을 입수하도록 연결되어 있다. 지령포트 제어기에 기입된 명령은 메모리를 소거하고 프로그램하며 게다가 소거 및 프로그램 동작이 수행된 후 그 내용을 확인하는 제어신호를 발생하는데 필요한 지령을 공급한다.

지령포트는 프로그래밍 데이타를 받기 위해 데이타 버스와 연결된 지령포트 제어기, 데이타 레지스터; 및 프로그램과 확인동작 동안 어드레스 정보를 받기위해 어드레스 버스와 연결된 어드레서 레지스터로 구성된다. 지령포트 제어기는 마이크로 프로세서로부터 지령명령을 받기 위해 데이타 버스와 연결된 지령 및 상태 레지스터; 필요한 타이밍을 발생하는 클록발생기; 및 지령 및 상태 제지스터에 입력되는 명령을 디코우드하는 상태 디코우더로 구성된다.

게다가, 제어기는 메모리를 소거하고 프로그램하기 위해 소거 알고리즘과 프로그래밍 알고리즘을 제공한다. 소거 알고리즘은 플레시 메모리 셀들을 소거하기 위해 필요한 전압을 제공하며 메모리가 소거되는지를 확인한다. 소거 사이클은 소거될 때까지 증가되는 소정의 펄스 폭을 가진 각각의 소거 펄스로 모니터되고 반복된다. 그러나, 펄스카운트가 최대로 될 때 에러가 검출되고 메모리의 소거는 충분히 발생하지 않는다.

동일하게도, 메모리의 프로그램동안 알고리즘은 메모리 각각의 장소를 프로그램하고 프로그램후 그 내용을 확인하는데 제공된다. 프로그래밍 사이클은 프로그래밍이 완료될때까지 소정 펄스 폭을 갖는 각각의 프로그래밍 펄스로 모니터되고 반복된다. 그러나 만약 프로그래밍이 소정의 최대 펄스 카운트 후에 완료될 수 없다면 프로그래밍 에러가 지시된다. 플레시 메모리에 사용하는 프로그램, 소거, 프로그램 확인, 소거확인 및 판독모드의 마이크로 프로세서 제어용으로 제공하는 명령포트 구조가 설명된다. 다음 설명에서, 본발명의 완벽한 이해를 돕기 위하여 특수한 회로구성, 소자등과 같은 여러 가지 특수한 것들이 상세히 설명된다. 그러나, 본발명은 이러한 상세 설명없이도 실시될 수 있다는 것이 본분야에 숙달된 사람들에게 명백해질 것이다. 다른 예로서, 공지된 프로세서, 구조 및 회로는 본발명을 필요없이 불분명하지 않게 하기 위하여 상세히 설명하지 않았다.

본발명의 바람직한 실시예는 특수한 더블-폴리, 싱글-트랜지스터(double-poly, single- transistor) 와 플레시 EPROM으로 불리우는 전기적으로 소거가능하고 프로그램 가능한 플레시 메모리와 함께 사용된다.이것은 마이크로 프로세서가 제어된 재프로그래밍 능력에 최대한 활용되는 고밀도 비휘발성 플레시 메모리이다. 이러한 특수한 플레시 메모리는 192-mil 정사각형 다이(Sguare die)에서 조립된 6㎛ × 6 ㎛ 셀을 구비하여 32,768 × 8 비트를 공급하는 개량된 상보형 금속산화 반도체(COMS) 1.5㎛ 기술을 사용한다. 비록 특수한 256K-bit 플레시 메모리가 설명되었지만, 다른 메모리 크기와 다른 메모리 기술이 여기에서 설명되는 발명을 사용할 수 있다는 것을 알게 될 것이다.

본 발명의 비휘발성 플레시 EPROM은 EPROM기술에 기초를 둔다. 메모리 셀은 EPROM과 같은 프로그래밍 메카니즘을 사용하지만 전기적으로 소거될 수 있다. 플레시 메모리의 전기적인 소거는 단일 트랜지스터, 플로팅 폴리실리콘 게이트 셀 아래에서 질높은 터널산화물을 사용하여 이루어진다. 플레시 셀은 소거와 프로그램에 12 볼트 전원을 필요로 한다. 소거 메카니즘은 전자가 플로팅 게이트에서 셀소스 접합부로 이동하도록 포울러-노드하임 터널링(Fowler-Nordheim Tunnelling)을 활용한다. 프로그래밍은 셀 드레인 접합부에서 플로팅 게이트로 호트(hot) 전자를 삽입하는 표준 EPROM방법으로 이루어진다. 본발명에 사용된 플레시 EPROM셀은 명세서의 배경부에서 언급된 종래기술을 참고하여 설명된다.

특별한 회로를 사용하지 않고는 플레시 EPROM과 종래의 메모리 장차간에 직접 핀과 핀의 호환이 가능하지 않다. 플레시 EPROM과 종래의 메모리 장치간의 핀- 투- 핀 호환성을 유지하기 위하여, 본발명은 회로에서 소거 및 프로그래밍을 허용하는 특별한 지령포트 구조를 제공한다. 본 발명의 지령포트 구조는 종래의 EPROMs/EEPROMs 과 핀- 투- 핀 호환성을 유지하면서 프로그램, 소거, 프로그램/ 소거확인, 및 판독모드(read modes)에 대한 마이크로 프로세서 제어를 허용한다. 이러한 특수한 구조는 플레시 메모리를 내장한 반도체 칩으로 만들어지는 회로에서 사용된다. 제 1도에는 본발명의 플레시 EPROM 반도체 장치(10)가 도시되어 있다.

어드레스 비트(A0-A14)는 어드레스 버스(12)에 의하여 어드레스 래치(13)에 연결된다. 비록 버스(12)상에서 어드레스를 공급하는데 15비트가 사용되지만 사실상 어드레스 비트의 수는 임의적이다.

어드레스 래치(13)는 X- 디코우더(14)와 Y- 디코우더(15)에 연결된다. X-디코우더(14)는 메모리 어레이(11)에 연결되고, Y- 디코우더(15)는 Y- 게이팅회로(16)에 연결된다. 바람직한 실시예로서, 메모리(11)는 256 Kbit 셀 어레이 구조를 갖게되며, X- 디코우더(14)는 메모리 어레이(11)의 X-Y메트릭스 중 X (행) 어드레싱을 억세스하는 디코우딩을 공급하고 Y- 디오쿠더는 Y(열) 어드레싱에 대하여 디코우딩을 공급하게 된다.

X 및 Y- 디코우더(14 및 15)와 열(column) 게이팅회로(16)를 사용한 메모리 어레이(11)의 배열과 어레이의 억세싱은 종래의 EPROM분야에서 이미 알려져 있다.

데이타는 8비트 쌍방향 데이타 버스(20)로 장치(10)에 연결되지만 데이타 버스(20)상의 비트수는 선택적으로 설계된다. 데이타 버스(20)는 입력/ 출력 (I/O) 버퍼(21)에 연결되어, 그곳에서 메모리(11)에 입력되는 데이타 버스(23a)로 데이타 래치(22)를 통해 연결된다. 역으로 데이타 버스(23b)에서 출력되는 메모리(11)로부터의 데이타는 센싱회로(101), 버스(20b)를 통해 데이타 버스(20)상으로 출력하기 위해 I/O버퍼(21)로 연결된다. 입수되는 데이타도 역시 버스(23a)에서 지령포트 제어기(30)와 연결된다. 또한 지령포트 제어기(30)는 외부신호 (

및

)를 수신하고, 어드레스 래치(13), 데이타 래치(22), 소거전압 발생기(24), 프로그램 전압 발생기(25), 및 소거/ 프로그램 확인 발생기(26)로 제어신호를 공급한다. 외부신호 (

및

)는 칩/ 인에이블 로직회로(27)에 연결된다. 이러한 데이타, 어드레스 및 제어신호들은 일반적으로 반도체 메모리와 함께 사용되는 마이크로 프로세서로부터 발생한다.

공급전압(VCC)과 그것의 복귀신호(VSS),뿐만아니라 전압값으로 명령포트 제어기(30)가 판독, 소거 또는 프로그램 기능을 선택가안한지를 결정하는 프로그래밍 전압(VPP) 도 장치(10)에 연결된다. VPP는 지령포트 제어기(30), 소거전압 발생기(24), 프로그램전압 발생기(25) 및 소거/ 프로그램 확인발생기(26)에 연결된다. 이러한 전압들의 발생은 본발명의 실시와는 관계가 없다.

칩/ 출력 인에이블 로직회로(27)는 I/O버퍼(21)에 연결된다. 회로(27)는 제어신호를 버퍼(21)로 공급한다. 소거전압 발생기 (24)는 필요한 전압을 소거메모리 어레이(11)로 동시에 공급하는 메모리(11)에 연결된다. 프로그램 전압 발생기(25)의 출력은 소거/ 프로그램 확인기능이 선택될 때 메모리(11)로 확인전압을 공급하기 위하여 소거/ 프로그램 확인 발생기(26)의 프로그램 기능출력이 X 디코우더(14)에 연결될 때 프로그램 전압을 메모리(11)로 공급하도록 디코우더(11 및 15)에 연결된다.

회로에서 메모리(11)의 소거 및 프로그래밍을 공급하기 위하여, 바람직한 실시예인 장치(10)는 데이타선(20)에서 장치(10)에 연결된 프로세서로부터 그러한 명령을 받아들이도록 설계된다. 장치(10)가 선택되더라도, 칩 인에이블 신호 (

)는 로우(low)로 떨어지며 칩(10)은 데이타 버스(20)상에서 모드 명령을 수신하도록 준비된다. 명령들은 I/O버퍼(21)를 통과하여 지령포트 제어기(30)로 패스된다. 지령포트 제어기(30)는 데이타 버스(20)로부터 2ⁿ명령중 하나를 수신하는데 (여기서 n은 데이타 비트수이다), 데이타 버스에서 프로그램, 프로그램 확인, 소거, 소거확인, 판독, 기호판독 (적당한 외부장치 프로토콜에 메모리(11)을 정합시키기 위한 특수한 판독기능)의 6가지 명령을 포함하고 있다. 명령워드가 수신됨에 따라, 지령포트 제어기(30)는 적당한 대응 동작을 공급하는 제어신호를 발생한다. 특정한 명령이 지령포트 제어기(30)에 입력된 후, 기입 인에이블 신호 (

), 칩 인에이블 신호 (

) 및 출력 인에이블 신호 (

)는 장치(10)의 다양한 유니트를 적당하게 동작하도록 지령포트 제어기(30) 및 로직회로(27)로부터 여러 가지 신호의 발생을 제어한다.

바람직한 실시예에서, 지령포트 제어기(30)는 VPP가 약 12V DC의 전압값일 때 활성화된다. 그러나 지령포트 제어기(30)의 불활성이 바람직하다면, 12V에서 거의 5V로의 VPP값의 이동은 지령포트 제어기(30)를 불활성화 시킬 것이다. VPP가 5V로 천이될때마다, 제어기(30)는 제어기(30)로 가려는 데이타 버스(20)상의 어레이 명령이 무시되는 것처럼 불활성화 된다. VPP 가 5V 이고 제어기(30)가 불활성 일때마다, 장치(10)는 판독 모드에서만 작동할 것이다. 이러한 제어기(30) 불활성 기구는, 장치(10)가 12V가 없는 종래의 EPROM(또는 판독동작에만 사용되는 EEPROM)을 직접 대체하여 사용되는 경우로서, 바람직한 실시예인 칩(10)에 구비되었다. 그러한 종래의 EPROM에서 VPP는 일반적으로 5V인데 종래 EPROM에 장치(10)를 직접 대체하는 것은 장치(10)가 판독모드만을 제공하게 될 것이다. 이런 제어기 비활성 기구는 VPP가 5V일 때 메모리의 부주의한 소거 또는 프로그램에 대하여 확실한 보호를 제공한다.

제 2도를 참고하면, 바람직한 실시예의 지령포트 제어기(30)에 관한 개략적인 블럭도를 도시한다. 칩 인에이블 신호 (

) 는 제어로직(31)과 어드레스 클록발생기(32)에 연결된다. 기입 인에이블 신호 (

)는 제어로직(31)에 입력으로서 연결된다. 제어로직(31)은 오직 칩 인에이블 신호 (

)가 칩 (10)을 활성화시킬 때만 어드레스클록 발생기(32), 상태클록 발생기(33) 및 명령/ 데이타 클록발생기(34)에 연결되도록 신호 (

)를 허용한다. 데이타 버스(23a) 상의 데이타뿐만 아니라 상태클록 발생기(33)의 출력은 상태 레지스터(35)에 연결되고, 그 출력은 상태 디코우더(36)와 명령클록 발생기(34a)에 연결된다. 지령클록 발생기(13a) 의 출력은 지령 레지스터(37)에 연결된다. 또한 지령 레지스터(37)는 데이타 버스(23a)로부터 데이타를 수신하고 지령 레지스터(37)의 출력은 상태 디코오더(36)에 연결된다. 어드레스 클록 발생기(32)의 출력은 제 1도의 어드레스 래치(13)에 스트로우브를 공급하고 데이타 클록 발생기(34b)는 제 1도의 데이타 래치(22)에 스트로우브를 공급한다. 상태 디코우더(36)로부터의 출력은 어드레스 클록 발생기(32)와 상태 레지스터(35)를 제어하도록 역으로 연결된다. 상태 디코우더(36)로부터의 다른 출력은 제 1도의 소거전압 발생기(24), 프로그램 전압발생기(25), 및 소거/ 프로그램 확인 발생기 (26)로 공급된다. 상태 레지스터(35)는 지령클록 발생기(34a)로 궤환 신호를 공급하지만, 지령 레지스터(37)는 그러한 궤환이 없다.

신호 (

및

)에 의해 제어되는 기입사이클에서 데이타 버스(23a)를 통해 기능이 선택된다. 어드레스 래치(13)의 내용은

의 하강에지에서 갱신된다. 신호 (

)의 상승에지는 명령이 상태 레지스터(25)와 지령레지스터(37)또는 데이타 래치(22)중 하나에 로드되로록 한다. 상태 디코우더(36)는 새로운 내부모드를 디코우드하고 대응하는 제어신호를 공급함으로서 적당한 동작을 개시한다. 상태 디코우더(36)로부터 소거전압, 프로그램 전압, 및 소거/ 프로그램 확인 발생기(24,25,26)각각으로의 제어선은 제 1도의 도시된 바와같이 이러한 발생기들이 X-Y디코우더 (14 및 15)또는 메모리(11)에 VPP전압을 공급하도록 한다. VPP 로부터 유기된 확인전압은 프로그램과 소거 마아진을 보증하기 위하여 프로그램 확인 및 소거확인 동안 X- 디코우더를 통해 워드선에 공급된다.

제 3,4 및 5도를 참고하면, 이러한 도면들은 장치(10)에 관련된 여러 가지 신호의 타이밍 시퀸스를 설명한다. 제 3도는 출력 인에이블 신호 (OE)가 회로(27)를 활성화시키고 그 다음에 버터(21)의 출력기능을 활성화시킬 때 메모리(11)가 어드레스 지정되고 데이타가 메모리(11)로부터 판독되는 판독기능을 도시한다.

제 4도는 소거동작에 관한 타이밍 사이클을 설명한다. 제 1기입 사이클(40)에서 지령 레지스터(37)와 상태 레지스터(35)에 기입된 소거코드와 제 2기입 사이클(41)에서 상태 레지스터(35)에 기입된 소거확인 코드로서 두 개의 기입 시퀸스에 의해 소거가 이루어진다. 확인코드는 신호 (

) 의 제 2사이클(41)의 상승에지에서 소거를 개시한다. 상태 디코우더(36)는 소거전압 발생기(24)에 지령을 시작하고 그후에 12V(VPP)를 메모리(11)의 모든 어레이 셀의 소오스에 연결하는 고전압 스위치를 트리거시킨다. 또한 모든 워드선을 접지시킨다. 포울러- 노드하임 터널링은 메모리 어레이(11)의 모든 셀들을 동시에 소거시킨다. 기입사이클(24)에서 레지스터(25 및 37)에 소거확인 코드기입은 소거를 끝내고, 어드레서 바이트를 확인하도록 래치하며 내부 소거 마아진 전압을 세트 업시킨다. 그후에 마이크로 프로세서는 신호(OE)가 시간(43)에서 로우(low)로 떨어질 때 표준 판독 타이밍을 사용하여 억세스된 어드레스로부터 메모리의 출력으로 억세스할 수 있다. 그후 확인 과정은 모든 어드레스에 대하여 반복된다. 프로그래밍은 제 5도에 도시된 방법으로 실행된다. 프로그램 지령은 기입 인에이블 신호 (

) 의 제 1 사이클(45)에서 레지스터(25 및 27)로 들어간다.

제2

사이클(46)은 어드레스 래치(13)와 데이타 래치(22)을 로드한다.

제2

사이클(46)의 상승에지는 상태 디코우더(26)로 하여금 프로그램 전압발생기(25)로 제어신호를 발생시켜 프로그래밍을 개시한 후 발생기는 메모리(11)의 어드레스 지정된 셀의 게이트와 드레인으로 고전압(VPP)을 공급한다.

사이클(47)에서 레지스터(35 및 37)로의 프로그램 확인 지령을 기입하는 것은 프로그래밍을 끝내고, 내부 마이진 전압을 세트시켜, 새로운 프로그램된 바이트를 확인시킨다. 어드레스 지정된 바이트는 표준 마이크로 프로세서 판독 타이밍을 사용하여 다시 억세스될 수 있고 그후

는 시간 (48)에서 로우로 떨어진다.

제 6도를 참고하면, 지령포트 제어기(30)를 활용한 소거 알고리즘에 관한 흐름도를 도시한다. 초기위상(VPP) 이 공급되는 동안, 모든 바이트는 특정값, 이 경우에는 OOH(선결조건)으로 프로그램되고, 카운터는 소정의 초기값으로 프리세트된다. 그후 세트업 소거지령은 소거지령을 기입한 후에 기입된다(제 4도의 타이밍도를 참고). 소거가 이루어지는 동안의 타임아웃 주기후, 소거확인 명령이 기입되고 다른 소정 타임 아웃 (이 경우에는 6μsec)에 의해 계속된다. 그후, 데이타는 메모리로부터 판독되고 테이타가 소거되었는지를 결정하도록 검사된다. 데이타가 소거되지 않았다면, 데이타를 소거하는 펄스 폭은 소정 값에 의해 증가되고 TEW카운터에 저장되며 최대 한계값에 대하여 체크된다 (CUMTEW 및 TEW 계산은 제 6도에 도시된다). 바람직한 실시예에서 펄스폭은 10 초의 누적 소거시간에 대하여 최대 한계값으로 증가된다. 각각 증가된 후, 시퀀스는 기입소거 세트업 지령과 기입소거 지령을 통해 다시 반복된다. 그러나 데이타가 소정 펄스 카운트 후에도 소거되지 않았다면 (이 예에서는 64로 값이 세트되었다), 그 메모리 셀에 대하여 소거가 이루어질 수 없다는 것을 의미하는 에러가 지적된다. 데이타가 판독되고 소거되는 것을 알게 될 때마다, 어드레스는 증가되고 소거확인 시퀀스는 최종 어드레스가 확인될 때까지 반복되며, 이런 경우에 판독지령은 지령 및 상태 레지스터에 기입되어 판독동작에 대하여 레지스터를 리세트시키며, 소거 사이클이 완료된다. 일 바이트가 소거됨을 확인하지 못한다면, 펄스폭(TEM)은 증가하고 소거 시퀀스는 반복된다. 소거 효과는 소거되고 확인된 최종 바이트로부터 확인에 관한 리사이클링을 개시하여 얻어진다.

제 7도를 참고하면, 프로그래밍 알고리즘에 대한 흐름도가 도시된다. 프로그래밍 사이클은 VPP를 공급하고 펄스 카인터를 초기화시켜 초기화 된다. 그후 세트업 프로그램 지령은 어드레스와 데이타를 래치하는 제2기입 사이클에 따라 지령 및 상태 레지스터에 기입된다 (제 5도의 타이밍도 참고). 프로그래밍이 이루어지는 소정 타임아웃 주기후에, 프로그램 확인 지령이 기입된다. 소정 타임아웃 주기후에(이 예에서는 6μsec) 데이타는 메모리로부터 다시 판독되어 프로그램된 데이타를 확인한다. 기입된 데이타가 메모리로부터 판독된 데이타와 대응하지 않는다면 펄스 카운트가 증가되어 프로그래밍 타임을 증가시키며 기입 및 판독 시퀀스가 반복된다. 본 실시예에서, 프로그래밍 타임은 100μsec 펄스를 반복함으로서 증가되어 최대 펄스 카운트가 25로 된다. 25가 되는 경우에, 소정값이 에러가 검출되는 포인트에 도달할 때까지 펄스 카운트의 각각의 증분은 프로그래밍 기간을 증가시킨다. 판독 데이타가 확인되어 수정되면 어드레스는 증가되고 시퀀스는 각각의 다른 어드레스로부터 데이타를 기입 및 판독하도록 반복된다. 최종 어드레스가 도달되었을 때, 명령이 상태 및 지령 레지스터에 기입되어 판독동작을 위해 레지스터를 리세트시킨다. 제 7도의 알고리즘은 제 6도의 소거 이전에 선결조건으로

을 로드하는데 사용된다.

여러 가지 종래의 회로들이 제 2도에 도시된 블록을 실행하기 위해 사용될 수 있을지라도, 제8a내지 8e도는 제 2도의 여러가지 블럭을 제공하기 위해 소정 실시예에 사용된 특정회로를 도시한다.

제 2도의 여러 블럭에 대한 부재번호들은 제8a내지 8e도의 부재번호와 대응한다. 게다가 리세트회로(50)와 페이지 레지스터회로(51)가 도시된다. 파우어 업(power up)동안 또는 VPP가 5V일 때 처럼, 리세트는 지령 및 상태 레지스터를 리세트 시킨다. 페이지 레지스터회로(51)는 메모리의 페이지 모드 어드레싱을 제어하게 된다. 게다가, 제어회로(31)는 기본적으로 칩 인에이블과 기입 인에이블 신호를 AND시키기 때문에 제어회로(31)는 특징적으로 도시되지 않는다. 그 결과로 생기는 신호는 CWE로 표시된다.

바람직한 실시예는 어드레스 클록 발생기(32)로부터 어드레스 래치로 스트로우브를 발생시키는 동안의 딜레이를 제공하기 위하여 일련의 인버터를 활용한다. 바람직한 실시예의 특정한 회로에 사용된 바와같이, 지령 레지스터(37)는 4개의 분리 레지스터(R3,R5,R6 및 R7)를 포함한다. 레지스터(R5,R6 및 R7)는 모드선택에 활용되며 R3 레지스터는 무효입력을 디코우드하고 래치하는데 사용된다. 상태 레지스터(35)에는 2개의 레지스터가 있다. 레지스터(R2)는 소거와 프로그램을 활성화하기 위해 궤환제어로 사용되고, 상태 레지스터(R1)는 데이타 래치 또는 지령 레지스터로 흐르는 데이타 입력을 제어하는데 사용된다. 지령 및 데이타 클록 발생기(34a 및 34b) 는 레지스터와 데이타 래치에 필요한 비-중첩(non-over lapping) 클록위상을 발생하는 기능을 갖고 있다. 이러한 클록은 기입사이클동안 프로그램 데이타 래치, 지령 레지스터 및 상태 레지스터로 입력 데이타의 래치를 제어한다.

어드레스 클록 발생기는 어드레스 래치로 어드레스 정보의 흐름을 제어하는 것이 확실하다. 상태 레지스터(35)와 지령 레지스터(37)는 지령포트 구조의 중심을 제공하고, 데이타 입력 버퍼로부터 입력을 수신하며 칩에 대한 동작중 디코우드 모드에 데이타를 저장한다. 지령 명령들은 3개의 데이타-비트에 의해 레지스터(5,6 및 7)로 결정되고 이러한 비트로부터 동작모드를 결정하는 진리표는 제 8e 도에 도시된다. 지령 레지스터들은 그들의 출력으로부터의 궤환을 가지고 있지 않으며 단일 기입모드를 따라가고 다중 기입모드로 엔트리를 선택한다. 상태 레지스터는 출력으로부터 입력으로의 궤환경로를 가지며 다중 기입모드의 여러단을 통과할 때 칩의 연속동작을 따라간다.

장치(10)가 현재의 EPROM 장치와 호환성이 있는 경우에 기입 인에이블 신호는 최상위 어드레스 비트(A14)와 체배된다. VPP가 5V일 때 A14/

핀은 최상위 어드레스 비트(A14)를 판독하고, 그것은 어떤 경우에는 페이지 모드를 선택하는데 사용된다. 그러나 VPP가 프로그래밍 전압일 때 (이 경우에는 12V) A14/

핀의 신호는 기입 인에이블 신호로 판독된다. 그러므로 최상위 어드레스 비트를 기입 인에이블 신호와 체배시켜, 체배기구는 현재의 EPROM장치와 핀호환 가능하도록 본발명의 장치(10)을 허용한다.

그래서, 플레시 EPROMs/EEPROMs를 프로그램하고 소거하는 지령포트 구조가 설명된다.

Claims

단일한 실리콘 기판에 조립된, 전기적으로 소거 가능하고, 전기적으로 프로그램 가능한, 판독전용 메모리 장치에 있어서, A) 메모리 어레이 ; B) 상기 메모리 어레이에 연결되고, 상기 메모리 어레이에 관하여 메모리 작동을 수행하도록 구성되고, 외부 프로세서로부터 복수의 어드레스 입력들을 경유하여 어드레스를 수용하고, 복수의 데이타 핀들을 경유하여 상기 메모리 어레이에 저장되도록 상기 데이타를 수용하도록 구성되고, 상기 메모리 어레이에 저장된 데이타를 상기 데이타 핀들을 경우하여 외부 프로세서로 공급하도록 구성된 메모리 작동 회로 ; 및 C) 상기 메모리 작동 회로에 연결되고, (ⅰ) 외부 프로세서로부터 상기 데이타 핀들을 경유하여 수용된 지령을 해독하고, 상기 해독된 지령에 따라 메모리 작동 회로를 제어하기 위한, 사전 설정된 제어신호를 발생하도록 구성된 디코더회로; (ⅱ) 상기 해독된 지령과 관련된 시퀀스를 트래킹하도록 구성된 상태 회로; 및 (ⅲ) 타이밍 신호를 발생시키도록 구성된 클록 발생회로;를 포함하는 지령 제어기 회로; 를 포함하는 것을 특징으로 하는 메모리 장치.
제1항에 있어서, 상기 메모리 동작은, 판독 동작, 프로그래밍 동작, 소거 동작, 프로그래밍 확인 동작, 및 소거 확인 동작을 포함하며, 상기 지령은, 판독 지령, 프로그래밍 지령, 소거 지령, 프로그래밍 확인 지령, 및 소거 확인 지령을 포함하는 것을 특징으로 하는 메모리 장치
제1항에 있어서, 상기 메모리 장치는 플래시 소거 가능 및 전기적으로 프로그램가능한 판독 전용 메모리 장치인 것을 특징으로 하는 메모리 장치
제1항에 있어서, 상기 메모리 장치는 외부 프로세서로부터 상기 데이타 핀들을 경유하여 수용된 지령을 저장하고, 상기 지령을 상기 디코더 회로에 연결하도록 구성된 레지스터를 더 포함하는 것을 특징으로 하는 메모리장치
제1항에 있어서, 상기 지령 제어기 회로는, 상기 지령 제어기 회로가 '고(high)' 프로그래밍 및 소거 전압을 수용할 때에 작동되며, 상기 지령 제어기 회로가 '고(high)' 프로그래밍 및 소거 전압을 수용하지 않을 때에는 작동되지 않는 것을 특징으로 하는 메모리 장치
단일한 실리콘 기판에 조립된, 전기적으로 소거 가능하고, 전기적으로 프로그램 가능한, 판독전용 메모리 장치에 있어서, A) 메모리 어레이; B) 상기 메모리 어레이에 연결되고, 상기 메모리 어레이에 관하여 메모리 작동을 수행하도록 구성되고, 외부 프로세서로부터, 복수의 어드레스 입력들을 경유하여 어드레스를 수용하고, 복수의 데이타 핀들을 경유하여 메모리 어레이에 저장되도록 데이타를 수용하도록 구성되고, 상기 메모리 어레이에 저장된 데이타를 상기 데이타 핀들을 경유하여 외부 프로세서로 공급할 수 있도록 구성된 메모리 작동 회로; 및 C) 상기 메모리 작동 회로에 연결되고, 외부 프로세서로부터 상기 데이타 핀들을 경유하여 지령을 수용하고, 메모리 동작을 수행하기 위한 메모리 작동 회로를 제어하기 위하여 수용된 지령에 따라 상기 메모리 작동 회로에 사전 설정된 제어 신호를 발생하도록 구성되고, (ⅰ) 상기 지령을 저장하고, 상기 메모리 동작돠 관련되 시퀀스를 트랙킹하기 위한, 지령 및 상태 레지스터; (ⅱ) 상기 메모리 작동 회로로의, 상기 어드레스 및 데이타의 래칭의 제어, 및 상기 지령 및 상태 회로로의, 상기 지령의 래칭의 제어를 위해, (1)상기 메모리 작동 회로 및(2)상기 지령 및 상태 레지스터에 타이밍 신호를 발생하도록 구성된 클록 발생 회로; 및 (ⅲ) 상기 지령 및 상태 레지스터에 연결되고, 메모리 작동 회로에 사전 설정된 제어 신호를 발생시키기 위하여, 상기 지령 및 상태 레지스터에 수용된 지령을 해독하도록 구성된, 상태 디코더 회로;를 더 포함하는 지령 제어기 회로;를 포함하는 것을 특징으로 하는 메모리 장치.
제6항에 있어서, 상기 메모리 동작은, 판독 동작, 프로그래밍 동작, 소거 동작, 프로그래밍 확인 동작, 및 소거 확인 동작을 포함하고, 상기 지령은, 판독 지령, 프로그래밍 지령, 소거 지령, 프로그래밍 확인 지령, 및 소거 확인 지령을 포함하는 것을 특징으로 하는 메모리 장치
제6항에 있어서, 상기 메모리 장치는 플래시 소거 가능 및 전기적으로 프로그램가능한 판독 전용 메모리 장치인 것을 특징으로 하는 메모리 장치.
제6항에 있어서, 상기 지령 및 상태 레지스터는 지령레지스터 및 상태 레지스터를 포함하며, 상기 지령레지스터는 수용된 상기 지령을 자장하고, 상기 상태 레지스터는 상기 지령을 저장하고, 메모리 동작과 관련된 시퀀스를 트래킹하는 것을 특징으로 하는 메모리 장치
제9항에 있어서, 상기 메모리 작동 회로는, 메모리 어레이를 어드레싱하기 위하여 상기 어드레스를 해독하기 위한 어드레스 레지스터 및 데이타를 래칭하기 위한 데이타 레지스터를 더 포함하는 것을 특징으로 하는 메모리 장치
제10항에 있어서, 상기 클록 발생 회로는, (a) 상기 어드레스 레지스터에의 어드레스의 래칭을 제어하기 위하여 어드레스 타이밍 신호를 발생하기 위한, 어드레스 레지스터에 연결된, 어드레스 클록 발생기 ; (b) 상기 데이타 레지스터에의 데이타의 래칭의 제어를 위하여, 데이타 타이밍 신호를 발생시키기 위한, 데이타 레지스터에 연결된 데이타 클록 발생기; (c) 상기 지령 레지스터에의 상기 지령의 래칭의 제어를 위하여, 지령 타이밍 신호를 발생시키기 위하여, 지령 레지스터에 연결된 지령 클록 발생기; 및 (d) 상기 상태 레지스터에의 상기 지령의 래칭의 제어를 위하여, 상태 타이밍 신호를 발생시키기 위한, 상태 레지스터에 연결된 상태 클록 발생기를 포함하며, 상기 데이타 타이밍 신호는, 상기 지령 타이밍 신호 및 상태 타이밍 신호와 중첩되지 않는 것을 특징으로 하는 메모리 장치
제6항에 있어서, 상기 지령 제어기 회로는, 상기 지령 제어기 회로가 '고(high)' 프로그래밍 및 소거 전압을 수용할 때에 작동되며, 상기 지령 제어기 회로가 '고(high)' 프로그래밍 및 소거 전압을 수용하지 않을 때에는 작동되지 않는 것을 특징으로 하는 메모리 장치
제12항에 있어서, 상기 지령 제어기 회로가 작동될 때, 상기 지령 제어기 회로는, 상기 지령 제어기 회로에 지령의 기입을 하용하는 기입 인에이블 신호를 수용하는 것을 특징으로 하는 메모리 장치.