JP2817052B2 - 記憶装置 - Google Patents

記憶装置

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JP2817052B2
JP2817052B2 JP3639589A JP3639589A JP2817052B2 JP 2817052 B2 JP2817052 B2 JP 2817052B2 JP 3639589 A JP3639589 A JP 3639589A JP 3639589 A JP3639589 A JP 3639589A JP 2817052 B2 JP2817052 B2 JP 2817052B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、金属酸化物半導体（MOS）より成り電気的
にプログラム可能消去可能読取り専用記憶装置（EEPRO
M）の分野及びフローテイングゲートを有するプログラ
ム可能読取り専用記憶装置（EPROM）に関する。
〔従来の技術及び発明が解決しようとする問題点〕
最も一般的に使用されているEPROMセルは絶縁体によ
り完全に包囲された電気的フローテイングゲートを有
し、このフローテイングゲートは、通常、シリコン基板
に形成されるソース領域とドレイン領域との間に配設さ
れる。初期のEPROMセルでは、米国特許第3,660,819号に
記載されるデバイスのように、電荷は電子なだれ注入に
より絶縁体に注入されていた。後期のEPROMは、米国特
許第4,142,926号，第4,114,255号及び第4,412,310号に
記載されるように、フローテイングゲートの帯電にチヤ
ネル注入を利用した。このようなEPROMの消去は、アレ
イに紫外線を照射することにより行なわれる。
消去可能EPROM（EEPROM）も市販されており、電荷の
フローテイングゲートへの印加，フローテイングゲート
からの除去を、基板上に形成された薄い酸化物領域に電
荷を通過させることによつて行なう構成（米国特許第4,
203,158号を参照）もあり、上記電極を介して電荷を除
去する構成（米国特許第4,099,196号を参照）もある。
このようなEEPROMセルでは、EPROMセルほど基板の面
積が縮小されない。セルをより高密度にすることにより
メモリアレイのサイズを縮小するための様々な方法が実
現されている。その方法の１つは米国特許第4,432,075
号に記載されている。また、米国特許第4,266,283号に
は、EEPROMをアレイとして配列し、メモリアレイにおい
て実行すべき様々な機能を選択することが記載されてい
る。
EPROMは、消去とプログラミングの２つの目的のため
に、プリント回路板から取除かれることが最も多い。セ
ルのプログラミングには特別のプログラミング装置が使
用される。この装置は、さらに、セルが適正に消去され
且つプログラミングされたことを検査する。プログラミ
ング中、電子がフローテイングゲートへ移動されるの
で、セルの導電性が低下する。このEPROMデバイスの動
作も良く知られている。
EEPROMは、通常、メモリからデータを読取るために使
用されるのと同じ回路（たとえば、プリント回路板）に
取付けられている間にプログラミングされ、消去される
という点で、EPROMとは異なる。すなわち、特殊なプロ
グラミング装置は使用されない。場合によつては、プロ
グラミングが適正に実行されたことを検査するために
「オンチツプ」回路を使用する。米国特許第4,460,982
号には、プログラミングと消去の双方を実行する手段を
構成するインテリジエントEEPROMが記載されている。
さらに最近になつて、消去可能EPROM/EE＝PROMの新種
が現われたが、このデバイスは「フラツシユ」EPROM又
はEEPROMと呼ばれることもある。このフラツシユメモリ
においては、アレイ全体が同時に電気的に消去される。
セル自体はセルごとに単一のデバイスのみを使用する。
このようなセルは前記の同時係属出願，出願番号892,44
6に記載されている。これに関連する別の構成は、IEEE
Journal of Solid−State Circuits,Vol.SC−22,No.4
（1987年４月）に掲載されたマスオカ他による論文「A2
56−Kbit Flash E2PROM Using Triple−Polysilicon Te
chnology」にも見られる。本発明はこれらのセルの使用
を目指すものである。
電気的に消去するフラツシユメモリデバイスは別の問
題、特に過剰消去の問題を生じさせる。余りに多くの電
荷が除去されてしまうので、デバイスは「空乏に似た」
状態となる。消去後、フローテイングゲートは消去され
たが、さほど正に帯電されていないことを検査するため
に、セルの試験が必要になるであろう。
フラツシユメモリで回路内消去を利用すると、別の問
題が生じる。すなわち、フラツシユメモリの消去とプラ
ミングを実行するために、新たな信号／指令線を追加す
る必要がある。通常、追加される線路にはメモリチツプ
上で対応するピンが追加される必要があるが、新たに回
路，回路板，システム等を設計する場合には問題とはな
らない。しかしながら、既存のEPROM/EEPROMの代わりに
フラツシユメモリを使用するときは、ピン同志の互換性
が不可欠な条件となる。消去及びプロフラミングのため
の補助制御線が必要であるため、消去及び再プログラミ
ングを可能にするフラツシユメモリデバイスの内部で何
らかのアーキテクチヤの変更を行なわない限り、ピン同
志の互換性を直接得ることはできない。
〔問題点を解決するための手段〕
本発明は、データポートを介してフラツシユメモリデ
バイスをプログラミングし且つ消去する指令ポートアー
キテクチヤを提供する。回路内で消去，プログラミング
及び消去／プログラム検査を実行するために、メモリと
同一の半導体チツプに回路手段が組込まれる。指令ポー
トコントローラは、関連するプロセツサに結合されるデ
ータ線から命令を受入れるように結合される。指令ポー
トコントローラに書込まれた命令は、メモリの消去及び
プログラミングを実行するため、並びに消去動作及びプ
ログラム動作が実行された後に内容を検査するための制
御信号を発生するのに必要な指令を供給する。
指令ポートは指令ポートコントローラと、プログラミ
ングデータを受入れるためにデータバスに結合されるデ
ータレジスタと、プログラミング中及び検査中にアドレ
ス情報を受入れるためにアドレスバスに結合されるアド
レスレジスタとから構成される。指令ポートコントロー
ラは、マイクロプロセツサから指令命令を受取るために
データバスに結合される指令レジスタ及び状態レジスタ
と、必要なタイミングを発生するクロツク発生器と、指
令レジスタ及び状態レジスタに入力された命令を復号す
る状態デコーダとから構成される。
さらに、指令ポートコントローラは、メモリの消去及
びプログラミングを実行するための消去アルゴリズム及
びプログラミングアルゴリズムを提供する。消去アルゴ
リズムはフラツシユメモリセルを消去するために必要な
電圧を供給し、次に、メモリが消去されたことを検査確
認する。消去サイクルは監視され、消去が完了するまで
増分されてゆく所定のパルス幅を有する消去パルスごと
に繰返される。しかしながら、最大パルスカウントに達
しても、メモリの完全な消去が行なわれていない場合に
は誤りが検出される。
同様にして、メモリのプログラミング中，アルゴリズ
ムはメモリの各記憶場所のプログラミングを実行し、プ
ログラミング後はその内容を検査確認する。プログラミ
ングサイクルは監視され、プログラミングが完了するま
で所定のパルス幅を有するプログラミングパルスごとに
繰返される。しかしながら、所定の最大パルスカウント
の後もプログラミングを完了することができなければ、
プログラミングの誤りが記される。
〔実施例〕
以下、添付の図面を参照して本発明を詳細に説明す
る。
プログラムのマイクロプロセツサ制御，消去，プログ
ラム検査，消去検査確認及び読取りのモードをフラツシ
ユメモリを使用して実行する指令ポートアーキテクチヤ
について説明する。以下の説明においては、本発明を完
全に理解するために、特定の回路構成，構成要素等の特
定の詳細な事項が数多く記載されるが、それらの特定の
詳細を含まずに本発明を実施して良いことは当業者には
自明であろう。その他の点については、本発明を不必要
に不明瞭にしないため、周知のプロセス，アーキテクチ
ヤ及び回路を詳細には説明しなかつた。
本発明の好ましい実施例は、フラツシユEPROMとも呼
ばれる特定の二極単一トランジスタ形の電気的に消去可
能プログラム可能フラツシユメモリと関連して使用され
る。これは、マイクロプロセツサ制御の下で再プログラ
ミング能力を得るために最適化された高密度不揮発性フ
ラツシユメモリである。この特定のフラツシユEPROM
は、一辺192milの正方形ダイ上に製造される６μｍ×６
μｍのセルを有する32,768×８ビツトを提供する最新形
の1.5μｍの相補形金属酸化物半導体（CMOS）技術を利
用している。以下では特定の256KビツトフラツシユEPRO
Mについて説明するが、その他のメモリサイズ及び別の
メモリ技術を本発明に適用できることを了解すべきであ
る。
本発明の不揮発性フラツシユEPROMはEPROM技術に基づ
くものである。メモリセルはEPROMと同等のプログラミ
ングメカニズムを使用するが、電気的に消去することが
できる。フラツシユメモリの電気的消去は、単一トラン
ジスタフローテイングポリシリコンゲートセルの下方に
トンネル効果用の高品質の酸化物を使用することにより
可能となる。フラツシユセルは消去時とプログラム時に
12ボルトの電力供給を必要とする。消去メカニズムは、
フローテイングゲートからセルのソース接合部へ電子を
移動させるためにフアウラー・ノルトハイムトンネリン
グを利用する。プログラミングは、熱い電子をセルのド
レイン接合部からフローテイングゲートに注入する標準
的なEPROM方式によつて実行される。本発明で使用され
るフラツシユEPROMセルは本願の「従来の技術」の項で
引用した先行技術の参考文献の中に記載されている。
特殊な回路を使用しなければ、フラツシユEPROMと従
来のメモリデバイスとの間にピンの直接の互換性を成立
させることは不可能である。フラツシユメモリと従来の
EPROMデバイスとの間のピンの互換性を維持するため
に、本発明は、回路内消去及び回路内プログラミングを
可能にする特殊な指令ポートアーキテクチヤを提供す
る。本発明の指令ポートアーキテクチヤはプログラムの
マイクロプロセツサ制御，消去，プログラム／消去検査
確認及び読取りのモードを実行させることができると共
に、従来のEPROM/EEPROMとのピンの互換性を維持する。
この特殊なアーキテクチヤは、フラツシユメモリが組込
まれている半導体チツプに含まれる回路の中で実現され
る。
第１図に関して説明する。第１図には、本発明のフラ
ツユEPROM半導体デバイス10が示されている。アドレス
バス12はアドレスビツトA0〜A14をアドレスラツチ13に
結合する。アドレスバス12に１つのアドレスを供給する
ために15のビツトが使用されるが、アドレスビツトの実
際の数は任意である。アドレスラツチ13はＸデコーダ14
及びＹデコーダ15に結合される。Ｘデコーダ14はメモリ
アレイ11に結合され、Ｙデコーダ15はＹゲーテイング回
路16に結合される。好ましい実施例のメモリアレイ11は
256Kビツトのセルアレイ構造であり、Ｘデコーダ14はメ
モリアレイ11のＸ−ＹマトリクスのＸ（行）アドレツシ
ングをアクセスするために復号を実行し、Ｙデコーダ15
はＸ−ＹマトリクスのＹ（列）アドレツシングのために
復号を実行する。メモリアレイ11の構成及びＸデコーダ
14と、Ｙデコーダ15と、列ゲーテイング回路16とを使用
することによるそのようなアレイのアクセスは従来のEP
ROM技術においては良く知られている。
データは８ビツト双方向データバス20によりEPROMデ
バイス10に結合されるが、この場合も、データバス20の
ビツト数は回路構成に応じて任意に選択される。データ
バス20は入出力（I/O）バツフア21に結合され、メモリ
アレイ11に入力されるべきデータはバス23aからデータ
ラツチ22を介して結合される。逆に、メモリアレイ11か
らデータバス20へ出力されるべきデータはバス23bから
センス回路101を介してI/Oバツフア21に結合された後、
データバス20に出力される。入力データはバス23aを介
して指令ポートコントローラ30にも結合される。指令ポ
ートコントローラ30は外部信号▲▼及び▲▼を
さらに受取り、アドレスラツチ13と、データラツチ22
と、消去電圧発生器24と、プログラム電圧発生器25と、
消去／プログラム検査発生器26とに制御信号を供給す
る。外部信号▲▼及び▲▼はチツプ／出力イネ
ーブル論理回路27に結合される。これらのデータ信号，
アドレス信号及び制御信号は、半導体メモリと組合せて
通常使用されるようなマイクロプロセツサから発生され
る。
供給電圧VCC及びその戻り電圧VSSはEPROMデバイス10
に結合され、また、指令ポートコントローラ30が読取
り、消去又はプログラムの機能を選択するためにイネー
ブルされたか否かを決定する電圧値を有するプログラミ
ング電圧VPPもデバイス10に結合される。VPPは指令ポー
トコントローラ30と、消去電圧発生器24と、プログラム
電圧発生器25と、消去／プログラム検査発生器26とに結
合される。これらの電圧の発生は本発明の実施とは無関
係である。
チツプ／出力イネーブル論理回路27はI/Oバツフア21
に結合される。この回路27はI/Oバツフア21に制御信号
を供給する。消去電圧発生器24は、メモリアレイ11を同
時に消去するために必要な電圧を供給するためにメモリ
アレイ11に結合される。プログラム電圧発生器25の出力
端子は、消去／プログラム検査機能が選択された場合に
メモリアレイ11に検査電圧を供給するために消去／プロ
グラム検査発生器26のプログラム機能出力端子がＸデコ
ーダ14に結合されたときに、メモリアレイ11にプログラ
ム電圧を供給するようにＸデコーダ14及びＹデコーダ15
に結合される。
メモリアレイ11の消去とプログラミングを回路内で実
行するために、好ましい実施例のEPROMデバイス10は、
デバイス10に結合されたプロセツサからデータバス20を
介してそのような指令を受取るように構成される。EPRO
Mデバイス10を選択すべき場合は常にチツプイネーブル
信号▲▼はローになり、デバイス10はデータバス20
を介してモード命令を受取るように準備される。命令は
I/Oバツフア21を介して指令ポートコントローラ30に達
する。指令ポートコントローラ30は、プログラム、プロ
グラム検査，消去，消去検査（確認）、読取り及びシグ
ナチユア読取り（メモリアレイ11を適切な外部機器プロ
トコルに整合させるための特殊な読取り機能）の６つの
命令を含む2n種類（ｎはデータビツト数である）の命令
の１つをデータバス20から受取る。どの命令語が受取ら
れるかに応じて、指令ポートコントローラ30は適切な対
応動作を実行させるための制御信号を発生する。特定の
命令が指令ポートコントローラ30に入力された後、書込
みイネーブル信号▲▼、チツプイネーブル信号▲
▼及び出力イネーブル信号▲▼は、EPROMデバイ
ス10の様々なユニツトを適正に動作させるために、指令
ポートコントローラ30及びチツプ／出力イネーブル論理
回路27からの様々な信号の発生を制御する。
好ましい実施例においては、指令ポートコントローラ
30は、VPPが直流12ボルトの適切な電圧値にあるときに
動作される。これに対し、指令ポートコントローラ30を
非動作状態とすることが望まれる場合には、VPPの値が1
2ボルトから約５ボルトに変化することによつて指令ポ
ートコントローラ30の動作は停止する。VPPが５ボルト
に変化するたびに、指令ポートコントローラ30は非動作
状態となるので、指令ポートコントローラ30に向かつて
いるデータバス20にある命令は無視される。VPPが５ボ
ルトになり、指令ポートコントローラ30が非動作状態に
なつたとき、EPROMデバイス10は常に読取りモードのみ
で機能する。この指令ポートコントローラ30の非動作方
式は、EPROMデバイス10を12Vの電圧が存在しない従来の
EPROM（又は読取り動作のみに利用されているEEPROM）
に直接代わるものとして使用する場合には、好ましい実
施例のデバイス10のチツプに設けられた、このような従
来のEPROMでは、VPPは通常５ボルトであるので、EPROM
デバイス10を従来のEPROMに直接代わるものとして使用
すると、デバイス10は読取りモードでのみ動作すること
になる。このコントローラ非動作方式は、さらに、VPP
が５ボルトになつたときのメモリの消去又はプログラム
という不測の事態を完全に防止する。
第２図に関して説明する。第２図は、好ましい実施例
の指令ポートコントローラ30を概略的に示すブロツク線
図である。チツプイネーブル信号▲▼は制御論理31
と、アドレスクロツク発生器32とに結合される。書込み
イネーブル信号▲▼は制御論理31に入力として結合
される。制御論理31は、チツプイネーブル信号▲▼
がEPROMデバイス10を動作させた場合にのみ、書込みイ
ネーブル信号▲▼をアドレスクロツク発生器32,状
態クロツク発生器33及び指令／データクロツク発生器34
に結合させる。状態クロツク発生器33の出力と、データ
バス23aのデータとは状態レジスタ35に結合され、状態
レジスタ35の出力は状態デコーダ36と、指令クロツク発
生器34aとに結合される。指令クロツク発生器34aの出力
は指令レジスタ37に結合される。指令レジスタ37はデー
タバス23aからのデータも受取り、指令レジスタ37の出
力は状態デコーダ36に結合される。アドレスクロツク発
生器32の出力は第１図のアドレスラツチ13にストローブ
を供給し、データクロツク発生器34bは第１図のデータ
ラツチ22にストローブを提供する。状態デコーダ36の出
力は制御アドレスクロツク発生器32と、状態レジスタ35
とに戻される。状態デコーダ36の別の出力は、第１図に
示される消去電圧発生器24,プログラム電圧発生器25及
び消去／プログラム検査発生器26に供給される。状態レ
ジスタ35は指令クロツク発生器34aに帰還信号を供給す
るか、指令レジスタ37はそのような帰還機能を有してい
ない。
機能は、信号▲▼及び▲▼により制御される
書込みサイクルにおいて、データバス23aを介して選択
される。アドレスラツチ13の内容は▲▼の立下がり
端で更新される。信号▲▼の立上がり端は命令を状
態レジスタ35と、指令レジスタ37又はデータラツチ22の
いずれか一方とにロードさせる。状態デコーダ36は新た
な内部モードを復号して、対応する制御信号を供給する
ことにより適切な動作を開始させる。状態デコーダ36か
ら消去電圧発生器24,プログラム電圧発生器25及び消去
／プログラム検査発生器26のそれぞれに至る制御信号線
の信号は、第１図に示すように、これらの発生器にVPP
電圧をＸデコーダ14及びＹデコーダ15又はメモリアレイ
11に供給させる。VPPから取出された検査電圧は、プロ
グラム検査及び消去検査の間に、プログラムと消去の限
界を保証するために、Ｘデコーダを介して語線に印加さ
れる。
次に、EPROMデバイス10と関連する様々な信号のタイ
ミングシーケンスを示す第３図，第４図及び第５図を参
照して説明する。第３図は読取り機能を示し、この場
合、出力イネーブル信号▲▼がチツプ／出力イネー
ブル論理回路27を動作させたときにメモリアレイ11がア
ドレスされ、メモリアレイ11からデータが読取られる。
論理回路27は、その後、I/Oバツフア21の出力機能を動
作させる。
第４図は、消去動作のタイミングサイクルを示す。消
去は、第１の書込みサイクル40における指令レジスタ37
及び状態レジスタ35への消去コードの書込みと、第２の
書込みサイクル41における状態レジスタ35への消去確認
コードの書込みとから成る２回書込みシーケンスにより
実行される。消去確認コードは、信号▲▼の第２の
書込みサイクル41の立上がり端で消去を開始させる。状
態デコーダ36は消去電圧発生器24に対する指令を開始
し、そこで、消去電圧発生器24はメモリアレイ11の全て
のアレイセルのソースに12ボルト（VPP）を接続する高
電圧スイツチをトリガすると共に、全ての語線を接地す
る。フアウラー・ノルトハイムトンネリングによつて、
メモリアレイ11の全てのセルは同時に消去される。書込
みサイクル42において状態レジスタ35及び指令レジスタ
37に消去検査コードが書込まれると、消去は終了し、検
査すべきバイトのアドレスがラツチされ、内部消去限界
電圧がセツトアツプされる。ここで、マイクロプロセツ
サは、時点43で信号▲▼がローになつたとき、標準
読取りタイミングを使用したアクセスされたアドレスか
らメモリの出力をアクセスすることができる。その後、
全てのアドレスについて検査手順が繰返される。
プログラミングは第５図に示す方式により実行され
る。書込みイネーブル信号▲▼の第１のサイクル45
において状態レジスタ35及び指令レジスタ37にプログラ
ム指令が入力される。第２の▲▼サイクル46はアド
レスラツチ13及びデータラツチ22をロードする。第２の
▲▼サイクル46の立上がり端は、状態デコーダ36に
プログラム電圧発生器25に対し制御信号を発生させるこ
とにより、プログラミングを開始する。次に、プログラ
ム電圧発生器25はメモリアレイ11のアドレスされたセル
のゲート及びドレインに高電圧VPPを印加する。第３の
▲▼サイクル47で状態レジスタ35及び指令レジスタ
37にプログラム検査指令を書込むことにより、プログラ
ミングは終了し、新たにプログラムされたバイトを検査
するために内部限界電圧が設定される。この場合も、▲
▼が時点48でローになつたとき、アドレスされたバ
イトを標準マイクロプロセツサ読取りタイミングを使用
してアクセスすることができる。
次に、第６図に関して説明する。第６図は、指令ポー
トコントローラ30により利用される消去アルゴリズムを
示すフローチヤートである。初期設定段階の間、VPPが
印加され、全てのバイトは特定の値、この場合はOOHに
プログラムされ（事前条件付け）、カウンタは所定の初
期設定値にプリセツトされる。次に、消去セツトアツプ
指令が書込まれ、続いて、消去指令が書込まれる（第４
図のタイミング図を参照）。消去が実行される時間切れ
期間中、消去検査指令が書込まれ、続いて別の所定の時
間切れ期間（この場合は６μsec）が始まる。
次に、メモリからデータが読取られ、データが消去さ
れたか否かを判定するためにデータの検査が実行され
る。データが消去されていなければ、データを消去する
ためのパルス幅が所定の値だけ増分され、TEWカウンタ
に記憶され、最大限界値に関して検査される（CUMTEW計
算及びTEW計算は第６図に示されている）。好ましい実
施例においては、パルス幅は10秒の累積消去時間にわた
り最大限界値に増分される。増分後、そのたびに、シー
ケンスは書込み、消去セツトアツプ指令と、書込み、消
去指令とを経て再び繰返される。しかしながら、所定の
パルスカウント（この実施例では64の値が設定されてい
る）の後もデータが消去されていなければ、そのメモリ
セルについては消去を実行できないことを意味する誤り
が記される。データが読取られ、消去されたことがわか
るたびに、アドレスが増分され、最終アドレスが検査さ
れるまで消去検査シーケンスが繰返される。最終アドレ
スが検査された場合、読取り動作に対して指令レジスタ
及び状態レジスタをリセツトするために、それらのレジ
スタに読取り指令が書込まれ、消去サイクルは終了す
る。バイトが消去されたものとして検査されることがな
ければ、パルス幅TEWは増分され、消去シーケンスは繰
返される。また、消去され、検査された最後のバイトか
ら検査の循環を開始することによつても消去効率が達成
される。
次に、プログラミングアルゴリズムのフローチヤート
を示す第７図に関して説明する。プログラミングサイク
ルは、VPPを印加し、パルスカウンタを初期設定するこ
とにより開始される。次に、プログラムセツトアツプ指
令が指令レジスタ及びび状態レジスタに書込まれ、続く
第２の書込みサイクルで、アドレス及びデータをラツチ
する（第５図のタイミング図を参照）。プログラミング
が実行される所定の時間切れ期間の後、プログラム検査
指令が書込まれる。さらに所定の時間切れ期間（この実
施例では64μsec）の後に、プログラムされたデータを
検査するためにデータはメモリから読取られる。書込ま
れたデータがメモリから読取られたデータに対応してい
なければ、プログラミング時間を延長するためにパルス
カウントが増分され、書込みシーケンスと読取りシーケ
ンスが繰返される。この実施例においては、100μsecの
パルスを25の最大パルスカウントまで繰返すことによ
り、プログラミング時間は延長される。パルスカウント
の増分のたびに、所定の値、この場合は25に達するま
で、プログラミング期間の持続時間は増加され、25に達
した時点で誤りが検出される。読取られたデータが正確
であると検査されると、アドレスは増分され、その他の
アドレスのそれぞれからデータを書込み且つ読取るため
にシーケンスが繰返される。最後のアドレスに達したと
きに、読取り動作に対して状態レジスタ及び指令レジス
タをリセツトするために、それらのレジスタに命令が書
込まれる。第７図のアルゴリズムは、第６図の消去に先
立つ事前条件づけのためにφφをロードする目的でも使
用される。
第２図に示されるブロツクを実施するために様々な従
来の回路を実現することができるが、第8A図から第8E図
は、第２図の様々なブロツクを提供するために好ましい
実施例で使用されるような特定の回路を示す。第２図の
様々なブロツクを示す図中符号は第8A図から第8E図の図
中符号に対応する。さらに、リセツト回路50及びページ
レジスタ回路51が示されている。リセツト回路50は、パ
ワーアツプ中や、VPPが5Vであるときなどに指令レジス
タ及び状態レジスタをリセツトするためのものである。
ページレジスタ回路51はメモリのページモードアドレツ
シングを制御するためのものである。さらに、制御論理
回路31は、基本的にはチツプイネーブル信号と書込みイ
ネーブル信号とをANDするものであるので、特定して示
されてはいない。得られた信号はCWEで示される。
好ましい実施例は、アドレスクロツク発生器32からア
ドレスラツチに対してストローブを発生する際の遅延を
提供するために一連のインバータを利用する。好ましい
実施例の特定の回路で使用されているように、指令レジ
スタ37は４つの別個のレジスタR3,R5,R6及びR7から構成
される。レジスタR5,R6及びR7はモード選択のために利
用され、レジスタR3は無効の入力を復号し且つラツチす
るために使用される。状態レジスタ35には２個のレジス
タがある。レジスタR2は、消去を動作させるために帰還
制御と共に使用され、プログラム状態レジスタ21はデー
タラツチ又は指令レジスタへのデータ入力流れを制御す
るために使用される。指令クロツク発生器34a及びデー
タクロツク発生器34bは、レジスタ及びデータラツチに
より必要とされる互いに重なり合わないクロツク位相を
発生する機能を有する。これらのクロツクは、プログラ
ムデータラツチ，指令レジスタ及び状態レジスタに対す
る書込みサイクルの間に入力データのラツチ動作を制御
する。
アドレスクロツク発生器は、アドレスラツチに向かう
アドレス情報の流れを制御する役割を有する。状態レジ
スタ35及び指令レジスタ37は指令ポートアーキテクチヤ
の心臓部を成し、データ入力バツフアからの入力を受取
り、チツプに関する動作モードを復号するためにデータ
を記憶する。指令命令はレジスタ5,6及び７に対する３
つのデータビツトにより決定され、それらのビツトから
動作モードを決定するための真理値表は第8E図に示され
ている。指令レジスタはその出力端子からの帰還がな
く、単一書込みモードをトラツクし、多重書込みモード
への導入を選択する。状態レジスタはその出力端子から
入力端子への帰還経路を有し、多重書込みモードの様々
な段階を通過するときにチツプの順次動作をトラツクす
る。
EPROMデバイス10を既存のEPROMデバイスと互換性をも
たす場合には、書込みイネーブル信号を最上位アドレス
ビツトA14とマルチプレクスする。VPPが５ボルトである
とき、A14/▲▼ピンは最上位アドレスビツト（A1
4）を読取るが、このビツトは場合によつてはページモ
ードを選択するために使用される。しかしながら、VPP
がプログラミング電圧（この実施例では12ボルト）にな
ると、A14/▲▼ピンの信号は書込みイネーブル信号
として読取られる。従つて、最上位アドレスビツトを書
込みイネーブル信号とマルチプレクスすることにより、
マルチプレクシング方式は本発明のEPROMデバイス10を
既存のEPROMデバイスとピンの互換性をもたすことがで
きる。
以上、フラツシユEPROM/EEPROMのプログラミング及び
消去を実行する指令ポートアーキテクチヤを説明した。
【図面の簡単な説明】
第１図は、本発明のフラツシユメモリデバイスの概略ブ
ロツク線図、第２図は、本発明の指令ポートコントロー
ラの概略ブロツク線図、第３図は、本発明の読取りサイ
クルに関するタイミング図、第４図は、本発明の消去サ
イクルに関するタイミング図、第５図は、本発明のプロ
グラミングサイクルに関するタイミング図、第６図は、
本発明の消去サイクルのフローチヤート図、第７図は、
本発明のプログラミングアルゴリズムに関するフローチ
ヤート図、及び第8A図、第8B図、第8C図、第8D図、及び
第8E図は、第２図に示される指令ポートコントローラの
概略図である。 10……フラツシユEPROM半導体デバイス、11……メモリ
アレイ、12……アドレスバス、13……アドレスラツチ、
14……Ｘデコーダ、15……Ｙデコーダ、20……双方向デ
ータバス、21……入出力バツフア、22……データラツ
チ、24……消去電圧発生器、25……プログラム電圧発生
器、26……消去／プログラム検査発生器、27……チツプ
／出力イネーブル論理回路、30……指令ポートコントロ
ーラ、31……制御論理、32……アドレスクロツク発生
器、33……状態クロツク発生器、34a……指令クロツク
発生器、34b……データクロツク発生器、35……状態レ
ジスタ、36……状態デコーダ、37……指令レジスタ、▲
▼……チツプイネーブル信号、▲▼……出力イ
ネーブル信号、▲▼……書込みイネーブル信号。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジヨージ・ヘクストラ アメリカ合衆国 95051 カリフオルニ ア州・サンタ クララ・グラナダ ナン バー 362・3500 (72)発明者 ヴアージル・ナイルス・キネツト アメリカ合衆国 95630 カリフオルニ ア州・エル ドラド ヒルズ・リツジビ ュー ドライブ・3553 (72)発明者 ステイーヴン・ウエルズ アメリカ合衆国 95662 カリフオルニ ア州・オレンジベール・グリーンバツク レーン・ナンバー157・9175 (72)発明者 マーク・ウインストン アメリカ合衆国 95630 カリフオルニ ア州・エル ドラド ヒルズ・フイリツ プ コート・874 (56)参考文献 特開 昭61−294565（ＪＰ，Ａ) 特開 昭61−288240（ＪＰ，Ａ) 米国特許4460982（ＵＳ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 16/06 G11C 11/40

Claims (13)

    (57)【特許請求の範囲】
  1. 【請求項１】シリコン基板上に形成された電気的に消去
    可能でプログラム可能な読取り専用記憶装置であって、 （Ａ）メモリアレイを備え、 （Ｂ）前記メモリアレイに接続されて前記メモリアレイ
    に対するメモリ動作を実行するよう構成されたメモリ動
    作回路にして、外部プロセッサからアドレスを複数のア
    ドレス入力を介して受け且つ前記メモリアレイに記憶さ
    れるべきデータを複数のデータピンを介して受け、そし
    て、前記メモリアレイに記憶されているデータを前記デ
    ータピンを介して外部プロセッサへと供給するよう構成
    されたメモリ動作回路を備え、 （Ｃ）前記メモリ動作回路に接続された指令コントロー
    ラにして、 （ｉ）前記外部プロセッサから前記データピンを介して
    受けた指令をデコードし、所定の制御信号を発生してデ
    コードされた指令に応じて前記メモリ動作回路を制御す
    るようにするデコーダ回路と、 （ii）前記デコードされた指令に付随のシーケンスに追
    従するよう構成された状態回路と、 （iii）タイミング信号を発生するクロック発生回路と を有している指令コントローラを備えている ことを特徴とする記憶装置。
  2. 【請求項２】請求項１に記載の記憶装置であって、前記
    メモリ動作には、読取り動作、プログラム動作、消去動
    作、プログラム検査動作、消去検査動作が含まれ得るも
    のであり、前記指令には、読取り指令、プログラム指
    令、消去指令、プログラム検査指令、消去検査指令が含
    まれ得るものである、ことを特徴とする記憶装置。
  3. 【請求項３】請求項１記載の記憶装置であって、フラッ
    シュ消去可能であることを特徴とする記憶装置。
  4. 【請求項４】請求項１記載の記憶装置であって、前記外
    部プロセッサから前記データピンを介して受けた指令を
    記憶する指令レジスタを更に備える、ことを特徴とする
    記憶装置。
  5. 【請求項５】請求項１記載の記憶装置であって、指令コ
    ントローラは、プログラム用および消去用の高い電圧を
    受けているときにイネーブルされており、プログラム用
    および消去用の高い電圧を受けていないときにディスエ
    ーブルされている、ことを特徴とする記憶装置。
  6. 【請求項６】シリコン基板上に形成された電気的に消去
    可能でプログラム可能な読取り専用記憶装置であって、 （Ａ）メモリアレイを備え、 （Ｂ）前記メモリアレイに接続されて前記メモリアレイ
    に対するメモリ動作を実行するよう構成されたメモリ動
    作回路にして、外部プロセッサからアドレスを複数のア
    ドレス入力を介して受け且つ前記メモリアレイに記憶さ
    れるべきデータを複数のデータピンを介して受け、そし
    て、前記メモリアレイに記憶されているデータを前記デ
    ータピンを介して外部プロセッサへと供給できるメモリ
    動作回路を備え、 （Ｃ）前記メモリ動作回路に接続され、前記外部プロセ
    ッサから前記データピンを介して指令を受け、受けた指
    令に応じて前記メモリ動作回路に対する所定の制御信号
    を発生し、もって前記メモリ動作回路を制御して前記メ
    モリ動作回路によるメモリ動作が行われるようにする、
    指令コントローラを備え、この指令コントローラには （ｉ）前記指令を記憶しそれに付随のシーケンスに追従
    する指令および状態レジスタと、 （ii）前記メモリ動作回路および前記指令および状態レ
    ジスタに対してのタイミング信号を、前記メモリ動作回
    路に対する前記アドレスおよび前記データをラッチする
    こと及び、前記指令および状態レジスタに対する指令を
    ラッチすることを制御するよう、発生するクロック発生
    回路と、 （iii）前記指令および状態レジスタに接続され、前記
    指令および状態レジスタで受けられた指令をデコード
    し、前記メモリ動作回路に対して所定の制御信号を発生
    する状態デコーダ回路と が設けられている ことを特徴とする記憶装置。
  7. 【請求項７】請求項６記載の記憶装置であって、前記メ
    モリ動作には、読取り動作、プログラム動作、消去動
    作、プログラム検査動作、消去検査動作が含まれ得るも
    のであり、前記指令には、読取り指令、プログラム指
    令、消去指令、プログラム検査指令、消去検査指令が含
    まれ得るものである、ことを特徴とする記憶装置。
  8. 【請求項８】請求項６記載の記憶装置であって、フラッ
    シュ消去可能であることを特徴とする記憶装置。
  9. 【請求項９】請求項６記載の記憶装置であって、前記指
    令および状態レジスタには、指令レジスタおよび状態レ
    ジスタが含まれ、前記指令レジスタは受けた前記指令を
    記憶し、前記状態レジスタは前記指令を記憶しその指令
    に付随のシーケンスに追従する、ことを特徴とする記憶
    装置。
  10. 【請求項１０】請求項９記載の記憶装置であって、前記
    メモリ動作回路には、前記メモリアレイのアドレシング
    用にアドレスをデコードするアドレスレジスタと、デー
    タをラッチするデータレジスタとが含まれる、ことを特
    徴とする記憶装置。
  11. 【請求項１１】請求項10記載の記憶装置であって、前記
    クロック発生回路には、 （ａ）前記アドレスレジスタに接続され、前記アドレス
    レジスタに対するアドレスのラッチを制御するアドレス
    タイミング信号を発生するアドレスクロック発生器と、 （ｂ）前記データレジスタに接続され、前記データレジ
    スタに対するデータのラッチを制御するデータタイミン
    グ信号を発生するデータクロック発生器と、 （ｃ）前記指令レジスタに接続され、前記指令レジスタ
    に対する指令のラッチを制御する指令タイミング信号を
    発生する指令クロック発生器と、 （ｄ）前記状態レジスタに接続され、前記状態レジスタ
    に対する指令のラッチを制御する状態タイミング信号を
    発生する状態クロック発生器と が含まれ、前記データタイミング信号は、前記指令タイ
    ミング信号および前記状態タイミング信号と重複してい
    ない、 ことを特徴とする記憶装置。
  12. 【請求項１２】請求項６記載の記憶装置であって、指令
    コントローラは、プログラム用および消去用の高い電圧
    を受けているときにイネーブルされており、プログラム
    用および消去用の高い電圧を受けていないときにディス
    エーブルされている、ことを特徴とする記憶装置。
  13. 【請求項１３】請求項12記載の記憶装置であって、前記
    指令コントローラは、イネーブルされているときに、書
    き込みイネーブル信号を受け、それにより前記指令コン
    トローラに対する前記指令の書き込みが許される、こと
    を特徴とする記憶装置。
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