JP2000057120A - Ｅｅｐｒｏｍ内蔵ワンチップマイクロコンピュータ - Google Patents
Ｅｅｐｒｏｍ内蔵ワンチップマイクロコンピュータInfo
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- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/48—Arrangements in static stores specially adapted for testing by means external to the store, e.g. using direct memory access [DMA] or using auxiliary access paths
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- G11C29/006—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation at wafer scale level, i.e. wafer scale integration [WSI]
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- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/26—Accessing multiple arrays
- G11C2029/2602—Concurrent test
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- G—PHYSICS
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- G11C—STATIC STORES
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- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
- G11C2029/5602—Interface to device under test
Abstract
(57)【要約】
【課題】 ワンチップマイコンに内蔵されるＥＥＰＲＯ
Ｍをウェハ状態でテストする場合のテスト時間を短縮す
る。 【解決手段】 ワンチップマイコンは、ＣＰＵ３０，Ｒ
ＡＭ３２，タイマー３４，フラッシュＥＥＰＲＯＭ３６
を内蔵している。これらＣＰＵ，ＲＡＭ，タイマー，フ
ラッシュＥＥＰＲＯＭは、アドレスバス兼用のデータバ
ス３８に接続されているが、パッドには直接接続されて
いない。さらに、このワンチップマイコンは、汎用の入
出力ポート３，入出力ポート４，入出力ポート６を備え
ている。これら汎用のポート３，４，６には、それぞれ
複数のパッド４０が接続されている。さらにパッドとし
て、テストモード設定信号が入力されるテスト用パッド
４２が設けられている。これらテストに用いるパッドは
チップの１辺に配置されている。
Ｍをウェハ状態でテストする場合のテスト時間を短縮す
る。 【解決手段】 ワンチップマイコンは、ＣＰＵ３０，Ｒ
ＡＭ３２，タイマー３４，フラッシュＥＥＰＲＯＭ３６
を内蔵している。これらＣＰＵ，ＲＡＭ，タイマー，フ
ラッシュＥＥＰＲＯＭは、アドレスバス兼用のデータバ
ス３８に接続されているが、パッドには直接接続されて
いない。さらに、このワンチップマイコンは、汎用の入
出力ポート３，入出力ポート４，入出力ポート６を備え
ている。これら汎用のポート３，４，６には、それぞれ
複数のパッド４０が接続されている。さらにパッドとし
て、テストモード設定信号が入力されるテスト用パッド
４２が設けられている。これらテストに用いるパッドは
チップの１辺に配置されている。
Description
【０００１】
【発明の属する技術分野】本発明は、ワンチップマイク
ロコンピュータのテストに関し、特にワンチップコンピ
ュータの内蔵するＥＥＰＲＯＭのテストに関する。
ロコンピュータのテストに関し、特にワンチップコンピ
ュータの内蔵するＥＥＰＲＯＭのテストに関する。
【０００２】
【従来の技術】ワンチップマイクロコンピュータ（以
下、ワンチップマイコンと言う）は、高集積化，高機能
化が進み、ＣＰＵ，…，ＤＡＣなどを１チップに内蔵す
るようになった。また、以下のような理由により、ワン
チップマイコンのプログラムを記憶するメモリとして電
気的に書き込み，消去が可能なメモリ（以下、ＥＥＰＲ
ＯＭと言う）を内蔵するようになった。
下、ワンチップマイコンと言う）は、高集積化，高機能
化が進み、ＣＰＵ，…，ＤＡＣなどを１チップに内蔵す
るようになった。また、以下のような理由により、ワン
チップマイコンのプログラムを記憶するメモリとして電
気的に書き込み，消去が可能なメモリ（以下、ＥＥＰＲ
ＯＭと言う）を内蔵するようになった。
【０００３】例えば、自動車のエンジン制御などに使用
されるワンチップマイコンは、制御プログラムによって
エンジンの回転数や燃料噴射などの重要な制御を行って
いる。この制御プログラムを記憶しているＲＯＭ（Ｒｅ
ａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）にバグが発見されたと
き、自動車メーカは、販売済みの自動車を回収してワン
チップマイコンを交換する作業が必要になる。この場
合、ＲＯＭをマスクＲＯＭなどのような書き換え不可能
なＲＯＭで構成していると、自動車メーカはワンチップ
マイコンを含むエンジン制御ユニットごと交換しなけれ
ばならないが、そうすると、ユニット代だけでなく、取
り替えコストもかかるので、莫大な損失を受けることに
なる。そこで、ワンチップマイコンのＲＯＭをＥＥＰＲ
ＯＭで構成しておけば、自動車メーカはエンジン制御ユ
ニットのコネクタを介してプログラムを書き換えるだけ
で済むので、バグ対応費用を大幅に低減できる。このよ
うに、ＥＥＰＲＯＭを内蔵したワンチップマイコンの需
要は増えつつある。
されるワンチップマイコンは、制御プログラムによって
エンジンの回転数や燃料噴射などの重要な制御を行って
いる。この制御プログラムを記憶しているＲＯＭ（Ｒｅ
ａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）にバグが発見されたと
き、自動車メーカは、販売済みの自動車を回収してワン
チップマイコンを交換する作業が必要になる。この場
合、ＲＯＭをマスクＲＯＭなどのような書き換え不可能
なＲＯＭで構成していると、自動車メーカはワンチップ
マイコンを含むエンジン制御ユニットごと交換しなけれ
ばならないが、そうすると、ユニット代だけでなく、取
り替えコストもかかるので、莫大な損失を受けることに
なる。そこで、ワンチップマイコンのＲＯＭをＥＥＰＲ
ＯＭで構成しておけば、自動車メーカはエンジン制御ユ
ニットのコネクタを介してプログラムを書き換えるだけ
で済むので、バグ対応費用を大幅に低減できる。このよ
うに、ＥＥＰＲＯＭを内蔵したワンチップマイコンの需
要は増えつつある。
【０００４】さらに、ワンチップマイコンは、処理速度
を向上させるため、データ線のビット幅が４→８→１６
→３２ビットというように増大し、メモリ空間も数Ｍバ
イトにも及び、アドレス線のビット幅も１２〜３２ビッ
トというように増大する傾向にある。また、このメモリ
空間でＥＥＰＲＯＭの占める容量も１Ｋ〜１００Ｋバイ
トと大きくなりつつある。
を向上させるため、データ線のビット幅が４→８→１６
→３２ビットというように増大し、メモリ空間も数Ｍバ
イトにも及び、アドレス線のビット幅も１２〜３２ビッ
トというように増大する傾向にある。また、このメモリ
空間でＥＥＰＲＯＭの占める容量も１Ｋ〜１００Ｋバイ
トと大きくなりつつある。
【０００５】しかしながら、ワンチップマイコンでは、
これらデータ線やアドレス線はチップの外部に取り出さ
れることがないので、外部からＥＥＰＲＯＭの状態を観
測することはできない。
これらデータ線やアドレス線はチップの外部に取り出さ
れることがないので、外部からＥＥＰＲＯＭの状態を観
測することはできない。
【０００６】このようなワンチップマイコンのテストは
パッケージに組み込んだときの歩留まりを向上させるた
め、通常、ワンチップマイコンをパッケージに組込む前
のウェハ状態でも行われる。ＣＰＵ，ＲＡＭ，入出力ポ
ート，タイマなどの検査は比較的短時間に処理可能であ
るが、ＥＥＰＲＯＭは１セルにデータを書き込んだり消
去するのに、電子の注入／抽出が伴うので数ｍｓを要
し、全てのワードをテストするのに、数１０分も要す
る。したがって、ウェハ状態では、ＥＥＰＲＯＭのテス
トを１チップずつ全チップについて行うのに数時間もか
かってしまい、生産性向上に大きな障害となっている。
パッケージに組み込んだときの歩留まりを向上させるた
め、通常、ワンチップマイコンをパッケージに組込む前
のウェハ状態でも行われる。ＣＰＵ，ＲＡＭ，入出力ポ
ート，タイマなどの検査は比較的短時間に処理可能であ
るが、ＥＥＰＲＯＭは１セルにデータを書き込んだり消
去するのに、電子の注入／抽出が伴うので数ｍｓを要
し、全てのワードをテストするのに、数１０分も要す
る。したがって、ウェハ状態では、ＥＥＰＲＯＭのテス
トを１チップずつ全チップについて行うのに数時間もか
かってしまい、生産性向上に大きな障害となっている。
【０００７】このようなワンチップマイコンのテスト
は、通常、ワンチップマイコンをパッケージに組込む前
のウェハ状態で行われる。ＣＰＵ，ＲＡＭ，入出力ポー
ト，タイマなどの検査は短時間に処理可能であるが、Ｅ
ＥＰＲＯＭは１セルにデータを書き込むのに数ｍｓを要
するので、全てのワードをテストするのに、数１０分も
要する。したがって、ウェハ状態では、ＥＥＰＲＯＭの
テストを１チップずつ全チップについて行うのに数時間
もかかってしまう。
は、通常、ワンチップマイコンをパッケージに組込む前
のウェハ状態で行われる。ＣＰＵ，ＲＡＭ，入出力ポー
ト，タイマなどの検査は短時間に処理可能であるが、Ｅ
ＥＰＲＯＭは１セルにデータを書き込むのに数ｍｓを要
するので、全てのワードをテストするのに、数１０分も
要する。したがって、ウェハ状態では、ＥＥＰＲＯＭの
テストを１チップずつ全チップについて行うのに数時間
もかかってしまう。
【０００８】従来、ＥＥＰＲＯＭのテストは、次のよう
な方法で行われている。
な方法で行われている。
【０００９】（１）テスト回路内蔵 チップ内にテスト回路を設け、テスト回路で、書込みデ
ータと書込みアドレスを発生し、ＥＥＰＲＯＭに書き込
む。書込み終了後、データを読出し、書込んだデータと
比較して、良否判定を行う。
ータと書込みアドレスを発生し、ＥＥＰＲＯＭに書き込
む。書込み終了後、データを読出し、書込んだデータと
比較して、良否判定を行う。
【００１０】（２）テストプログラム内蔵 チップ内にテスト用プログラムを内蔵しておき、ＣＰＵ
が、プログラムに従って書込みデータと書込みアドレス
を発生し、ＥＥＰＲＯＭに書込む。書込み終了後、デー
タを読出し、書込んだデータと比較して、良否判定を行
う。
が、プログラムに従って書込みデータと書込みアドレス
を発生し、ＥＥＰＲＯＭに書込む。書込み終了後、デー
タを読出し、書込んだデータと比較して、良否判定を行
う。
【００１１】（３）外部テスタからテスト信号供給 入出力ポートを利用して、外部テスタからＥＥＰＲＯＭ
に書込みデータと書込みアドレスを供給し、入出力ポー
トを介してデータを読出し、外部テスタで良否判定を行
う。
に書込みデータと書込みアドレスを供給し、入出力ポー
トを介してデータを読出し、外部テスタで良否判定を行
う。
【００１２】
【発明が解決しようとする課題】上記（１），（２）の
従来のテスト方法は、テスト回路自体、あるいはＣＰＵ
とテストプログラムに不良があると、誤判定する可能性
がある。このことは、製品の信頼性低下、不良率増大に
つながる。
従来のテスト方法は、テスト回路自体、あるいはＣＰＵ
とテストプログラムに不良があると、誤判定する可能性
がある。このことは、製品の信頼性低下、不良率増大に
つながる。
【００１３】上記（３）の従来のテスト方法は、このよ
うな欠点はないが、次のような問題がある。すなわち、
前述したようにメモリ容量の増大に応じて、アドレス線
とデータ線のビット幅が増大する傾向にあり（例えば、
アドレス１６ビット、データ３２ビット）、ＥＥＰＲＯ
Ｍのテストに多数の入出力ポートを使う必要がある。
うな欠点はないが、次のような問題がある。すなわち、
前述したようにメモリ容量の増大に応じて、アドレス線
とデータ線のビット幅が増大する傾向にあり（例えば、
アドレス１６ビット、データ３２ビット）、ＥＥＰＲＯ
Ｍのテストに多数の入出力ポートを使う必要がある。
【００１４】外部テスタによるテストは、ワンチップマ
イコンのパッドにプローブを接触させて、アドレスやデ
ータの入出力を行う。テスト時間を短縮するには、一度
に複数のチップをテストすればよいが、テスタのプロー
ブ数に限界があるので（例えば２５６本）、多数のチッ
プを同時に測定できない。さらに、一度にテストできる
チップの数は、プローブカードのプローブを設ける領域
の大きさ（例えば、直径１０〜１５ｃｍ）にも依存す
る。さらには、複数のチップを同時にテストする場合、
隣接チップの隣接辺に存在するパッドに接触するプロー
ブを形成することは、プローブの交差などが発生するの
で困難である。
イコンのパッドにプローブを接触させて、アドレスやデ
ータの入出力を行う。テスト時間を短縮するには、一度
に複数のチップをテストすればよいが、テスタのプロー
ブ数に限界があるので（例えば２５６本）、多数のチッ
プを同時に測定できない。さらに、一度にテストできる
チップの数は、プローブカードのプローブを設ける領域
の大きさ（例えば、直径１０〜１５ｃｍ）にも依存す
る。さらには、複数のチップを同時にテストする場合、
隣接チップの隣接辺に存在するパッドに接触するプロー
ブを形成することは、プローブの交差などが発生するの
で困難である。
【００１５】このような問題を解決したプローブの配置
方法が、特開平２−１８９９４６号公報「半導体集積回
路装置のテスト方法」に開示されている。この方法によ
ると、図１０（ａ）に示すように、テストのためのパッ
ド２０（斜線を施して示す）をチップ２２の対向する２
辺に配置する。このようなパッド配置によれば、図１０
（ｂ）に示すように、例えば１列４個のチップ２２を、
各チップの対向辺に配置されたパッドに接触するプロー
ブ２４をプローブカード（図示せず）に形成することに
より、同時にテストすることができる。しかし、同時に
テストできる複数のチップは、１列に配列されているチ
ップであり、プローブカードの大きさの制限より、同時
に測定できるチップの数も限られてくる。
方法が、特開平２−１８９９４６号公報「半導体集積回
路装置のテスト方法」に開示されている。この方法によ
ると、図１０（ａ）に示すように、テストのためのパッ
ド２０（斜線を施して示す）をチップ２２の対向する２
辺に配置する。このようなパッド配置によれば、図１０
（ｂ）に示すように、例えば１列４個のチップ２２を、
各チップの対向辺に配置されたパッドに接触するプロー
ブ２４をプローブカード（図示せず）に形成することに
より、同時にテストすることができる。しかし、同時に
テストできる複数のチップは、１列に配列されているチ
ップであり、プローブカードの大きさの制限より、同時
に測定できるチップの数も限られてくる。
【００１６】そこで、テストに用いるパッドをできるだ
けチップの１辺に配置するようにすれば、例えば２列に
配列されたチップを同時にテストでき、例えば図１０
（ｂ）に示す個数の２倍の個数のチップ２２を同時にテ
ストできることがわかる。
けチップの１辺に配置するようにすれば、例えば２列に
配列されたチップを同時にテストでき、例えば図１０
（ｂ）に示す個数の２倍の個数のチップ２２を同時にテ
ストできることがわかる。
【００１７】フラッシュＥＥＰＲＯＭを内蔵し、データ
線のビット幅が例えば３２ビット、アドレス線のビット
幅が１６ビットで、８ビットの入出力ポートを１３個有
するワンチップマイコンでは、パッドの全数は１６０個
であり、チップの１辺に配置されるパッドは４０個であ
る。したがって、このようなワンチップマイコンにおい
て、チップの１辺にテストに用いるパッドを配置するた
めには、その数が４０個以下でなければならない。しか
しながら、ＥＥＰＲＯＭをテストするには、データ線３
２本，アドレス線３２本，電源２本，メモリ読み書き制
御線５本程度必要であり、これらを合計するとテスト端
子として少なくとも５５本、望ましくは６０本以上必要
である。このため、従来のテスト方法では、同時にテス
トできるチップの数が制限されていた。したがって、テ
ストに用いるパッドの数を少なくできるような回路構造
が要求される。
線のビット幅が例えば３２ビット、アドレス線のビット
幅が１６ビットで、８ビットの入出力ポートを１３個有
するワンチップマイコンでは、パッドの全数は１６０個
であり、チップの１辺に配置されるパッドは４０個であ
る。したがって、このようなワンチップマイコンにおい
て、チップの１辺にテストに用いるパッドを配置するた
めには、その数が４０個以下でなければならない。しか
しながら、ＥＥＰＲＯＭをテストするには、データ線３
２本，アドレス線３２本，電源２本，メモリ読み書き制
御線５本程度必要であり、これらを合計するとテスト端
子として少なくとも５５本、望ましくは６０本以上必要
である。このため、従来のテスト方法では、同時にテス
トできるチップの数が制限されていた。したがって、テ
ストに用いるパッドの数を少なくできるような回路構造
が要求される。
【００１８】本発明の目的は、同時に多数のチップのテ
ストを可能とするパッドの配置方法、およびこの配置方
法に対応したワンチップマイコンの回路構造を提供する
ことにある。
ストを可能とするパッドの配置方法、およびこの配置方
法に対応したワンチップマイコンの回路構造を提供する
ことにある。
【００１９】本発明の他の目的は、最小限のパッド数
で、ワンチップマイコン内蔵のＥＥＰＲＯＭのテストを
可能にするワンチップマイコンの回路構造を提供するこ
とにある。
で、ワンチップマイコン内蔵のＥＥＰＲＯＭのテストを
可能にするワンチップマイコンの回路構造を提供するこ
とにある。
【００２０】
【課題を解決するための手段】本発明の基本的な考え
は、テストに用いられるパッドをチップの１辺に配置す
るために、テストに用いられるパッドの数を少なくする
ことにある。テストに用いられるパッドをチップの１辺
に配置することができれば、前述したように一度にテス
トできるチップの数を増やすことが可能となる。
は、テストに用いられるパッドをチップの１辺に配置す
るために、テストに用いられるパッドの数を少なくする
ことにある。テストに用いられるパッドをチップの１辺
に配置することができれば、前述したように一度にテス
トできるチップの数を増やすことが可能となる。
【００２１】さらに本発明は、テストに用いられるパッ
ドの数を少なくして１辺に配置できるようにするための
ワンチップマイコンの回路構造を特徴とする。アドレス
入力のためのパッド、およびテストデータを出力するた
めのパッドの数を少なくするために、時分割方式を採用
するとともに、テスト時にはＣＰＵを停止させることに
よって、テストに用いられるパッドの数を減らしてい
る。
ドの数を少なくして１辺に配置できるようにするための
ワンチップマイコンの回路構造を特徴とする。アドレス
入力のためのパッド、およびテストデータを出力するた
めのパッドの数を少なくするために、時分割方式を採用
するとともに、テスト時にはＣＰＵを停止させることに
よって、テストに用いられるパッドの数を減らしてい
る。
【００２２】さらに、テストに用いられるパッドをチッ
プの１辺に配置するためには、ワンチップマイコンの回
路レイアウトも重要な要素になってくる。ＥＥＰＲＯＭ
から、あるいはＥＥＰＲＯＭへの検査のための信号線
の、パッドへの配線距離をできるだけ短くなるようにす
るようにＥＥＰＲＯＭをチップ内に配置すべきである。
このためには、ＥＥＰＲＯＭに接続されるテストに用い
られるパッドの数が一番多いＥＥＰＲＯＭの辺を、チッ
プの１辺に対向させて配置することが重要である。
プの１辺に配置するためには、ワンチップマイコンの回
路レイアウトも重要な要素になってくる。ＥＥＰＲＯＭ
から、あるいはＥＥＰＲＯＭへの検査のための信号線
の、パッドへの配線距離をできるだけ短くなるようにす
るようにＥＥＰＲＯＭをチップ内に配置すべきである。
このためには、ＥＥＰＲＯＭに接続されるテストに用い
られるパッドの数が一番多いＥＥＰＲＯＭの辺を、チッ
プの１辺に対向させて配置することが重要である。
【００２３】以上のような考えに基づいた本発明のワン
チップマイコンの回路構造によれば、テストに用いられ
るパッドは、テストモード設定信号が入力される１個の
パッドと、テストの際の動作モード信号が入力される複
数個のパッドと、アドレスが入力される複数個のパッド
と、テストデータが入出力される複数個のパッドとを含
んでいる。テストモード設定信号が入力されると、内蔵
するＣＰＵの動作を停止させる。
チップマイコンの回路構造によれば、テストに用いられ
るパッドは、テストモード設定信号が入力される１個の
パッドと、テストの際の動作モード信号が入力される複
数個のパッドと、アドレスが入力される複数個のパッド
と、テストデータが入出力される複数個のパッドとを含
んでいる。テストモード設定信号が入力されると、内蔵
するＣＰＵの動作を停止させる。
【００２４】さらに、ＥＥＰＲＯＭへのアドレスの入力
を時分割で行い、および／または前記ＥＥＰＲＯＭから
のテストデータの出力を時分割で行う。
を時分割で行い、および／または前記ＥＥＰＲＯＭから
のテストデータの出力を時分割で行う。
【００２５】
【発明の実施の形態】図１は、フラッシュＥＥＰＲＯＭ
を内蔵する本発明のワンチップマイコンの実施の形態を
示す回路図である。このワンチップマイコンは、汎用の
入出力ポートを利用して、フラッシュＥＥＰＲＯＭにテ
ストデータと書込みアドレスを供給し、入出力ポートを
介してデータを読出し、外部テスタで良否判定を行うタ
イプのものである。
を内蔵する本発明のワンチップマイコンの実施の形態を
示す回路図である。このワンチップマイコンは、汎用の
入出力ポートを利用して、フラッシュＥＥＰＲＯＭにテ
ストデータと書込みアドレスを供給し、入出力ポートを
介してデータを読出し、外部テスタで良否判定を行うタ
イプのものである。
【００２６】このワンチップマイコンは、ＣＰＵ３０，
ＲＡＭ３２，タイマー３４，フラッシュＥＥＰＲＯＭ３
６を内蔵している。これらＣＰＵ，ＲＡＭ，タイマー，
フラッシュＥＥＰＲＯＭは、アドレスバス兼用のデータ
バス３８に接続されている。さらに、このワンチップマ
イコンは、汎用の入出力ポート３，入出力ポート４，入
出力ポート６を備えている。ポート３には、外部テスタ
より動作モード信号が入力される。ここで、動作モード
とは、書き込みモード，ベリファイ（読み出し）モー
ド，消去モードなどである。ポート４には、外部テスタ
よりアドレスが入力される。ポート６では、外部テスタ
とＥＥＰＲＯＭとの間でデータが入出力される。これら
ポート３，４，６には、それぞれテスト信号を入出力す
る複数のパッド４０が接続されている。さらにテスト用
パッドとして、テストモード設定信号が入力されるパッ
ド４２が設けられている。これらテストに用いるパッド
はチップの１辺に配置されている。図１には、通常動作
時に使用される他の入出力ポート１，２を示している
が、実際にはさらなる入出力ポートを備えている。
ＲＡＭ３２，タイマー３４，フラッシュＥＥＰＲＯＭ３
６を内蔵している。これらＣＰＵ，ＲＡＭ，タイマー，
フラッシュＥＥＰＲＯＭは、アドレスバス兼用のデータ
バス３８に接続されている。さらに、このワンチップマ
イコンは、汎用の入出力ポート３，入出力ポート４，入
出力ポート６を備えている。ポート３には、外部テスタ
より動作モード信号が入力される。ここで、動作モード
とは、書き込みモード，ベリファイ（読み出し）モー
ド，消去モードなどである。ポート４には、外部テスタ
よりアドレスが入力される。ポート６では、外部テスタ
とＥＥＰＲＯＭとの間でデータが入出力される。これら
ポート３，４，６には、それぞれテスト信号を入出力す
る複数のパッド４０が接続されている。さらにテスト用
パッドとして、テストモード設定信号が入力されるパッ
ド４２が設けられている。これらテストに用いるパッド
はチップの１辺に配置されている。図１には、通常動作
時に使用される他の入出力ポート１，２を示している
が、実際にはさらなる入出力ポートを備えている。
【００２７】ポート３は、一方では、ライン４４，セレ
クタ４６，ライン４８を経て、データバス３８に接続さ
れ、他方で、ライン４４，セレクタ４６，ライン５０，
セレクタ５２を経て、動作モード設定レジスタ５４に接
続されている。レジスタ５４は、デコーダ５６に接続さ
れ、デコーダはＥＥＰＲＯＭ３６およびポート６に接続
される。
クタ４６，ライン４８を経て、データバス３８に接続さ
れ、他方で、ライン４４，セレクタ４６，ライン５０，
セレクタ５２を経て、動作モード設定レジスタ５４に接
続されている。レジスタ５４は、デコーダ５６に接続さ
れ、デコーダはＥＥＰＲＯＭ３６およびポート６に接続
される。
【００２８】ポート４は、一方では、ライン５８，セレ
クタ６０，ライン６２，データバス３８，セレクタ６
４，ライン６６を経てＥＥＰＲＯＭ３６に接続され、他
方では、ライン５８，セレクタ６０，ライン６８，セレ
クタ６４，ライン６６を経て、ＥＥＰＲＯＭ３６に接続
されている。
クタ６０，ライン６２，データバス３８，セレクタ６
４，ライン６６を経てＥＥＰＲＯＭ３６に接続され、他
方では、ライン５８，セレクタ６０，ライン６８，セレ
クタ６４，ライン６６を経て、ＥＥＰＲＯＭ３６に接続
されている。
【００２９】ポート６は、ライン７０，データバス３８
を経てＥＥＰＲＯＭ３６に接続されている。
を経てＥＥＰＲＯＭ３６に接続されている。
【００３０】テストモード設定信号が入力されるパッド
４２は、ライン７２を経て、各セレクタ４６，５２，６
０，６４、ポート３，４、およびＣＰＵ３０に接続され
ている。
４２は、ライン７２を経て、各セレクタ４６，５２，６
０，６４、ポート３，４、およびＣＰＵ３０に接続され
ている。
【００３１】以上のような構成のワンチップマイコンに
おいて、フラッシュＥＥＰＲＯＭ３６のテストについて
説明する。
おいて、フラッシュＥＥＰＲＯＭ３６のテストについて
説明する。
【００３２】外部テスタからパッド４２を経てテストモ
ード設定信号が入力されると、ポート３，４は入力状態
に切換えられ、セレクタ４６はライン５０を選択し、セ
レクタ５２はライン５０を選択し、セレクタ６０はライ
ン６８を選択し、セレクタ６４はライン６８を選択し、
ＣＰＵ３０は動作を停止する。
ード設定信号が入力されると、ポート３，４は入力状態
に切換えられ、セレクタ４６はライン５０を選択し、セ
レクタ５２はライン５０を選択し、セレクタ６０はライ
ン６８を選択し、セレクタ６４はライン６８を選択し、
ＣＰＵ３０は動作を停止する。
【００３３】続いて外部テスタから書込みモード信号が
ポート３に入力されると、この信号は、セレクタ４６，
ライン５０，セレクタ５２を経て動作モード設定レジス
タ５４に入力される。デコーダ５６は、レジスタ５４か
ら出力される書込みモード信号をデコードし、デコード
された信号をポート６およびＥＥＰＲＯＭ３６に入力す
る。ポート６は、この信号により入力状態に切換えられ
る。また、ＥＥＰＲＯＭは、この信号により書込みが許
可（ライトイネーブル）される。
ポート３に入力されると、この信号は、セレクタ４６，
ライン５０，セレクタ５２を経て動作モード設定レジス
タ５４に入力される。デコーダ５６は、レジスタ５４か
ら出力される書込みモード信号をデコードし、デコード
された信号をポート６およびＥＥＰＲＯＭ３６に入力す
る。ポート６は、この信号により入力状態に切換えられ
る。また、ＥＥＰＲＯＭは、この信号により書込みが許
可（ライトイネーブル）される。
【００３４】次に、外部テスタよりアドレスおよびテス
トデータがポート４およびポート６に入力される。アド
レスは、ライン５８，セレクタ６０，ライン６８，セレ
クタ６４，ライン６６を経てＥＥＰＲＯＭ３６に入力さ
れる。一方、テストデータは、ライン７０，データバス
３８を経て、ＥＥＰＲＯＭの指定されたアドレスに書込
まれる。
トデータがポート４およびポート６に入力される。アド
レスは、ライン５８，セレクタ６０，ライン６８，セレ
クタ６４，ライン６６を経てＥＥＰＲＯＭ３６に入力さ
れる。一方、テストデータは、ライン７０，データバス
３８を経て、ＥＥＰＲＯＭの指定されたアドレスに書込
まれる。
【００３５】次に、外部テスタよりベリファイモード信
号がポート３に入力されると、動作モード設定レジスタ
５４に送られる。デコーダ５６は、レジスタ５４から出
力されるベリファイモード信号をデコードし、デコード
された信号をポート６およびＥＥＰＲＯＭ３６に入力す
る。ポート６は、この信号により出力状態に切換えられ
る。また、ＥＥＰＲＯＭ３６は、この信号によりベリフ
ァイが指示される。
号がポート３に入力されると、動作モード設定レジスタ
５４に送られる。デコーダ５６は、レジスタ５４から出
力されるベリファイモード信号をデコードし、デコード
された信号をポート６およびＥＥＰＲＯＭ３６に入力す
る。ポート６は、この信号により出力状態に切換えられ
る。また、ＥＥＰＲＯＭ３６は、この信号によりベリフ
ァイが指示される。
【００３６】次に、外部テスタよりアドレスがポート４
に入力される。アドレスは、ライン５８，セレクタ６
０，ライン６８，セレクタ６４，ライン６６を経てＥＥ
ＰＲＯＭ３６に入力される。指定されたアドレスにある
メモリセル（トランジスタ）に流れる電流が読出され
て、センスアンプにおいて判定レベルと比較され、比較
結果がポート６から外部テスタへ出力される。ここで、
ベリファイのときの読み出しと、通常動作時の読み出し
とは、センスアンプの判定レベルが異なる。外部テスタ
は、この比較結果からＥＥＰＲＯＭの良否を判定する。
に入力される。アドレスは、ライン５８，セレクタ６
０，ライン６８，セレクタ６４，ライン６６を経てＥＥ
ＰＲＯＭ３６に入力される。指定されたアドレスにある
メモリセル（トランジスタ）に流れる電流が読出され
て、センスアンプにおいて判定レベルと比較され、比較
結果がポート６から外部テスタへ出力される。ここで、
ベリファイのときの読み出しと、通常動作時の読み出し
とは、センスアンプの判定レベルが異なる。外部テスタ
は、この比較結果からＥＥＰＲＯＭの良否を判定する。
【００３７】最後に、外部テスタより消去モード信号が
ポート３に入力されると、動作モード設定レジスタ５４
に送られる。デコーダ５６は、レジスタ５４から出力さ
れる消去モード信号をデコードし、デコードされた信号
をポート６およびＥＥＰＲＯＭ３６に入力する。ポート
６は、この信号により出力状態に切換えられる。また、
ＥＥＰＲＯＭ３６は、この信号により消去モードが指示
され、フラッシュＥＥＰＲＯＭは一括消去される。次に
外部テスタよりベリファイモード信号がポート３に入力
されると、上述と同様のベリファイ処理が行われ、消去
が確実に行われたことを外部テスタが確認して、テスト
動作を終了する。
ポート３に入力されると、動作モード設定レジスタ５４
に送られる。デコーダ５６は、レジスタ５４から出力さ
れる消去モード信号をデコードし、デコードされた信号
をポート６およびＥＥＰＲＯＭ３６に入力する。ポート
６は、この信号により出力状態に切換えられる。また、
ＥＥＰＲＯＭ３６は、この信号により消去モードが指示
され、フラッシュＥＥＰＲＯＭは一括消去される。次に
外部テスタよりベリファイモード信号がポート３に入力
されると、上述と同様のベリファイ処理が行われ、消去
が確実に行われたことを外部テスタが確認して、テスト
動作を終了する。
【００３８】以上の実施の形態では、データバスはアド
レスバスを兼用する、すなわち独立したアドレスバスを
有さない場合について説明したが、アドレスバスを別途
設けてもよい。
レスバスを兼用する、すなわち独立したアドレスバスを
有さない場合について説明したが、アドレスバスを別途
設けてもよい。
【００３９】また、以上の実施の形態において、データ
ラインのビット幅が３２ビット，アドレスラインのビッ
ト幅が１６ビットとすると、ポート４とポート６に接続
されるパッドの数は、データとアドレスだけで４８個必
要になる。この他に、ポート３に接続されるパッド、お
よびテストモード設定信号用のパッドを含めると、テス
ト用の全パッドをチップの一辺に配置することは不可能
である。そこで、本発明では、テスト用パッドの数を減
らすための手段として、ＥＥＰＲＯＭへのアドレスの入
力およびデータの出力は、以下の実施例で説明するよう
に時分割方式を採用する。
ラインのビット幅が３２ビット，アドレスラインのビッ
ト幅が１６ビットとすると、ポート４とポート６に接続
されるパッドの数は、データとアドレスだけで４８個必
要になる。この他に、ポート３に接続されるパッド、お
よびテストモード設定信号用のパッドを含めると、テス
ト用の全パッドをチップの一辺に配置することは不可能
である。そこで、本発明では、テスト用パッドの数を減
らすための手段として、ＥＥＰＲＯＭへのアドレスの入
力およびデータの出力は、以下の実施例で説明するよう
に時分割方式を採用する。
【００４０】
【実施例】図２は、ワンチップマイコンの実施例を示す
回路図である。図２において、図１と同一の構成要素に
は同一の参照番号を付して示す。この実施例では、３２
ビット幅のデータバス７６と、１６ビット幅のアドレス
バス７８とをそれぞれ備えている。図２において、デー
タバス，アドレスバス，データライン，アドレスライン
の近くに付している数字は、バスあるいはラインのビッ
ト幅を表している。
回路図である。図２において、図１と同一の構成要素に
は同一の参照番号を付して示す。この実施例では、３２
ビット幅のデータバス７６と、１６ビット幅のアドレス
バス７８とをそれぞれ備えている。図２において、デー
タバス，アドレスバス，データライン，アドレスライン
の近くに付している数字は、バスあるいはラインのビッ
ト幅を表している。
【００４１】前述したように、この実施例では、フラッ
シュＥＥＰＲＯＭ３６へのアドレスの入力およびデータ
の出力は、時分割で行うが、アドレスは８ビットずつ入
力し、データは８ビットずつ出力するものとする。この
ために、アドレス用のセレクタ８０を１個追加し、図１
に示したセレクタ６４を２個のセレクタ６４−１，６４
−２で構成する。セレクタ８０には、外部テスタからテ
スト用パッド８２に入力される上位アドレス選択信号が
入力され、セレクタ６４−１，６４−２には、テスト用
パッド４２に入力されるテストモード設定信号が選択信
号として入力される。さらに、レジスタ６４−１，６４
−２にそれぞれ接続される上位および下位のアドレス設
定レジスタ８４−１，８４−２を備えている。
シュＥＥＰＲＯＭ３６へのアドレスの入力およびデータ
の出力は、時分割で行うが、アドレスは８ビットずつ入
力し、データは８ビットずつ出力するものとする。この
ために、アドレス用のセレクタ８０を１個追加し、図１
に示したセレクタ６４を２個のセレクタ６４−１，６４
−２で構成する。セレクタ８０には、外部テスタからテ
スト用パッド８２に入力される上位アドレス選択信号が
入力され、セレクタ６４−１，６４−２には、テスト用
パッド４２に入力されるテストモード設定信号が選択信
号として入力される。さらに、レジスタ６４−１，６４
−２にそれぞれ接続される上位および下位のアドレス設
定レジスタ８４−１，８４−２を備えている。
【００４２】また、データ入力側に４個のセレクタ８６
−１，８６−２，８６−３，８６−４と、４個の８ビッ
トレジスタよりなる書込みバッファレジスタ８８を備
え、データ出力側にセレクタ９０，９２を備えている。
入力側の各セレクタには、テストモード設定信号が選択
信号として入力される。書込みバッファレジスタ８８
は、デコーダ５６の出力が入力され、書込み／読出しが
制御される。さらに、出力側のセレクタ９０には、下位
アドレス設定レジスタ８４−２に書込まれた下位２ビッ
トのアドレスが選択信号として入力され、セレクタ９２
には、テストモード設定信号が選択信号として入力され
る。
−１，８６−２，８６−３，８６−４と、４個の８ビッ
トレジスタよりなる書込みバッファレジスタ８８を備
え、データ出力側にセレクタ９０，９２を備えている。
入力側の各セレクタには、テストモード設定信号が選択
信号として入力される。書込みバッファレジスタ８８
は、デコーダ５６の出力が入力され、書込み／読出しが
制御される。さらに、出力側のセレクタ９０には、下位
アドレス設定レジスタ８４−２に書込まれた下位２ビッ
トのアドレスが選択信号として入力され、セレクタ９２
には、テストモード設定信号が選択信号として入力され
る。
【００４３】以上説明したセレクタ４６、セレクタ５
２、セレクタ６０、セレクタ６４−１，６４−２、セレ
クタ８６−１，８６−２，８６−３，８６−４、セレク
タ９２は、テストモード時と通常動作モード時とで、入
力側のラインの選択を切換えることができる。
２、セレクタ６０、セレクタ６４−１，６４−２、セレ
クタ８６−１，８６−２，８６−３，８６−４、セレク
タ９２は、テストモード時と通常動作モード時とで、入
力側のラインの選択を切換えることができる。
【００４４】この実施例ではポート３，４，６にそれぞ
れ接続された８個のパッド４０と、テストモード設定信
号用のパッド４２と、上位アドレス選択信号用のパッド
８２の他に、図示のように通常動作に使用される入出力
ポート０〜１３（それぞれ８個のパッドが接続されてい
る）と、クロック信号用パッド９４とが設けられてい
る。テストに使用されるポート３，４，６も、通常動作
時には、データの入出力ポートとして使用される。
れ接続された８個のパッド４０と、テストモード設定信
号用のパッド４２と、上位アドレス選択信号用のパッド
８２の他に、図示のように通常動作に使用される入出力
ポート０〜１３（それぞれ８個のパッドが接続されてい
る）と、クロック信号用パッド９４とが設けられてい
る。テストに使用されるポート３，４，６も、通常動作
時には、データの入出力ポートとして使用される。
【００４５】次に、本実施例におけるテスト動作を、動
作モード順に、タイミングチャートをも参照しながら説
明する。
作モード順に、タイミングチャートをも参照しながら説
明する。
【００４６】（１）書込みバッファへのテストデータセ
ット 図３は、書込みバッファレジスタ８８へのデータのセッ
トを説明するためのタイミングチャートである。
ット 図３は、書込みバッファレジスタ８８へのデータのセッ
トを説明するためのタイミングチャートである。
【００４７】外部テスタにより、テストモード設定信
号を１にする。ＣＰＵ３０が停止し、セレクタ４６はラ
イン５０を選択し、セレクタ５２はライン５０を選択
し、セレクタ６０はアドレスライン６８を選択し、セレ
クタ８６−１，８６−２，８６−３，８６−４はデータ
ライン９６を選択する。
号を１にする。ＣＰＵ３０が停止し、セレクタ４６はラ
イン５０を選択し、セレクタ５２はライン５０を選択
し、セレクタ６０はアドレスライン６８を選択し、セレ
クタ８６−１，８６−２，８６−３，８６−４はデータ
ライン９６を選択する。
【００４８】外部テスタから、ポート３にデータセッ
トモード信号が入力されると、動作モード設定レジスタ
５４に書込まれる。デコーダ５６は、データセットモー
ド信号をデコードし、デコーダからポート６へ出力され
る入出力モード設定信号により、ポート６を入力状態に
する。さらに、デコーダ５６から出力される信号により
書込みバッファレジスタ８８に書込みを指示する。
トモード信号が入力されると、動作モード設定レジスタ
５４に書込まれる。デコーダ５６は、データセットモー
ド信号をデコードし、デコーダからポート６へ出力され
る入出力モード設定信号により、ポート６を入力状態に
する。さらに、デコーダ５６から出力される信号により
書込みバッファレジスタ８８に書込みを指示する。
【００４９】外部テスタから、ポート６に８ビットの
テストデータが入力されると、データバス３０、データ
ライン９４、セレクタ８６−１，８６−２，８６−３，
８６−４を経て、４つの書込みバッファレジスタ８８に
同じデータが同時に書込まれる。
テストデータが入力されると、データバス３０、データ
ライン９４、セレクタ８６−１，８６−２，８６−３，
８６−４を経て、４つの書込みバッファレジスタ８８に
同じデータが同時に書込まれる。
【００５０】（２）ＥＥＰＲＯＭへのテストデータの書
込み 図４は、ＥＥＰＲＯＭへのテストデータの書込みを説明
するためのタイミングチャートである。
込み 図４は、ＥＥＰＲＯＭへのテストデータの書込みを説明
するためのタイミングチャートである。
【００５１】テストモード設定信号が１にされること
により、セレクタ６４−１，６４−２は、アドレスライ
ン９８−１，９８−２を選択している。また、ポート
３，４は、入力状態にされる。
により、セレクタ６４−１，６４−２は、アドレスライ
ン９８−１，９８−２を選択している。また、ポート
３，４は、入力状態にされる。
【００５２】外部テスタにより、パッド８２に入力す
る上位アドレス選択信号を１にし、ポート４に上位８ビ
ットのアドレスを入力すると、このアドレスは、上位ア
ドレス設定レジスタ８４−１に書込まれる。
る上位アドレス選択信号を１にし、ポート４に上位８ビ
ットのアドレスを入力すると、このアドレスは、上位ア
ドレス設定レジスタ８４−１に書込まれる。
【００５３】外部テスタにより、上位アドレス選択信
号を０にし、ポート４に下位８ビットのアドレスを入力
すると、このアドレスは、下位アドレス設定レジスタ８
４−２に書込まれる。
号を０にし、ポート４に下位８ビットのアドレスを入力
すると、このアドレスは、下位アドレス設定レジスタ８
４−２に書込まれる。
【００５４】ポート３に書込みモード信号が入力され
ると、動作モード設定レジスタ５４に書込まれる。デコ
ーダ５６は、書込みモード信号をデコードし、デコーダ
から出力される信号により、書込みバッファレジスタ８
８に対して読出しを指示し、ＥＥＰＲＯＭ３６に対して
は、書込みを指示する。そして、書込みバッファレジス
タ８８のテストデータを、アドレス設定レジスタ８４−
１，８４−２で示されるフラッシュＥＥＰＲＯＭ３６の
アドレスに書込む。
ると、動作モード設定レジスタ５４に書込まれる。デコ
ーダ５６は、書込みモード信号をデコードし、デコーダ
から出力される信号により、書込みバッファレジスタ８
８に対して読出しを指示し、ＥＥＰＲＯＭ３６に対して
は、書込みを指示する。そして、書込みバッファレジス
タ８８のテストデータを、アドレス設定レジスタ８４−
１，８４−２で示されるフラッシュＥＥＰＲＯＭ３６の
アドレスに書込む。
【００５５】これ以降、，の処理を繰り返す。すな
わち、外部テスタにより、下位アドレスを所定数（ここ
では＋４）だけインクリメントしたアドレスを下位アド
レス設定レジスタ８４−２に書き込み、アドレス設定レ
ジスタ８４−１，８４−２で示されるアドレスに書き込
む。下位アドレスがＦＦＨになるまで繰り返されると、
外部テスタは、上述のと同様にして、上位アドレスを
１つインクリメントし、，の処理を繰り返す。
わち、外部テスタにより、下位アドレスを所定数（ここ
では＋４）だけインクリメントしたアドレスを下位アド
レス設定レジスタ８４−２に書き込み、アドレス設定レ
ジスタ８４−１，８４−２で示されるアドレスに書き込
む。下位アドレスがＦＦＨになるまで繰り返されると、
外部テスタは、上述のと同様にして、上位アドレスを
１つインクリメントし、，の処理を繰り返す。
【００５６】このように、アドレスレジスタを複数個設
け、上位アドレスレジスタを所定のアドレスに設定した
のち、下位アドレスを外部テスタから供給することで、
所定のメモリ領域にテスタデータを順次書き込むことが
できる。また、本実施例では、１回に供給するアドレス
線の数はＥＥＰＲＯＭのアドレス線の半分にすることが
できるので、テストに用いるパッド数を大幅に削減でき
る。
け、上位アドレスレジスタを所定のアドレスに設定した
のち、下位アドレスを外部テスタから供給することで、
所定のメモリ領域にテスタデータを順次書き込むことが
できる。また、本実施例では、１回に供給するアドレス
線の数はＥＥＰＲＯＭのアドレス線の半分にすることが
できるので、テストに用いるパッド数を大幅に削減でき
る。
【００５７】（３）ベリファイ 図５は、ＥＥＰＲＯＭの書込み状態のベリファイを説明
するためのタイミングチャートである。
するためのタイミングチャートである。
【００５８】テストモード設定信号が１にされること
により、セレクタ６４−１，６４−２は、アドレスライ
ン９８−１，９８−２を選択している。また、ポート
３，４は、入力状態にされている。
により、セレクタ６４−１，６４−２は、アドレスライ
ン９８−１，９８−２を選択している。また、ポート
３，４は、入力状態にされている。
【００５９】外部テスタから、ポート３にベリファイ
モード信号が入力されると、動作モード設定レジスタ５
４に書込まれる。デコーダ５６は、ベリファイモード信
号をデコードし、デコーダ５６からポート６へ出力され
る入出力モード設定信号により、ポート６を出力状態に
するとともに、デコーダ５６から出力される信号により
ＥＥＰＲＯＭ３６にベリファイを指示する。これによ
り、ＥＥＰＲＯＭ３６は、センスアンプの判定レベルを
所定の値にするとともに、図示しない出力回路を出力状
態（リードイネーブル）にする。
モード信号が入力されると、動作モード設定レジスタ５
４に書込まれる。デコーダ５６は、ベリファイモード信
号をデコードし、デコーダ５６からポート６へ出力され
る入出力モード設定信号により、ポート６を出力状態に
するとともに、デコーダ５６から出力される信号により
ＥＥＰＲＯＭ３６にベリファイを指示する。これによ
り、ＥＥＰＲＯＭ３６は、センスアンプの判定レベルを
所定の値にするとともに、図示しない出力回路を出力状
態（リードイネーブル）にする。
【００６０】外部テスタにより、上位アドレス選択信
号を１にし、ポート４に上位８ビットのアドレスを入力
すると、このアドレスは、上位アドレス設定レジスタ８
４−１に書込まれる。
号を１にし、ポート４に上位８ビットのアドレスを入力
すると、このアドレスは、上位アドレス設定レジスタ８
４−１に書込まれる。
【００６１】外部テスタにより、上位アドレス選択信
号を０にし、ポート４に下位８ビットのアドレスを入力
すると、このアドレスは、下位アドレス設定レジスタ８
４−２に書込まれる。
号を０にし、ポート４に下位８ビットのアドレスを入力
すると、このアドレスは、下位アドレス設定レジスタ８
４−２に書込まれる。
【００６２】上位アドレス設定レジスタ８４−１およ
び下位アドレス設定レジスタ８４−２で示すＥＥＰＲＯ
Ｍのアドレスにあるメモリセルのデータ（トランジスタ
の電流値）と、判定レベルとをセンスアンプにおいて比
較し、比較結果を、ポート６から外部テスタに出力す
る。外部テスタで、ＥＥＰＲＯＭの良否の判定を行う。
このとき、下位アドレス設定レジスタの下位２ビットは
セレクタ９０に供給され、ＥＥＰＲＯＭ３６の３２ビッ
トの出力のうち所定の８ビットのテストデータを選択し
て、外部テスタに出力する。下位アドレス設定レジスタ
の下位２ビットが「００Ｂ」〜「１１Ｂ」（Ｂはバイナ
リデータであることを意味する）の間は、同じワード内
のデータをベリファイすることになる。
び下位アドレス設定レジスタ８４−２で示すＥＥＰＲＯ
Ｍのアドレスにあるメモリセルのデータ（トランジスタ
の電流値）と、判定レベルとをセンスアンプにおいて比
較し、比較結果を、ポート６から外部テスタに出力す
る。外部テスタで、ＥＥＰＲＯＭの良否の判定を行う。
このとき、下位アドレス設定レジスタの下位２ビットは
セレクタ９０に供給され、ＥＥＰＲＯＭ３６の３２ビッ
トの出力のうち所定の８ビットのテストデータを選択し
て、外部テスタに出力する。下位アドレス設定レジスタ
の下位２ビットが「００Ｂ」〜「１１Ｂ」（Ｂはバイナ
リデータであることを意味する）の間は、同じワード内
のデータをベリファイすることになる。
【００６３】これ以降、，の処理を繰り返す。すな
わち、外部テスタにより、下位アドレスを１つだけイン
クリメントしたアドレスを下位アドレス設定レジスタ８
４−２に書き込み、アドレスレジスタ８４−１，８４−
２で示されるアドレスに書き込む。下位アドレスがＦＦ
Ｈになるまで繰り返されると、外部テスタは、上述の
と同様にして、上位アドレスを１つインクリメントし、
，の処理を繰り返す。
わち、外部テスタにより、下位アドレスを１つだけイン
クリメントしたアドレスを下位アドレス設定レジスタ８
４−２に書き込み、アドレスレジスタ８４−１，８４−
２で示されるアドレスに書き込む。下位アドレスがＦＦ
Ｈになるまで繰り返されると、外部テスタは、上述の
と同様にして、上位アドレスを１つインクリメントし、
，の処理を繰り返す。
【００６４】このように、アドレスレジスタを複数個設
け、上位アドレスレジスタを所定のアドレスに設定した
のち、下位アドレスを外部テスタから供給することで、
所定のメモリ領域のテスタデータを順次ベリファイする
ことができる。また、本実施例では、３２ビットのテス
トデータを４回に分けて読み出すので、データ線の数は
ＥＥＰＲＯＭのデータ幅の１／４にすることができ、テ
ストに用いるパッド数を大幅に削減できる。
け、上位アドレスレジスタを所定のアドレスに設定した
のち、下位アドレスを外部テスタから供給することで、
所定のメモリ領域のテスタデータを順次ベリファイする
ことができる。また、本実施例では、３２ビットのテス
トデータを４回に分けて読み出すので、データ線の数は
ＥＥＰＲＯＭのデータ幅の１／４にすることができ、テ
ストに用いるパッド数を大幅に削減できる。
【００６５】（４）消去 図６は、ＥＥＰＲＯＭの一括消去を説明するためのタイ
ミングチャートである。
ミングチャートである。
【００６６】テストモード設定信号が１にされること
により、ポート３は、入力状態にされている。
により、ポート３は、入力状態にされている。
【００６７】ポート３に消去モード信号が入力される
と、動作モード設定レジスタ５４に書込まれる。
と、動作モード設定レジスタ５４に書込まれる。
【００６８】デコーダ５６は、消去モード信号をデコ
ードし、デコーダから出力される信号により、ＥＥＰＲ
ＯＭ３６のデータを一括消去する。
ードし、デコーダから出力される信号により、ＥＥＰＲ
ＯＭ３６のデータを一括消去する。
【００６９】（５）ベリファイ 外部テスタは、ＥＥＰＲＯＭのデータが一括消去された
ことを確認するために、前記（３）と同様にベリファイ
を行い、テストを終了する。
ことを確認するために、前記（３）と同様にベリファイ
を行い、テストを終了する。
【００７０】以上で外部テスタによるＥＥＰＲＯＭのテ
スト動作を説明した。前述したようにテストに用いられ
たポート３，４，６は、ワンチップマイコンの通常動作
時には、データの入出力ポートとして用いられる。図７
に通常動作時におけるバスおよびラインの動作状態を示
す。図７は、図２の回路において、テスト動作のときに
使用されるラインを太い点線で示し、通常動作時に使用
されるバスおよびラインを太い実線で示している。当業
者であるならば、通常動作は容易に理解し得るであろ
う。
スト動作を説明した。前述したようにテストに用いられ
たポート３，４，６は、ワンチップマイコンの通常動作
時には、データの入出力ポートとして用いられる。図７
に通常動作時におけるバスおよびラインの動作状態を示
す。図７は、図２の回路において、テスト動作のときに
使用されるラインを太い点線で示し、通常動作時に使用
されるバスおよびラインを太い実線で示している。当業
者であるならば、通常動作は容易に理解し得るであろ
う。
【００７１】さて、本実施例のワンチップマイコンにお
いて、ＥＥＰＲＯＭのテストに用いられるパッドは、ポ
ート３，４，６に接続される２４個のパッドと、テスト
モード設定信号用の１個のパッド４２と、上位アドレス
選択信号用の１個のパッド８２との合計２６個である。
このように減少された個数のテスト用パッドは、パッド
総数が１６０個のチップでは、１辺に配置することが可
能である。この場合、ＥＥＰＲＯＭのテストのためのラ
インの、パッドへの配線距離をできるだけ短くなるよう
にするようにＥＥＰＲＯＭをチップ内に配置すべきであ
る。このためには、ＥＥＰＲＯＭに接続されるテストの
ためのパッドの数が一番多いＥＥＰＲＯＭの辺を、チッ
プの１辺に対向させて配置することが重要である。
いて、ＥＥＰＲＯＭのテストに用いられるパッドは、ポ
ート３，４，６に接続される２４個のパッドと、テスト
モード設定信号用の１個のパッド４２と、上位アドレス
選択信号用の１個のパッド８２との合計２６個である。
このように減少された個数のテスト用パッドは、パッド
総数が１６０個のチップでは、１辺に配置することが可
能である。この場合、ＥＥＰＲＯＭのテストのためのラ
インの、パッドへの配線距離をできるだけ短くなるよう
にするようにＥＥＰＲＯＭをチップ内に配置すべきであ
る。このためには、ＥＥＰＲＯＭに接続されるテストの
ためのパッドの数が一番多いＥＥＰＲＯＭの辺を、チッ
プの１辺に対向させて配置することが重要である。
【００７２】図８に、実施例で説明したワンチップマイ
コンの回路レイアウトを示す。図８において、ＥＥＰＲ
ＯＭ３６の１辺１００から、ポート３，４，６に対する
配線が引き出されている。したがって、図示のようにＥ
ＥＰＲＯＭの辺１００を、チップの１辺１０２に対向さ
せて配置すれば、配線の長さを短くでき、したがって配
線による信号遅延を小さくできる。
コンの回路レイアウトを示す。図８において、ＥＥＰＲ
ＯＭ３６の１辺１００から、ポート３，４，６に対する
配線が引き出されている。したがって、図示のようにＥ
ＥＰＲＯＭの辺１００を、チップの１辺１０２に対向さ
せて配置すれば、配線の長さを短くでき、したがって配
線による信号遅延を小さくできる。
【００７３】以上のようにチップの１辺にテスト用パッ
ドが配置されたワンチップマイコンを、ウェハ状態で複
数個同時に検査する場合の状態を図９に示す。測定用プ
ローブ２４を図示のように２列に配列することにより、
例えば２列に配列された８個のチップ１０４を同時にテ
ストすることができる。図１０の従来の方法に比べて２
倍の個数のチップを同時にテストすることが可能とな
る。
ドが配置されたワンチップマイコンを、ウェハ状態で複
数個同時に検査する場合の状態を図９に示す。測定用プ
ローブ２４を図示のように２列に配列することにより、
例えば２列に配列された８個のチップ１０４を同時にテ
ストすることができる。図１０の従来の方法に比べて２
倍の個数のチップを同時にテストすることが可能とな
る。
【００７４】
【発明の効果】以上説明したように、本発明のワンチッ
プマイコンの回路構造によれば、検査用のパッドの数を
少なくすることができるので、テストに用いられるパッ
ドをチップの１辺に配置することが可能となる。したが
って、内蔵のＥＥＰＲＯＭのテストをウェハ状態で行う
場合に、一度にテストできるチップの数を増やすことが
できるのでテスト時間を短縮することができる。
プマイコンの回路構造によれば、検査用のパッドの数を
少なくすることができるので、テストに用いられるパッ
ドをチップの１辺に配置することが可能となる。したが
って、内蔵のＥＥＰＲＯＭのテストをウェハ状態で行う
場合に、一度にテストできるチップの数を増やすことが
できるのでテスト時間を短縮することができる。
【図１】フラッシュＥＥＰＲＯＭを内蔵する本発明のワ
ンチップマイコンの実施の形態を示す回路図である。
ンチップマイコンの実施の形態を示す回路図である。
【図２】ワンチップマイコンの実施例を示す回路図であ
る。
る。
【図３】書込みバッファレジスタへのデータのセットを
説明するためのタイミングチャートである。
説明するためのタイミングチャートである。
【図４】ＥＥＰＲＯＭへのテストデータの書込みを説明
するためのタイミングチャートである。
するためのタイミングチャートである。
【図５】ＥＥＰＲＯＭの書込み状態のベリファイを説明
するためのタイミングチャートである。
するためのタイミングチャートである。
【図６】ＥＥＰＲＯＭの一括消去を説明するためのタイ
ミングチャートである。
ミングチャートである。
【図７】通常動作時におけるバスおよびラインの動作状
態を示す図である。
態を示す図である。
【図８】実施例のワンチップマイコンの回路レイアウト
を示す図である。
を示す図である。
【図９】チップの１辺にテスト用パッドが配置されたワ
ンチップマイコンを、ウェハ状態で複数個同時に検査す
る場合の状態を示す図である。
ンチップマイコンを、ウェハ状態で複数個同時に検査す
る場合の状態を示す図である。
【図１０】従来のチップテスト用パッドの配置および複
数のチップのテストを行う場合のプローブの配列を示す
図である。
数のチップのテストを行う場合のプローブの配列を示す
図である。
３０ ＣＰＵ ３２ ＲＡＭ ３４ タイマー ３６ フラッシュＥＥＰＲＯＭ ３８ データバス ４０ パッド ４２，８２ テスト用パッド ４６，５２，６０，６４ セレクタ ５０，５８，６６，６８，７２ ライン ５４ 動作モード設定レジスタ ５６ デコーダ ７６ データバス ７８ アドレスバス ８４−１ 上位アドレス設定レジスタ ８４−２ 下位アドレス設定レジスタ ８６，９０，９２ セレクタ ８８ 書込みバッファレジスタ
Claims (18)
- 【請求項１】外部テスタによりテストされるＥＥＰＲＯ
Ｍを内蔵されるワンチップマイクロコンピュータにおい
て、 前記ＥＥＰＲＯＭをテストする際に用いられるパッド
が、チップの１辺に配置されていることを特徴とするワ
ンチップマイクロコンピュータ。 - 【請求項２】前記ＥＥＰＲＯＭは、前記パッドへの配線
が短くなるような位置に配置されていることを特徴とす
る請求項１記載のワンチップマイクロコンピュータ。 - 【請求項３】前記ＥＥＰＲＯＭに接続される前記パッド
の数が一番多いＥＥＰＲＯＭの辺を、チップの１辺に対
向させて配置することを特徴とする請求項２記載のワン
チップマイクロコンピュータ。 - 【請求項４】前記パッドは、テストモード設定信号が入
力される１個のパッドと、テストの際の動作モード信号
が入力される複数個のパッドと、アドレスが入力される
複数個のパッドと、テストデータが入出力される複数個
のパッドとを含むことを特徴とする請求項１，２または
３記載のワンチップマイクロコンピュータ。 - 【請求項５】前記テストモード設定信号が入力される
と、内蔵するＣＰＵの動作を停止することを特徴とする
請求項４記載のワンチップマイクロコンピュータ。 - 【請求項６】前記ＥＥＰＲＯＭへのアドレスの入力を時
分割で行うことを特徴とする請求項４または５記載のワ
ンチップマイクロコンピュータ。 - 【請求項７】前記ＥＥＰＲＯＭからのテストデータの出
力を時分割で行うことを特徴とする請求項４または５記
載のワンチップマイクロコンピュータ。 - 【請求項８】前記ＥＥＰＲＯＭへのアドレスの入力を時
分割で行い、および前記ＥＥＰＲＯＭからのテストデー
タの出力を時分割で行うことを特徴とする請求項４また
は５記載のワンチップマイクロコンピュータ。 - 【請求項９】複数のアドレス設定レジスタを備え、アド
レスの入力が時分割で行われる場合に、入力されるアド
レスを書込む前記レジスタを選択するための選択信号が
入力されるパッドを、テスト用パッドとしてさらに有す
ることを特徴とする請求項６または８記載のワンチップ
マイクロコンピュータ。 - 【請求項１０】複数のテストデータ書込みバッファレジ
スタを備え、前記バッファレジスタに同一データを書込
み、前記ＥＥＰＲＯＭからのテストデータの出力が時分
割で行われる場合に、出力されるテストデータを選択す
るセレクタを備えることを特徴とする請求項７または８
記載のワンチップマイクロコンピュータ。 - 【請求項１１】動作モード信号が入力される前記複数個
のパッドが接続された第１の入出力ポートと、 アドレスが入力される前記複数個のパッドが接続された
第２の入出力ポートと、 テストデータが入出力される前記複数個のパッドが接続
された第３の入出力ポートとを備え、 前記第１および第２の入出力ポートは、前記テストモー
ド設定信号が入力されると、入力状態にされることを特
徴とする請求項４〜１０のいずれかに記載のワンチップ
マイクロコンピュータ。 - 【請求項１２】前記動作モード信号を入出力モード設定
信号にデコードするデコーダを備え、前記入出力モード
設定信号により、前記第３のポートを入力状態あるいは
出力状態にすることを特徴とする請求項１１記載のワン
チップマイクロコンピュータ。 - 【請求項１３】入力された前記動作モード信号を前記デ
コーダに送る第１のラインと、 入力された前記アドレスを前記アドレス設定レジスタに
送る第２のラインと、 前記第３のポートをデータバスに接続する第３のライン
と、を備えることを特徴とする請求項１２に記載のワン
チップマイクロコンピュータ。 - 【請求項１４】前記第１のラインと、前記データバスに
接続される第４のラインとを選択する第１のセレクタ
と、 前記第２のラインと、前記データバスに接続される第５
のラインとを選択する第２のセレクタとを備え、 前記第１のセレクタは前記第１の入出力ポートに接続さ
れ、前記第２のセレクタは前記第２の入出力ポートに接
続されることを特徴とする請求項１３記載のワンチップ
マイクロコンピュータ。 - 【請求項１５】前記第１および第２のセレクタは、前記
テストモード設定信号が入力されない場合には、前記第
４および第５のラインを選択し、前記第１および第２の
入出力ポートは、データの入出力として用いられること
を特徴とする請求項１４記載のワンチップマイクロコン
ピュータ。 - 【請求項１６】前記データバスは、アドレスバスを兼ね
ることを特徴とする請求項１３〜１５のいずれかに記載
のワンチップマイクロコンピュータ。 - 【請求項１７】前記第１，第２，第３の入出力ポートに
接続されるパッドは、それぞれ、８個であることを特徴
とする請求項１１〜１６のいずれかに記載のワンチップ
マイクロコンピュータ。 - 【請求項１８】前記ＥＥＰＲＯＭは、フラッシュＥＥＰ
ＲＯＭであることを特徴とする請求項１〜１７のいずれ
かに記載のワンチップマイクロコンピュータ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10221166A JP2000057120A (ja) | 1998-08-05 | 1998-08-05 | Ｅｅｐｒｏｍ内蔵ワンチップマイクロコンピュータ |
| DE19935990A DE19935990A1 (de) | 1998-08-05 | 1999-07-30 | In seiner Testbarkeit verbesserter Ein-Chip-Mikrocomputer mit eingebauter EEPROM |
| US09/365,909 US6449740B1 (en) | 1998-08-05 | 1999-08-03 | Conductive paths controllably coupling pad groups arranged along one edge to CPU and to EEPROM in test mode |
| KR1019990031970A KR100330071B1 (ko) | 1998-08-05 | 1999-08-04 | 테스트 기능이 향상된 ｅｅｐｒｏｍ 내장형 원칩 마이크로컴퓨터 |
| CN99111673A CN1103080C (zh) | 1998-08-05 | 1999-08-05 | 具改进可测内置电可擦可编程只读存储器的单片微计算机 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10221166A JP2000057120A (ja) | 1998-08-05 | 1998-08-05 | Ｅｅｐｒｏｍ内蔵ワンチップマイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000057120A true JP2000057120A (ja) | 2000-02-25 |
Family
ID=16762515
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10221166A Pending JP2000057120A (ja) | 1998-08-05 | 1998-08-05 | Ｅｅｐｒｏｍ内蔵ワンチップマイクロコンピュータ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6449740B1 (ja) |
| JP (1) | JP2000057120A (ja) |
| KR (1) | KR100330071B1 (ja) |
| CN (1) | CN1103080C (ja) |
| DE (1) | DE19935990A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015220730A (ja) * | 2014-05-21 | 2015-12-07 | トヨタ自動車株式会社 | 制御装置 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3509001B2 (ja) * | 1999-12-07 | 2004-03-22 | 松下電器産業株式会社 | 自己診断テスト回路機能を備えた半導体集積回路および半導体集積回路のテスト方法 |
| US7362632B2 (en) * | 2006-01-17 | 2008-04-22 | Infineon Technologies Ag | Test parallelism increase by tester controllable switching of chip select groups |
| CN101192183B (zh) * | 2007-01-10 | 2010-09-01 | 中兴通讯股份有限公司 | 数字单板的测试工装实现方法和装置 |
| US7761754B1 (en) * | 2008-03-25 | 2010-07-20 | Altera Corporation | Techniques for testing memory circuits |
| JP5319641B2 (ja) * | 2010-10-14 | 2013-10-16 | 株式会社東芝 | 診断回路および半導体集積回路 |
| US20120133381A1 (en) * | 2010-11-30 | 2012-05-31 | Electro Scientific Industries, Inc. | Stackable semiconductor chip with edge features and methods of fabricating and processing same |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5563432A (en) | 1978-11-07 | 1980-05-13 | Nec Corp | Integrated circuit |
| JPS604233A (ja) | 1983-06-22 | 1985-01-10 | Toshiba Corp | 集積回路装置 |
| US4845351A (en) * | 1985-09-30 | 1989-07-04 | Casio Computer Co., Ltd. | IC card |
| US5175840A (en) * | 1985-10-02 | 1992-12-29 | Hitachi, Ltd. | Microcomputer having a PROM including data security and test circuitry |
| JPH02189946A (ja) | 1989-01-18 | 1990-07-25 | Mitsubishi Electric Corp | 半導体集積回路装置のテスト方法 |
| JPH04334042A (ja) | 1991-05-09 | 1992-11-20 | Nec Corp | 半導体チップ及び半導体チップ特性測定用プローブ装置 |
| JPH0547874A (ja) | 1991-08-09 | 1993-02-26 | Mitsubishi Electric Corp | 半導体装置 |
| JPH0683990A (ja) * | 1992-08-31 | 1994-03-25 | Mitsubishi Electric Corp | マイクロコンピュータ |
| JPH06348866A (ja) | 1993-06-03 | 1994-12-22 | Matsushita Electron Corp | 半導体回路装置 |
| JPH06348867A (ja) * | 1993-06-04 | 1994-12-22 | Hitachi Ltd | マイクロコンピュータ |
| US5428770A (en) * | 1993-08-31 | 1995-06-27 | Motorola, Inc. | Single-chip microcontroller with efficient peripheral testability |
| JP3740197B2 (ja) * | 1995-10-24 | 2006-02-01 | ローム株式会社 | 電子部品、電子部品製造用基板および電子部品の製造方法 |
| JPH11219600A (ja) * | 1998-02-03 | 1999-08-10 | Mitsubishi Electric Corp | 半導体集積回路装置 |
-
1998
- 1998-08-05 JP JP10221166A patent/JP2000057120A/ja active Pending
-
1999
- 1999-07-30 DE DE19935990A patent/DE19935990A1/de not_active Ceased
- 1999-08-03 US US09/365,909 patent/US6449740B1/en not_active Expired - Fee Related
- 1999-08-04 KR KR1019990031970A patent/KR100330071B1/ko not_active IP Right Cessation
- 1999-08-05 CN CN99111673A patent/CN1103080C/zh not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015220730A (ja) * | 2014-05-21 | 2015-12-07 | トヨタ自動車株式会社 | 制御装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000017075A (ko) | 2000-03-25 |
| DE19935990A1 (de) | 2000-03-16 |
| CN1252562A (zh) | 2000-05-10 |
| KR100330071B1 (ko) | 2002-03-25 |
| CN1103080C (zh) | 2003-03-12 |
| US6449740B1 (en) | 2002-09-10 |
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