KR20140117516A - 병렬 메모리 테스트를 수행하는 디바이스 및 방법 - Google Patents

병렬 메모리 테스트를 수행하는 디바이스 및 방법 Download PDF

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Abstract

본 발명은, N개(N은 3 이상이다)의 메모리 모듈(MEM0_MEMN-1)로서, 각 모듈은 행과 열로 배열된 메모리 셀의 어레이를 포함하는, N개의 메모리 모듈, 각 모듈에 연결되고 상기 메모리 셀에 데이터(ID)를 기록하도록 구성된 기록 회로(WCT), 각 모듈에 연결되고 상기 메모리 셀로부터 출력 데이터(OD0-ODN-1)를 공급하도록 구성된 판독 회로(RCT), 정규 동작 모드에서 하나의 메모리 모듈(MEM0-MEMN-1)을 개별적으로 선택하고, 병렬 모드에서 2개 이상의 모듈을 집합적으로 선택하도록 구성된 모듈 선택 회로(MDEC), 및 상기 N 모듈에 연결되고 상기 병렬 모드에서, 상기 N 모듈에 의해 공급되는 출력 데이터를 비교하도록 구성된 비교기 회로(CMP)를 포함하는 반도체 디바이스(DV1)에 관한 것이다.

Description

병렬 메모리 테스트를 수행하는 디바이스 및 방법{DEVICE AND METHOD TO PERFORM A PARALLEL MEMORY TEST}
본 발명은, 복수의 메모리 모듈을 포함하고, 이 메모리 모듈에 데이터를 기록하고 판독하는 병렬 테스트를 수행하도록 구성된 반도체 디바이스에 관한 것이다. 또한 본 발명은 이 병렬 테스트를 수행하는 방법에 관한 것이다.
제조 후에, 반도체 디바이스는 통상적으로 결함 있는 셀 및 모듈을 식별하기 위하여 메모리 모듈의 메모리 셀에 모두 O(all 0's), 이후 모두 1(all 1's), 이후 교대로 O과 1(alternating 0's and 1's)과 같은 테스트 데이터를 기록하고/판독하며/소거하는 사이클을 포함하는 테스트 공정을 받는다. 그럼에도 불구하고, 디바이스가 복수의 메모리 모듈을 포함할 때, 수행되는 사이클의 수, 모듈의 수 및 모듈 내 메모리 셀의 수에 따라 하나의 모듈 후에 다른 모듈을 직렬로 테스트하는 것이 상당히 길어질 수 있다. 그리하여 테스트 공정을 가속시키기 위해 여러 모듈을 동시에 병렬 테스트하는 것이 개발되었다.
도 1은, 미국 특허 5,982,684의 내용에 있는 복수의 메모리 모듈을 포함하고 라인을 통해 병렬 테스트를 수행하도록 구성된 반도체 디바이스(DV)를 도시한다. 이 디바이스(DV)는 총 N개의 메모리 모듈(MEMi)(여기서 i는 0 내지 N-1개의 모듈 레퍼런스이다)(그리하여 MEM0, MEM1, MEM2... MEMN-1)을 포함한다. 디바이스(DV)는 각 모듈에 연결된 기록 회로(WCT) 및 판독 회로(RCT), 모듈 디코더(MDEC), 어드레스 버스(AB), 데이터 버스(DB), 입력 데이터 메모리(IDM), 출력 데이터 멀티플렉서(ODM), 제1 비교기(CMP1) 및 제2 비교기(CMP2)를 더 포함한다.
각 메모리 모듈(MEMi)은 입력부에서 어드레스 버스(AB)로부터의 어드레스(AD), 데이터 버스(DB)로부터의 입력 데이터(ID), 및 모듈 디코더(MDEC)로부터의 대응하는 선택 신호(SLi)를 수신한다. 모듈 디코더(MDEC)는 입력부에서 병렬 신호(PS) 및 모듈 신호(MS)를 수신하고, 선택 신호(SLi)(여기서 SL0, SL1, SL2... SLN-1)를 출력부에서 공급한다. 각 메모리 모듈은 출력 데이터(ODi)(여기서 OD0, OD1, OD2, ODN-1)를 제1 비교기(CMP1)에 공급한다.
비교기(CMP1)는 총 N-1개의 제1 레벨 비교기(CPi:i+1)(여기서 CP0:1, CP1:2 ... CP2:N-1) 및 하나의 제2 레벨 비교기(CP)를 포함한다. 각 제1 레벨 비교기는 2개의 연속하는 메모리 모듈로부터의 출력 데이터(ODi)를 입력부에서 수신하고, 출력부에서 비교 신호를 제2 레벨 비교기(CP)에 공급하고, 이 제2 비교기는 제1 동일한(equal) 신호(EQ1)를 공급한다.
입력 데이터 메모리(IDM)는 데이터 버스(DB)에 연결되고, 입력 데이터(ID)를 수신하고 저장하며, 출력부에서 입력 데이터(ID)를 제2 비교기(CMP2)에 공급한다. 출력 데이터 멀티플렉서(ODM)는 N개의 메모리 모듈에 연결되고, 출력부에서 메모리 모듈들 중 하나로부터 출력 데이터(ODi)를 비교기(CMP2)에 전달한다. 비교기(CMP2)는 메모리(IDM)로부터 입력 데이터(ID)를 수신하고 멀티플렉서(ODM)로부터 출력 데이터(ODi)를 수신하고, 제2 동일한(equal) 신호(EQ2)를 출력부에서 공급한다.
병렬 테스트 모드 동안, 병렬 기록은 병렬 신호(PS)를 1(논리 하이 값)로 설정하는 것에 의해 수행된다. 모듈 디코더(MDEC)는 선택 신호(SL0... SLN-1)에 의하여 모두 N개의 모듈(MEM0... MEMN-1)을 선택한다. 데이터 버스(DB)에 존재하는 입력 데이터(ID)는 모든 모듈의 동일한 어드레스(AD)에서 기록되고, 입력 데이터 메모리(IDM)에도 저장된다. 병렬 판독은 신호(PS)를 1로 설정하거나, 병렬 판독이 기록 직후 수행되는 경우 이 신호를 1로 유지하는 것에 의해 수행된다. 각 모듈의 어드레스(AD)에 의해 지시된 메모리 셀에 저장된 데이터는 판독되어 출력 데이터(ODi)로서 제1 비교기(CMP1)에 공급된다. 비교기(CMP1)는 모든 모듈로부터의 출력 데이터를 비교하고, 데이터가 동일한 경우 제1 동일한 신호(EQ1)를 1로 설정한다.
한편, 출력 데이터 멀티플렉서(ODM)는 메모리 모듈(MEMi)들 중 하나에 의해 공급되는 출력 데이터(ODi)를 수신하고, 이를 제2 비교기(CMP2)에 전달한다. 비교기(CMP2)는 멀티플렉서(ODM)에 의해 공급되는 출력 데이터를 입력 데이터 메모리(IDM)에 의해 공급되는 입력 데이터(ID)와 비교하고, 입력 데이터(ID)와 출력 데이터(ODi)가 동일한 경우 제2 동일한 신호(EQ2)를 1로 설정한다. 따라서, 동일한 신호(EQ1, EQ2)는 모든 메모리 모듈이 동일한 데이터를 구비하는지 및 출력 데이터가 올바른지 여부를 나타내도록 구성된다.
그럼에도 불구하고, 이러한 공정은, 입력 데이터 메모리(IDM)의 사이즈에 따라 테스트 데이터의 제한된 양만을 한번에 검증할 수 있다. 추가적으로, 입력 데이터 메모리(IDM), 출력 데이터 멀티플렉서(ODM) 및 제2 비교기(CMP2)와 같은 특정 소자들은 병렬 테스트 단계에서만 요구되고, 정상 동작에는 불필요하다.
그리하여 제약이 더 적은 병렬 테스트를 수행하도록 구성된 반도체 디바이스를 제공하는 것이 바람직할 수 있다.
본 발명의 실시예는, N개의 메모리 모듈(여기서 N은 3 이상이다)로서, 각 모듈은 행과 열로 배열된 메모리 셀의 어레이를 포함하는, N개의 메모리 모듈, 각 모듈에 연결되고 데이터를 이 메모리 셀에 기록하도록 구성된 기록 회로, 각 모듈에 연결되고 이 메모리 셀로부터 출력 데이터를 공급하도록 구성된 판독 회로, 정규 동작 모드에서 하나의 메모리 모듈을 개별적으로 선택하고, 병렬 모드에서 2개 이상의 모듈을 집합적으로 선택하도록 구성된 모듈 선택 회로, 및 이 N개의 모듈에 연결되고, 병렬 모드에서, 이 N개의 모듈에 의해 공급되는 출력 데이터를 비교하도록 구성된 비교기 회로를 포함하는 반도체 디바이스에 관한 것이다. N개의 메모리 모듈은 레퍼런스 모듈로 지정된 하나의 모듈과, 보조 모듈로 지정된 N-1개의 모듈을 포함하며, 비교기 회로는 각 보조 모듈에 의해 공급되는 출력 데이터를 레퍼런스 모듈에 의해 공급되는 출력 데이터와 비교하도록 구성되고, 반도체 디바이스는 출력 데이터를 레퍼런스 모듈로부터 데이터 검증 수단으로 공급하도록 구성된다.
일 실시예에 따라, 디바이스는 레퍼런스 모듈에 의해 공급되는 출력 데이터에 순환 중복 체크(cyclical redundancy check)를 수행하고, 결과를 데이터 검증 수단에 공급하도록 구성된 회로를 더 포함한다.
일 실시예에 따라, 검증 수단은 모듈 선택 회로, 비교기 회로 및 레퍼런스 모듈에 연결된 내장된 자체 테스트 회로이다.
일 실시예에 따라, 비교기 회로는 모듈 선택 신호의 상태에 따라 보조 모듈에 의해 공급되는 출력 데이터를 레퍼런스 모듈에 의해 공급되는 출력 데이터와 비교하는 동작을 인에이블하고 디스에이블하는 수단을 더 포함한다.
일 실시예에 따라, 적어도 2개의 메모리 모듈은 메모리 셀의 상이한 행 번호를 포함하고, 최대 행 번호를 포함하는 메모리 모듈이 레퍼런스 어레이로 지정된다.
일 실시예에 따라, 모듈 선택 회로는 입력에서 병렬 신호와 어드레스 신호를 수신하고, N개의 모듈 선택 신호를 모듈마다 하나씩 출력에 공급하며, 병렬 신호가 하이 논리 상태에 설정되는지에 상관없이 하나 이상의 선택 신호를 선택 해제하도록 구성된다.
또한 본 발명의 실시예는, 입력 데이터를 각 메모리 모듈에 어드레스에 기록하는 단계, 이 모듈의 어드레스에 있는 데이터를 판독하여 출력 데이터를 획득하는 단계, 이 모듈로부터 출력 데이터들이 동일한지를 결정하는 단계를 포함하는 N개(여기서 N은 3 이상이다)의 메모리 모듈을 병렬로 테스트하는 방법에 관한 것이다. 본 방법은 이 모듈들 중 하나를 레퍼런스 모듈로 지정하고 N-1개의 다른 모듈을 보조 모듈로 지정하는 단계, 테스트되는 각 보조 모듈로부터 오는 출력 데이터를 레퍼런스 모듈로부터 출력 데이터와 비교하는 단계, 및 레퍼런스 모듈로부터 출력 데이터를 데이터 검증 수단에 공급하는 단계를 더 포함한다.
일 실시예에 따라, 방법은 최대 메모리 모듈을 결정하는 단계 및 최대 메모리 모듈을 레퍼런스 모듈로 지정하는 단계를 포함한다.
일 실시예에 따라, 방법은, 병렬 동작 동안, 모듈의 서브세트에 공통인 테스트 공간에 속하는 어드레스에 따라 N개의 메모리 모듈 중 적어도 2개의 메모리 모듈의 서브세트를 선택하는 단계를 더 포함한다.
본 발명의 실시예는 이제 첨부 도면과 관련하여 설명되지만 이들로만 제한되는 것은 아니다:
- 도 1은 전술된 것으로, 병렬 테스트를 수행하도록 구성된 종래의 반도체 디바이스를 도시하는 도면이다.
- 도 2는 본 발명의 일 실시예에 따른 병렬 테스트를 수행하도록 구성된 반도체 디바이스를 도시하는 도면이다.
- 도 3은 본 발명의 다른 실시예에 따른 병렬 테스트를 수행하도록 구성된 반도체 디바이스의 일부를 도시하는 도면이다.
- 도 4a 및 도 4b는 메모리 모듈의 시스템 어드레스 맵핑 및 물리적 어드레스 맵핑을 각각 도시하는 도면이다.
- 도 5는 발명의 일 실시예에 따른 모듈 선택 공정의 흐름도이다.
- 도 6은 본 발명의 일 실시예에 따른 출력 데이터 비교기를 도시하는 도면이다.
본 발명의 실시예는 복수의 메모리 모듈을 포함하고 하나의 메모리 모듈은 레퍼런스 모듈로 지정되고 다른 메모리 모듈은 보조 모듈로 지정된 메모리 모듈의 병렬 테스트를 수행하도록 구성된 반도체 디바이스에 관한 것이다.
도 2는 본 발명의 일 실시예에 따라 반도체 디바이스(DV1)를 도시한다. 이 디바이스(DV1)는 총 N개의 메모리 모듈(MEMi)(여기서 N은 적어도 3개이고, i는 0 내지 N-1개의 모듈 레퍼런스 번호이다)(이에 따라 MEM0, MEM1, MEM2... MEMN-1)을 포함한다. 각 메모리 모듈은 행과 열로 배열된 메모리 셀의 어레이를 포함한다. 하나의 모듈(MEM0)은 레퍼런스 모듈로 지정되고, N-1개의 다른 모듈(MEM1... MEMN-1)은 보조 모듈로 지정된다. 반도체 디바이스(DV1)는 각 모듈에 연결된 기록 회로(WCT) 및 판독 회로(RCT), 모듈 디코더(MDEC), 어드레스 버스(AB), 데이터 버스(DB) 및 출력 데이터 비교기 회로(CMP)를 더 포함한다.
각 메모리 모듈(MEMi)은 어드레스 버스(AB)로부터의 어드레스(AD), 데이터 버스(DB)로부터의 입력 데이터(ID), 및 모듈 디코더(MDEC)로부터의 대응하는 선택 신호(SLi)(SL0, SL1, SL2... SLN-1)를 입력부에서 수신한다. 모듈 디코더(MDEC)는 입력부에서 병렬 신호(PS)와 모듈 신호(MS)를 수신하고, 이어서 선택 신호(SLi)를 출력부에서 공급한다. 각 메모리 모듈(MEMi)은 출력 데이터(ODi)(여기서 OD0, OD1, OD2... ODN-1)를 비교기(CMP)와 반도체 디바이스의 정규 동작을 위해 (출력 데이터를 도 2에 도시되지 않은 버스에 연결하는) 데이터 버스(DB)에 공급한다.
비교기(CMP)는 총 N-1개의 제1 레벨 비교기(CP0:1, CP0:2, ... CP0:N-1) 및 하나의 제2 레벨 비교기(CP)를 포함한다. 제1 레벨 비교기(CP0:1, CP0:2, ... CP0:N-1)는 각각 레퍼런스 메모리 모듈(MEM0)로부터의 출력 데이터(OD0)를 하나의 입력부에서 수신하고 보조 메모리 모듈(MEM1, MEM2... MEMN-1)로부터의 출력 데이터(OD1, OD2... ODN-1)를 다른 입력부에서 수신한다. 비교기(CP0:1, CP0:2, ... CP0:N-1)는 출력부에서 비교 신호(CS1, CS2, ... CSN-1)를 제2 레벨 비교기(CP)에 각각 공급한다. 이어서, 비교기(CP)는 동일한(equal) 신호(EQ)를 출력부에서 공급한다.
반도체 디바이스(DV1)는 자동화된 테스트 장비(ATE)에 더 연결된다. 프로브 카드와 테스터와 같은 장비(ATE)는 디바이스의 외부에 있거나 내장된 자체 테스트 회로(built-in self-test circuit)("BIST")일 수 있다. 일 실시예에서, 테스트 장비(ATE)는 레퍼런스 메모리 모듈(MEM0)에 의해 공급되는 출력 데이터(OD0) 및 비교기(CMP)에 의해 공급되는 동일한 신호(EQ)를 입력부에서 수신하고, 출력부에서 모듈 신호(MS), 병렬 신호(PS), 어드레스(AD), 테스트 입력 데이터(ID)를 모듈 디코더(MDEC), 어드레스 버스(AB), 데이터 버스(DB) 및 기록 및 판독 회로(WCT, RCT)에 공급한다.
정상 동작 동안 이들 소자를 제어하는 제어 회로가 또한 제공될 수 있고 이 제어 회로를 통해 모듈 디코더(MDEC), 어드레스 버스(AB), 데이터 버스(DB) 및 기록/판독 회로(WCT, RCT)가 자동화된 테스트 장비(ATE)에 연결된다.
병렬 테스트 모드 동안, 병렬 기록이 병렬 신호(PS)를 1(논리 하이 값)로 설정하는 것에 의해 수행된다. 모듈 디코더(MDEC)는 선택 신호(SL0... SLN-1)에 의하여 모두 N개의 모듈(MEM0... MEMN-1)을 선택한다. 데이터 버스(DB)에 있는 입력 데이터(ID)는 모든 모듈의 동일한 어드레스(AD)에 기록된다. 병렬 판독은 병렬 신호를 1로 설정(또는 유지)하는 것에 의해 수행된다. 각 모듈의 어드레스(AD)에 의해 지시된 메모리 셀에 저장된 데이터가 판독되고 출력 데이터(ODi)로서 비교기(CMP)에 공급된다.
비교기(CMP)는 각 보조 모듈로부터의 출력 데이터를 레퍼런스 모듈로부터의 출력 데이터와 비교한다. 모든 보조 모듈로부터의 출력 데이터(OD1 ... ODN-1)가 레퍼런스 모듈로부터의 출력 데이터(OD0)와 동일한 경우 동일한 신호(EQ)는 1로 설정된다. 한편, 레퍼런스 모듈(MEM0)로부터의 출력 데이터(OD0)는 자동화된 테스트 장비(ATE)에 공급되고, 이 장비는 출력 데이터의 정확성을 검증한다.
도 3은 본 발명의 다른 실시예에 따른 병렬 테스트를 수행할 수 있는 반도체 디바이스(DV2)의 일부를 도시한다. 디바이스(DV2)는 도 2에 도시된 디바이스(DV1)와는 디멀티플렉서(DMX)가 레퍼런스 모듈(MEM0)의 출력부와 장비(ATE) 사이에 출력 데이터(OD0)의 경로에 제공되는 것만이 다르다. 디멀티플렉서(DMX)는 자동화된 테스트 장비(ATE)에 의해 또는 제어 회로에 의해 공급되는 순환 중복 계산 인에이블 신호(CRS)에 의해 제어된다. 신호(CRS)는 출력 데이터(OD0)를 순환 중복 회로(CRC)로 향하게 하거나 또는 자동화된 테스트 장비(ATE)로 직접 향하게 한다. 순환 중복 회로(CRC)는 순환 중복 결과(CRR)를 자동화된 장비(ATE)에 송신하기 전에 에러 체크를 수행한다. 이 실시예는 디바이스의 단일 포트에서 데이터(OD0)의 스트링의 직렬 출력이 시간 제약으로 인해 요구되지 않을 때 선호된다.
상이한 사이즈의 메모리 모듈의 병렬 테스트
종래에는, 다수의 메모리 모듈의 병렬 테스트는 동일한 사이즈의 모듈로 제한되었다. 그럼에도 불구하고, 반도체 디바이스는 예를 들어 반도체 기판에 집적 회로의 큰 메모리의 레이아웃을 최적화하기 위해 상이한 사이즈의 모듈을 포함할 수 있다.
도 4a 및 도 4b는 동일치 않은 사이즈의 3개의 메모리 모듈(MEM0', MEM1', MEM2')의 시스템 어드레스(SA) 맵핑 및 물리적 어드레스(PA) 맵핑을 각각 도시한다. 최대 메모리 모듈, 여기서 모듈(MEM0')은 레퍼런스 모듈로 지정된다. 다른 메모리 모듈(MEM1', MEM2')은 보조 모듈로 지정된다. 이 보조 모듈은 감소하는 사이즈로 예를 들고 있는데, 모듈(MEM0')은 모듈(MEM1')보다 더 크고 모듈(MEM1')은 모듈(MEM2')보다 더 큰 것이 바람직하지만 본질적인 것은 아니다.
도 4a에서 시스템 뷰로 도시된 바와 같이, 메모리 모듈(MEM0', MEM1', MEM2')은 디바이스에 의해 시스템 시작 어드레스(SSA) 및 시스템 종료 어드레스(SEA)를 포함하는 연속하는 메모리 공간인 것으로 인식된다. 각 모듈(MEM0', MEM1', MEM2')은 시스템 종료 어드레스(SE0, SE1, SE2)를 각각 구비한다.
도 4b에서 물리적 뷰로 도시된 바와 같이, 메모리 모듈(MEM0', MEM1', MEM2')은 물리적으로 불연속적이고, 각 다른 것과 물리적으로 별개일 수 있다. 각 모듈(MEM0', MEM1', MEM2')은 물리적 종료 어드레스(PE0, PE1, PE2)를 각각 구비하고 동일한 물리적 시작 어드레스(PSA)를 구비한다. 나아가, 물리적 모듈의 테스트 공간(TS0, TS01, TS012)이 한정된다. 테스트 공간(TS012)은 모든 메모리 모듈(MEM0', MEM1', MEM2')에 공통인 물리적 어드레스를 포함하고, 테스트 공간(TS01)은 메모리 모듈(MEM0', MEM1')에 공통인 물리적 어드레스를 포함하며, 테스트 공간(TS0)은 메모리 모듈(MEM0')에 고유한 물리적 어드레스를 포함한다. 모듈(MEM0')이 레퍼런스 모듈, 즉 최대 행 번호를 가지는 모듈로 지정되었기 때문에 테스트 공간(TS0)의 기록과 판독은 모듈(MEM0')에 개별적으로 수행된다.
이하에서는, 설명의 편의를 위해, 메모리 어드레스는 10진 포맷(decimal format)으로 주어지지만, 메모리 공간을 어드레싱하는 임의의 알려진 포맷이 사용될 수 있다. 수치적인 예로서, 반도체 디바이스는 총 2000개의 메모리 셀을 포함하고, 모듈(MEM0')은 1000개의 메모리 셀을 포함하며, 모듈(MEM1')은 750개의 메모리 셀을 포함하고, 모듈(MEM2')은 250개의 메모리 셀을 포함하는 것으로 가정한다. 000 내지 1999에 이르는 총 2000개의 어드레스가 메모리 모듈에 할당된다. 메모리 모듈(MEM0')은 시스템 시작 어드레스 SSA=000 내지 어드레스 SE0=999에 이르는 시스템 어드레스 범위를 구비하고, 모듈(MEM1')은 어드레스 1000 내지 어드레스 SE1=1749에 이르는 시스템 어드레스 범위를 구비하며, 모듈(MEM2')은 어드레스 1750 내지 어드레스 SEA=SE2=1999에 이르는 시스템 어드레스 범위를 구비한다.
메모리 모듈(MEM0')은 물리적 시작 어드레스 PSA=000 내지 어드레스 PE0=999에 이르는 물리적 어드레스 범위를 구비하고, 모듈(MEM1')은 어드레스 PSA=000 내지 어드레스 PE1=749에 이르는 물리적 어드레스 범위를 구비하며, 모듈(MEM2')은 어드레스 PSA=000 내지 어드레스 PE2=249에 이르는 물리적 어드레스 범위를 구비한다. 테스트 공간(TS012)은 어드레스 PSA=000 내지 PE2=249에 이르는 물리적 어드레스(모든 메모리 모듈에 공통)를 포함하고, 테스트 공간(TS01)은 250 내지 PE1=749에 이르는 어드레스(메모리 모듈(MEM0', MEM1')에만 공통)를 포함하며, 테스트 공간(TS0)은 750 내지 PEA=PE0=999에 이르는 어드레스(메모리 모듈(MEM0')에 고유한)를 포함한다.
도 5는 도 4a 및 도 4b에 대해 앞서 제공된 수치값을 가지는 일 실시예에 따라 동일치 않은 사이즈의 메모리 모듈에 대한 메모리 모듈 선택 공정의 흐름도이다. 모듈(MEM0')이 레퍼런스 모듈로 지정되었으므로, 물리적 어드레스 공간의 어드레싱이 병렬 테스트에 사용된다.
선택 공정은 단계(S0 내지 S13)를 포함한다. 단계(S0)에서, 기록, 판독 또는 소거를 위해 선택될 메모리 셀에 대응하는 시스템 어드레스(SA)는 어드레스 버스(AB)에서 모듈 디코더(MDEC)로 송신된다. 이 공정은 동시에 단계(S1, S4, S9)로 진행한다.
단계(S1)에서, 모듈 디코더는 어드레스(SA)가 시스템 종료 어드레스(SE0) 이하인지, 따라서 SA≤SE0 [SA≤999]인지 여부를 결정한다. 응답이 예라면, 공정은 단계(S2)로 진행하고 여기서 모듈(MEM0') 선택 신호(SL0')는 1(논리 하이)로 설정된다. 단계(S1)에서 응답이 아니오라면, 공정은 단계(S3)로 진행하고 여기서 선택 신호(SL0')는 0(논리 로우)으로 설정된다.
단계(S4)에서, 모듈 디코더는 시스템 어드레스(SA)가 시스템 종료 어드레스(SE0)보다 크고 시스템 종료 어드레스(SE1) 이하인지, 따라서 SE0<SA≤SE1 [999<SA≤1749]인지 여부를 결정한다. 응답이 예라면, 공정은 단계(S5)로 진행하고 여기서 모듈(MEM1') 선택 신호(SL1')가 1로 설정된다. 단계(S4)에서 응답이 아니오라면, 공정은 단계(S6)로 진행한다. 단계(S6)에서, 물리적 어드레스(PA)가 결정되고, 물리적 어드레스가 물리적 종료 어드레스(PE1) 이하인지, 따라서 PA≤PE1 [PA≤749]인지 여부가 결정된다. 응답이 아니오라면, 공정은 단계(S7)로 진행하고 여기서 선택 신호(SL1')가 0으로 설정된다. 그렇지 않고, 단계(S6)에서 응답이 예라면, 공정은 단계(S8)로 진행하고 여기서 병렬 신호(PS)가 1로 설정(즉, 작동)되는지 여부가 결정된다. 응답이 예라면, 공정은 단계(S5)로 진행하고 여기서 모듈(MEM1') 선택 신호(SL1')는 1로 설정된다. 그렇지 않고, 단계(S6)에서 응답이 아니오라면, 공정은 단계(S7)로 진행하고, 선택 신호(SL1')가 0으로 설정된다.
마찬가지로, 단계(S9)에서, 모듈 디코더는 시스템 어드레스(SA)가 시스템 종료 어드레스(SE1)보다 크고 시스템 종료 어드레스(SE2) 이하인지 여부, 따라서 SE1<SA≤SE2 [1749<SA≤1999]인지 여부를 결정한다. 응답이 예라면, 공정은 단계(S10)로 진행하고 여기서 모듈(MEM2') 선택 신호(SL2')는 1로 설정된다. 단계(S9)에서 응답이 아니오라면, 공정은 단계(S11)로 진행한다. 단계(S11)에서, 물리적 어드레스(PA)가 결정되고, 물리적 어드레스가 물리적 종료 어드레스(PE2) 이하인지 여부, 따라서 PA≤PE2 [PA≤249]인지 여부가 결정된다. 응답이 아니오라면, 공정은 단계(S12)로 진행하고 여기서 선택 신호(SL2')가 0으로 설정된다. 그렇지 않고, 단계(S11)에서 응답이 예라면, 공정은 단계(S13)로 진행하고 여기서 병렬 신호(PS)가 1로 설정되는지 여부가 결정된다. 응답이 예라면, 공정은 단계(S10)로 진행하고 여기서 선택 신호(SL2')가 1로 설정된다. 그렇지 않고, 단계(S13)에서 응답이 아니오라면, 공정은 단계(S12)로 진행하고, 모듈(MEM2') 선택 신호(SL2')은 0으로 설정된다.
요약하면, 시스템 어드레스(SA)가 메모리 모듈(MEM0', MEM1', MEM2')에 대해 지정된 시스템 범위 내에 있다면, 대응하는 선택 신호는 병렬 신호(PS)의 상태에 상관없이 1로 설정된다. 그러나 시스템 어드레스(SA)가 보조 모듈(MEM1', MEM2')에 대해 지정된 시스템 범위 내에 있지 않다면, 물리적 어드레스(PA)가 결정된다. 시스템 어드레스(SA)와 물리적 어드레스(PA) 중 그 어느 것도 지정된 시스템/물리적 범위 내에 있지 않다면, 선택 신호는 병렬 신호의 상태에 상관없이 0으로 설정된다.
그러나 물리적 어드레스(PA)가 보조 메모리 모듈(MEM1', MEM2')에 대해 지정된 물리적 범위 내에 있고 병렬 신호가 1로 설정된 경우, 선택 신호는 1로 설정되어, 레퍼런스 모듈(MEM0')과 함께 병렬 동작에 대한 모듈을 선택한다. 한편, 물리적 어드레스가 보조 메모리 모듈(MEM1', MEM2')에 대해 지정된 범위 내에 있으나 병렬 신호(PS)가 0으로 설정된 경우, 선택 신호는 0으로 설정된다.
수치적인 예
예 1: 시스템 어드레스 SA=700, 병렬 신호 PS=0. 신호(SL0')가 1로 설정되고, 신호(SL1', SL2')는 0로 설정된다.
예 2: 시스템 어드레스 SA=500, 병렬 신호 PS=1. 신호( SL0', SL1')가 1로 설정되고, 신호(SL2')는 0으로 설정된다.
예 3: 시스템 어드레스 SA=200, 병렬 신호 PS=1. 신호(SL0', SL1', SL2')는 1로 설정된다.
도 6은 일 실시예에 따른 비교기 회로(CMP')를 도시한다. 비교기 회로(CMP')는 도 2에 도시된 바와 같이 동일한 사이즈의 메모리 모듈을 포함하거나, 도 4b에 도시된 바와 같이 동일치 않은 사이즈의 메모리 모듈을 포함하는 반도체 디바이스와 사용하기에 적합하다. 비교기(CMP')는 각 메모리 모듈로부터의 출력 데이터(OD0... ODN-1)를 입력부에서 수신하고 모듈 디코더(MDEC)로부터의 선택 신호(SL1... SLN-1)를 입력부에서 수신하며, 동일치 않은(not equal) 신호(NQ)를 출력부에서 공급한다.
비교기(CMP')는 총 N-1개의 제1 레벨 '배타적 또는' 'XOR' 논리 게이트(XG1, XG2... XGN-1), 총 N-1개의 AND 논리 게이트(AG1, AG2... AGN-1) 및 하나의 OR 게이트(OG)를 포함한다. 각 XOR 게이트(XG1... XGN-1)는 레퍼런스 메모리 모듈로부터의 출력 데이터(OD0)를 하나의 입력부에서 수신하고 하나의 보조 메모리 모듈로부터의 출력 데이터(OD1... ODN-1)를 하나의 입력부에서 수신하며, 각 비교 신호(CS1... CSN-1)를 출력부에서 공급한다. 각 AND 논리 게이트(AG1... AGN-1)는 대응하는 XOR 게이트로부터의 비교 신호(CS1... CSN-1)를 하나의 입력부에서 수신하고 대응하는 선택 신호(SL1... SLN-1)를 하나의 입력부에서 수신하며, 인에이블된 비교 신호(ECSi)(ECS1, ECS2... ECSN-1)를 출력부에서 각각 공급한다. 최종적으로, OR 게이트(OG)는 각 AND 게이트(AG1... AGN-1)로부터 인에이블된 비교 신호(ECS1... ECSN-1)를 입력에서 각각 수신하고 동일치 않은 신호(NQ)를 출력부에서 공급한다.
동작시, XOR 게이트(XGi)에 의해 공급되는 비교 신호(CSi)는 보조 모듈로부터의 출력 데이터가 레퍼런스 모듈로부터의 출력 데이터와 매칭하지 않는 경우 1로 설정된다. 두 출력 데이터가 상이하고 보조 모듈이 병렬 판독용으로 선택된 경우 AND 게이트(AGi)의 출력은 1로 설정된다. 그러나 출력 데이터가 동일한 (논리 0) 경우, 인에이블된 비교 신호(ECSi)는 논리 0으로 설정되고, 이는 다른 모듈로부터의 출력 데이터를 평가하는 동작에 영향을 미치지 않는다. 더욱이, 데이터가 동일치 않으나 (논리 1) 선택 신호가 논리 0으로 설정된 경우, 인에이블된 비교 신호(ECSi)는 논리 0으로 설정되고, 이는 다른 모듈로부터의 출력 데이터를 평가하는 동작에 영향을 미치지 않는다. 예를 들어, 상이한 사이즈의 메모리 모듈을 병렬 테스트하는 경우에 또는 모듈들 중 하나가 손상된 경우, 그 선택 신호는 0로 설정되어 비교기(CMP')에 의해 공급되는 동일치 않은 결과에 영향을 미치지 않는다.
불균일한 메모리 모듈 사이즈를 병렬 테스트하는 모드 동안, 병렬 기록은 병렬 신호(PS)를 논리 1(논리 하이 값)로 설정하는 것에 의해 수행된다. 테스트 입력 데이터(ID)는 데이터 버스(DB)에 인가되고 모든 모듈에 제공되지만, 모듈 디코더(MDEC)에 의해 선택된 모듈에만 기록된다. 메모리 공간의 어드레싱이 시작하고, 모듈(MEM0')의 물리적 공간에 기초하여, 물리적 시작 어드레스 PSA=000에서 시작한다. 모듈 디코더(MDEC)는 선택 신호(SL0', SL1', SL2')에 의하여 모듈(MEM0', MEM1', MEM2')을 선택한다. 데이터 버스(DB)에 있는 입력 데이터(ID)는 모든 모듈의 동일한 어드레스(AD)에 기록된다. 어드레스가 증가함에 따라, 데이터는 물리적 종료 어드레스(PE2)에 도달할 때까지 테스트 공간(TS012)에 기록되고, 이 점에서 모듈 디코더는 선택 신호(SL2')를 0으로 설정하여, 모듈(MEM2')을 선택 해제한다. 공정이 연속해서, 물리적 종료 어드레스(PE1)에 도달하면 테스트 공간(TS01)에 데이터를 기록하고, 선택 신호(SL1')를 0으로 설정한다. 최종적으로, 테스트 공간(TS0)이 개별적으로 기록된다.
병렬 판독이 병렬 신호를 1로 설정(또는 유지)하는 것에 의해 수행된다. 이전과 같이, 모듈(MEM0')의 물리적 공간의 어드레스는 사이클링되어, 모듈 디코더(MDEC)는 물리적 범위가 더 이상 포함되지 않는 경우 선택 신호(SLi)를 0으로 설정한다. 각 모듈의 어드레스(AD)에 의해 지시된 메모리 셀에 저장된 데이터가 판독되어 출력 데이터(ODi)로서 비교기(CMP')에 공급된다. 모듈 디코더에 의해 선택 신호를 0으로 설정하는 것은 비교 회로(CMP')에 의해 출력 데이터를 비교하는 동작에 영향을 미친다. AND 게이트는 출력을 0으로 설정하여, 데이터 비교시 동일치 않은 메모리 사이즈들이 간섭하는 것을 방지하고, 다시 말해, 동일치 않은 신호(NQ)의 결과가 거짓으로 되는 것을 방지한다.
이 기술 분야에 통상의 지식을 가진 자라면 모듈 디코더(MDEC), 어드레스 버스(AB), 데이터 버스(DB), 기록 회로(WCT) 및 판독 회로(RCT)가 메모리 모듈 내 메모리 셀에 기록하고 판독하며 소거하는 정상 메모리 동작을 수행하는데 사용될 수 있는 것을 이해할 수 있을 것이다. 정상 동작 동안, 비교 회로(CMP) 및 병렬 신호(PS)는 디스에이블되거나 또는 그 값을 무시할 수 있다.
나아가, 도 5에 대하여 제시된 모듈 선택 공정 및/또는 도 6에 도시된 비교 회로(CMP')는 동일한 사이즈의 메모리 모듈로 구현될 수 있다. 예를 들어, 메모리 모듈의 서브세트에만 병렬 테스트를 수행하는 것이 요구될 수 있고, 이 경우에, 대응하는 선택 신호는 필요에 따라 1로 설정되어, 모듈을 인에이블하여 출력을 비교한다.
이 기술 분야에 통상의 지식을 가진 자라면 본 발명에 따른 반도체 디바이스를 테스트하는 방법이 여러 구현 상의 변형을 받을 수 있다는 것을 더 이해할 수 있을 것이다. 예를 들어, 전술된 바와 같은 테스트 방법은 반도체 웨이퍼가 개별 칩으로 다이싱(싱귤레이션)되기 전에 수행되거나 또는 다이싱 후에 각 개별 칩에 수행될 수도 있다.
다른 물리적 구현이 더 고려될 수 있다. 예를 들어, 메모리 모듈은 별개의 반도체 칩 위에 별개의 지지부 위에 위치될 수 있다.
나아가, 이 기술 분야에 통상의 지식을 가진 자라면 도 5에 도시된 것과는 다른 모듈 디코딩 방법이 제공될 수 있다는 것을 이해할 수 있을 것이다. 예를 들어, 동시 단계(S1, S4, S9) 대신에, 공정은 제일 먼저 선택 신호(SL0)가 1로 설정되어야 할지를 결정하고 나서, 이후 병렬 신호(PS)의 상태에 따라 신호(SL1, SL2)가 1로 설정되어야 할지 여부를 결정할 수 있다. 대안적으로, 모듈 선택 공정은 제일 먼저 병렬 신호의 상태를 결정하고 나서, 이후 물리적 및 시스템 어드레스에 따라 선택되어야 할 모듈(들)을 결정할 수 있다. N개의 이용가능한 모듈들 중에서 2개 이상의 불연속적인 시스템 메모리 모듈을 개별적으로 선택하여, 예를 들어 모듈(MEM1')로부터 출력 데이터를 비교함이 없이 모듈(MEM0' 및 MEM2')로부터 출력 데이터를 비교하는 동작이 제공될 수 있다.
메모리 모듈을 선택 해제하는 대신에, 그 출력이 마스킹되거나, 필터링되거나 또는 그렇지 않고 무시될 수 있다. 모듈 디코더는 선택 신호(SLi)와 함께 어드레스(AD)를 모든 메모리 모듈에 더 공급할 수 있고, 이 경우 메모리 모듈은 어드레스 버스에 링크되지 않는다.
최종적으로, 신호 및 값은 역전될 수 있고, 예를 들어 사용되는 논리 및 논리 게이트에 따라 "동일한"(equal) 신호 대신에 "동일치 않은"(not equal) 신호 등이 사용될 수 있다.
본 발명에 따른 반도체 디바이스는 다수의 메모리 모듈을 구비할 수 있는 임의의 다른 디바이스 뿐만 아니라 모바일 폰, 뮤직 플레이어 등과 같은 휴대용 디바이스에 포함될 수 있다.

Claims (9)

  1. 반도체 디바이스(DV1, DV2)로서,
    - N개의 메모리 모듈(MEM0-MEMN-1, MEM0'-MEM2')로서, N은 3 이상이고, 각 모듈은 행과 열로 배열된 메모리 셀의 어레이를 포함하는, N개의 메모리 모듈,
    - 각 모듈에 연결되고 상기 메모리 셀에 데이터(ID)를 기록하도록 구성된 기록 회로(WCT),
    - 각 모듈에 연결되고 상기 메모리 셀로부터 출력 데이터(OD0-ODN-1)를 공급하도록 구성된 판독 회로(RCT),
    - 정규 동작 모드에서 하나의 메모리 모듈(MEM0-MEMN-1, MEM0'-MEM2')을 개별적으로 선택하고, 병렬 모드에서 2개 이상의 상기 모듈을 집합적으로 선택하도록 구성된 모듈 선택 회로(MDEC), 및
    - 상기 N개의 모듈에 연결되고, 상기 병렬 모드에서, 2개 이상의 상기 N 모듈에 의해 공급되는 출력 데이터를 비교하도록 구성된 비교기 회로(CMP, CMP')를 포함하며,
    - 상기 N개의 메모리 모듈은 레퍼런스 모듈로 지정된 하나의 모듈(MEM0, MEM0') 및 보조 모듈로 지정된 N-1개의 모듈(MEM1-MEMN-1, MEM1', MEM2')을 포함하고,
    - 상기 비교기 회로(CMP, CMP')는 각 보조 모듈에 의해 공급되는 출력 데이터(OD1-ODN-1)를 상기 레퍼런스 모듈에 의해 공급되는 출력 데이터(OD0)와 비교하도록 구성되고,
    - 상기 반도체 디바이스는 상기 출력 데이터(OD0)를 상기 레퍼런스 모듈(MEM0, MEM0')로부터 데이터 검증 수단(ATE)에 공급하도록 구성된 것을 특징으로 하는 반도체 디바이스.
  2. 제1항에 있어서,
    상기 레퍼런스 모듈(MEM0, MEM0')에 의해 공급되는 출력 데이터(OD0)에 순환 중복 체크를 수행하고, 체크 결과(CRR)를 상기 데이터 검증 수단(ATE)에 공급하도록 구성된 회로(CRC)를 더 포함하는 것을 특징으로 하는 반도체 디바이스.
  3. 제1항 또는 제2항에 있어서,
    상기 검증 수단(ATE)은 상기 모듈 선택 회로(MDEC), 상기 비교기 회로(CMP, CMP') 및 상기 레퍼런스 모듈(MEM0, MEM0')에 연결된 내장된 자체 테스트 회로인 것을 특징으로 하는 반도체 디바이스.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 비교기 회로(CMP')는 모듈 선택 신호(SL1-SLN-1, SL1', SL2')의 상태에 따라 보조 모듈(MEM1-MEMN-1, MEM1', MEM2')에 의해 공급되는 출력 데이터(OD1-ODN-1)를 상기 레퍼런스 모듈(MEM0, MEM0')에 의해 공급되는 출력 데이터(OD0)와 비교하는 동작을 인에이블 및 디스에이블하는 수단(AG1-AGN-1)을 더 포함하는 것을 특징으로 하는 반도체 디바이스.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    2개 이상의 상기 메모리 모듈(MEM0', MEM1', MEM2')은 메모리 셀의 상이한 행 번호를 포함하고, 최대 행 번호를 포함하는 상기 메모리 모듈(MEM0')이 레퍼런스 어레이로 지정되는 것을 특징으로 하는 반도체 디바이스.
  6. 제5항에 있어서,
    상기 모듈 선택 회로(MDEC)는,
    - 입력부에서 병렬 신호(PS) 및 모듈 신호(MS)를 수신하는 동작,
    - N개의 모듈 선택 신호(SL0-SLN-1, SL0'-SL2')를 모듈마다 하나씩 출력부에서 공급하는 동작, 및
    - 상기 병렬 신호의 상태에 상관없이 하나 이상의 선택 신호를 선택 해제하는 동작을 수행하도록 구성된 것을 특징으로 하는 반도체 디바이스.
  7. N개의 메모리 모듈(MEM0-MEMN-1, MEM0'-MEM2')로서, N은 3 이상인 메모리 모듈을 병렬로 테스트하는 방법으로서,
    - 각 메모리 모듈에서 어드레스(AD)에 입력 데이터(ID)를 기록하는 단계,
    - 상기 모듈의 어드레스에서 상기 데이터를 판독하여 출력 데이터(OD0-ODN-1)를 취득하는 단계,
    - 상기 모듈로부터의 출력 데이터가 동일한 (EQ, NQ)지 여부를 결정하는 단계를 포함하며,
    - 상기 모듈 중 하나를 레퍼런스 모듈(MEM0, MEM0')로 지정하고 상기 N-1개의 나머지 모듈(MEM1-MEMN-1, MEM1', MEM2')을 보조 모듈로 지정하는 단계,
    - 테스트되는 상기 보조 모듈 각각으로부터의 출력 데이터(OD1-ODN-1)를 상기 레퍼런스 모듈로부터의 출력 데이터(OD0)와 비교하는 단계, 및
    - 상기 레퍼런스 모듈로부터의 출력 데이터를 데이터 검증 수단(ATE)에 공급하는 단계를 포함하는 것을 특징으로 하는 메모리 모듈을 병렬로 테스트하는 방법.
  8. 제7항에 있어서,
    - 최대 메모리 모듈(MEM0')를 결정하는 단계, 및
    - 상기 최대 메모리 모듈을 레퍼런스 모듈로 지정하는 단계를 포함하는 것을 특징으로 하는 메모리 모듈을 병렬로 테스트하는 방법.
  9. 제8항에 있어서,
    병렬 동작 동안, 상기 모듈의 서브세트에 공통인 테스트 공간(TS012, TS01)에 속하는 어드레스에 따라 N개의 메모리 모듈 중 2개 이상의 메모리 모듈의 서브세트(MEM0', MEM1')를 선택하는 단계를 더 포함하는 것을 특징으로 하는 메모리 모듈을 병렬로 테스트하는 방법.
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