JP4229715B2 - テスト回路及び半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、複数の不揮発性メモリマクロを備えた半導体装置（以下、ＬＳＩとする）に関し、特に、メモリマクロを構成する電気的に消去及び書き込み可能な不揮発性メモリセルの消去及び書き込み結果の確認（以下、「ベリファイ試験」ともいう）を効率的に行うテスト手段を備えたＬＳＩに関する。
【０００２】
【従来の技術】
先ず、電気的に消去及び書き込み可能な不揮発性の半導体記憶装置（Electrically Erasable and Programmable Read Only Memory ；ＥＥＰＲＯＭ）のメモリセルの概略について以下に説明する。よく知られているように、不揮発性メモリセルは、半導体基板上に、ゲート絶縁膜、浮遊（フローティング）ゲート、制御（コントロール）ゲート電極を備えており、浮遊ゲートに負電荷が蓄積されていない状態で制御ゲート電極に正電圧が印加されると、メモリセルトランジスタがオン状態となり、一方、浮遊ゲートに電子が注入されて負電荷が蓄積されている場合に、制御ゲート電極に正電圧が印加されても、浮遊ゲートに蓄積されている負電荷により、ソース・ドレイン間には、直ちにチャネルは誘起されず、このためメモリセルは直ちにオン状態とはならず、制御ゲート電極に印加する電圧を更に上げ、閾値電圧よりも高くすることで、メモリセルがオン状態となる。
【０００３】
図９は、一括消去型のＥＥＰＲＯＭ（「フラッシュメモリ」ともいう）の構成の典型例を模式的に示す図である。図９を参照すると、浮遊ゲートを備えたメモリセルMCがマトリクス状に配列されて、複数個のメモリセルMCからなるメモリセル・アレイが構成されている。このメモリセル・アレイにおいて、同一行のメモリセルの制御ゲートを共通に接続して複数のワード線５０８が形成され、同一列のメモリセルのドレインを共通に接続して複数のビット線５０９が形成され、メモリセルのソースを共通に接続して複数のソース線（「共通ソース線」ともいう）５１０が形成されている。尚、メモリセルアレイを複数のセクタに分割して構成し、同一セクタ内の複数のメモリセルのソースを共通ソース線に接続する構成とし、セクタ単位に一括消去する構成も多用されている。
【０００４】
ワード線５０８はＸデコーダ５１１に接続されており、ビット線５０９はＹデコーダ５１２に接続されている。
【０００５】
各メモリセルのソースが接続される複数のソース線５１０は共通に接続されて切り換え回路５１３に接続され、この切り換え回路５１３によりメモリセルの読み出し，書き込み時には接地電位に、又メモリセルの消去時には消去電圧発生回路５１４にそれぞれ切り換えて接続される。
【０００６】
又、メモリセルの読み出し制御を行うための読み出し制御回路５１５と、メモリセルの書き込み制御を行うための書き込み制御回路５１６とを備えており、読み出し制御回路５１５，書き込み制御回路５１６，及び消去制御回路５１７の各制御出力信号は、Ｘデコーダ５１１及びＹデコーダ５１２にそれぞれ供給されている。
【０００７】
図１０（ａ）、図１０（ｂ）は、フラッシュメモリの書き込みベリファイ、及び消去ベリファイの手順の一例を示す流れ図である。図９及び図１０を参照して、従来のフラッシュメモリの動作について説明する。
【０００８】
メモリセルに対するデータの書き込み時には、共通ソース線５１０は切り換え回路５１３を介して接地電位に接続され、メモリセルのソース電位が接地電位とされ、書き込み制御回路５１６を作動させてＹデコーダ５１２で選択されたビット線を高電圧として、該ビット線に接続するメモリセルのドレインに高電圧を印加し、又Ｘデコーダ５１１で選択されたワード線を高電位としてメモリセルの制御ゲートを高電圧（例えば１２Ｖ）とし、選択されたメモリセルにおいて、ドレイン近傍で発生したホットエレクトロンが浮遊ゲートに注入される。
【０００９】
この後、図１０（ａ）に、その手順を示したように、書き込み状態をオフとして、書き込みベリファイ動作が行われる。即ち、デバイスの書き込みアドレスのメモリセルからデータを読み出し（ステップＳ１０５）、この読み出したデータが所定の書き込みデータと一致しているか確認して（ステップＳ１０６）、所定のデータが書き込まれていれば書き込み動作は終了し、ステップＳ１０６の結果が不一致の場合には、ステップＳ１０１に戻り、当該アドレスのメモリセルに対して再度書き込みを行う。
【００１０】
データの読み出し時には、書き込み時と同様、共通ソース線５１０は接地電位に接続され、読み出し制御回路５１５を作動させてＹデコーダ５１２、Ｘデコーダ５１１によりビット線、ワード線をそれぞれ所定の電圧に設定し、メモリセルのゲート、ドレインに所定電圧を設定し、選択されたメモリセルを読み出す。その際、選択されたメモリセルに接続されるビット線に流れる電流の大小を、不図示のセンスアンプで検出することにより、メモリセルに記憶されたデータの“１”、“０”を判定する。（尚、以下の説明で“１”、“０”は、それぞれ論理値を示す。）
又、メモリセルのデータ消去時には、共通ソース線５１０は切り換え回路５１３を介して消去電圧発生回路５１４に接続され、消去制御回路５１７を作動させて共通ソース線５１０を高電位（例えば１２Ｖ）に設定し、メモリセルのソースを高電位とし、全ワード線を接地電位に設定し、全ビット線を開放状態として、メモリセルのドレインをオープンとし、全メモリセル（又はセクタ単位）の一括消去を行う（ステップＳ２０２）。その際、メモリセルの浮遊ゲートとソース間に強電界が発生し、トンネル現象を利用して、浮遊ゲート内の電子がソース側に引き抜かれる。
【００１１】
尚、フラッシュメモリでは、実際の消去動作の前に、一括消去の対象となる全てのメモリセルの閾値をほぼ同一に揃えるために、一括消去される全ビットの書き込みが予め行われる（図１０（ｂ）のステップＳ２０１）のが一般的である。この後、メモリセルのオーバーイレーズ（過消去）が生じないように、消去時間を所定時間に細かく分割し、該所定時間単位に少しづつ消去動作及び消去動作後に全てのメモリセルの閾値をチェックする消去ベリファイが行われ、適正な閾値に到達すると、消去動作を止めるようにしている。即ち、消去状態チェックモードにおいて、デバイスからデータを読み出し（ステップＳ２０５）、データが消去されているか確認し（ステップＳ２０６）、消去されていない場合には、再び、所定時間だけ消去動作を行い（ステップＳ２０２）、一方、消去されている場合には、消去状態のチェックを行ったアドレスが最終番地であるか否かチェックし、最終番地でない場合次のアドレスに進んで（ステップＳ２０８）、当該アドレスのメモリセルの消去状態のチェックを行い、一方、最終番地である場合には、消去処理が完了する。
【００１２】
消去時間が或る値以上になると、初期状態では例えば閾値電圧５Ｖ程度に書き込まれていたメモリセルの閾値電圧が負の値となり、このメモリセルは、そのゲート電位が接地電位である場合でもオンするデプレッション状態となり、オーバーイレーズ（過剰消去）が生じると、正しいデータが読み出せなくなる。例えば図９に示すメモリセル・アレイにおいて、メモリセルＨが過剰消去された状態で、例えばメモリセルＪにデータを書き込み、更にこのデータを読み出す場合、選択されたメモリセルＪではドレイン・ソース間に電流は流れないが、非選択のメモリセルＨでドレイン・ソース間に電流が流れ、このためビット線Ｂ１に電流が流れ、センスアンプでは、オフ・ビットであるメモリセルＪをオン・ビットとして検出してしまうことになる。従って、かかる過剰消去の発生を回避するために、上記したように所定時間単位での一括消去、及びこれに続くアドレス毎の消去ベリファイを繰り返す手順が行われており、消去ベリファイは、読み出し動作及び書き込みベリファイと比べて、遙かに長い時間を要している。
【００１３】
即ち、従来のフラッシュメモリにおいては、読み出し動作、ベリファイを含む書き込み動作、ベリファイを含む消去動作の順に、動作時間が長くなり、例えば読み出し動作には１００ｎｓ（ナノ秒）のオーダの時間、ベリファイを含む書き込み動作には数十μｓ（マイクロ秒）のオーダの時間、ベリファイを含む消去動作には数百ｍｓ（ミリ秒）のオーダの時間をそれぞれ要しており、このため、メモリ容量の増大とともに、ベリファイ動作を伴うテスト時間は、長大化している。
【００１４】
そして、フラッシュメモリ等の不揮発性メモリとＣＰＵ（central processing unit ）を同一基板上に備えたマイクロプロセッサ等のＬＳＩにおいては、必要とされるメモリ容量の増大、及びユーザ側での各種応用形態に対応するため、不揮発性メモリが複数のメモリブロック（メモリマクロ）に分割された形態でユーザに提供されている。マイクロコンピュータに内蔵される不揮発性メモリには、通常、ＣＰＵで実行されるプログラム及びデータ等が格納され、製造側では、例えば、８ビット×１２８Ｋ（＝１メガビット）のメモリブロックを予め４個用意しておき（最大４Ｍビット）、ユーザ側のアプリケーションに応じて、使用するメモリブロックのコンフィギュレーションを可変可能とした構成が用いられている。これは、メモリ容量の増大とともに、一つのメモリセルアレイにて、必要とされる大容量のメモリを構成した場合、例えば一つのビット線にドレインが接続されるセルトランジスタの個数の増大に伴い、負荷も増大し、更に配線抵抗、配線容量の増大に伴い、ビット線の一側の端部から他側端部に位置するセルトランジスタに対して均一に信号伝送することが困難となるためである。即ち、複数のメモリブロックに予め分割しておき、必要な容量に対応したメモリブロックを用いることで、高速アクセスを実現しながら、メモリ容量を確保している。
【００１５】
ところで、不揮発性のメモリブロックを複数備えたＬＳＩにおいて、各メモリブロックの出力データをそのままテスト用の端子から並列に外部に出力する構成とした場合、メモリブロックの数に比例して、ＬＳＩに設けるテスト専用の出力端子数が増大することになり、非効率且つ不経済である。特に、不揮発性のメモリブロックが４ビット、８ビット等の多ビット構成の場合、テスト専用の出力端子数が増大し、各メモリブロックの出力データをそのままテスト用の端子から並列に外部に出力する構成は、端子数の制約、コストの点から実際には用いられない。
【００１６】
従来、上記のような多ビット構成の不揮発性メモリブロックを複数備えたＬＳＩにおいては、例えば図１１に示すような構成が用いられていた。
【００１７】
図１１は、フラッシュ型のＥＥＰＲＯＭの複数のメモリブロックを同一基板上に備えた従来のマイクロプロセッサの構成の一例を示す図である。図１１を参照すると、このマイクロプロセッサ２００において、メモリブロック６０１_1〜６０１_3は、同一ビット幅（ｎビット幅）（但し、ｎは２以上の整数）の多ビット構成のフラッシュメモリよりなり、メモリブロック６０１_1〜６０１_3からの出力データを転送するデータバス６０３_1〜６０３_3を入力とするセレクタ６０４を備え、データ出力端子６０５には、セレクタ６０４で選択されたメモリブロックの出力データ（ｎビット）が出力される。
【００１８】
書き込みベリファイ又は消去ベリファイ試験を実行する際に、不図示の自動テスト装置から供給されるアドレス信号がアドレスバス６０２からメモリブロック６０１_1〜６０１_3に対して読み出しアドレスとして供給され、データ出力端子６０５には、セレクタ６０４で選択されたメモリブロックの出力データが出力され、出力データが不図示の自動テスト装置のピンエレクトロスカードのコンパレータに供給される。セレクタ６０４の選択を制御する選択信号は、不図示の自動テスト装置から供給される。一方、通常動作時には、不図示のＣＰＵからの読み出しアドレスによりメモリブロック６０１_1〜６０１_3から読み出されたデータはＣＰＵに読み出しデータとして供給される。データ出力端子６０５はテスト専用外部端子とされており、このデータ出力端子６０５はメモリブロックの出力データのビット幅分用意される。
【００１９】
しかし、このＬＳＩのように、複数の不揮発性メモリブロックからの出力データをセレクタで選択して出力端子から出力することで、テスト専用外部端子の端子数を制限するようにした構成は、結果的に、不揮発性メモリブロックを含むＬＳＩの試験時間を著しく増大させる、という問題点を有してしている。
【００２０】
因みに、フラッシュメモリのテストで通常行われているテストシーケンスの一例についてみると、例えば図１２に示すように、先ずテスト１で消去と消去ベリファイが行われる（ステップＳ３０１，Ｓ３０２）。その際、消去ベリファイが不可（フェイル）の場合、前述したように、再び、消去が行われる。
【００２１】
消去ベリファイがパスすると、テスト２でチェッカーパターンの書き込みと書き込みベリファイが行われる（ステップＳ３０３，Ｓ３０４）。
【００２２】
書き込みベリファイがパスすると、次のテスト３で消去と消去ベリファイが行われる（ステップＳ３０５，Ｓ３０６）。
【００２３】
続いて、テスト４でチェッカーバーパターンの書き込みと書き込みベリファイが行われ（ステップＳ３０７，Ｓ３０８）、書き込みベリファイがパスすると、再びテスト５で消去と消去ベリファイが行われる（ステップＳ３０９，Ｓ３１０）。
【００２４】
続いて、テスト６で全“０”データ書き込み（All "0" WRITE ）と書き込みベリファイが行われる（ステップＳ３１１、Ｓ３１２）。
【００２５】
続いて、テスト７でバーンイン（ウェハベーク）を行った後、再び書き込みベリファイが行われ（ステップＳ３１３，Ｓ３１４）、再びテスト８で消去と消去ベリファイが行われる（ステップＳ３１５，Ｓ３１６）。
【００２６】
図１１に示したＬＳＩを被試験デバイスとして、上記したテストシーケンスからなるテストを実行する場合、メモリブロック６０１_1〜６０１_3のうちセレクタ６０４で選択された出力データがデータ出力端子６０５から出力される構成とされているため、メモリブロック６０１_1〜６０１_3の間で並列にベリファイ動作を行うことはできない。即ち、端子数の制約から、セレクタ６０４でメモリブロックの出力データを選択して外部端子に出力する構成とされており、ベリファイ動作に必要なデータの読み出しにあたり、複数のメモリブロックの読み出しデータを同時に外部に出力することができない。
【００２７】
このため、従来のＬＳＩのテスト工程において、ベリファイ試験を行うにあたり、セレクタ６０４で、メモリブロック６０１_1〜６０１_3の出力データを、順次、切り換えて、データ出力端子６０５に出力し、自動テスト装置のコンパレータで期待値と比較してパス、フェイルを判定しており、ＬＳＩ内に内蔵されるメモリブロックのメモリ容量の増大、及び、メモリセルブロックの個数の増大に伴い、ベリファイ試験時間が増大する、ことになる。
【００２８】
本発明者は、上記のような問題を解決する手段として、特許文献１により、複数の不揮発性メモリマクロを備えたＬＳＩにおいても、テスト専用端子の数の増大を抑止しながら、ベリファイ試験等の試験時間の短縮を可能にしたＬＳＩを提案している。
【００２９】
図１３は、特許文献１に開示されたＬＳＩの一例の概略構成を示す図である。図１３を参照すると、ＬＳＩ７００は、３個の不揮発性メモリブロックであるフラッシュメモリブロック（以下、「メモリマクロ」とする）７０１_1〜７０１_3を備え、各メモリブロック７０１_1〜７０１_3からの出力は出力データバス７０３_1〜７０３_3にそれぞれ出力され、ベリファイ回路７０５_1〜７０５_3に入力される。各メモリブロック７０１_1〜７０１_3からは複数（ｎ）ビット幅のデータが読み出しデータとして出力され、出力データバス７０３_1〜７０３_3はｎビット幅とされている。
【００３０】
ベリファイ回路７０５_1〜７０５_3は、それぞれ、ｎビット幅の出力データバス７０３_1〜７０３_3の各ビットデータと、期待値データ入力端子７０７から入力されるｎビット幅の期待値データ７０４の各ビットデータとがそれぞれ一致するか比較判定するためのｎ個の排他的論理和ゲートＥＸＯＲ1〜ＥＸＯＲnと、ｎ個の排他的論理和ゲートＥＸＯＲ1〜ＥＸＯＲnの出力の論理和をとりベリファイ結果判定信号をベリファイ結果出力端子７０６_1〜７０６_3に出力する論理和ゲートＯＲと、を備えている。ＬＳＩ７００においては、ベリファイ結果出力端子７０６_1〜７０６_3は、メモリブロック７０１_1〜７０１_3の個数分設けられており、各ベリファイ回路７０５_1〜７０５_3からのベリファイ結果判定信号は、並列に、不図示の自動テスト装置に出力される。
【００３１】
ＬＳＩ７００のテスト時、書き込みベリファイ及び消去ベリファイ試験は、３個のメモリブロック７０１_1〜７０１_3で並列に行われる。即ち、３個のメモリブロック７０１_1〜７０１_3に対して、不図示の自動テスト装置側から同一の読み出しアドレスが供給され、ベリファイ回路７０５_1〜７０５_3の各々で、メモリブロック７０１_1〜７０１_3からそれぞれ出力された読み出しデータを、不図示の自動テスト装置から期待値データ入力端子１０７に供給された期待値データとビット単位で比較することで、ＬＳＩ７００自体でベリファイを行い、期待値データと一致しないビットデータが存在する場合には、即ち、いずれか一つの排他的論理和ゲートＥＸＯＲの出力信号が“１”であったとき、論理和ゲートＯＲから出力されるベリファイ結果判定信号は“１”となる。ベリファイ結果出力端子７０６_1〜７０６_3には、不図示の自動テスト装置のコンパレータが接続されており、自動テスト装置では、各ベリファイ回路７０５_1〜７０５_3からのベリファイ結果判定信号が“０”のときはパス、“１”のときはフェイルと判定する。
【００３２】
従って、例えば各メモリブロックが８ビットデータ出力（データバスのビット幅ｎ＝８）であるとしたとき、ベリファイ試験の高速化を図るために、３個のメモリブロックのデータをパラレルに出力する回路構成とした場合、ｍ×ｎ＝２４個のテスト専用の出力端子が必要とされ、更に、自動テスト装置のコンパレータも２４個必要とされることになるが、ＬＳＩ７００によれば、テストに要する時間は変わらないが、必要とされるテスト専用の出力端子としては、メモリブロックの個数分（３）の３個のベリファイ結果出力端子７０６_1〜７０６_3を設けるだけでよく、テスト専用の出力端子数を特段に縮減しており、自動テスト装置でベリファイ試験に必要とされるコンパレータも３個で済むことになる。
【００３３】
【特許文献１】
特開２００１−１５５５００号公報
【００３４】
【発明が解決しようとする課題】
上記の通り、特許文献１のＬＳＩでは、書き込みベリファイ試験及び消去ベリファイ試験に要する時間を各メモリマクロのデータを全ビットパラレルに出力する回路構成とした場合と同等に維持しながら、各メモリマクロのベリファイ試験のためのテスト専用の出力端子の数をＬＳＩに内蔵されるメモリマクロの数と同数まで大幅に縮減している。
【００３５】
しかし、近年ＬＳＩに内蔵される不揮発性メモリマクロの数の増加や、メモリマクロの構成（一つのメモリマクロに含まれるメモリセルの数）の多様化が進んでいる。特に、メモリサイズの異なる複数のメモリマクロベリファイ試験を、テスト専用の端子の数を増加させることなく、同時並列に実施することは、これまで実現されておらず、テスト専用の端子数の増加を抑制しながら構成の多様化したメモリマクロのベリファイ試験を一層効率化することが望まれている。
【００３６】
従って、本発明の目的は、例えば構成の多様な複数の不揮発性のメモリマクロを内蔵したＬＳＩで、テスト専用の端子数の増加を抑制しながら構成の多様化したメモリマクロのベリファイ試験を一層効率的に実施できるテスト回路及びこのようなテスト回路を内蔵するＬＳＩを提供することにある。これ以外の本発明の目的、特徴、利点等は以下の説明から、当業者には直ちに明らかとされるであろう。
【００３７】
【課題を解決するための手段】
そのため、本発明によるテスト回路は、
ｎビット（ｎは正の整数）の第１信号、ｎビットの参照信号及び所定の出力制御信号が入力されて、前記第１信号と前記参照信号とが互いに一致しているか対応するビット毎に比較され、前記出力制御信号に制御されて所定の比較結果がテスト回路出力信号として出力されるブロックテスト手段がｍ個（ｍは２以上の整数）と、
ｍ個の前記テスト回路出力信号が入力され、全てが一致しているときに一致を示す総合判定結果信号が出力される第１論理処理手段と、が含まれ、
前記ブロックテスト手段は、
前記第１信号と前記参照信号が入力されて互いに一致しているかが対応するビット毎に比較され、全てが一致しているときに一致を示すブロック判定結果信号が出力されるブロック判定手段と、
前記ブロック判定結果信号と所定の基準信号が被選択信号として入力されると共に、前記出力制御信号が選択信号として入力され、前記出力制御信号に応じて前記ブロック判定結果信号又は前記基準信号がテスト回路出力信号として出力されるブロック出力選択手段と、
を備えることを特徴とする。
【００３８】
このとき、前記基準信号は、前記ブロック判定結果信号が一致を示す場合と同じ信号とすることができる。
【００３９】
又、前記第１信号が、前記参照信号と比較すべき有効信号であるか比較対象とならない無効信号であるかに応じて、前記出力制御信号が、前記ブロック判定結果信号又は前記基準信号が選択されるしてもよく、前記第１信号が有効信号であるとき前記ブロック判定結果信号が選択され、前記第１信号が無効信号であるとき前記基準信号が選択されるようにすることができる。
【００４０】
又、前記ブロック判定手段は、入力される二つの信号が比較され一致又は不一致を示す比較結果信号が出力されるｎ個の個別比較手段と、
ｎ個の前記比較結果信号が入力され、全てが一致しているときに一致を示すブロック判定結果信号が出力される第２論理処理手段と、を備える構成とすることができる。
【００４１】
又、本発明によるＬＳＩは、電気的に消去及び書き込み可能な不揮発性のメモリセルをそれぞれが複数個含むｍ個（但し、ｍは２以上の整数）のメモリマクロと、前記メモリセルの消去及び書き込み結果の確認（消去ベリファイ試験及び書き込みベリファイ試験）を行うためのテスト手段と、このテスト手段によるテスト結果を外部に出力するテスト出力端子と、を備え、
ｍ個の前記メモリマクロの中の少なくとも一つのメモリマクロに含まれる前記メモリセルの数（以下、単にメモリサイズとする）が、他のメモリマクロのメモリサイズと異なるものであり、且つ前記テスト手段はｍ個の前記メモリマクロを並列に試験する機能を有することを特徴とする。
【００４２】
このとき、前記テスト手段は、
各前記メモリマクロに対応させて設けられ、対応する前記メモリマクロから出力される複数ビット幅のデータと、期待値データとが互いに一致するか否か判定し、判定結果が第１判定信号として出力されるｍ個の比較判定手段と、
各前記比較判定手段に対応させて設けられ、対応する前記比較判定手段から出力される前記第１判定信号と所定の出力制御信号が入力され、この出力制御信号に応じて前記第１判定信号又は所定の基準信号のいずれかが選択されて第２判定信号として出力されるｍ個の第１選択手段と、
各前記第１選択手段から出力される前記第２判定信号が入力され、各前記メモリマクロから出力されるデータと前記期待値データとが互いに一致するか否か判定し、判定結果が総合判定結果信号として出力される総合判定手段と、
を備え、
前記総合判定結果信号が前記テスト出力端子から出力される構成を有するものとすることができる。
【００４３】
又、前記出力制御信号は、前記メモリマクロに入力されるアドレス信号と当該メモリマクロのメモリサイズに応じて設定されるのが好ましい。具体的には、前記出力制御信号は、前記メモリマクロに入力されるアドレス信号に対応する前記メモリセルが当該メモリマクロの中に存在するときのみ前記第１判定信号を選択するのが望ましい。
【００４４】
尚、前記期待値データは、消去ベリファイ試験，及び書き込みベリファイ試験にそれぞれ対応したパターンデータを少なくとも含んでいる。又、前記期待値データは、期待値入力端子を更に設けて、この期待値入力端子から入力してもよいし、ＬＳＩに前記期待値データが予め記憶保持される記憶部を内蔵させ、ベリファイ試験の実行時に前記期待値データが各前記比較判定手段に対して出力されるようにしてもよい。
【００４５】
又、ＬＳＩに記憶部を内蔵させる場合、実行されるベリファイ試験の種別に対応した前記期待値データを前記記憶部から選択する第２選択手段を更に備え、この第２選択手段から各前記比較判定手段に対して出力される構成とするのが望ましい。
【００４６】
又、前記比較判定手段は、前記メモリマクロから出力される複数ビット幅の読み出しデータを、ビット毎に、前記期待値データの対応するビットと一致するか比較する複数の一致判定回路と、
前記複数の一致判定回路の出力を入力し、前記複数の一致判定回路の出力が全て一致を示している場合に一致の判定結果を、前記複数の一致判定回路の出力の中に一つでも不一致である場合には不一致の判定結果を、前記第１判定信号として出力する論理回路と、
を備えた構成とすることができる。
【００４７】
このとき、前記基準信号は、一致の判定結果に対応する信号とすることができる。又、消去ベリファイ試験又は書き込みベリファイ試験のときに、複数の各前記メモリマクロに対して読み出しアドレスが共通に供給されるのが望ましい。
【００４８】
又、本発明の他のＬＳＩは、ＣＰＵと、テスト用アドレス入力端子と、
前記ＣＰＵから出力されるＣＰＵアドレス信号と前記テスト用アドレス入力端子から入力されるテスト用アドレス信号とを入力し、テスト時にアクティブになるテストモード信号を選択信号として、通常動作時には前記ＣＰＵアドレス信号を選択し、テスト時には前記テスト用アドレス信号を選択して第１アドレス信号として出力する第３選択手段と、
前記第１アドレス信号と前記テストモード信号を入力し、前記メモリマクロに対する第２アドレス信号及び必要に応じてｍ個の前記メモリマクロの中のいずれが実際のアクセス対象であるかを指定する複数の第１イネーブル信号を出力するデコード手段と、
複数の前記メモリマクロのうち、通常動作時には、前記ＣＰＵでアクセスされたメモリマクロの出力データを選択して前記ＣＰＵに供給する第４選択手段と、
を更に備えた構成としてもよい。
【００４９】
このとき、前記ＣＰＵからのデータ信号と、テスト用のデータ入力端子から入力されるデータ信号とを入力し、テスト時に活性化されるテストモード信号を選択信号として、通常動作時には、前記ＣＰＵからのデータ信号を選択し、テスト時には、前記データ入力端子から入力されるデータ信号を出力する第５選択手段を備えることもできる。
【００５０】
又、本発明の更に他のＬＳＩは、
第１のメモリサイズを有する第１のメモリマクロと、
前記第１のメモリサイズよりも大きい第２のメモリサイズを有する第２のメモリマクロと、
テスト時に、前記第１のメモリマクロから読み出されたデータと期待値とを比較し、比較結果が一致又は不一致に応じて、第１の一致信号または第１の不一致信号を出力する第１の比較回路と、
テスト時に、前記第２のメモリマクロから読み出されたデータと前記期待値とを比較し、比較結果が一致又は不一致に応じて、第２の一致信号または第２の不一致信号を出力する第２の比較回路と、
前記第１の比較回路及び前記第２の比較回路から前記第１及び第２の一致信号を受け取ったとき、第３の一致信号を出力するゲート回路と、
前記第１及び第２の比較回路に共通に前記期待値を供給すると共に、前記第１のメモリマクロのテストが終了した後、前記第１の比較回路から前記第１の一致信号を出力させる制御回路とを備えることを特徴とする。
【００５１】
【発明の実施の形態】
次に、本発明について図面を参照して説明する。
図１は、本発明のテスト回路の一実施形態の構成を模式的に示す図で、（ａ）は概略ブロック図、（ｂ）は（ａ）のブロックテスト手段の詳細ブロック図である。図１を参照すると、本実施形態のテスト回路３００は、ｎビット（ｎは正の整数）の第１信号３３１、ｎビットの参照信号３３３及び所定の出力制御信号３３４が入力されて、第１信号３３１と参照信号３３３とが互いに一致しているか対応するビット毎に比較され、出力制御信号３１４に制御されて所定の比較結果がテスト回路出力信号３３７として出力されるブロックテスト手段３０１がｍ個（ｍは２以上の整数）と、
ｍ個のテスト回路出力信号３３７が入力され、全てが一致しているときに一致を示す総合判定結果信号３３８が出力される第１論理処理手段３０３と、を含み、構成されている。
【００５２】
又、ブロックテスト手段３０１は、それぞれに第１信号３３１と参照信号３３３が入力されて互いに一致しているかが対応するビット毎に比較され、全てが一致しているときに一致を示すブロック判定結果信号３３５が出力されるブロック判定手段３１０と、
ブロック判定結果信号３３５と所定の基準信号RSが被選択信号として入力されると共に、出力制御信号３３４が選択信号として入力され、出力制御信号３３４に応じてブロック判定結果信号３３５又は基準信号RSがテスト回路出力信号３３７として出力されるブロック出力選択手段３１５と、を備えている。
【００５３】
更に、ブロック判定手段３１０は、第１信号３３１と参照信号３３３の互いに対応するビットの信号が入力され、当該ビットの信号が一致しているか判定する個別判定手段３１１がｎ個と、ｎ個の個別判定手段３１１の各出力信号を全て入力し、全てが一致しているときに一致を示すブロック判定結果信号３３５が出力される第２論理処理手段３１３と、を備えて構成される。
【００５４】
尚、基準信号RSは、ブロック判定結果信号３３５が一致を示す場合と同じ論理状態を示す信号に設定される。
【００５５】
又、出力制御信号３３４は、第１信号３３１に応じて設定され、ｍ種類の信号からなる。即ち、任意の出力制御信号３３４_j（但し、ｊは１≦ｊ≦ｍの整数）は、ブロックテスト手段３０１_jに入力される第１信号３３１_jが有効信号であるか無効信号であるかに応じて、ブロック判定結果信号３３５_j又は基準信号RSが選択されるように設定される。
【００５６】
従って、例えばｎビット構成で、メモリサイズが異なる複数（ｍ個）の不揮発性のメモリマクロのベリファイ試験を並列に行う場合、試験アドレス信号は各メモリマクロに共通に供給されるので、メモリマクロによってはアドレス信号に対応するメモリセルが実在しない場合が生じる。この場合、アドレス信号に対応するメモリセルが実在しないメモリマクロからの読み出し信号は特定できないので、このメモリマクロからの読み出し信号を参照信号と比較しても無意味であり、第１信号としては無効信号となる。従って、ｊ番目のメモリマクロからの読み出し信号が第１信号３３１_jとして入力されるブロック判定手段３１０_jを含むブロックテスト手段３０１_jのブロック出力選択手段３１５_jに選択信号として入力される出力制御信号３３４_jは、アドレス信号に対応するメモリセルが実在するときは第１信号３３１_jが有効信号であり、アドレス信号に対応するメモリセルが実在しないときは第１信号３３１_jが無効信号となるように設定されればよい。これにより、アドレス信号に対応するメモリセルが実在するときはブロック判定結果信号３３５_jがテスト回路出力信号３３７_jとして選択され、アドレス信号に対応するメモリセルが実在しないときは基準信号RSがテスト回路出力信号３３７_jとして選択されるので、実在するメモリセルとの比較結果はそのままテスト回路出力信号３３７_jとして出力されるが、アドレス信号に対応するメモリセルが実在しないときは基準信号RSを出力させて、他のメモリマクロの判定に影響を及ぼさないようにすることができ、メモリマクロのサイズ構成が多様であっても、ベリファイ試験の並列実施を可能にしている。
【００５７】
尚、上記構成において第１論理処理手段３０３は、論理積回路や論理和回路或いはこれらの反転回路等で構成できる。又、個別判定手段３１１は排他的論理和回路やその反転回路等で構成でき、第２論理処理手段３１３はｎ入力の論理和回路（ＯＲ）やその反転回路（ＮＯＲ）等で構成でき、ブロック出力選択手段３１５は論理和回路や論理積回路或いはこれらの反転回路、或いはセレクタ回路等で構成できるが、実際にどのような回路構成とするかは、与えられる信号や所望の出力信号に応じて適宜選択すればよい。
【００５８】
又、このテスト回路３００は、ＬＳＩに含まれる複数のメモリマクロの中の一部のメモリマクロが部分的に消去・書き込み禁止されているベリファイ対象外セクタを含むような場合にも同様に適用できる。具体的には、ベリファイ試験対象アドレスがベリファイ対象外セクタ内のメモリセルを指定するとき、このベリファイ対象外セクタが含まれるメモリマクロからの読み出し信号が入力されるブロックテスト手段に入力される出力制御信号が、当該ブロックテスト手段のテスト回路出力信号として基準信号RSを選択するように、設定されればよい。
【００５９】
以下、上述したテスト回路３００の構成をベリファイ回路に適用した本発明のＬＳＩについて説明する。
図２は、本発明のＬＳＩの一実施形態の構成を模式的に示す概略ブロック図であり、図３はこのＬＳＩに含まれるベリファイ回路の一例の詳細ブロック図である。尚、以下では、特に限定されないが、ｍ＝３の場合を例として説明する。図２を参照すると、本実施形態のＬＳＩ１００は、３個の電気的に消去及び書き込み可能な不揮発性のメモリセルを含んでなる不揮発性のメモリマクロ１０_1〜１０_3と、テスト手段であるテスト回路２０を備えている。又、テスト実施時にアクティブになるテストモード信号TMＳとアドレス入力端子５５からアドレスバス１を介して入力される第１アドレス信号を入力してデコードし、アドレスバス３に第２アドレス信号を出力すると共にテストモード信号TMＳがノンアクティブの通常動作時に各メモリマクロ１０_1〜１０_3の中のいずれが実際のアクセス対象であるかを指定する第１イネーブル信号CE１〜CE３を出力するデコード手段であるデコーダ回路３１と、テストモード信号TMＳを選択信号として入力し通常動作時には第１イネーブル信号CE１〜CE３を選択して出力し，テスト時にはＣＥ情報入力端子５２ａ，５２ｂ，５２ｃから入力された出力制御信号であるテスト用イネーブル信号（以下、TCESとする）４_1〜４_3を選択して出力する３個のセレクタ４１〜４３を備えている。
【００６０】
又、テスト回路２０は各メモリマクロに対応する３個のベリファイ回路２１_1〜２１_3と、各ベリファイ回路２１_1〜２１_3から出力される信号を入力とする総合判定手段である３入力の論理積回路（以下、ＡＮＤゲートとする）２４を備え、ＡＮＤゲート２４の出力信号がベリファイ結果判定信号としてベリファイ結果出力端子５１から出力される。
【００６１】
各メモリマクロ１０_1〜１０_3からの出力は、出力データバス５_1〜５_3にそれぞれ出力され、ベリファイ回路２１_1〜２１_3に入力される。各メモリマクロ１０_1〜１０_3からはｎビット幅（但し、ｎは２以上の整数とする）のデータが読み出しデータとして出力され、出力データバス５_1〜５_3はｎビット幅とされている。
【００６２】
又、メモリマクロ１０_1〜１０_3の試験の際に用いるｎビット幅の期待値データ６は、例えば期待値データ入力端子５３から各ベリファイ回路２１_1〜２１_3に並列に入力され、TCES４_1〜４_3はＣＥ情報入力端子５２ａ，５２ｂ，５２ｃからセレクタ４１〜４３に入力される。より具体的には、例えば第１イネーブル信号CE１とTCES４_1がセレクタ４１に、第１イネーブル信号CE２とTCES４_2がセレクタ４２に、第１イネーブル信号CE３とTCES４_3がセレクタ４３にそれぞれ入力され、選択信号であるテストモード信号TMＳがアクティブでテスト状態を指示しているとき、セレクタ４１〜４３ではTCES４_1〜４_3がそれぞれ選択されて出力される。各メモリマクロ１０_1〜１０_3に対する各種書き込みデータは、データ入力端子５６から入力され、データバス２を経由して供給される。
【００６３】
更に、図３を参照すると、ベリファイ回路２１は、
ｎビット幅の出力データバス５の各ビットデータと、期待値データ入力端子５３から入力されたｎビット幅の期待値データ６の各ビットデータとがそれぞれ一致するか比較判定し、判定結果を第１判定信号DSとして出力する比較判定手段であるブロック判定回路２１１と、
第１判定信号DS，所定の基準信号RSを入力し、選択信号として入力されるTCES４に応じて第１判定信号DS又は基準信号RSを選択し第２判定信号８として出力する第１選択手段であるセレクタ２１３と、を備えている。
【００６４】
又、ブロック判定回路２１１は、
ｎ個の一致判定回路である排他的論理和ゲートＥＸＯＲ_1〜ＥＸＯＲ_nと、
ｎ個の排他的論理和ゲートＥＸＯＲ_1〜ＥＸＯＲ_nの各出力信号を入力し、各出力信号が全て一致を示している場合に一致の判定結果を、各出力信号の中に一つでも不一致である場合には不一致の判定結果を第１判定信号DSとして出力する論理回路であるｎ入力の論理和の反転ゲート（以下、ＮＯＲゲートとする）２１５と、を備えている。尚、改めて述べるまでもないが、ベリファイ回路２１_1〜２１_3は、全て図３の構成を備えている。従って、排他的論理和ゲートＥＸＯＲ_1〜ＥＸＯＲ_nの一方の入力端に対応するメモリマクロ１０から出力されたデータが、他方の入力端にｎビット幅の期待値データ６がそれぞれビット対応で入力される。又、基準信号RSは、ＮＯＲゲート２１５から出力される第１判定信号DSが一致を示している場合と同じ論理値に対応する信号になるように設定される。
【００６５】
デコーダ回路３１は、通常動作時にはアドレス入力端子５５からアドレスバス１を介して入力される第１アドレス信号をデコードして第２アドレス信号をアドレスバス３に出力すると共に各メモリマクロ１０_1〜１０_3の中のいずれが実際のアクセス対象であるかを指定する第１イネーブル信号CE１〜CE３を出力するが、テストモード信号TMＳがアクティブのときは、アドレス入力端子５５から入力される第１アドレス信号をそのまま第２アドレス信号としてアドレスバス３に出力する。このとき、第１イネーブル信号CE１〜CE３は使用されないので、任意の信号を出力してよい。
【００６６】
ここで、第１アドレス信号と第２アドレス信号について簡単に説明する。図１４は、このアドレス信号を説明する模式図である。ＬＳＩ１００のように複数のメモリマクロを内蔵していても、通常動作時、特にＣＰＵ等からアクセス時はこれらのメモリマクロ全体のアドレスが連続したものとして扱われるの一般的である。これにより、ユーザはＬＳＩ１００の全体のメモリサイズの範囲でメモリを利用でき、内部の構成に関知する必要が無くなる。図１４（ａ）はこの様子を示す図で、メモリマクロ１０_1〜１０_3のメモリセルの数（以下、単にメモリサイズとする）を、特に限定されないが、それぞれ４Ｋbyte、６０Ｋbyte及び１２８Ｋbyteとし、且つこの順序でアドレスが配置された場合を例としている。しかし、複数のメモリマクロ全体のアドレスが連続したものとしたときの第１アドレス信号がそのまま各メモリマクロに供給されても、所望のメモリマクロにアクセスすることができない。従って、図１４（ｂ）のように、入力された第１アドレス信号が、どのメモリマクロのどこのアドレスに該当するか変換し各メモリマクロに供給する必要がある。デコーダ回路３１から出力される第１イネーブル信号CE１〜CE３アクセス対象のメモリマクロを指定し、アドレスバス３に出力される第２アドレス信号が当該メモリマクロのアクセスアドレスを指定する。一方、ベリファイ試験の際は、各メモリマクロに共通にアドレス信号を供給する必要があるので、テストモード信号TMＳがアクティブのときは、アドレス入力端子５５から入力される第１アドレス信号をそのまま第２アドレス信号としてアドレスバス３に出力させる。尚、テスト用アドレス信号入力端子を別に設けて、テストの際にはテスト用アドレス信号を直接入力できるようにしてもよい。
【００６７】
次に、このＬＳＩ１００のベリファイ動作について説明する。
このＬＳＩ１００においては、ベリファイ結果出力端子５１は一つだけ設けられており、各ベリファイ回路２１_1〜２１_3から出力される第２判定信号８_1〜８_3が全て“１”、即ち、一致のとき“１”となるベリファイ結果判定信号が、不図示の自動テスト装置に出力される。
【００６８】
ＬＳＩ１００のテスト時、書き込みベリファイ試験及び消去ベリファイ試験は、３個のメモリマクロ１０_1〜１０_3で並列に行われる。即ち、３個のメモリマクロ１０_1〜１０_3に対して、自動テスト装置側から同一の読み出しアドレスが供給され、ベリファイ回路２１_1〜２１_3の各々で、メモリマクロ１０_1〜１０_3からそれぞれ出力された読み出しデータを、不図示の自動テスト装置から期待値データ入力端子５３に供給された期待値データとビット単位で比較することで、ＬＳＩ１００自体でベリファイを行い、期待値データと一致しないビットデータが存在する場合、即ちいずれか一の排他的論理和ゲートＥＸＯＲから“１”が出力されたとき、当該排他的論理和ゲートＥＸＯＲの出力を入力とするＮＯＲゲート２１５から出力される第１判定信号DSは“０”、即ち不一致を示す。このとき、“０”となる第１判定信号DSを出力するベリファイ回路２１のセレクタ２１３に入力されているTCES４が、第１判定信号DSの選択を指示していれば、ＡＮＤゲート２４から出力されるベリファイ結果判定信号は“０”となる。ベリファイ結果出力端子５１には、不図示の自動テスト装置のコンパレータが接続されており、自動テスト装置では、テスト回路２０からのベリファイ結果判定信号が“１”のときはパス、“０”のときはフェイルと判定する。尚、TCES４が、基準信号RSの選択を指示していれば、この第１判定信号DSは無視されることになる。
【００６９】
ここで、TCES４について説明する。尚、以下では、メモリマクロ１０_1〜１０_3のメモリセルの数（以下、単にメモリサイズとする）を、特に限定されないが、それぞれ４Ｋbyte、６０Ｋbyte及び１２８Ｋbyteとして説明する。図４は、これらのメモリマクロ１０_1〜１０_3のメモリサイズと、ベリファイ試験対象アドレスによるTCES４の設定状態について説明する図で、（ａ）は各メモリマクロ１０_1〜１０_3の最終アドレスを１６進表示で示した図、（ｂ）はベリファイ試験対象アドレス毎のTCES４の設定例を示す表である。図４から分かるように、TCES４は試験対象アドレスに対応するメモリセルが実在すれば第１判定信号DSの選択を指示する“１”が設定され、試験対象アドレスに対応するメモリセルが実在しない場合は基準信号RSの選択を指示する“０”が設定される。具体的には、試験対象アドレスが１６進表示で“０００００”番地から“００ＦＦＦ”番地（以下、「00000h」〜「00FFFh」のように表示する）の範囲では、各メモリマクロ１０_1〜１０_3に対応するメモリセルが実在するので、TCES４_1〜TCES４_3は全て“１”に設定される。試験対象アドレスが「01000h」〜「0EFFFh」の範囲では、メモリマクロ１０_1には対応するメモリセルが実在しないが、メモリマクロ１０_2及び１０_3には対応するメモリセルが実在するので、TCES４_1は“０”に、TCES４_2及び４_3はいずれも“１”にそれぞれ設定される。試験対象アドレスが「0F000h」〜「1FFFFh」の範囲では、メモリマクロ１０_1及び１０_2には対応するメモリセルが実在しないが、メモリマクロ１０_3には対応するメモリセルが実在するので、TCES４_1及び４_2はいずれも“０”に、TCES４_3は“１”にそれぞれ設定される。これにより、メモリマクロ１０_1〜１０_3について並列にベリファイ試験を実施したとき、試験対象アドレスに対応するメモリセルが実在しないメモリマクロ１０の出力を期待値データと比較するブロック判定回路２１１の出力が不定になっても当該ベリファイ回路２１の判定結果である第２判定信号８としてはブロック判定回路２１１から出力される第１判定信号DSを無視して常に一致を示す“１”が出力されるので、他のメモリブロックの判定結果に影響を及ぼすことなく並列にベリファイ試験が実施される。
【００７０】
このように一つのＬＳＩが複数の不揮発性のメモリマクロを内蔵し、且つその中にメモリサイズの異なるメモリマクロが含まれていても、本発明の試験回路２０を適用することで、メモリサイズの如何に関わらず全ての不揮発性のメモリマクロのベリファイ試験を並列に実施できるので、不揮発性メモリマクロのベリファイ試験に要する時間を大幅に短縮することができる。しかも、必要とされるＬＳＩのテスト専用の出力端子としては一つのベリファイ結果出力端子を設けるだけでよく、テスト専用の出力端子数を特段に縮減しており、自動テスト装置でベリファイ試験に必要とされるコンパレータも１個で済むことになる等、テストコスト及び製品コストの低減に顕著な効果が得られる。
【００７１】
尚、本実施形態のＬＳＩ１００において、テスト専用の入力端子としては、期待値データ入力端子５３としてｎビット分、TCES４を入力するＣＥ情報入力端子としてｋ本、又後述するように、テストモード等の選択信号を入力するための端子が必要とされ、このため、テスト専用端子の総計は、高々、ｋ＋ｎ＋２（但し、ｋはＣＥ情報入力端子の数で通常はｋ＝ｍ、ｎはメモリマクロの出力データのビット幅であり期待値データ入力端子の数、２はベリファイ結果出力端子及びテスト専用制御信号端子の合計値）であり、ｍ個のメモリマクロのデータ（ｎビット）をパラレルに出力する回路構成とした場合に必須となる端子数（ｍ＋１）×ｎよりも、テスト専用端子数を少なくすることができるのは勿論、ベリファイ結果出力端子数をメモリマクロの数ｍに削減した特許文献１の場合とほぼ同等になる。しかも、本実施形態のＬＳＩ１００おいては、複数のメモリマクロのメモリサイズが異なっていても、これらのベリファイ試験を並列に行うことが可能とされており、試験の高速化と、端子数の増大の抑止という二つの課題を同時に解決している。
【００７２】
又、ＬＳＩ１００では、期待値データ入力端子５３とデータ入力端子５６とが独立して設けられているが、通常、書き込みデータと期待値データは一致するので、これらを兼用させることもできる。期待値データ入力端子５３とデータ入力端子５６を兼用させることにより、テスト専用の端子数を更に削減することができる。
【００７３】
尚、本実施形態ではテスト回路２０の出力（ベリファイ結果判定信号）が“０”となった場合、即ちベリファイ試験がフェイルした場合、そのままではフェイルしたメモリマクロを特定することができない。従って、ベリファイ試験がフェイルした場合、フェイルした読み出しアドレスを固定したまま一つのメモリマクロ１０の第１判定信号DSのみが第２判定信号８として出力されるようにTCES４を順次切り換えて試験する手順をベリファイ試験方法の中に組み込んでおくのが好ましい。これにより、ベリファイ試験がフェイルした場合でも、フェイルしたメモリマクロ１０及びそのアドレスを容易に特定できる。
【００７４】
又、テスト時に、或るメモリマクロのメモリセルの書き込みベリファイがフェイル（ＮＧ）した場合、メモリセルの再書き込みを直ちに行うか、或いは、該テストについて不良としてテストプログラム側で記録しておき、後で、別途、不良のメモリマクロの書き込み及びベリファイを行うは、実行されるテストが特性解析試験（キャラクタライゼーション試験）であるか量産試験であるか等、テスト仕様に依存する。
【００７５】
ここで、メモリマクロ１０の概略構成について説明する。図５は、メモリマクロ１０の概略構成の一例を示すブロック図である。尚、メモリマクロ内の具体的な接続構成は、本発明に直接的な関係がないので、煩瑣を避けるためブロック間の接続の図示は省略する。図５を参照すると、メモリマクロ１０は、メモリセルアレイ又はセクタ単位に一括消去可能な不揮発性メモリセルアレイ１１と、Ｘデコーダ１２と、Ｙデコーダ１３と、書き込み回路１５と、センスアンプ１４と、ゲート電圧発生回路１６と、消去回路１７と、を備えている。尚、メモリセルアレイ１１のサイズ、即ちメモリサイズはメモリマクロ毎に異なっていてよい。
【００７６】
ゲート電圧発生回路１６は、入力されるモード信号をデコードし、消去モード、消去ベリファイモード、書き込みモード、書き込みベリファイモード、読み出しモードの各モードに対応したゲート電圧を発生する。Ｘデコーダ１２で選択されたワード線の電圧は、ゲート電圧発生回路１６で発生されたゲート電圧に設定される。消去回路１７は、消去時、メモリセルアレイ１１の共通ソース線を高電圧に切り換える。書き込み回路１５は書き込みデータバスの情報に基づき、Ｘデコーダ１２、Ｙデコーダ１３で選択されたメモリセルにデータを書き込む。ゲート電圧発生回路１６に入力するモード信号は、自動テスト装置側から直接入力する構成としてもよいし、或いは、ＬＳＩに内蔵されているＣＰＵ等の他の機能マクロ等から供給される構成としてもよい。
【００７７】
次に、不揮発性メモリにおける消去ベリファイと、書き込みベリファイについて説明する。図６は、消去ベリファイ（ａ）と、書き込みベリファイ（ｂ）を説明するための図である。
【００７８】
図５及び図６（ａ）を参照すると、セクタ単位又は全メモリセルを消去後、ゲート電圧発生回路１６で発生されたゲート電圧が、Ｘデコーダで選択されたワード線を介してメモリセルの制御ゲートに印加され、ソース線は接地電位とされ、Ｙデコーダを介して選択されたビット線が所定の電圧に設定され、選択された１個のメモリセルのデータを読み出す。メモリセルの閾電圧値（具体的には、メモリセルトランジスタのスレッシュホールド電圧値）に応じて、選択されたメモリセルに接続されるビット線に流れる電流は相違する。メモリセルの閾電圧値が、制御ゲートに印加される所定の電圧よりも小さくなった場合、メモリセルトランジスタがオンし、選択されたメモリセルに接続されるビット線に電流が流れ、センスアンプで電圧に変換することで、メモリセルに記憶されたデータの“１”、“０”を判定し、メモリセルの閾電圧値がゲート電圧以下のときを例えば“０”として、読み出しデータが“０”のとき、期待値データと一致し、消去ベリファイが成功する。尚、図６（ａ）において、前述したように、消去とベリファイの各ステップは、所定の時間単位に小刻みに行われる。
【００７９】
又、図６（ｂ）を参照すると、書き込みベリファイにおいて、書き込みアドレスを指定して、選択されたメモリセルのドレインを、ゲートを高電圧を印加し、ソースを接地電位として書き込みを行った後、ゲート電圧発生回路１６で発生されたゲート電圧が、Ｘデコーダで選択されたワード線を介してメモリセルの制御ゲートに印加され、ソース線は接地電位とされ、Ｙデコーダを介して選択されたビット線が所定の電圧に設定され、選択された１個のメモリセルのデータを読み出す。メモリセルの閾電圧値がゲート電圧を超えるときを“１”として、読み出しデータが“１”のとき、書き込みベリファイが成功する。
【００８０】
次に、本発明をＣＰＵ及び複数の不揮発性メモリマクロを内蔵するＬＳＩ、いわゆるマイクロコンピュータに適用した第１実施例について説明する。尚、以下の実施例の説明において、上記実施形態と同じ構成要素には同じ参照符号を付けて詳細な説明は省略する。
【００８１】
図７は、本発明の第１実施例をなすマイクロコンピュータの概略構成を示す図である。図７を参照すると、マイクロコンピュータであるＬＳＩ１００Ａは、
ＣＰＵ３０と、
ＣＰＵ３０からアドレスバス1Aに出力されるＣＰＵアドレス信号と、テスト時に、不図示の自動テスト装置からテスト用アドレス入力端子５７に供給されたテスト用アドレス信号とを入力し、テストモード信号TMＳを選択信号として、通常動作時には、ＣＰＵ３０からアドレスバス1Aに出力されるＣＰＵアドレス信号を選択し、テスト時には、テスト用アドレス入力端子５７に供給されるテスト用アドレス信号を選択して第１アドレス信号としてアドレスバス１に出力する第３選択手段であるセレクタ４５と、
ＣＰＵ３０からデータバス1Dに出力されるデータ信号と、テスト時に自動テスト装置からテスト用データ入力端子５８に供給されるデータ信号とを入力し、テストモード信号TMＳを選択信号として、通常動作時には、ＣＰＵ３０からデータバス1Dに出力されるデータ信号を選択出力し、テスト時には、テスト用データ入力端子５８に供給されるデータ信号を選択出力する第５選択手段であるセレクタ４６と、
アドレスバス１から入力されるアドレス信号をデコードしアドレスバス３にアドレス信号を出力すると共に各メモリマクロ１０_1〜１０_3の中のいずれが実際のアクセス対象であるかを指定する第１イネーブル信号CE１〜CE３を出力するデコーダ回路３１と、
第１イネーブル信号CE１〜CE３と
ＣＥ情報入力端子５２ａ，５２ｂ，５２ｃから入力されるTCES４_1〜４_3をそれぞれ入力すると共に、テストモード信号TMＳを選択信号として入力し、テストモード信号TMＳがノンアクティブの通常動作時には第１イネーブル信号CE１〜CE３が選択されて出力され、テストモード信号TMＳがアクティブのテスト時にはTCES４_1〜４_3が選択されて出力されるセレクタ４１〜４３と、
セレクタ４５、及びセレクタ４６からそれぞれ出力されるアドレス信号、データ信号をアドレス端子、データ端子に入力する複数のメモリマクロ１０_1〜１０_3と、
複数のメモリマクロ１０_1〜１０_3から出力データバス５_1〜５_3に出力されるのｎビット幅の出力データを入力とし、通常動作時に、ＣＰＵ３０でアクセスされたメモリマクロに応じて、出力データを選択出力してＣＰＵ３０に供給する第４選択手段であるセレクタ４４と、
メモリマクロ１０_1〜１０_3の消去ベリファイ試験及び書き込みベリファイ試験を行うテスト回路２０と、を備えている。
【００８２】
又、テスト回路２０は各メモリマクロに対応する３個のベリファイ回路２１_1〜２１_3と、各ベリファイ回路２１_1〜２１_3から出力される信号を入力とする３入力のＡＮＤゲート２４を備え、ＡＮＤゲート２４の出力信号がベリファイ結果判定信号としてベリファイ結果出力端子５１から出力される。
【００８３】
各メモリマクロ１０_1〜１０_3からの出力は、出力データバス５_1〜５_3にそれぞれ出力され、ベリファイ回路２１_1〜２１_3に入力される。各メモリマクロ１０_1〜１０_3からはｎビット幅（但し、ｎは２以上の整数とする）のデータが読み出しデータとして出力され、出力データバス５_1〜５_3はｎビット幅とされている。このマイクロコンピュータ１００Ａにおいても、ベリファイ結果出力端子５１は、メモリマクロの内蔵個数に関わりなく、一つだけ設けられている。
【００８４】
テスト用データ入力端子５８には、テスト時、不図示の自動テスト装置からチェッカー（CHECKER ）パターン、チェッカーバーパターン（チェッカーパターンの反転）、全“０”パターン等の書き込みデータが入力される。尚、ベリファイ試験の際に、ＣＰＵ３０はデータバス1Dへの出力をインヒビット状態とし、セレクタ４４はデータを出力しないか（ハイインピーダンス状態）、ＣＰＵ３０側では読み出しデータの入力をマスクするように構成してもよい。又、ＣＰＵ３０からメモリマクロ１０_1〜１０_3へ設定する制御信号がモード信号を含み、ＣＰＵ３０を介してゲート電圧発生回路１６へ供給するモード信号を設定入力する構成としてもよい。
【００８５】
次に、図７を参照して、マイクロコンピュータ１００Ａのベリファイ試験の動作について説明する。ベリファイ試験時には、不図示の自動テスト装置からテストモード信号TMＳをアクティブ状態として、テスト用アドレス入力端子５７からベリファイ対象のアドレス信号を入力する。セレクタ４５では、テスト用アドレス入力端子５７から入力されたアドレス信号をアドレスバス１に選択出力する。セレクタ４５から出力されたアドレス信号は、更にデコーダ回路３１でデコードされアドレス信号がアドレスバス３に出力されると共に第１イネーブル信号CE１〜CE３が出力され、アドレス信号が複数のメモリマクロ１０_1〜１０_3に同時に供給される。
メモリマクロ１０_1〜１０_3は、供給されたアドレス信号に対応するアドレスのメモリセルの読み出しデータを出力データバス５_1〜５_3にそれぞれ出力する。尚、セレクタ４１〜４３は、選択信号であるテストモード信号TMＳがアクティブであるので、TCES４_1〜４_3を選択して出力している。
【００８６】
各ベリファイ回路２１_1〜２１_3では、出力データバス５_1〜５_3上のビットデータと、不図示の自動テスト装置のドライバから期待値データ入力端子５３に供給される期待値データ６のビットデータとが一致するか否か判定し、全ビットが一致する場合、ブロック判定回路２１１の第１判定信号DSであるＮＯＲゲート２１５の出力は“１”となり、１ビットでも不一致が検出されたときに、ＮＯＲゲート２１５の出力は“０”となる。そして、セレクタ４１〜４３を介して出力されているTCES４_1〜４_3に基づき、ベリファイ試験が実施されているアドレスに対応するメモリセルが実在するメモリマクロ１０の出力データが入力されているベリファイ回路２１からは当該ベリファイ回路２１に含まれるブロック判定回路２１１の第１判定信号DSが第２判定信号８として出力され、当該アドレスに対応するメモリセルが実在しないメモリマクロ１０の出力データが入力されているベリファイ回路２１からは基準信号RSが第２判定信号８として出力され、ＡＮＤゲート２４は第２判定信号８_1〜８_3の中に一つでも“０”が含まれていればベリファイ結果出力端子５１から“０”を出力して、自動テスト装置にフェイルを通知する。
【００８７】
上記説明の通り、TCES４によりベリファイ回路２１の出力信号を台判定信号DSとするか基準信号RSとするかを選択しているので、第２判定信号８として“０”が出力されるのは、実在するメモリセルから読み出されたデータが期待値データと不一致の場合のみとなり、メモリマクロ１０_1〜１０_3のメモリサイズが不揃いであっても、同時並列にベリファイ試験を実施できる。しかも、テスト専用のベリファイ結果出力端子は一つのみでよい。
【００８８】
このように本発明の第１実施例によれば、複数のメモリマクロにメモリサイズの異なるものが含まれていても、複数のメモリマクロのベリファイ試験の時間を短縮するとともに、テスト用の端子数の増大を抑止低減している。
【００８９】
尚、第１実施例のＬＳＩ１００Ａにおいても、期待値データ入力端子５３とテスト用データ入力端子５８とが独立して設けられているが、ＬＳＩ１００の場合と同様、これらを兼用させてもよい。この場合も、期待値データ入力端子５３とテスト用データ入力端子５８を兼用させることにより、テスト専用の端子数を更に削減することができる。
【００９０】
次に、本発明の第２実施例について説明する。図８は、本発明の第２実施例の構成を示す図である。図８を参照すると、第２実施例においては、第１実施例と相違して、期待値データを、マイクロコンピュータであるＬＳＩ１００Ｂが内蔵する期待値データ記憶部３７に予め記憶保持しておき、実行されるベリファイ試験の種別に対応して、期待値データ記憶部３７から読み出される期待値データをセレクタ４７で選択出力し、選択出力された期待値データ６が、各メモリマクロ１０_1〜１０_3のベリファイ回路２１_1〜２１_3の排他的論理和ゲートＥＸＯＲに供給される構成としたものである。ＬＳＩに内蔵される期待値データ記憶部３７は、ＥＥＰＲＯＭ、マスクＲＯＭ等であってよい。
【００９１】
期待値データ記憶部３７には、消去ベリファイ、全“０”書き込み（ALL “０” WRITE）ベリファイ、チェッカー書き込みベリファイ、チェッカーバー書き込みベリファイに対応した期待値パターン（カラムサイズはメモリマクロの出力データのビット幅分）が予め格納されており、セレクタ４７において、不図示の自動テスト装置等から供給されるモード信号に応じて、ベリファイ試験に対応した期待値データの選択が行われ、ベリファイ回路２１_1〜２１_3に供給される。
【００９２】
尚、第２実施例においても、ベリファイ回路２１_1〜２１_3の構成は、第１実施例で説明したものと同一構成されており、その説明は省略する。又、このＬＳＩ１００Ｂにおいても、テスト用データ入力端子５８が設けられているが、図１５に示すように、セレクタ４７から出力される期待値データ６をデータバス２を介してセレクタ４６に入力させるようにすれば、テスト用データ入力端子５８を削除することができ、やはりテスト専用の端子数を一層削減することができる。
【００９３】
第２実施例においては、第１実施例において設けられていた、期待値データ入力端子５３を不要としており、ＬＳＩにおけるテスト専用端子数を縮減すると共に、自動テスト装置において、ベリファイ試験用の期待値パターンの作成を不要にしており、パターン作成の手間を省き、テストの容易化を図るものである。
【００９４】
尚、上記実施形態及び各実施例では、データ入出力が多ビットとされる構成のメモリマクロを例に説明したが、データの入力及び出力が１ビット構成のメモリマクロを複数個備えた構成にも同様にして適用されることは勿論である。この場合、図２、図７において期待値データ入力端子５３から入力される期待値データ６は１ビット幅のデータとなる。
【００９５】
【発明の効果】
以上説明したように、本発明によれば、例えば電気的に消去及び書き込み可能な不揮発性のメモリマクロを複数個備えたＬＳＩにおいて、メモリサイズが異なるマクロが含まれている或いは一部のマクロで部分的に消去・書き込みが禁止されているセクタが存在していても、テスト専用端子数の増加を抑制しながら、複数のメモリマクロのベリファイ試験を並列に実行することを可能としており、試験を効率化するという効果を奏する。
【００９６】
又、本発明によれば、期待値データを予めＬＳＩ内に記憶しておくことで、ベリファイ試験の期待値データを入力するための専用端子やパターン作成を不要としており、試験の更なる効率化を達成している。
【００９７】
更に、本発明によれば、ＬＳＩ内にベリファイ結果を判定する回路を備えたことにより、自動テスト装置で必要とされるコンパレータの数を縮減すると共にテストの容易化を可能としている。
【図面の簡単な説明】
【図１】本発明のテスト回路の一実施形態の構成を模式的に示す図で、（ａ）は概略ブロック図、（ｂ）は（ａ）のブロックテスト手段の詳細ブロック図である。
【図２】本発明のＬＳＩの一実施形態の構成を模式的に示す概略ブロック図である。
【図３】図２のベリファイ回路の詳細構成を示す図である。
【図４】 TCES（テスト用イネーブル信号）の設定方法を説明するための図である。
【図５】本発明のＬＳＩに内蔵されるメモリマクロの概略を模式的に示す図である。
【図６】本発明のＬＳＩに内蔵される不揮発性のメモリマクロにおける消去ベリファイと書き込みベリファイを説明するための図である。
【図７】本発明の第１実施例の構成を示す図である。
【図８】本発明の第２実施例の構成を示す図である。
【図９】フラッシュメモリの構成を模式的に示す図である。
【図１０】消去手順と書き込み手順を示す流れ図である。
【図１１】従来のフラッシュメモリを備えたＬＳＩの構成を示す図である。
【図１２】フラッシュメモリのテストの一例を示す流れ図である。
【図１３】特開２００１−１５５５００号公報に開示されたＬＳＩの一例の概略構成を示す図である。
【図１４】第１アドレス信号と第２アドレス信号を説明する図である。
【図１５】本発明の第２実施例でテスト用データ入力端子が削除されたときの構成を示す図である。
【符号の説明】
１，1A，３ アドレスバス
1D，２ データバス
４ TCES
５ 出力データバス
６ 期待値データ
８ 第２判定信号
１０ メモリマクロ
１１ メモリセルアレイ
１２ Ｘデコーダ
１３ Ｙデコーダ
１４ センスアンプ
１５ 書き込み回路
１６ ゲート電圧発生回路
１７ 消去回路
２０，３００ テスト回路
２１ ベリファイ回路
２４ ＡＮＤゲート
３０ ＣＰＵ
３１ デコーダ回路
４１，４２，４３，４４，４５，４６，４７，２１３ セレクタ
５１ ベリファイ結果出力端子
５２ ＣＥ情報入力端子
５３ 期待値データ入力端子
５５ アドレス入力端子
５６ データ入力端子
５７ テスト用アドレス入力端子
５８ テスト用データ入力端子
１００，１００Ａ，１００Ｂ ＬＳＩ
２１５ ＮＯＲゲート
３０１ ブロックテスト手段
３０３ 第１論理処理手段
３１０ ブロック判定手段
３１１ 個別判定手段
３１３ 第２論理処理手段
３１５ ブロック出力選択手段
DS 第１判定信号
RS 基準信号
TMＳ テストモード信号
【発明の属する技術分野】
本発明は、複数の不揮発性メモリマクロを備えた半導体装置（以下、ＬＳＩとする）に関し、特に、メモリマクロを構成する電気的に消去及び書き込み可能な不揮発性メモリセルの消去及び書き込み結果の確認（以下、「ベリファイ試験」ともいう）を効率的に行うテスト手段を備えたＬＳＩに関する。
【０００２】
【従来の技術】
先ず、電気的に消去及び書き込み可能な不揮発性の半導体記憶装置（Electrically Erasable and Programmable Read Only Memory ；ＥＥＰＲＯＭ）のメモリセルの概略について以下に説明する。よく知られているように、不揮発性メモリセルは、半導体基板上に、ゲート絶縁膜、浮遊（フローティング）ゲート、制御（コントロール）ゲート電極を備えており、浮遊ゲートに負電荷が蓄積されていない状態で制御ゲート電極に正電圧が印加されると、メモリセルトランジスタがオン状態となり、一方、浮遊ゲートに電子が注入されて負電荷が蓄積されている場合に、制御ゲート電極に正電圧が印加されても、浮遊ゲートに蓄積されている負電荷により、ソース・ドレイン間には、直ちにチャネルは誘起されず、このためメモリセルは直ちにオン状態とはならず、制御ゲート電極に印加する電圧を更に上げ、閾値電圧よりも高くすることで、メモリセルがオン状態となる。
【０００３】
図９は、一括消去型のＥＥＰＲＯＭ（「フラッシュメモリ」ともいう）の構成の典型例を模式的に示す図である。図９を参照すると、浮遊ゲートを備えたメモリセルMCがマトリクス状に配列されて、複数個のメモリセルMCからなるメモリセル・アレイが構成されている。このメモリセル・アレイにおいて、同一行のメモリセルの制御ゲートを共通に接続して複数のワード線５０８が形成され、同一列のメモリセルのドレインを共通に接続して複数のビット線５０９が形成され、メモリセルのソースを共通に接続して複数のソース線（「共通ソース線」ともいう）５１０が形成されている。尚、メモリセルアレイを複数のセクタに分割して構成し、同一セクタ内の複数のメモリセルのソースを共通ソース線に接続する構成とし、セクタ単位に一括消去する構成も多用されている。
【０００４】
ワード線５０８はＸデコーダ５１１に接続されており、ビット線５０９はＹデコーダ５１２に接続されている。
【０００５】
各メモリセルのソースが接続される複数のソース線５１０は共通に接続されて切り換え回路５１３に接続され、この切り換え回路５１３によりメモリセルの読み出し，書き込み時には接地電位に、又メモリセルの消去時には消去電圧発生回路５１４にそれぞれ切り換えて接続される。
【０００６】
又、メモリセルの読み出し制御を行うための読み出し制御回路５１５と、メモリセルの書き込み制御を行うための書き込み制御回路５１６とを備えており、読み出し制御回路５１５，書き込み制御回路５１６，及び消去制御回路５１７の各制御出力信号は、Ｘデコーダ５１１及びＹデコーダ５１２にそれぞれ供給されている。
【０００７】
図１０（ａ）、図１０（ｂ）は、フラッシュメモリの書き込みベリファイ、及び消去ベリファイの手順の一例を示す流れ図である。図９及び図１０を参照して、従来のフラッシュメモリの動作について説明する。
【０００８】
メモリセルに対するデータの書き込み時には、共通ソース線５１０は切り換え回路５１３を介して接地電位に接続され、メモリセルのソース電位が接地電位とされ、書き込み制御回路５１６を作動させてＹデコーダ５１２で選択されたビット線を高電圧として、該ビット線に接続するメモリセルのドレインに高電圧を印加し、又Ｘデコーダ５１１で選択されたワード線を高電位としてメモリセルの制御ゲートを高電圧（例えば１２Ｖ）とし、選択されたメモリセルにおいて、ドレイン近傍で発生したホットエレクトロンが浮遊ゲートに注入される。
【０００９】
この後、図１０（ａ）に、その手順を示したように、書き込み状態をオフとして、書き込みベリファイ動作が行われる。即ち、デバイスの書き込みアドレスのメモリセルからデータを読み出し（ステップＳ１０５）、この読み出したデータが所定の書き込みデータと一致しているか確認して（ステップＳ１０６）、所定のデータが書き込まれていれば書き込み動作は終了し、ステップＳ１０６の結果が不一致の場合には、ステップＳ１０１に戻り、当該アドレスのメモリセルに対して再度書き込みを行う。
【００１０】
データの読み出し時には、書き込み時と同様、共通ソース線５１０は接地電位に接続され、読み出し制御回路５１５を作動させてＹデコーダ５１２、Ｘデコーダ５１１によりビット線、ワード線をそれぞれ所定の電圧に設定し、メモリセルのゲート、ドレインに所定電圧を設定し、選択されたメモリセルを読み出す。その際、選択されたメモリセルに接続されるビット線に流れる電流の大小を、不図示のセンスアンプで検出することにより、メモリセルに記憶されたデータの“１”、“０”を判定する。（尚、以下の説明で“１”、“０”は、それぞれ論理値を示す。）
又、メモリセルのデータ消去時には、共通ソース線５１０は切り換え回路５１３を介して消去電圧発生回路５１４に接続され、消去制御回路５１７を作動させて共通ソース線５１０を高電位（例えば１２Ｖ）に設定し、メモリセルのソースを高電位とし、全ワード線を接地電位に設定し、全ビット線を開放状態として、メモリセルのドレインをオープンとし、全メモリセル（又はセクタ単位）の一括消去を行う（ステップＳ２０２）。その際、メモリセルの浮遊ゲートとソース間に強電界が発生し、トンネル現象を利用して、浮遊ゲート内の電子がソース側に引き抜かれる。
【００１１】
尚、フラッシュメモリでは、実際の消去動作の前に、一括消去の対象となる全てのメモリセルの閾値をほぼ同一に揃えるために、一括消去される全ビットの書き込みが予め行われる（図１０（ｂ）のステップＳ２０１）のが一般的である。この後、メモリセルのオーバーイレーズ（過消去）が生じないように、消去時間を所定時間に細かく分割し、該所定時間単位に少しづつ消去動作及び消去動作後に全てのメモリセルの閾値をチェックする消去ベリファイが行われ、適正な閾値に到達すると、消去動作を止めるようにしている。即ち、消去状態チェックモードにおいて、デバイスからデータを読み出し（ステップＳ２０５）、データが消去されているか確認し（ステップＳ２０６）、消去されていない場合には、再び、所定時間だけ消去動作を行い（ステップＳ２０２）、一方、消去されている場合には、消去状態のチェックを行ったアドレスが最終番地であるか否かチェックし、最終番地でない場合次のアドレスに進んで（ステップＳ２０８）、当該アドレスのメモリセルの消去状態のチェックを行い、一方、最終番地である場合には、消去処理が完了する。
【００１２】
消去時間が或る値以上になると、初期状態では例えば閾値電圧５Ｖ程度に書き込まれていたメモリセルの閾値電圧が負の値となり、このメモリセルは、そのゲート電位が接地電位である場合でもオンするデプレッション状態となり、オーバーイレーズ（過剰消去）が生じると、正しいデータが読み出せなくなる。例えば図９に示すメモリセル・アレイにおいて、メモリセルＨが過剰消去された状態で、例えばメモリセルＪにデータを書き込み、更にこのデータを読み出す場合、選択されたメモリセルＪではドレイン・ソース間に電流は流れないが、非選択のメモリセルＨでドレイン・ソース間に電流が流れ、このためビット線Ｂ１に電流が流れ、センスアンプでは、オフ・ビットであるメモリセルＪをオン・ビットとして検出してしまうことになる。従って、かかる過剰消去の発生を回避するために、上記したように所定時間単位での一括消去、及びこれに続くアドレス毎の消去ベリファイを繰り返す手順が行われており、消去ベリファイは、読み出し動作及び書き込みベリファイと比べて、遙かに長い時間を要している。
【００１３】
即ち、従来のフラッシュメモリにおいては、読み出し動作、ベリファイを含む書き込み動作、ベリファイを含む消去動作の順に、動作時間が長くなり、例えば読み出し動作には１００ｎｓ（ナノ秒）のオーダの時間、ベリファイを含む書き込み動作には数十μｓ（マイクロ秒）のオーダの時間、ベリファイを含む消去動作には数百ｍｓ（ミリ秒）のオーダの時間をそれぞれ要しており、このため、メモリ容量の増大とともに、ベリファイ動作を伴うテスト時間は、長大化している。
【００１４】
そして、フラッシュメモリ等の不揮発性メモリとＣＰＵ（central processing unit ）を同一基板上に備えたマイクロプロセッサ等のＬＳＩにおいては、必要とされるメモリ容量の増大、及びユーザ側での各種応用形態に対応するため、不揮発性メモリが複数のメモリブロック（メモリマクロ）に分割された形態でユーザに提供されている。マイクロコンピュータに内蔵される不揮発性メモリには、通常、ＣＰＵで実行されるプログラム及びデータ等が格納され、製造側では、例えば、８ビット×１２８Ｋ（＝１メガビット）のメモリブロックを予め４個用意しておき（最大４Ｍビット）、ユーザ側のアプリケーションに応じて、使用するメモリブロックのコンフィギュレーションを可変可能とした構成が用いられている。これは、メモリ容量の増大とともに、一つのメモリセルアレイにて、必要とされる大容量のメモリを構成した場合、例えば一つのビット線にドレインが接続されるセルトランジスタの個数の増大に伴い、負荷も増大し、更に配線抵抗、配線容量の増大に伴い、ビット線の一側の端部から他側端部に位置するセルトランジスタに対して均一に信号伝送することが困難となるためである。即ち、複数のメモリブロックに予め分割しておき、必要な容量に対応したメモリブロックを用いることで、高速アクセスを実現しながら、メモリ容量を確保している。
【００１５】
ところで、不揮発性のメモリブロックを複数備えたＬＳＩにおいて、各メモリブロックの出力データをそのままテスト用の端子から並列に外部に出力する構成とした場合、メモリブロックの数に比例して、ＬＳＩに設けるテスト専用の出力端子数が増大することになり、非効率且つ不経済である。特に、不揮発性のメモリブロックが４ビット、８ビット等の多ビット構成の場合、テスト専用の出力端子数が増大し、各メモリブロックの出力データをそのままテスト用の端子から並列に外部に出力する構成は、端子数の制約、コストの点から実際には用いられない。
【００１６】
従来、上記のような多ビット構成の不揮発性メモリブロックを複数備えたＬＳＩにおいては、例えば図１１に示すような構成が用いられていた。
【００１７】
図１１は、フラッシュ型のＥＥＰＲＯＭの複数のメモリブロックを同一基板上に備えた従来のマイクロプロセッサの構成の一例を示す図である。図１１を参照すると、このマイクロプロセッサ２００において、メモリブロック６０１_1〜６０１_3は、同一ビット幅（ｎビット幅）（但し、ｎは２以上の整数）の多ビット構成のフラッシュメモリよりなり、メモリブロック６０１_1〜６０１_3からの出力データを転送するデータバス６０３_1〜６０３_3を入力とするセレクタ６０４を備え、データ出力端子６０５には、セレクタ６０４で選択されたメモリブロックの出力データ（ｎビット）が出力される。
【００１８】
書き込みベリファイ又は消去ベリファイ試験を実行する際に、不図示の自動テスト装置から供給されるアドレス信号がアドレスバス６０２からメモリブロック６０１_1〜６０１_3に対して読み出しアドレスとして供給され、データ出力端子６０５には、セレクタ６０４で選択されたメモリブロックの出力データが出力され、出力データが不図示の自動テスト装置のピンエレクトロスカードのコンパレータに供給される。セレクタ６０４の選択を制御する選択信号は、不図示の自動テスト装置から供給される。一方、通常動作時には、不図示のＣＰＵからの読み出しアドレスによりメモリブロック６０１_1〜６０１_3から読み出されたデータはＣＰＵに読み出しデータとして供給される。データ出力端子６０５はテスト専用外部端子とされており、このデータ出力端子６０５はメモリブロックの出力データのビット幅分用意される。
【００１９】
しかし、このＬＳＩのように、複数の不揮発性メモリブロックからの出力データをセレクタで選択して出力端子から出力することで、テスト専用外部端子の端子数を制限するようにした構成は、結果的に、不揮発性メモリブロックを含むＬＳＩの試験時間を著しく増大させる、という問題点を有してしている。
【００２０】
因みに、フラッシュメモリのテストで通常行われているテストシーケンスの一例についてみると、例えば図１２に示すように、先ずテスト１で消去と消去ベリファイが行われる（ステップＳ３０１，Ｓ３０２）。その際、消去ベリファイが不可（フェイル）の場合、前述したように、再び、消去が行われる。
【００２１】
消去ベリファイがパスすると、テスト２でチェッカーパターンの書き込みと書き込みベリファイが行われる（ステップＳ３０３，Ｓ３０４）。
【００２２】
書き込みベリファイがパスすると、次のテスト３で消去と消去ベリファイが行われる（ステップＳ３０５，Ｓ３０６）。
【００２３】
続いて、テスト４でチェッカーバーパターンの書き込みと書き込みベリファイが行われ（ステップＳ３０７，Ｓ３０８）、書き込みベリファイがパスすると、再びテスト５で消去と消去ベリファイが行われる（ステップＳ３０９，Ｓ３１０）。
【００２４】
続いて、テスト６で全“０”データ書き込み（All "0" WRITE ）と書き込みベリファイが行われる（ステップＳ３１１、Ｓ３１２）。
【００２５】
続いて、テスト７でバーンイン（ウェハベーク）を行った後、再び書き込みベリファイが行われ（ステップＳ３１３，Ｓ３１４）、再びテスト８で消去と消去ベリファイが行われる（ステップＳ３１５，Ｓ３１６）。
【００２６】
図１１に示したＬＳＩを被試験デバイスとして、上記したテストシーケンスからなるテストを実行する場合、メモリブロック６０１_1〜６０１_3のうちセレクタ６０４で選択された出力データがデータ出力端子６０５から出力される構成とされているため、メモリブロック６０１_1〜６０１_3の間で並列にベリファイ動作を行うことはできない。即ち、端子数の制約から、セレクタ６０４でメモリブロックの出力データを選択して外部端子に出力する構成とされており、ベリファイ動作に必要なデータの読み出しにあたり、複数のメモリブロックの読み出しデータを同時に外部に出力することができない。
【００２７】
このため、従来のＬＳＩのテスト工程において、ベリファイ試験を行うにあたり、セレクタ６０４で、メモリブロック６０１_1〜６０１_3の出力データを、順次、切り換えて、データ出力端子６０５に出力し、自動テスト装置のコンパレータで期待値と比較してパス、フェイルを判定しており、ＬＳＩ内に内蔵されるメモリブロックのメモリ容量の増大、及び、メモリセルブロックの個数の増大に伴い、ベリファイ試験時間が増大する、ことになる。
【００２８】
本発明者は、上記のような問題を解決する手段として、特許文献１により、複数の不揮発性メモリマクロを備えたＬＳＩにおいても、テスト専用端子の数の増大を抑止しながら、ベリファイ試験等の試験時間の短縮を可能にしたＬＳＩを提案している。
【００２９】
図１３は、特許文献１に開示されたＬＳＩの一例の概略構成を示す図である。図１３を参照すると、ＬＳＩ７００は、３個の不揮発性メモリブロックであるフラッシュメモリブロック（以下、「メモリマクロ」とする）７０１_1〜７０１_3を備え、各メモリブロック７０１_1〜７０１_3からの出力は出力データバス７０３_1〜７０３_3にそれぞれ出力され、ベリファイ回路７０５_1〜７０５_3に入力される。各メモリブロック７０１_1〜７０１_3からは複数（ｎ）ビット幅のデータが読み出しデータとして出力され、出力データバス７０３_1〜７０３_3はｎビット幅とされている。
【００３０】
ベリファイ回路７０５_1〜７０５_3は、それぞれ、ｎビット幅の出力データバス７０３_1〜７０３_3の各ビットデータと、期待値データ入力端子７０７から入力されるｎビット幅の期待値データ７０４の各ビットデータとがそれぞれ一致するか比較判定するためのｎ個の排他的論理和ゲートＥＸＯＲ1〜ＥＸＯＲnと、ｎ個の排他的論理和ゲートＥＸＯＲ1〜ＥＸＯＲnの出力の論理和をとりベリファイ結果判定信号をベリファイ結果出力端子７０６_1〜７０６_3に出力する論理和ゲートＯＲと、を備えている。ＬＳＩ７００においては、ベリファイ結果出力端子７０６_1〜７０６_3は、メモリブロック７０１_1〜７０１_3の個数分設けられており、各ベリファイ回路７０５_1〜７０５_3からのベリファイ結果判定信号は、並列に、不図示の自動テスト装置に出力される。
【００３１】
ＬＳＩ７００のテスト時、書き込みベリファイ及び消去ベリファイ試験は、３個のメモリブロック７０１_1〜７０１_3で並列に行われる。即ち、３個のメモリブロック７０１_1〜７０１_3に対して、不図示の自動テスト装置側から同一の読み出しアドレスが供給され、ベリファイ回路７０５_1〜７０５_3の各々で、メモリブロック７０１_1〜７０１_3からそれぞれ出力された読み出しデータを、不図示の自動テスト装置から期待値データ入力端子１０７に供給された期待値データとビット単位で比較することで、ＬＳＩ７００自体でベリファイを行い、期待値データと一致しないビットデータが存在する場合には、即ち、いずれか一つの排他的論理和ゲートＥＸＯＲの出力信号が“１”であったとき、論理和ゲートＯＲから出力されるベリファイ結果判定信号は“１”となる。ベリファイ結果出力端子７０６_1〜７０６_3には、不図示の自動テスト装置のコンパレータが接続されており、自動テスト装置では、各ベリファイ回路７０５_1〜７０５_3からのベリファイ結果判定信号が“０”のときはパス、“１”のときはフェイルと判定する。
【００３２】
従って、例えば各メモリブロックが８ビットデータ出力（データバスのビット幅ｎ＝８）であるとしたとき、ベリファイ試験の高速化を図るために、３個のメモリブロックのデータをパラレルに出力する回路構成とした場合、ｍ×ｎ＝２４個のテスト専用の出力端子が必要とされ、更に、自動テスト装置のコンパレータも２４個必要とされることになるが、ＬＳＩ７００によれば、テストに要する時間は変わらないが、必要とされるテスト専用の出力端子としては、メモリブロックの個数分（３）の３個のベリファイ結果出力端子７０６_1〜７０６_3を設けるだけでよく、テスト専用の出力端子数を特段に縮減しており、自動テスト装置でベリファイ試験に必要とされるコンパレータも３個で済むことになる。
【００３３】
【特許文献１】
特開２００１−１５５５００号公報
【００３４】
【発明が解決しようとする課題】
上記の通り、特許文献１のＬＳＩでは、書き込みベリファイ試験及び消去ベリファイ試験に要する時間を各メモリマクロのデータを全ビットパラレルに出力する回路構成とした場合と同等に維持しながら、各メモリマクロのベリファイ試験のためのテスト専用の出力端子の数をＬＳＩに内蔵されるメモリマクロの数と同数まで大幅に縮減している。
【００３５】
しかし、近年ＬＳＩに内蔵される不揮発性メモリマクロの数の増加や、メモリマクロの構成（一つのメモリマクロに含まれるメモリセルの数）の多様化が進んでいる。特に、メモリサイズの異なる複数のメモリマクロベリファイ試験を、テスト専用の端子の数を増加させることなく、同時並列に実施することは、これまで実現されておらず、テスト専用の端子数の増加を抑制しながら構成の多様化したメモリマクロのベリファイ試験を一層効率化することが望まれている。
【００３６】
従って、本発明の目的は、例えば構成の多様な複数の不揮発性のメモリマクロを内蔵したＬＳＩで、テスト専用の端子数の増加を抑制しながら構成の多様化したメモリマクロのベリファイ試験を一層効率的に実施できるテスト回路及びこのようなテスト回路を内蔵するＬＳＩを提供することにある。これ以外の本発明の目的、特徴、利点等は以下の説明から、当業者には直ちに明らかとされるであろう。
【００３７】
【課題を解決するための手段】
そのため、本発明によるテスト回路は、
ｎビット（ｎは正の整数）の第１信号、ｎビットの参照信号及び所定の出力制御信号が入力されて、前記第１信号と前記参照信号とが互いに一致しているか対応するビット毎に比較され、前記出力制御信号に制御されて所定の比較結果がテスト回路出力信号として出力されるブロックテスト手段がｍ個（ｍは２以上の整数）と、
ｍ個の前記テスト回路出力信号が入力され、全てが一致しているときに一致を示す総合判定結果信号が出力される第１論理処理手段と、が含まれ、
前記ブロックテスト手段は、
前記第１信号と前記参照信号が入力されて互いに一致しているかが対応するビット毎に比較され、全てが一致しているときに一致を示すブロック判定結果信号が出力されるブロック判定手段と、
前記ブロック判定結果信号と所定の基準信号が被選択信号として入力されると共に、前記出力制御信号が選択信号として入力され、前記出力制御信号に応じて前記ブロック判定結果信号又は前記基準信号がテスト回路出力信号として出力されるブロック出力選択手段と、
を備えることを特徴とする。
【００３８】
このとき、前記基準信号は、前記ブロック判定結果信号が一致を示す場合と同じ信号とすることができる。
【００３９】
又、前記第１信号が、前記参照信号と比較すべき有効信号であるか比較対象とならない無効信号であるかに応じて、前記出力制御信号が、前記ブロック判定結果信号又は前記基準信号が選択されるしてもよく、前記第１信号が有効信号であるとき前記ブロック判定結果信号が選択され、前記第１信号が無効信号であるとき前記基準信号が選択されるようにすることができる。
【００４０】
又、前記ブロック判定手段は、入力される二つの信号が比較され一致又は不一致を示す比較結果信号が出力されるｎ個の個別比較手段と、
ｎ個の前記比較結果信号が入力され、全てが一致しているときに一致を示すブロック判定結果信号が出力される第２論理処理手段と、を備える構成とすることができる。
【００４１】
又、本発明によるＬＳＩは、電気的に消去及び書き込み可能な不揮発性のメモリセルをそれぞれが複数個含むｍ個（但し、ｍは２以上の整数）のメモリマクロと、前記メモリセルの消去及び書き込み結果の確認（消去ベリファイ試験及び書き込みベリファイ試験）を行うためのテスト手段と、このテスト手段によるテスト結果を外部に出力するテスト出力端子と、を備え、
ｍ個の前記メモリマクロの中の少なくとも一つのメモリマクロに含まれる前記メモリセルの数（以下、単にメモリサイズとする）が、他のメモリマクロのメモリサイズと異なるものであり、且つ前記テスト手段はｍ個の前記メモリマクロを並列に試験する機能を有することを特徴とする。
【００４２】
このとき、前記テスト手段は、
各前記メモリマクロに対応させて設けられ、対応する前記メモリマクロから出力される複数ビット幅のデータと、期待値データとが互いに一致するか否か判定し、判定結果が第１判定信号として出力されるｍ個の比較判定手段と、
各前記比較判定手段に対応させて設けられ、対応する前記比較判定手段から出力される前記第１判定信号と所定の出力制御信号が入力され、この出力制御信号に応じて前記第１判定信号又は所定の基準信号のいずれかが選択されて第２判定信号として出力されるｍ個の第１選択手段と、
各前記第１選択手段から出力される前記第２判定信号が入力され、各前記メモリマクロから出力されるデータと前記期待値データとが互いに一致するか否か判定し、判定結果が総合判定結果信号として出力される総合判定手段と、
を備え、
前記総合判定結果信号が前記テスト出力端子から出力される構成を有するものとすることができる。
【００４３】
又、前記出力制御信号は、前記メモリマクロに入力されるアドレス信号と当該メモリマクロのメモリサイズに応じて設定されるのが好ましい。具体的には、前記出力制御信号は、前記メモリマクロに入力されるアドレス信号に対応する前記メモリセルが当該メモリマクロの中に存在するときのみ前記第１判定信号を選択するのが望ましい。
【００４４】
尚、前記期待値データは、消去ベリファイ試験，及び書き込みベリファイ試験にそれぞれ対応したパターンデータを少なくとも含んでいる。又、前記期待値データは、期待値入力端子を更に設けて、この期待値入力端子から入力してもよいし、ＬＳＩに前記期待値データが予め記憶保持される記憶部を内蔵させ、ベリファイ試験の実行時に前記期待値データが各前記比較判定手段に対して出力されるようにしてもよい。
【００４５】
又、ＬＳＩに記憶部を内蔵させる場合、実行されるベリファイ試験の種別に対応した前記期待値データを前記記憶部から選択する第２選択手段を更に備え、この第２選択手段から各前記比較判定手段に対して出力される構成とするのが望ましい。
【００４６】
又、前記比較判定手段は、前記メモリマクロから出力される複数ビット幅の読み出しデータを、ビット毎に、前記期待値データの対応するビットと一致するか比較する複数の一致判定回路と、
前記複数の一致判定回路の出力を入力し、前記複数の一致判定回路の出力が全て一致を示している場合に一致の判定結果を、前記複数の一致判定回路の出力の中に一つでも不一致である場合には不一致の判定結果を、前記第１判定信号として出力する論理回路と、
を備えた構成とすることができる。
【００４７】
このとき、前記基準信号は、一致の判定結果に対応する信号とすることができる。又、消去ベリファイ試験又は書き込みベリファイ試験のときに、複数の各前記メモリマクロに対して読み出しアドレスが共通に供給されるのが望ましい。
【００４８】
又、本発明の他のＬＳＩは、ＣＰＵと、テスト用アドレス入力端子と、
前記ＣＰＵから出力されるＣＰＵアドレス信号と前記テスト用アドレス入力端子から入力されるテスト用アドレス信号とを入力し、テスト時にアクティブになるテストモード信号を選択信号として、通常動作時には前記ＣＰＵアドレス信号を選択し、テスト時には前記テスト用アドレス信号を選択して第１アドレス信号として出力する第３選択手段と、
前記第１アドレス信号と前記テストモード信号を入力し、前記メモリマクロに対する第２アドレス信号及び必要に応じてｍ個の前記メモリマクロの中のいずれが実際のアクセス対象であるかを指定する複数の第１イネーブル信号を出力するデコード手段と、
複数の前記メモリマクロのうち、通常動作時には、前記ＣＰＵでアクセスされたメモリマクロの出力データを選択して前記ＣＰＵに供給する第４選択手段と、
を更に備えた構成としてもよい。
【００４９】
このとき、前記ＣＰＵからのデータ信号と、テスト用のデータ入力端子から入力されるデータ信号とを入力し、テスト時に活性化されるテストモード信号を選択信号として、通常動作時には、前記ＣＰＵからのデータ信号を選択し、テスト時には、前記データ入力端子から入力されるデータ信号を出力する第５選択手段を備えることもできる。
【００５０】
又、本発明の更に他のＬＳＩは、
第１のメモリサイズを有する第１のメモリマクロと、
前記第１のメモリサイズよりも大きい第２のメモリサイズを有する第２のメモリマクロと、
テスト時に、前記第１のメモリマクロから読み出されたデータと期待値とを比較し、比較結果が一致又は不一致に応じて、第１の一致信号または第１の不一致信号を出力する第１の比較回路と、
テスト時に、前記第２のメモリマクロから読み出されたデータと前記期待値とを比較し、比較結果が一致又は不一致に応じて、第２の一致信号または第２の不一致信号を出力する第２の比較回路と、
前記第１の比較回路及び前記第２の比較回路から前記第１及び第２の一致信号を受け取ったとき、第３の一致信号を出力するゲート回路と、
前記第１及び第２の比較回路に共通に前記期待値を供給すると共に、前記第１のメモリマクロのテストが終了した後、前記第１の比較回路から前記第１の一致信号を出力させる制御回路とを備えることを特徴とする。
【００５１】
【発明の実施の形態】
次に、本発明について図面を参照して説明する。
図１は、本発明のテスト回路の一実施形態の構成を模式的に示す図で、（ａ）は概略ブロック図、（ｂ）は（ａ）のブロックテスト手段の詳細ブロック図である。図１を参照すると、本実施形態のテスト回路３００は、ｎビット（ｎは正の整数）の第１信号３３１、ｎビットの参照信号３３３及び所定の出力制御信号３３４が入力されて、第１信号３３１と参照信号３３３とが互いに一致しているか対応するビット毎に比較され、出力制御信号３１４に制御されて所定の比較結果がテスト回路出力信号３３７として出力されるブロックテスト手段３０１がｍ個（ｍは２以上の整数）と、
ｍ個のテスト回路出力信号３３７が入力され、全てが一致しているときに一致を示す総合判定結果信号３３８が出力される第１論理処理手段３０３と、を含み、構成されている。
【００５２】
又、ブロックテスト手段３０１は、それぞれに第１信号３３１と参照信号３３３が入力されて互いに一致しているかが対応するビット毎に比較され、全てが一致しているときに一致を示すブロック判定結果信号３３５が出力されるブロック判定手段３１０と、
ブロック判定結果信号３３５と所定の基準信号RSが被選択信号として入力されると共に、出力制御信号３３４が選択信号として入力され、出力制御信号３３４に応じてブロック判定結果信号３３５又は基準信号RSがテスト回路出力信号３３７として出力されるブロック出力選択手段３１５と、を備えている。
【００５３】
更に、ブロック判定手段３１０は、第１信号３３１と参照信号３３３の互いに対応するビットの信号が入力され、当該ビットの信号が一致しているか判定する個別判定手段３１１がｎ個と、ｎ個の個別判定手段３１１の各出力信号を全て入力し、全てが一致しているときに一致を示すブロック判定結果信号３３５が出力される第２論理処理手段３１３と、を備えて構成される。
【００５４】
尚、基準信号RSは、ブロック判定結果信号３３５が一致を示す場合と同じ論理状態を示す信号に設定される。
【００５５】
又、出力制御信号３３４は、第１信号３３１に応じて設定され、ｍ種類の信号からなる。即ち、任意の出力制御信号３３４_j（但し、ｊは１≦ｊ≦ｍの整数）は、ブロックテスト手段３０１_jに入力される第１信号３３１_jが有効信号であるか無効信号であるかに応じて、ブロック判定結果信号３３５_j又は基準信号RSが選択されるように設定される。
【００５６】
従って、例えばｎビット構成で、メモリサイズが異なる複数（ｍ個）の不揮発性のメモリマクロのベリファイ試験を並列に行う場合、試験アドレス信号は各メモリマクロに共通に供給されるので、メモリマクロによってはアドレス信号に対応するメモリセルが実在しない場合が生じる。この場合、アドレス信号に対応するメモリセルが実在しないメモリマクロからの読み出し信号は特定できないので、このメモリマクロからの読み出し信号を参照信号と比較しても無意味であり、第１信号としては無効信号となる。従って、ｊ番目のメモリマクロからの読み出し信号が第１信号３３１_jとして入力されるブロック判定手段３１０_jを含むブロックテスト手段３０１_jのブロック出力選択手段３１５_jに選択信号として入力される出力制御信号３３４_jは、アドレス信号に対応するメモリセルが実在するときは第１信号３３１_jが有効信号であり、アドレス信号に対応するメモリセルが実在しないときは第１信号３３１_jが無効信号となるように設定されればよい。これにより、アドレス信号に対応するメモリセルが実在するときはブロック判定結果信号３３５_jがテスト回路出力信号３３７_jとして選択され、アドレス信号に対応するメモリセルが実在しないときは基準信号RSがテスト回路出力信号３３７_jとして選択されるので、実在するメモリセルとの比較結果はそのままテスト回路出力信号３３７_jとして出力されるが、アドレス信号に対応するメモリセルが実在しないときは基準信号RSを出力させて、他のメモリマクロの判定に影響を及ぼさないようにすることができ、メモリマクロのサイズ構成が多様であっても、ベリファイ試験の並列実施を可能にしている。
【００５７】
尚、上記構成において第１論理処理手段３０３は、論理積回路や論理和回路或いはこれらの反転回路等で構成できる。又、個別判定手段３１１は排他的論理和回路やその反転回路等で構成でき、第２論理処理手段３１３はｎ入力の論理和回路（ＯＲ）やその反転回路（ＮＯＲ）等で構成でき、ブロック出力選択手段３１５は論理和回路や論理積回路或いはこれらの反転回路、或いはセレクタ回路等で構成できるが、実際にどのような回路構成とするかは、与えられる信号や所望の出力信号に応じて適宜選択すればよい。
【００５８】
又、このテスト回路３００は、ＬＳＩに含まれる複数のメモリマクロの中の一部のメモリマクロが部分的に消去・書き込み禁止されているベリファイ対象外セクタを含むような場合にも同様に適用できる。具体的には、ベリファイ試験対象アドレスがベリファイ対象外セクタ内のメモリセルを指定するとき、このベリファイ対象外セクタが含まれるメモリマクロからの読み出し信号が入力されるブロックテスト手段に入力される出力制御信号が、当該ブロックテスト手段のテスト回路出力信号として基準信号RSを選択するように、設定されればよい。
【００５９】
以下、上述したテスト回路３００の構成をベリファイ回路に適用した本発明のＬＳＩについて説明する。
図２は、本発明のＬＳＩの一実施形態の構成を模式的に示す概略ブロック図であり、図３はこのＬＳＩに含まれるベリファイ回路の一例の詳細ブロック図である。尚、以下では、特に限定されないが、ｍ＝３の場合を例として説明する。図２を参照すると、本実施形態のＬＳＩ１００は、３個の電気的に消去及び書き込み可能な不揮発性のメモリセルを含んでなる不揮発性のメモリマクロ１０_1〜１０_3と、テスト手段であるテスト回路２０を備えている。又、テスト実施時にアクティブになるテストモード信号TMＳとアドレス入力端子５５からアドレスバス１を介して入力される第１アドレス信号を入力してデコードし、アドレスバス３に第２アドレス信号を出力すると共にテストモード信号TMＳがノンアクティブの通常動作時に各メモリマクロ１０_1〜１０_3の中のいずれが実際のアクセス対象であるかを指定する第１イネーブル信号CE１〜CE３を出力するデコード手段であるデコーダ回路３１と、テストモード信号TMＳを選択信号として入力し通常動作時には第１イネーブル信号CE１〜CE３を選択して出力し，テスト時にはＣＥ情報入力端子５２ａ，５２ｂ，５２ｃから入力された出力制御信号であるテスト用イネーブル信号（以下、TCESとする）４_1〜４_3を選択して出力する３個のセレクタ４１〜４３を備えている。
【００６０】
又、テスト回路２０は各メモリマクロに対応する３個のベリファイ回路２１_1〜２１_3と、各ベリファイ回路２１_1〜２１_3から出力される信号を入力とする総合判定手段である３入力の論理積回路（以下、ＡＮＤゲートとする）２４を備え、ＡＮＤゲート２４の出力信号がベリファイ結果判定信号としてベリファイ結果出力端子５１から出力される。
【００６１】
各メモリマクロ１０_1〜１０_3からの出力は、出力データバス５_1〜５_3にそれぞれ出力され、ベリファイ回路２１_1〜２１_3に入力される。各メモリマクロ１０_1〜１０_3からはｎビット幅（但し、ｎは２以上の整数とする）のデータが読み出しデータとして出力され、出力データバス５_1〜５_3はｎビット幅とされている。
【００６２】
又、メモリマクロ１０_1〜１０_3の試験の際に用いるｎビット幅の期待値データ６は、例えば期待値データ入力端子５３から各ベリファイ回路２１_1〜２１_3に並列に入力され、TCES４_1〜４_3はＣＥ情報入力端子５２ａ，５２ｂ，５２ｃからセレクタ４１〜４３に入力される。より具体的には、例えば第１イネーブル信号CE１とTCES４_1がセレクタ４１に、第１イネーブル信号CE２とTCES４_2がセレクタ４２に、第１イネーブル信号CE３とTCES４_3がセレクタ４３にそれぞれ入力され、選択信号であるテストモード信号TMＳがアクティブでテスト状態を指示しているとき、セレクタ４１〜４３ではTCES４_1〜４_3がそれぞれ選択されて出力される。各メモリマクロ１０_1〜１０_3に対する各種書き込みデータは、データ入力端子５６から入力され、データバス２を経由して供給される。
【００６３】
更に、図３を参照すると、ベリファイ回路２１は、
ｎビット幅の出力データバス５の各ビットデータと、期待値データ入力端子５３から入力されたｎビット幅の期待値データ６の各ビットデータとがそれぞれ一致するか比較判定し、判定結果を第１判定信号DSとして出力する比較判定手段であるブロック判定回路２１１と、
第１判定信号DS，所定の基準信号RSを入力し、選択信号として入力されるTCES４に応じて第１判定信号DS又は基準信号RSを選択し第２判定信号８として出力する第１選択手段であるセレクタ２１３と、を備えている。
【００６４】
又、ブロック判定回路２１１は、
ｎ個の一致判定回路である排他的論理和ゲートＥＸＯＲ_1〜ＥＸＯＲ_nと、
ｎ個の排他的論理和ゲートＥＸＯＲ_1〜ＥＸＯＲ_nの各出力信号を入力し、各出力信号が全て一致を示している場合に一致の判定結果を、各出力信号の中に一つでも不一致である場合には不一致の判定結果を第１判定信号DSとして出力する論理回路であるｎ入力の論理和の反転ゲート（以下、ＮＯＲゲートとする）２１５と、を備えている。尚、改めて述べるまでもないが、ベリファイ回路２１_1〜２１_3は、全て図３の構成を備えている。従って、排他的論理和ゲートＥＸＯＲ_1〜ＥＸＯＲ_nの一方の入力端に対応するメモリマクロ１０から出力されたデータが、他方の入力端にｎビット幅の期待値データ６がそれぞれビット対応で入力される。又、基準信号RSは、ＮＯＲゲート２１５から出力される第１判定信号DSが一致を示している場合と同じ論理値に対応する信号になるように設定される。
【００６５】
デコーダ回路３１は、通常動作時にはアドレス入力端子５５からアドレスバス１を介して入力される第１アドレス信号をデコードして第２アドレス信号をアドレスバス３に出力すると共に各メモリマクロ１０_1〜１０_3の中のいずれが実際のアクセス対象であるかを指定する第１イネーブル信号CE１〜CE３を出力するが、テストモード信号TMＳがアクティブのときは、アドレス入力端子５５から入力される第１アドレス信号をそのまま第２アドレス信号としてアドレスバス３に出力する。このとき、第１イネーブル信号CE１〜CE３は使用されないので、任意の信号を出力してよい。
【００６６】
ここで、第１アドレス信号と第２アドレス信号について簡単に説明する。図１４は、このアドレス信号を説明する模式図である。ＬＳＩ１００のように複数のメモリマクロを内蔵していても、通常動作時、特にＣＰＵ等からアクセス時はこれらのメモリマクロ全体のアドレスが連続したものとして扱われるの一般的である。これにより、ユーザはＬＳＩ１００の全体のメモリサイズの範囲でメモリを利用でき、内部の構成に関知する必要が無くなる。図１４（ａ）はこの様子を示す図で、メモリマクロ１０_1〜１０_3のメモリセルの数（以下、単にメモリサイズとする）を、特に限定されないが、それぞれ４Ｋbyte、６０Ｋbyte及び１２８Ｋbyteとし、且つこの順序でアドレスが配置された場合を例としている。しかし、複数のメモリマクロ全体のアドレスが連続したものとしたときの第１アドレス信号がそのまま各メモリマクロに供給されても、所望のメモリマクロにアクセスすることができない。従って、図１４（ｂ）のように、入力された第１アドレス信号が、どのメモリマクロのどこのアドレスに該当するか変換し各メモリマクロに供給する必要がある。デコーダ回路３１から出力される第１イネーブル信号CE１〜CE３アクセス対象のメモリマクロを指定し、アドレスバス３に出力される第２アドレス信号が当該メモリマクロのアクセスアドレスを指定する。一方、ベリファイ試験の際は、各メモリマクロに共通にアドレス信号を供給する必要があるので、テストモード信号TMＳがアクティブのときは、アドレス入力端子５５から入力される第１アドレス信号をそのまま第２アドレス信号としてアドレスバス３に出力させる。尚、テスト用アドレス信号入力端子を別に設けて、テストの際にはテスト用アドレス信号を直接入力できるようにしてもよい。
【００６７】
次に、このＬＳＩ１００のベリファイ動作について説明する。
このＬＳＩ１００においては、ベリファイ結果出力端子５１は一つだけ設けられており、各ベリファイ回路２１_1〜２１_3から出力される第２判定信号８_1〜８_3が全て“１”、即ち、一致のとき“１”となるベリファイ結果判定信号が、不図示の自動テスト装置に出力される。
【００６８】
ＬＳＩ１００のテスト時、書き込みベリファイ試験及び消去ベリファイ試験は、３個のメモリマクロ１０_1〜１０_3で並列に行われる。即ち、３個のメモリマクロ１０_1〜１０_3に対して、自動テスト装置側から同一の読み出しアドレスが供給され、ベリファイ回路２１_1〜２１_3の各々で、メモリマクロ１０_1〜１０_3からそれぞれ出力された読み出しデータを、不図示の自動テスト装置から期待値データ入力端子５３に供給された期待値データとビット単位で比較することで、ＬＳＩ１００自体でベリファイを行い、期待値データと一致しないビットデータが存在する場合、即ちいずれか一の排他的論理和ゲートＥＸＯＲから“１”が出力されたとき、当該排他的論理和ゲートＥＸＯＲの出力を入力とするＮＯＲゲート２１５から出力される第１判定信号DSは“０”、即ち不一致を示す。このとき、“０”となる第１判定信号DSを出力するベリファイ回路２１のセレクタ２１３に入力されているTCES４が、第１判定信号DSの選択を指示していれば、ＡＮＤゲート２４から出力されるベリファイ結果判定信号は“０”となる。ベリファイ結果出力端子５１には、不図示の自動テスト装置のコンパレータが接続されており、自動テスト装置では、テスト回路２０からのベリファイ結果判定信号が“１”のときはパス、“０”のときはフェイルと判定する。尚、TCES４が、基準信号RSの選択を指示していれば、この第１判定信号DSは無視されることになる。
【００６９】
ここで、TCES４について説明する。尚、以下では、メモリマクロ１０_1〜１０_3のメモリセルの数（以下、単にメモリサイズとする）を、特に限定されないが、それぞれ４Ｋbyte、６０Ｋbyte及び１２８Ｋbyteとして説明する。図４は、これらのメモリマクロ１０_1〜１０_3のメモリサイズと、ベリファイ試験対象アドレスによるTCES４の設定状態について説明する図で、（ａ）は各メモリマクロ１０_1〜１０_3の最終アドレスを１６進表示で示した図、（ｂ）はベリファイ試験対象アドレス毎のTCES４の設定例を示す表である。図４から分かるように、TCES４は試験対象アドレスに対応するメモリセルが実在すれば第１判定信号DSの選択を指示する“１”が設定され、試験対象アドレスに対応するメモリセルが実在しない場合は基準信号RSの選択を指示する“０”が設定される。具体的には、試験対象アドレスが１６進表示で“０００００”番地から“００ＦＦＦ”番地（以下、「00000h」〜「00FFFh」のように表示する）の範囲では、各メモリマクロ１０_1〜１０_3に対応するメモリセルが実在するので、TCES４_1〜TCES４_3は全て“１”に設定される。試験対象アドレスが「01000h」〜「0EFFFh」の範囲では、メモリマクロ１０_1には対応するメモリセルが実在しないが、メモリマクロ１０_2及び１０_3には対応するメモリセルが実在するので、TCES４_1は“０”に、TCES４_2及び４_3はいずれも“１”にそれぞれ設定される。試験対象アドレスが「0F000h」〜「1FFFFh」の範囲では、メモリマクロ１０_1及び１０_2には対応するメモリセルが実在しないが、メモリマクロ１０_3には対応するメモリセルが実在するので、TCES４_1及び４_2はいずれも“０”に、TCES４_3は“１”にそれぞれ設定される。これにより、メモリマクロ１０_1〜１０_3について並列にベリファイ試験を実施したとき、試験対象アドレスに対応するメモリセルが実在しないメモリマクロ１０の出力を期待値データと比較するブロック判定回路２１１の出力が不定になっても当該ベリファイ回路２１の判定結果である第２判定信号８としてはブロック判定回路２１１から出力される第１判定信号DSを無視して常に一致を示す“１”が出力されるので、他のメモリブロックの判定結果に影響を及ぼすことなく並列にベリファイ試験が実施される。
【００７０】
このように一つのＬＳＩが複数の不揮発性のメモリマクロを内蔵し、且つその中にメモリサイズの異なるメモリマクロが含まれていても、本発明の試験回路２０を適用することで、メモリサイズの如何に関わらず全ての不揮発性のメモリマクロのベリファイ試験を並列に実施できるので、不揮発性メモリマクロのベリファイ試験に要する時間を大幅に短縮することができる。しかも、必要とされるＬＳＩのテスト専用の出力端子としては一つのベリファイ結果出力端子を設けるだけでよく、テスト専用の出力端子数を特段に縮減しており、自動テスト装置でベリファイ試験に必要とされるコンパレータも１個で済むことになる等、テストコスト及び製品コストの低減に顕著な効果が得られる。
【００７１】
尚、本実施形態のＬＳＩ１００において、テスト専用の入力端子としては、期待値データ入力端子５３としてｎビット分、TCES４を入力するＣＥ情報入力端子としてｋ本、又後述するように、テストモード等の選択信号を入力するための端子が必要とされ、このため、テスト専用端子の総計は、高々、ｋ＋ｎ＋２（但し、ｋはＣＥ情報入力端子の数で通常はｋ＝ｍ、ｎはメモリマクロの出力データのビット幅であり期待値データ入力端子の数、２はベリファイ結果出力端子及びテスト専用制御信号端子の合計値）であり、ｍ個のメモリマクロのデータ（ｎビット）をパラレルに出力する回路構成とした場合に必須となる端子数（ｍ＋１）×ｎよりも、テスト専用端子数を少なくすることができるのは勿論、ベリファイ結果出力端子数をメモリマクロの数ｍに削減した特許文献１の場合とほぼ同等になる。しかも、本実施形態のＬＳＩ１００おいては、複数のメモリマクロのメモリサイズが異なっていても、これらのベリファイ試験を並列に行うことが可能とされており、試験の高速化と、端子数の増大の抑止という二つの課題を同時に解決している。
【００７２】
又、ＬＳＩ１００では、期待値データ入力端子５３とデータ入力端子５６とが独立して設けられているが、通常、書き込みデータと期待値データは一致するので、これらを兼用させることもできる。期待値データ入力端子５３とデータ入力端子５６を兼用させることにより、テスト専用の端子数を更に削減することができる。
【００７３】
尚、本実施形態ではテスト回路２０の出力（ベリファイ結果判定信号）が“０”となった場合、即ちベリファイ試験がフェイルした場合、そのままではフェイルしたメモリマクロを特定することができない。従って、ベリファイ試験がフェイルした場合、フェイルした読み出しアドレスを固定したまま一つのメモリマクロ１０の第１判定信号DSのみが第２判定信号８として出力されるようにTCES４を順次切り換えて試験する手順をベリファイ試験方法の中に組み込んでおくのが好ましい。これにより、ベリファイ試験がフェイルした場合でも、フェイルしたメモリマクロ１０及びそのアドレスを容易に特定できる。
【００７４】
又、テスト時に、或るメモリマクロのメモリセルの書き込みベリファイがフェイル（ＮＧ）した場合、メモリセルの再書き込みを直ちに行うか、或いは、該テストについて不良としてテストプログラム側で記録しておき、後で、別途、不良のメモリマクロの書き込み及びベリファイを行うは、実行されるテストが特性解析試験（キャラクタライゼーション試験）であるか量産試験であるか等、テスト仕様に依存する。
【００７５】
ここで、メモリマクロ１０の概略構成について説明する。図５は、メモリマクロ１０の概略構成の一例を示すブロック図である。尚、メモリマクロ内の具体的な接続構成は、本発明に直接的な関係がないので、煩瑣を避けるためブロック間の接続の図示は省略する。図５を参照すると、メモリマクロ１０は、メモリセルアレイ又はセクタ単位に一括消去可能な不揮発性メモリセルアレイ１１と、Ｘデコーダ１２と、Ｙデコーダ１３と、書き込み回路１５と、センスアンプ１４と、ゲート電圧発生回路１６と、消去回路１７と、を備えている。尚、メモリセルアレイ１１のサイズ、即ちメモリサイズはメモリマクロ毎に異なっていてよい。
【００７６】
ゲート電圧発生回路１６は、入力されるモード信号をデコードし、消去モード、消去ベリファイモード、書き込みモード、書き込みベリファイモード、読み出しモードの各モードに対応したゲート電圧を発生する。Ｘデコーダ１２で選択されたワード線の電圧は、ゲート電圧発生回路１６で発生されたゲート電圧に設定される。消去回路１７は、消去時、メモリセルアレイ１１の共通ソース線を高電圧に切り換える。書き込み回路１５は書き込みデータバスの情報に基づき、Ｘデコーダ１２、Ｙデコーダ１３で選択されたメモリセルにデータを書き込む。ゲート電圧発生回路１６に入力するモード信号は、自動テスト装置側から直接入力する構成としてもよいし、或いは、ＬＳＩに内蔵されているＣＰＵ等の他の機能マクロ等から供給される構成としてもよい。
【００７７】
次に、不揮発性メモリにおける消去ベリファイと、書き込みベリファイについて説明する。図６は、消去ベリファイ（ａ）と、書き込みベリファイ（ｂ）を説明するための図である。
【００７８】
図５及び図６（ａ）を参照すると、セクタ単位又は全メモリセルを消去後、ゲート電圧発生回路１６で発生されたゲート電圧が、Ｘデコーダで選択されたワード線を介してメモリセルの制御ゲートに印加され、ソース線は接地電位とされ、Ｙデコーダを介して選択されたビット線が所定の電圧に設定され、選択された１個のメモリセルのデータを読み出す。メモリセルの閾電圧値（具体的には、メモリセルトランジスタのスレッシュホールド電圧値）に応じて、選択されたメモリセルに接続されるビット線に流れる電流は相違する。メモリセルの閾電圧値が、制御ゲートに印加される所定の電圧よりも小さくなった場合、メモリセルトランジスタがオンし、選択されたメモリセルに接続されるビット線に電流が流れ、センスアンプで電圧に変換することで、メモリセルに記憶されたデータの“１”、“０”を判定し、メモリセルの閾電圧値がゲート電圧以下のときを例えば“０”として、読み出しデータが“０”のとき、期待値データと一致し、消去ベリファイが成功する。尚、図６（ａ）において、前述したように、消去とベリファイの各ステップは、所定の時間単位に小刻みに行われる。
【００７９】
又、図６（ｂ）を参照すると、書き込みベリファイにおいて、書き込みアドレスを指定して、選択されたメモリセルのドレインを、ゲートを高電圧を印加し、ソースを接地電位として書き込みを行った後、ゲート電圧発生回路１６で発生されたゲート電圧が、Ｘデコーダで選択されたワード線を介してメモリセルの制御ゲートに印加され、ソース線は接地電位とされ、Ｙデコーダを介して選択されたビット線が所定の電圧に設定され、選択された１個のメモリセルのデータを読み出す。メモリセルの閾電圧値がゲート電圧を超えるときを“１”として、読み出しデータが“１”のとき、書き込みベリファイが成功する。
【００８０】
次に、本発明をＣＰＵ及び複数の不揮発性メモリマクロを内蔵するＬＳＩ、いわゆるマイクロコンピュータに適用した第１実施例について説明する。尚、以下の実施例の説明において、上記実施形態と同じ構成要素には同じ参照符号を付けて詳細な説明は省略する。
【００８１】
図７は、本発明の第１実施例をなすマイクロコンピュータの概略構成を示す図である。図７を参照すると、マイクロコンピュータであるＬＳＩ１００Ａは、
ＣＰＵ３０と、
ＣＰＵ３０からアドレスバス1Aに出力されるＣＰＵアドレス信号と、テスト時に、不図示の自動テスト装置からテスト用アドレス入力端子５７に供給されたテスト用アドレス信号とを入力し、テストモード信号TMＳを選択信号として、通常動作時には、ＣＰＵ３０からアドレスバス1Aに出力されるＣＰＵアドレス信号を選択し、テスト時には、テスト用アドレス入力端子５７に供給されるテスト用アドレス信号を選択して第１アドレス信号としてアドレスバス１に出力する第３選択手段であるセレクタ４５と、
ＣＰＵ３０からデータバス1Dに出力されるデータ信号と、テスト時に自動テスト装置からテスト用データ入力端子５８に供給されるデータ信号とを入力し、テストモード信号TMＳを選択信号として、通常動作時には、ＣＰＵ３０からデータバス1Dに出力されるデータ信号を選択出力し、テスト時には、テスト用データ入力端子５８に供給されるデータ信号を選択出力する第５選択手段であるセレクタ４６と、
アドレスバス１から入力されるアドレス信号をデコードしアドレスバス３にアドレス信号を出力すると共に各メモリマクロ１０_1〜１０_3の中のいずれが実際のアクセス対象であるかを指定する第１イネーブル信号CE１〜CE３を出力するデコーダ回路３１と、
第１イネーブル信号CE１〜CE３と
ＣＥ情報入力端子５２ａ，５２ｂ，５２ｃから入力されるTCES４_1〜４_3をそれぞれ入力すると共に、テストモード信号TMＳを選択信号として入力し、テストモード信号TMＳがノンアクティブの通常動作時には第１イネーブル信号CE１〜CE３が選択されて出力され、テストモード信号TMＳがアクティブのテスト時にはTCES４_1〜４_3が選択されて出力されるセレクタ４１〜４３と、
セレクタ４５、及びセレクタ４６からそれぞれ出力されるアドレス信号、データ信号をアドレス端子、データ端子に入力する複数のメモリマクロ１０_1〜１０_3と、
複数のメモリマクロ１０_1〜１０_3から出力データバス５_1〜５_3に出力されるのｎビット幅の出力データを入力とし、通常動作時に、ＣＰＵ３０でアクセスされたメモリマクロに応じて、出力データを選択出力してＣＰＵ３０に供給する第４選択手段であるセレクタ４４と、
メモリマクロ１０_1〜１０_3の消去ベリファイ試験及び書き込みベリファイ試験を行うテスト回路２０と、を備えている。
【００８２】
又、テスト回路２０は各メモリマクロに対応する３個のベリファイ回路２１_1〜２１_3と、各ベリファイ回路２１_1〜２１_3から出力される信号を入力とする３入力のＡＮＤゲート２４を備え、ＡＮＤゲート２４の出力信号がベリファイ結果判定信号としてベリファイ結果出力端子５１から出力される。
【００８３】
各メモリマクロ１０_1〜１０_3からの出力は、出力データバス５_1〜５_3にそれぞれ出力され、ベリファイ回路２１_1〜２１_3に入力される。各メモリマクロ１０_1〜１０_3からはｎビット幅（但し、ｎは２以上の整数とする）のデータが読み出しデータとして出力され、出力データバス５_1〜５_3はｎビット幅とされている。このマイクロコンピュータ１００Ａにおいても、ベリファイ結果出力端子５１は、メモリマクロの内蔵個数に関わりなく、一つだけ設けられている。
【００８４】
テスト用データ入力端子５８には、テスト時、不図示の自動テスト装置からチェッカー（CHECKER ）パターン、チェッカーバーパターン（チェッカーパターンの反転）、全“０”パターン等の書き込みデータが入力される。尚、ベリファイ試験の際に、ＣＰＵ３０はデータバス1Dへの出力をインヒビット状態とし、セレクタ４４はデータを出力しないか（ハイインピーダンス状態）、ＣＰＵ３０側では読み出しデータの入力をマスクするように構成してもよい。又、ＣＰＵ３０からメモリマクロ１０_1〜１０_3へ設定する制御信号がモード信号を含み、ＣＰＵ３０を介してゲート電圧発生回路１６へ供給するモード信号を設定入力する構成としてもよい。
【００８５】
次に、図７を参照して、マイクロコンピュータ１００Ａのベリファイ試験の動作について説明する。ベリファイ試験時には、不図示の自動テスト装置からテストモード信号TMＳをアクティブ状態として、テスト用アドレス入力端子５７からベリファイ対象のアドレス信号を入力する。セレクタ４５では、テスト用アドレス入力端子５７から入力されたアドレス信号をアドレスバス１に選択出力する。セレクタ４５から出力されたアドレス信号は、更にデコーダ回路３１でデコードされアドレス信号がアドレスバス３に出力されると共に第１イネーブル信号CE１〜CE３が出力され、アドレス信号が複数のメモリマクロ１０_1〜１０_3に同時に供給される。
メモリマクロ１０_1〜１０_3は、供給されたアドレス信号に対応するアドレスのメモリセルの読み出しデータを出力データバス５_1〜５_3にそれぞれ出力する。尚、セレクタ４１〜４３は、選択信号であるテストモード信号TMＳがアクティブであるので、TCES４_1〜４_3を選択して出力している。
【００８６】
各ベリファイ回路２１_1〜２１_3では、出力データバス５_1〜５_3上のビットデータと、不図示の自動テスト装置のドライバから期待値データ入力端子５３に供給される期待値データ６のビットデータとが一致するか否か判定し、全ビットが一致する場合、ブロック判定回路２１１の第１判定信号DSであるＮＯＲゲート２１５の出力は“１”となり、１ビットでも不一致が検出されたときに、ＮＯＲゲート２１５の出力は“０”となる。そして、セレクタ４１〜４３を介して出力されているTCES４_1〜４_3に基づき、ベリファイ試験が実施されているアドレスに対応するメモリセルが実在するメモリマクロ１０の出力データが入力されているベリファイ回路２１からは当該ベリファイ回路２１に含まれるブロック判定回路２１１の第１判定信号DSが第２判定信号８として出力され、当該アドレスに対応するメモリセルが実在しないメモリマクロ１０の出力データが入力されているベリファイ回路２１からは基準信号RSが第２判定信号８として出力され、ＡＮＤゲート２４は第２判定信号８_1〜８_3の中に一つでも“０”が含まれていればベリファイ結果出力端子５１から“０”を出力して、自動テスト装置にフェイルを通知する。
【００８７】
上記説明の通り、TCES４によりベリファイ回路２１の出力信号を台判定信号DSとするか基準信号RSとするかを選択しているので、第２判定信号８として“０”が出力されるのは、実在するメモリセルから読み出されたデータが期待値データと不一致の場合のみとなり、メモリマクロ１０_1〜１０_3のメモリサイズが不揃いであっても、同時並列にベリファイ試験を実施できる。しかも、テスト専用のベリファイ結果出力端子は一つのみでよい。
【００８８】
このように本発明の第１実施例によれば、複数のメモリマクロにメモリサイズの異なるものが含まれていても、複数のメモリマクロのベリファイ試験の時間を短縮するとともに、テスト用の端子数の増大を抑止低減している。
【００８９】
尚、第１実施例のＬＳＩ１００Ａにおいても、期待値データ入力端子５３とテスト用データ入力端子５８とが独立して設けられているが、ＬＳＩ１００の場合と同様、これらを兼用させてもよい。この場合も、期待値データ入力端子５３とテスト用データ入力端子５８を兼用させることにより、テスト専用の端子数を更に削減することができる。
【００９０】
次に、本発明の第２実施例について説明する。図８は、本発明の第２実施例の構成を示す図である。図８を参照すると、第２実施例においては、第１実施例と相違して、期待値データを、マイクロコンピュータであるＬＳＩ１００Ｂが内蔵する期待値データ記憶部３７に予め記憶保持しておき、実行されるベリファイ試験の種別に対応して、期待値データ記憶部３７から読み出される期待値データをセレクタ４７で選択出力し、選択出力された期待値データ６が、各メモリマクロ１０_1〜１０_3のベリファイ回路２１_1〜２１_3の排他的論理和ゲートＥＸＯＲに供給される構成としたものである。ＬＳＩに内蔵される期待値データ記憶部３７は、ＥＥＰＲＯＭ、マスクＲＯＭ等であってよい。
【００９１】
期待値データ記憶部３７には、消去ベリファイ、全“０”書き込み（ALL “０” WRITE）ベリファイ、チェッカー書き込みベリファイ、チェッカーバー書き込みベリファイに対応した期待値パターン（カラムサイズはメモリマクロの出力データのビット幅分）が予め格納されており、セレクタ４７において、不図示の自動テスト装置等から供給されるモード信号に応じて、ベリファイ試験に対応した期待値データの選択が行われ、ベリファイ回路２１_1〜２１_3に供給される。
【００９２】
尚、第２実施例においても、ベリファイ回路２１_1〜２１_3の構成は、第１実施例で説明したものと同一構成されており、その説明は省略する。又、このＬＳＩ１００Ｂにおいても、テスト用データ入力端子５８が設けられているが、図１５に示すように、セレクタ４７から出力される期待値データ６をデータバス２を介してセレクタ４６に入力させるようにすれば、テスト用データ入力端子５８を削除することができ、やはりテスト専用の端子数を一層削減することができる。
【００９３】
第２実施例においては、第１実施例において設けられていた、期待値データ入力端子５３を不要としており、ＬＳＩにおけるテスト専用端子数を縮減すると共に、自動テスト装置において、ベリファイ試験用の期待値パターンの作成を不要にしており、パターン作成の手間を省き、テストの容易化を図るものである。
【００９４】
尚、上記実施形態及び各実施例では、データ入出力が多ビットとされる構成のメモリマクロを例に説明したが、データの入力及び出力が１ビット構成のメモリマクロを複数個備えた構成にも同様にして適用されることは勿論である。この場合、図２、図７において期待値データ入力端子５３から入力される期待値データ６は１ビット幅のデータとなる。
【００９５】
【発明の効果】
以上説明したように、本発明によれば、例えば電気的に消去及び書き込み可能な不揮発性のメモリマクロを複数個備えたＬＳＩにおいて、メモリサイズが異なるマクロが含まれている或いは一部のマクロで部分的に消去・書き込みが禁止されているセクタが存在していても、テスト専用端子数の増加を抑制しながら、複数のメモリマクロのベリファイ試験を並列に実行することを可能としており、試験を効率化するという効果を奏する。
【００９６】
又、本発明によれば、期待値データを予めＬＳＩ内に記憶しておくことで、ベリファイ試験の期待値データを入力するための専用端子やパターン作成を不要としており、試験の更なる効率化を達成している。
【００９７】
更に、本発明によれば、ＬＳＩ内にベリファイ結果を判定する回路を備えたことにより、自動テスト装置で必要とされるコンパレータの数を縮減すると共にテストの容易化を可能としている。
【図面の簡単な説明】
【図１】本発明のテスト回路の一実施形態の構成を模式的に示す図で、（ａ）は概略ブロック図、（ｂ）は（ａ）のブロックテスト手段の詳細ブロック図である。
【図２】本発明のＬＳＩの一実施形態の構成を模式的に示す概略ブロック図である。
【図３】図２のベリファイ回路の詳細構成を示す図である。
【図４】 TCES（テスト用イネーブル信号）の設定方法を説明するための図である。
【図５】本発明のＬＳＩに内蔵されるメモリマクロの概略を模式的に示す図である。
【図６】本発明のＬＳＩに内蔵される不揮発性のメモリマクロにおける消去ベリファイと書き込みベリファイを説明するための図である。
【図７】本発明の第１実施例の構成を示す図である。
【図８】本発明の第２実施例の構成を示す図である。
【図９】フラッシュメモリの構成を模式的に示す図である。
【図１０】消去手順と書き込み手順を示す流れ図である。
【図１１】従来のフラッシュメモリを備えたＬＳＩの構成を示す図である。
【図１２】フラッシュメモリのテストの一例を示す流れ図である。
【図１３】特開２００１−１５５５００号公報に開示されたＬＳＩの一例の概略構成を示す図である。
【図１４】第１アドレス信号と第２アドレス信号を説明する図である。
【図１５】本発明の第２実施例でテスト用データ入力端子が削除されたときの構成を示す図である。
【符号の説明】
１，1A，３ アドレスバス
1D，２ データバス
４ TCES
５ 出力データバス
６ 期待値データ
８ 第２判定信号
１０ メモリマクロ
１１ メモリセルアレイ
１２ Ｘデコーダ
１３ Ｙデコーダ
１４ センスアンプ
１５ 書き込み回路
１６ ゲート電圧発生回路
１７ 消去回路
２０，３００ テスト回路
２１ ベリファイ回路
２４ ＡＮＤゲート
３０ ＣＰＵ
３１ デコーダ回路
４１，４２，４３，４４，４５，４６，４７，２１３ セレクタ
５１ ベリファイ結果出力端子
５２ ＣＥ情報入力端子
５３ 期待値データ入力端子
５５ アドレス入力端子
５６ データ入力端子
５７ テスト用アドレス入力端子
５８ テスト用データ入力端子
１００，１００Ａ，１００Ｂ ＬＳＩ
２１５ ＮＯＲゲート
３０１ ブロックテスト手段
３０３ 第１論理処理手段
３１０ ブロック判定手段
３１１ 個別判定手段
３１３ 第２論理処理手段
３１５ ブロック出力選択手段
DS 第１判定信号
RS 基準信号
TMＳ テストモード信号
Claims (10)
- アドレス入力信号とイネーブル入力信号とを、それぞれが有するｍ個（ただし、ｍは２以上の整数）のメモリマクロと、通常動作時の通常アドレスまたはテスト動作時のテストアドレスとを入力とし、テストモード信号に基づいていずれかのアドレスから、前記アドレス入力信号と、前記ｍ個のメモリマクロのうちアクセス対象のメモリマクロを示す第１のイネーブル信号とを出力するデコード手段と、前記テストアドレスが前記ｍ個のメモリマクロそれぞれに対して有効かどうかを示す制御信号と前記第１のイネーブル信号とを入力とし、前記テストモード信号を選択信号として、通常時には前記第１のイネーブル信号を、テスト時には前記制御信号を前記イネーブル入力信号として出力する選択手段と、前記ｍ個のメモリマクロに対応して設けられ、対応するメモリマクロからの出力データと期待値と前記制御信号とを入力とし、前記制御信号が有効であることを示す場合には、前記出力データと前記期待値との比較結果を出力し、前記制御信号が無効であることを示す場合には、期待値一致であることを示す比較結果を出力するｍ個の比較判定手段とを備える半導体装置。
- 前記ｍ個の比較判定手段からの比較結果を入力とし、全ての比較結果が期待値一致であるかどうかを判定する総合判定手段を更に有する請求項１に記載の半導体装置。
- 前記通常アドレスは、前記ｍ個のメモリマクロ全体に対して連続して設けられるアドレスであり、前記テストアドレスは、前記ｍ個のメモリマクロに対して、開始アドレスを共通とし、それぞれのメモリサイズに応じて設けられるアドレスである請求項１に記載の半導体装置。
- 前記テストアドレスは、前記ｍ個のメモリマクロに対して共通のアドレスとして供給される請求項１に記載の半導体装置。
- ＣＰＵを更に備え、前記通常アドレスは前記ＣＰＵから出力されるアドレスである請求項１に記載の半導体装置。
- 期待値入力端子を更に備え、当該期待値入力端子から前記ｍ個のメモリマクロに共通の前記期待値が入力される請求項１に記載の半導体装置。
- テストアドレス入力端子と、制御信号入力端子とを更に備え、前記テストアドレスと制御信号は、前記テストアドレス入力端子と制御信号入力端子から供給される請求項１に記載の半導体装置。
- 前記期待値を予め格納しておく記憶部を更に備え、前記比較判定手段は、テスト時に前記記憶部から期待値を読み込む請求項１に記載の半導体装置。
- 前記ｍ個のメモリマクロは、第１のメモリマクロと、当該第１のメモリマクロよりもメモリサイズの大きい第２のメモリマクロを含む請求項１に記載の半導体装置。
- 前記ＣＰＵから出力されるデータ信号と、テスト用データ信号とを入力とし、前記テストモード信号に基づいていずれかを前記ｍ個のメモリマクロへのデータ出力を行うデータ選択手段を更に備える請求項１に記載の半導体装置。
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