JP2007305223A - 半導体集積回路におけるテスト回路生成方法、テスト回路生成装置および半導体集積回路 - Google Patents
半導体集積回路におけるテスト回路生成方法、テスト回路生成装置および半導体集積回路 Download PDFInfo
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Abstract
【課題】従来の半導体集積回路におけるテスト回路生成方法で生成されたテスト回路を用いたメモリのテストでは、“0”と“1”の両方の値が正しく読み書きできるかを、メモリの全ビットを対象にして行っていたため、通常動作時には不使用ビットの故障についても不良として扱っていて、歩留まりの低下を招いていた。
【解決手段】メモリ1を備える半導体集積回路10のテストを行うためのテスト回路3を生成する方法であって、第1のステップST1において、メモリの構造等にかかわるメモリ情報を入力し、第2のステップST2において、メモリの出力全ビットのうちで故障判定対象とする判定対象ビットを指定する故障判定ビット情報J1を入力し、メモリ情報を参照しつつ、故障判定ビット情報J1における判定対象ビットのみを使用してメモリの故障判定を行うための故障判定制御回路5Aを生成する。
【選択図】図5
【解決手段】メモリ1を備える半導体集積回路10のテストを行うためのテスト回路3を生成する方法であって、第1のステップST1において、メモリの構造等にかかわるメモリ情報を入力し、第2のステップST2において、メモリの出力全ビットのうちで故障判定対象とする判定対象ビットを指定する故障判定ビット情報J1を入力し、メモリ情報を参照しつつ、故障判定ビット情報J1における判定対象ビットのみを使用してメモリの故障判定を行うための故障判定制御回路5Aを生成する。
【選択図】図5
Description
本発明は、半導体メモリを内蔵する半導体集積回路において、半導体メモリのテストを行うためのテスト回路を生成するテスト回路生成方法およびテスト回路生成装置ならびにそのテスト回路生成方法によって構成されるテスト回路を有する半導体集積回路に関する。
近年では、半導体集積回路に搭載されるメモリをテストするために、搭載されるメモリに応じて自己検査可能なテスト回路を実装するケースが増えてきている(例えば、特許文献1参照)。搭載されるメモリの容量や種類は一般的に半導体集積回路ごとに異なるため、それぞれの半導体集積回路に搭載されるメモリに応じたテスト回路を設計し、実装する必要がある。一方で、搭載されるメモリの種類や構造、容量といった情報を基にテスト回路を自動で生成することが可能である(非特許文献1参照)。このようにして、テスト回路を設計する工数および設計期間を短縮している。
特開平11−260096号公報(第3−4頁、第13図)
"Embedded Memory Test (EMT)"by Logic Vision, Inc.<URL:http://www.logicvision.com/Products/Silicon_Test/Memory/EMT_Datasheet.pdf>(Fig1,Fig2)
半導体集積回路によって実現されるシステムにおいては、特定のビットは使用されないような使われ方(不使用ビット)や、常に固定値(“0”または“1”の決まった値)が出力されるような使われ方をする場合がある。このような場合でも、従来のテスト回路では、全てのビットについて、期待値を“0”と“1”の両方の値にする状態でテストして故障判定を行っている。
しかし、このように故障判定を行うと、半導体集積回路が通常動作をする場合には影響を与えないビットで故障があった場合でも、本来は無関係であるにもかかわらず、半導体集積回路そのものが故障していると誤判定してしまう。すなわち、そのビットでテストしたときに、そのビットで故障が生じているとして故障判定がでるが、そもそもこのビットは不使用であるため、たとえ故障が生じているとしても、半導体集積回路の実動作にはなんら影響を与えない。それにもかかわらず、半導体集積回路が故障していると誤判定してしまうので、歩留まりを低下させてしまう。
本発明は、このような事情に鑑みて創作したものであり、不使用ビットがある場合や常に“0”または“1”の固定値が出力される固定値ビットがある場合のテストにおいて、従来技術では良品であっても不良と誤判定されるような状況でも、誤判定を回避し、テストにおける歩留まりを改善できる半導体集積回路におけるテスト回路生成方法およびテスト回路生成装置ならびに半導体集積回路を提供することを目的としている。
本発明による半導体集積回路におけるテスト回路生成方法は、メモリを備える半導体集積回路のテストを行うためのテスト回路を生成する方法であって、前記メモリの構造等にかかわるメモリ情報を入力する第1のステップと、前記メモリの出力全ビットのうちで故障判定対象とする判定対象ビットを指定する故障判定ビット情報を入力し、前記メモリ情報を参照しつつ、前記故障判定ビット情報における前記判定対象ビットのみを使用して前記メモリの故障判定を行うための故障判定制御回路を生成する第2のステップとを含むものである。このテスト回路生成方法に対応する本発明のテスト回路生成装置は、その方法に対応する各ステップの実行手段を備えた構成のものである。
ここで、メモリ情報とは、メモリの種類や構造、容量といった情報である。例えば、出力データ1ビットごとのカラム数(列数)、ロウ数(行数)やデータ幅などがある。故障判定ビット情報は、故障判定の対象としたい故障判定対象ビットを指定するものである。故障判定制御回路は、不使用ビットがある場合や常に“0”または“1”の固定値が出力される固定値ビットがある場合など所要の条件を満たすときには、故障判定対象の除外を行う機能を有するものである。このような故障判定制御回路を生成するに、故障判定ビット情報における判定対象ビットのみを使用して故障判定制御回路を生成する。
このテスト回路生成方法によって生成されたテスト回路を含む半導体集積回路としては、メモリと、前記メモリの各ビットの出力データを期待値と比較する複数の不一致検出回路を有する比較器と、各ビットの前記不一致検出回路による不一致判定データを故障判定ビット情報における判定対象ビットに基づいてスルー制御する複数の判定対象ゲート回路を有する故障判定制御回路とを備えたものがある。なお、この構成については、後述する実施の形態における図5を参照することができる。
このように、判定対象ビットのみを使用して生成された故障判定制御回路は、通常動作時の不使用ビットについてこれを故障判定の対象から除外したテスト回路を構成する。結果として、不使用ビットでの故障に起因する半導体集積回路の不良については、これを除外することができる。すなわち、従来技術では良品ではあっても不使用ビットでの故障に起因して不良と誤判定されていた半導体集積回路について、これを正しく良品として扱うことができる。このようにして、歩留まりの向上を図ることができる。
上記の半導体集積回路におけるテスト回路生成方法またはテスト回路生成装置の前記第2のステップにおいて、前記故障判定ビット情報を格納するためのレジスタを生成するという態様がある。これに対応する半導体集積回路は、上記構成において、さらに、前記故障判定ビット情報を格納するレジスタを備えたものとなる。
この場合、故障判定ビット情報を格納するためのレジスタを生成して得られたテスト回路においては、外部から故障判定ビット情報を入力しテストを行うテスト回路に比べて、半導体集積回路の周波数仕様範囲でのより高速なテストが可能である。また、半導体集積回路の設計後において、外部から故障判定ビット情報をレジスタへ入力することが可能であるので、故障判定ビット情報の変更を通じてより柔軟なテストが可能となる。
また、本発明による半導体集積回路におけるテスト回路生成方法は、メモリを備える半導体集積回路のテストを行うためのテスト回路を生成する方法であって、前記メモリの構造等にかかわるメモリ情報を入力するとともに、前記メモリの出力全ビットのうちで故障判定対象とする判定対象ビットを指定する故障判定ビット情報を入力する第1のステップと、前記メモリ情報を参照しつつ、前記故障判定ビット情報における前記判定対象ビットのみを使用して前記メモリの故障判定を行うための故障判定制御回路を生成する第2のステップとを含むものである。このテスト回路生成方法に対応する本発明のテスト回路生成装置は、その方法に対応する各ステップの実行手段を備えた構成のものである。
これに対応する半導体集積回路は、メモリと、前記メモリの各ビットの出力データを期待値と比較する複数の不一致検出回路を有する比較器と、前記複数の不一致検出回路のうち故障判定ビット情報における判定対象ビットに対応する不一致検出回路に限定してこの不一致検出回路による不一致判定データをスルー制御する判定対象ゲート回路を有する故障判定制御回路とを備えたものとなる。なお、この構成については、後述する実施の形態における図7を参照することができる。
この場合、故障判定ビット情報を第2のステップではなく第1のステップで入力するのが特徴である。また、故障判定制御回路において、判定対象ゲート回路は判定対象ビットに対応するものになっていることが特徴である。第1のステップで故障判定ビット情報を入力するので、テスト回路生成時には事前に判定対象ビットが分かっていることになる。その結果として、その判定対象ビットの信号のみを対象とする最適化された故障判定制御回路を生成することができる。全ビットを対象とする故障判定制御回路の構成とする必要はない。これにより、テスト回路の構成が簡素化され、テスト回路の面積縮小と消費電力の削減を図ることができる。
ところで、一般に、アドレスの格納に必要なビット数は、データを格納するためのビット数より少ない。つまり、アドレスについては不使用ビットが存在する。不使用ビットについては、テストを省略してよい。全ビットに対するテストは無駄であるばかりでなく、誤判定に起因する不必要な歩留まり低下を招くからである。
そこで、上記の第1のステップで故障判定ビット情報を入力するテスト回路生成方法またはテスト回路生成装置において、前記メモリにはシステムのアドレスマップに基づくメモリアドレスが格納されることを前提として、その第1のステップにおいて、前記故障判定ビット情報として、前記半導体集積回路で実現されるシステムにおいて使用されるアドレスマップに基づいて決定される故障判定ビット情報を用いるという態様がある。
この場合、アドレスマップに基づいて故障判定対象のビット列を決めることにより、不使用ビットは故障判定対象から除外したテスト回路を効率良く生成することができる。
また、本発明による半導体集積回路におけるテスト回路生成方法は、メモリを備える半導体集積回路のテストを行うためのテスト回路を生成する方法であって、前記メモリの構造等にかかわるメモリ情報を入力する第1のステップと、前記メモリの出力全ビットのうちで前記メモリからの出力値が“0”または“1”のどちらか一方の固定値となる固定値ビットを指定する固定値ビット情報と、前記固定値ビットでの出力値である固定値を指定する固定値情報とを入力し、前記メモリ情報を参照しつつ、前記固定値ビットでは期待値が前記固定値情報における固定値と一致する場合にのみ故障判定を行う故障判定制御回路を生成する第2のステップとを含むものである。このテスト回路生成方法に対応する本発明のテスト回路生成装置は、その方法に対応する各ステップの実行手段を備えた構成のものである。
これに対応する半導体集積回路は、メモリと、前記メモリの各ビットの出力データを期待値と比較する複数の不一致検出回路を有する比較器と、固定値情報における各ビットの固定値を期待値と比較する複数の固定値ゲート回路、および固定値ビット情報における各ビットの値に従って前記固定値ゲート回路のスルー阻止を制御する複数の固定値ビットゲート回路を有する故障判定制御回路とを備えたものとなる。固定値ビット情報における各ビットの値というのは、そのビットが固定値ビットであるのか否かを表す値である。なお、この構成については、後述する実施の形態における図10を参照することができる。
この構成において、通常動作時には常に“0”または“1”が出力されるような特殊なビットである固定値ビットについては、故障判定の対象から除外したテスト回路を生成することができる。すなわち、期待値が前記の固定値とは逆論理となるテスト結果の場合に故障であると判断されても、通常の使用時には常に固定値を出力するため動作には支障をきたさないことから、従来技術で生成されるテスト回路では不良と判断されていた半導体集積回路の良品は、これを本来通り良品として扱うことができ、歩留まりの向上を図ることができる。
また、本発明による半導体集積回路におけるテスト回路生成方法は、メモリを備える半導体集積回路のテストを行うためのテスト回路を生成する方法であって、前記メモリの構造等にかかわるメモリ情報を入力する第1のステップと、前記メモリの出力全ビットのうちで故障判定対象とする判定対象ビットを指定する故障判定ビット情報と、前記メモリの出力全ビットのうちで前記メモリからの出力値が“0”または“1”のどちらか一方の固定値となる固定値ビットを指定する固定値ビット情報と、前記固定値ビットでの出力値である固定値を指定する固定値情報とを入力し、前記メモリ情報を参照しつつ、前記故障判定ビット情報における前記判定対象ビットが有効で、かつ、前記固定値ビットでは期待値が前記固定値情報における固定値と一致する場合にのみ故障判定を行う故障判定制御回路を生成する第2のステップとを含むものである。このテスト回路生成方法に対応する本発明のテスト回路生成装置は、その方法に対応する各ステップの実行手段を備えた構成のものである。
これに対応する半導体集積回路は、メモリと、前記メモリの各ビットの出力データを期待値と比較する複数の不一致検出回路を有する比較器と、固定値情報における各ビットの固定値を期待値と比較する複数の固定値ゲート回路、および固定値ビット情報における各ビットの値に従って前記固定値ゲート回路のスルー阻止を制御する複数の固定値ビットゲート回路、および各ビットの前記不一致検出回路による不一致判定データを前記固定値ビットゲート回路の出力値と故障判定ビット情報における判定対象ビットとに基づいてスルー制御する複数の判定対象ゲート回路を有する故障判定制御回路とを備えたものとなる。なお、この構成についても、後述する実施の形態における図10を参照することができる。
これによれば、故障判定対象除外を不使用ビットと特殊ビットとで二重に行えるため、さらなるテスト回路の構成が簡素化され、テスト回路の面積縮小と消費電力の削減を図ることができる。
上記の半導体集積回路におけるテスト回路生成方法またはテスト回路生成装置の前記第2のステップにおいて、前記固定値ビット情報および前記固定値情報を格納するためのレジスタを生成するという態様がある。
この場合、固定値ビット情報および固定値情報を格納するためのレジスタを生成して得られたテスト回路においては、外部からこれらの情報を入力しテストを行うテスト回路に比べて、半導体集積回路の周波数仕様範囲でのより高速なテストが可能である。また、半導体集積回路の設計後において、外部から固定値ビット情報や固定値情報をレジスタへ入力することが可能であるので、固定値ビット情報や固定値情報の変更を通じてより柔軟なテストが可能となる。
また、本発明による半導体集積回路におけるテスト回路生成方法は、メモリを備える半導体集積回路のテストを行うためのテスト回路を生成する方法であって、前記メモリの構造等にかかわるメモリ情報を入力するとともに、前記メモリの出力全ビットのうちで前記メモリからの出力値が“0”または“1”のどちらか一方の固定値となる固定値ビットを指定する固定値ビット情報と、前記固定値ビットでの出力値である固定値を指定する固定値情報とを入力する第1のステップと、前記メモリ情報を参照しつつ、前記固定値ビット情報および前記固定値情報を使用して前記メモリの故障判定を行うための故障判定制御回路を生成する第2のステップとを含むものである。このテスト回路生成方法に対応する本発明のテスト回路生成装置は、その方法に対応する各ステップの実行手段を備えた構成のものである。
これに対応する半導体集積回路は、上記構成において、前記固定値ビット情報における値と前記固定値情報における固定値がともに有効であるビットについては、前記固定値ゲート回路および前記固定値ビットゲート回路が省略され、そのビットの前記固定値が前記判定対象ゲート回路に入力されているものとなる。なお、この構成については、後述する実施の形態における図11を参照することができる。
この場合、着目のビットにおいて、固定値が“1”であるときは、固定値ビットゲート回路の出力が期待値と一致することになるため、固定値ゲート回路と固定値ビットゲート回路とを省略しても結果には影響がない。このように構成することにより、テスト回路生成時に故障判定制御回路の最適化(回路要素の削減)を行うことができ、さらなる回路面積の縮小と消費電力の削減が期待される。
また、上記の半導体集積回路におけるテスト回路生成方法またはテスト回路生成装置において、前記メモリにはシステムのアドレスマップに基づくメモリアドレスが格納されることを前提として、前記第1のステップにおいて、前記メモリに格納され得る全ての前記メモリアドレスにおいて常に“0”または“1”となるビットを前記固定値ビットとして入力するという態様がある。
このようにメモリアドレスを格納するメモリの場合、常に“0”または“1”となるビットの情報はシステムのアドレスマップの情報から判別すること可能であり、アドレスをメモリに格納する場合において、上記と同様に、テスト回路の生成が容易となる。
さらに好ましくは、前記第2のステップにおいて、前記故障判定ビット情報における前記判定対象ビットを使用して、前記判定対象ビットでの出力のみを期待値と比較する機能を持つ比較器を生成するのでもよい。
これに対応する半導体集積回路は、上記構成において、故障判定ビット情報における判定対象ビットが不使用ビットに該当するビットについては、前記メモリから前記比較器への入力が省略され、かつ、前記不使用ビット以外のビットについては前記比較器における前記複数の不一致検出回路に対する前記判定対象ゲート回路が省略されているものとなる。なお、この構成については、後述する実施の形態における図13を参照することができる。
このように判定対象ビットの出力のみを比較することにより、動作不要な判定対象ゲート回路を故障判定制御回路において省略するだけでなく、動作不要な不一致検出回路を省略した比較器を生成することができ、さらなる回路面積の縮小と消費電力の削減を図ることが可能となる。
さらに好ましくは、前記第2のステップにおいて、前記固定値ビット情報における前記固定値ビットを使用して、前記固定値ビットからの出力値と期待値の比較は除外する比較器を生成するのでもよい。
これに対応する半導体集積回路は、上記構成において、前記固定値ビット情報における値と前記固定値情報における固定値がともに有効であるビットについては、前記固定値ゲート回路および前記固定値ビットゲート回路が省略され、かつ、そのビットにおける前記比較器の前記不一致検出回路が論理反転回路に置き換えられているものとなる。なお、この構成については、後述する実施の形態における図14を参照することができる。
このように構成することにより、固定値ビットでは期待値の比較を行わず不一致検出回路が論理反転回路(インバータ)に置き換えられているため、さらなる回路面積の縮小と消費電力の削減を図ることができる。
本発明によれば、通常動作時に使用しない不使用ビットについては、これを故障判定から除外するテスト回路を生成するため、従来技術で生成されるテスト回路では不良と判定されていた半導体集積回路の良品は、これを本来通り良品として扱うことができる。これにより、従来技術で生成されたテスト回路でのテスト時と比較して、半導体集積回路の歩留まりを向上させることができる。
また、通常動作時には常に“0”または“1”が出力されるような特殊なビットについては、通常動作時に出力される値が正しく出力される場合は、これを故障と判定しないテスト回路を生成でき、従来技術で生成されるテスト回路では不良と判断されていた半導体集積回路の良品は、これを本来通り良品として扱うことができるため、上記同様に半導体集積回路の歩留まりを向上させることができる。
また、不使用ビットや特殊ビットについては、比較器による比較自体を省略することも可能であるため、回路面積の縮小と消費電力の削減も期待できる。
以下、本発明にかかわる半導体集積回路におけるテスト回路生成方法および得られる半導体集積回路の実施の形態を図面に基づいて詳細に説明する。メモリの様々な態様に対してそれぞれ特有のテスト回路生成方法がある。
(実施の形態1)
図1は、本発明の実施の形態1の半導体集積回路におけるテスト回路生成方法の処理の手順を示すフローチャートである。
図1は、本発明の実施の形態1の半導体集積回路におけるテスト回路生成方法の処理の手順を示すフローチャートである。
本実施の形態のテスト回路生成方法は、メモリの構成、構造およびテスト方法などに関する情報であるメモリ情報の入力を行う第1のステップST1と、前記メモリ情報を参照してテスト回路(故障判定制御回路・比較器)の生成を行う第2のステップST2とを有している。
図2は半導体集積回路に搭載されるメモリの一例として、32ビットの出力をもつメモリ1を例示している。図2において、1aは1ビットのメモリセルである。Cは出力1ビットごとのカラム数を示しており、この例では4つのカラムで出力1ビットが構成されている。Eはメモリ1のビット幅を示しておりエントリと呼ばれる。この例では、128ビットである。エントリEの幅を持つ一連のメモリセル1a群が縦方向に行数Nだけ並ぶことにより、メモリ1を構成している。
メモリ1へのデータ要求が発生した場合、メモリインデックスS1により選択されたエントリが読み出しの対象となる。メモリ1は出力部に一連(この例では32個)のセレクタ2をもち、読み出し対象のエントリのデータは、4つのカラムのうち選択信号S2に従って1つのカラムのデータが選択され、幅Wのデータがメモリ1から出力される。この例ではデータ幅Wは32ビットである。前記のC,N,Wがメモリの構造を示すメモリ情報として、第1のステップST1で入力される。その他、メモリをテストする際のテストパターンの定義やテストを行う順などがメモリ情報として入力される。
さらに、第2のステップST2において、図3に示す故障判定ビット情報J1を用いてメモリ1の故障判定を行うための故障判定制御回路5(図4、図5参照)を生成する。故障判定ビット情報J1は、メモリ1から出力されるデータのビット幅と同じビット幅の情報であり、各ビットには“0”または“1”が格納されている。
ここでは、図2で示した32ビット幅のメモリ1をテストする際の判定対象ビットの例を示している。各ビットに定義されている数値は故障判定の対象となるビットであるか否かを示している。“1”は故障判定対象のビットであることを示し、“0”は故障判定対象外のビットであることを示している。なお、逆論理としてもよい。
図4は第2のステップST2にて生成されるテスト回路3を含む半導体集積回路10の構成を示すブロック図である。
図4において、4はメモリ1からの出力データSmと所望の期待値V1を各ビットごとに比較する比較器、5は比較器4による比較結果である不一致判定データScに対して、不使用ビットがあるという所要条件を満たすときには故障判定対象の除外を行う機能を有する故障判定制御回路である。テスト回路3は、比較器4と故障判定制御回路5から構成されている。
第2のステップST2において、メモリ1の出力全ビットのうちで故障判定対象とする判定対象ビットを指定するための故障判定ビット情報J1を入力し、第1のステップST1で入力されたビット幅などのメモリ情報を参照して、故障判定制御回路5を生成する。この故障判定制御回路5は、故障判定ビット情報J1における判定対象ビットのみを使用してメモリ1の故障判定を行うものとして構成される。
このようにして生成された故障判定制御回路5は、次のような機能を有する。メモリ1からの出力データSmは比較器4に入力され、期待値V1との不一致判定が行われ、不一致ビットが“1”で一致ビットが“0”の不一致判定データScが故障判定制御回路5に出力される。
この比較器4から出力される不一致判定データScをそのまま出力すれば、従来の技術と同等のテスト回路となる。不一致判定データScの全ビットのうちテストが不要と認められるビット(不使用ビット)について、不一致判定データScを除外して、その不使用ビットでのテストを排除する役目を担うのが故障判定制御回路5である。
故障判定制御回路5は、比較器4からの不一致判定データScと故障判定ビット情報J1を伴う判定対象ビット信号S3とを入力し、不一致判定データScのうち故障判定ビット情報J1で“1”が設定されているビットすなわち判定対象ビットに該当するビットのみを使用するかたちで、その不一致判定データScが故障判定の対象となる。つまり、故障判定ビット情報J1は、故障判定の対象としたい判定対象ビットを指定するものである。このような機能を有する故障判定制御回路5を、第2のステップST2で入力した故障判定ビット情報J1を使用するかたちで生成するのである。
生成された結果の故障判定制御回路5は、故障判定ビット情報J1を伴う判定対象ビット信号S3を半導体集積回路10の外部から入力するようになっている。故障判定制御回路5は、比較器4からの不一致判定データScと外部から入力した判定対象ビット信号S3に含まれる故障判定ビット情報J1とを用いて不使用ビットでの故障判定は除外するかたちで故障判定を行い、故障判定信号S4を生成出力するようになっている。
図5は比較器4と故障判定制御回路5Aの詳細を示すブロック回路図である。
図5において、V1は比較において使用される期待値であり、テスト回路3の内部で生成される。比較器4は、不一致検出回路4aを用いてメモリ1からの出力データSmと期待値V1とを比較し、不一致のときにアクティブとなる不一致判定データScを故障判定制御回路5Aへ出力するように構成されている。ここでは不一致検出回路4aとして排他的論理和回路(ExOR)を使用している。
故障判定制御回路5Aは、比較器4からの不一致判定データScと判定対象ビット信号S3とを入力とし、各ビットにおいて、判定対象ビット信号S3に含まれる故障判定ビット情報J1をスルー制御信号として不一致判定データScを選択する判定対象ゲート回路5aが設けられているとともに、全ビット分の判定対象ゲート回路5aの出力を取りまとめて故障判定信号S4として出力する故障判定出力回路5bが設けられている。ここでは、判定対象ゲート回路5aとして論理積回路(AND)が用いられ、故障判定出力回路5bとして論理和回路(OR)が用いられている。比較器4を構成する不一致検出回路4aのビット数を32ビットとすると、故障判定制御回路5Aにおける判定対象ゲート回路5aも32ビット分ある。
このようにして、故障判定ビット情報J1において“0”が定義されたビットでは、論理積回路で構成された判定対象ゲート回路5aの出力が常に“0”となり、故障判定の対象外とすることができる。
一方、故障判定ビット情報J1において“1”が定義されたビットでは、判定対象ゲート回路5aの出力は比較器4からの不一致判定データScがそのまま反映されるため、比較器4による比較結果に基づいた故障判定が可能となる。なお、このことは、比較器4においてメモリ1からの出力データSmと期待値V1との各ビットにおける比較の結果が“0”であるか“1”であるかには無関係である。
比較器4において、不一致検出回路4aが不一致検出を行って不一致判定データScが“1”となるようなビットであっても、もしそのビットが故障判定ビット情報J1=“0”によって故障判定の対象から外されていれば、そのビットにおける不一致検出回路4aからの不一致判定データScは採用されないのである。したがって、誤判定の個数を削減することができる。
このように故障判定ビット情報J1に基づいて判定対象ビットのみを比較することにより、常に全ビットの比較を行って故障判定を行っていた従来技術と比べ、故障判定対象外のビットの故障に起因する半導体集積回路の不良の数を低減できるため、歩留まりの向上を図ることができる。
なお、比較器4、故障判定制御回路5Aについては、図5の回路構造に限定されるものではなく、同様の機能を有するものであれば、他の任意の形態を取り得るものとする。
以上のように本実施の形態のテスト回路生成方法によれば、判定対象ビットのみを使用して生成された故障判定制御回路は、通常動作時の不使用ビットについてこれを故障判定しないテスト回路を構成する。結果として、不使用ビットでの故障に起因する半導体集積回路の不良については、これを除外することができる。すなわち、従来技術では良品ではあっても不使用ビットでの故障に起因して不良と誤判定されていた半導体集積回路について、これを正しく良品として扱うことができる。このようにして、歩留まりの向上を図ることができる。
(実施の形態2)
図6は、本発明の実施の形態2におけるテスト回路生成方法によって生成されたテスト回路3を含む半導体集積回路10の構成を示すブロック図である。図6において、実施の形態1の図4におけるのと同じ符号は同一構成要素を指している。
図6は、本発明の実施の形態2におけるテスト回路生成方法によって生成されたテスト回路3を含む半導体集積回路10の構成を示すブロック図である。図6において、実施の形態1の図4におけるのと同じ符号は同一構成要素を指している。
本発明の実施の形態2の半導体集積回路におけるテスト回路生成方法は、上記の実施の形態1を前提に、第2のステップST2において、故障判定ビット情報J1を格納するためのレジスタ6を生成するものである。
テスト回路3は、第2のステップST2で生成されたレジスタ6を備えている。このレジスタ6は、第2のステップST2において生成された故障判定ビット情報J1を格納するためのものである。このレジスタ6は、半導体集積回路10の外部から供給された情報を格納することも可能となっている。その他の構成については、実施の形態1と同様であるので、説明を省略する。
本実施の形態のテスト回路生成方法で生成されたテスト回路3によれば、その内部に故障判定ビット情報J1を格納するレジスタ6を持っているので、外部から故障判定ビット情報J1を入力するテスト回路に比べて、半導体集積回路の周波数仕様範囲でより高速な動作が可能となる。また、半導体集積回路の設計後において、外部から故障判定ビット情報J1をレジスタ6へ入力することも可能であるので、故障判定ビット情報J1の変更を通じてより柔軟なテストが可能となる。
(実施の形態3)
本発明の実施の形態3の半導体集積回路におけるテスト回路生成方法は、上記の実施の形態1を前提に、故障判定ビット情報J1を第2のステップST2で入力することに代えて、第1のステップST1で故障判定ビット情報J1を入力するものである。
本発明の実施の形態3の半導体集積回路におけるテスト回路生成方法は、上記の実施の形態1を前提に、故障判定ビット情報J1を第2のステップST2で入力することに代えて、第1のステップST1で故障判定ビット情報J1を入力するものである。
図7は、本発明の実施の形態3におけるテスト回路生成方法によって生成されたテスト回路3の構成を示すブロック図である。この場合、テスト回路3における故障判定制御回路5Bについて、実施の形態1の場合の図5における論理積回路(AND)で構成された判定対象ゲート回路5aがすべて省略され、論理和回路(OR)で構成された故障判定出力回路5bの入力も簡素化されている。すなわち、故障判定出力回路5bがビット数が削減された簡易な構成の論理和回路(OR)で構成されている(図5の場合は32ビット入力で複雑)。
このように、判定対象ゲート回路5aをすべて省略してよく、故障判定出力回路5bの入力ビット数が削減されたのは、メモリ1における判定対象ビットがあらかじめ分かっており、その判定対象ビットにおいてのみ故障判定を行うように故障判定制御回路5Bを構成するからである。そして、このような態様の故障判定制御回路5Bを第2のステップST2で生成するために、第1のステップST1において故障判定ビット情報J1を入力するようにしているのである。
図7では具体的に、故障判定ビット情報J1が、31ビット目と30ビット目とが判定対象ビットを定義する“1”で、0ビット目から29ビット目までがすべて不使用ビットを定義する“0”となっている場合に、故障判定制御回路5Bは、比較器4における31ビット目の不一致検出回路4aの出力と30ビット目の不一致検出回路4aの出力との論理和をとる2ビット入力の論理和回路で構成された故障判定出力回路5bとなっている。図7のメモリ1の場合には、判定対象ビットが事前に分かっていることから、故障判定制御回路5Bにおいては、故障判定ビット情報J1を用いる必要はなく、図5の場合の全ビット分の判定対象ゲート回路5aは一切用いられていない。さらに、判定対象ビットが“0”であるビットについては、比較器4における不一致検出回路4aの出力端子を故障判定出力回路5bへ配線する必要がない。すなわち、回路素子および素子間配線の大幅な簡略化が実現されている。結果として、回路面積および消費電力を低減することができる。
なお、図7で示される故障判定制御回路5Bは一例に過ぎず、本発明のテスト回路生成方法で生成される故障判定制御回路はこの構造に限るものではない。
(実施の形態4)
本発明の実施の形態4は、システム上の不使用ビットを含むメモリを使用して半導体集積回路を設計する場合に対応するものである。
本発明の実施の形態4は、システム上の不使用ビットを含むメモリを使用して半導体集積回路を設計する場合に対応するものである。
メモリ空間は、データを格納する領域と、システムが使用するアドレスを格納する領域に分けて考えることができる。アドレスの格納に必要なビット数は、一般にデータを格納するためのビット数より少ない。すなわち、アドレスについては、不使用ビットが存在する。この不使用ビットについては、テストを省略してよいことになる。全ビットに対するテストは無駄であるばかりでなく、誤判定に起因する不必要な歩留まり低下を招く。
本発明の実施の形態4の半導体集積回路におけるテスト回路生成方法は、上記の実施の形態3において、第1のステップST1で入力する故障判定ビット情報J1として、半導体集積回路で実現されるシステムにおいて使用されるアドレスマップに基づいて決定される故障判定ビット情報を用いるものである。そして、本実施の形態のテスト回路生成方法により生成されるテスト回路がテスト対象とするメモリは、システムのアドレスを格納するものとする。
図8はメモリ空間とアドレスマップを示す。図8において、11は32ビットで表現可能な4GBのメモリ空間、m1はシステムが使用するメモリ領域である。この例では、メモリ領域m1は1MBである。このとき、使用されるアドレスビットはAで示される下位の20ビットであり、Bで示される上位の12ビットは使用されない。Aが故障判定対象ビット、Bが不使用ビットである。このとき、半導体集積回路に搭載されるメモリ1にアドレスの情報が格納され、上位の12ビットは半導体集積回路内で使用されないことがあらかじめ判明しているので、第1のステップST1で入力される故障判定ビット情報J1は、図示されるような数値を入力すればよい。この故障判定ビット情報J1では、故障判定対象ビットAがすべて故障判定対象ビットを表す“1”で定義され、不使用ビットBは故障判定対象外のビットを表す“0”で定義されている。
本実施の形態のテスト回路生成方法で生成されたテスト回路によれば、システム上の不使用ビットを含むメモリを使用して半導体集積回路を設計する場合に、システム上の必要ビットのみを判定対象ビットとして定義することにより、不使用ビットの故障に起因する半導体集積回路の不良を排除することができ、歩留まりの向上を図ることができる。
なお、図8で示されるメモリ領域m1および故障判定ビット情報J1のビット配列は一例であり、本発明のテスト回路生成方法に使用される判定対象ビットはこれに限るものではない。
(実施の形態5)
本発明の実施の形態5は、メモリの出力のうち常に同一の値を出力するビットを固定値ビットとし、固定値ビットから出力される値を固定値とし、これらの値を使用してテスト回路を生成することを特徴とする。これは、常に同一の値を出力する固定値ビットについては、これをテスト対象から除外してよいとの観点に立っている。固定値“1”に対して期待値“0”の場合、および固定値“0”に対して期待値“1”の場合にはテスト対象外とする。固定値ビットでは、期待値が固定値と同一の場合にのみ故障判定を行えばよく、不一致の場合は故障判定から除外してよいということになる。
本発明の実施の形態5は、メモリの出力のうち常に同一の値を出力するビットを固定値ビットとし、固定値ビットから出力される値を固定値とし、これらの値を使用してテスト回路を生成することを特徴とする。これは、常に同一の値を出力する固定値ビットについては、これをテスト対象から除外してよいとの観点に立っている。固定値“1”に対して期待値“0”の場合、および固定値“0”に対して期待値“1”の場合にはテスト対象外とする。固定値ビットでは、期待値が固定値と同一の場合にのみ故障判定を行えばよく、不一致の場合は故障判定から除外してよいということになる。
図9には、図3で示した故障判定ビット情報J1のほか、固定値ビット情報J2と固定値情報J3とが示されている。
固定値ビット情報J2は、そのビットが固定値を格納しているビットであることを示すものであり、“1”で固定値ビットであることが定義され、“0”は固定値ビットでないことを意味する。固定値ビット情報J2で“1”が定義されたビットは固定値ビットであり、この固定値ビットにおいて出力される値は固定値情報J3に定義される。
固定値情報J3は、固定値ビットにおいて格納されている値を示すものであり、常に“1”が格納されているときはその固定値ビットの固定値情報は“1”であり、常に“0”が格納されているときはその固定値ビットの固定値情報は“0”である。
例として、ビット31をみると、故障判定ビット情報J1が“1”であることから、このビット31は故障判定の対象とすべきビットであり、しかも、固定値ビット情報J2が“1”であるから、条件によって値“0”と値“1”が入れ替わるようなビットではなく、“0”なら“0”、“1”なら“1”に固定化されているビットであり、固定値情報J3が“1”であるから、固定値は“1”の方であることが分かる。このようにして、ビット31は値が“1”であると事前に分かっているため、メモリ1から“1”が出力される誤動作の場合は、故障判定を除外してよいことになる。後述で図10を用いて明らかにするが、故障判定制御回路5Cにおける固定値ゲート回路5cは、固定値が期待値と異なる場合を除外することを前提とし、この前提を受けて、固定値ビットゲート回路5dは、固定値ビットで固定値と期待値が異なっていれば、それは除外するものであり、判定対象ゲート回路5eは、判別対象のビットでは比較器4の出力データについて故障判定を行うものとなっている。ビット31では、“0”を出力するテストが不要である。“1”を出力することが可能であれば、“0”が出力できなくとも故障と判定する必要はない。
また、図9で別の例として、ビット3をみると、故障判定ビット情報J1が“1”であることから、このビット3は故障判定の対象とすべきビットであり、しかも、固定値ビット情報J2が“1”であるから、値が固定化されているビットであり、固定値情報J3が“0”であるから、固定値は“0”であることが分かる。ビット3では、固定値情報J3が“0”に定義されているため、“1”を出力するテストが不要となる。
また、別の例として、ビット30をみると、故障判定ビット情報J1が“1”であることから、このビット30は故障判定の対象とすべきビットであるが、固定値ビット情報J2が“0”であるから、値が固定化されていないで条件によって値“0”と値“1”が入れ替わるビットであることが分かる。なお、この場合の固定値情報J3の具体的な値は特に意味をもたない。
また、別の例として、ビット29をみると、故障判定ビット情報J1が“0”であることから、このビット29は故障判定の対象から除外してもよいビットであることが分かる。なお、この場合の固定値ビット情報J2および固定値情報J3の具体的な値は特に意味をもたない。
図10は、故障判定ビット情報J1と固定値ビット情報J2と固定値情報J3を用いるテスト回路3の一例を示している。
故障判定制御回路5Cは、各ビットごとの固定値ゲート回路5c、固定値ビットゲート回路5dおよび判定対象ゲート回路5eと、故障判定出力回路5fを備えている。固定値ゲート回路5cは、排他的論理和回路で構成されており、期待値V1と固定値情報J3とを1ビットずつ入力して、期待値に対して固定値が不一致となるかを判定するものである。固定値ビットゲート回路5dは、論理積回路の出力を反転する回路で構成され、固定値ゲート回路5cの出力データと固定値ビット情報J2とを1ビットずつ入力して、固定値ビットでないときは次段の判定対象ゲート回路5eの1入力を活性化し、固定値ビットのときは固定値ゲート回路5cの不一致判定出力を判定対象ゲート回路5eにスルーさせないように機能するものである。判定対象ゲート回路5eは、3入力の論理積回路で構成され、比較器4における不一致検出回路4aの出力データのスルーを、故障判定ビット情報J1と固定値ビットゲート回路5dの出力データとの相関関係で制御するものである。すなわち、判定対象ゲート回路5eは、故障判定対象ビットであることが分かっていて、固定値ビットがある場合に、その固定値が期待値に一致するときは、比較器4における不一致検出回路4aの出力データをスルーさせて故障判定対象とし、その固定値が期待値と異なるときは不一致検出回路4aの出力データをスルーさせないで故障判定対象から除外するように機能する。故障判定対象ビットであって固定値ビットがある場合に、その固定値が期待値と異なるときは、あり得ないこととして故障判定対象から除外してよいからである。
このような回路の構成にすることにより、判定対象ビットが“1”でかつ、固定値ビット情報J2が“1”かつ期待値V1と固定値情報J3とが異なる場合に、論理和回路で構成された故障判定出力回路5fへの入力が常に“1”となり、当該ビットは故障ではないと判定される。
図9で示されるビットを例にとると、次のようになる。
前述したとおりに、まず、故障判定ビット情報J1が“0”であるビットは判定対象ゲート回路5eの出力が“0”となり、故障判定の対象から外される。
次に、判定対象ビットが“1”であるビットについて、固定値ビット情報J2の値が“0”の場合、固定値ビットゲート回路5dの出力は“1”となり、比較器4からの不一致判定データScが故障判定出力回路5fへ伝播される。一方、固定値ビット情報J2が“1”の場合は、固定値情報J3と期待値V1の値を比較した結果が伝播される。
図9のビット31の例では、故障判定ビット情報J1は“1”であり、固定値ビット情報J2も“1”であり、固定値情報J3も“1”である。このとき期待値V1が“1”の場合、固定値ゲート回路5cの出力は“0”となり、固定値ビットゲート回路5dの出力は“1”となるため、判定対象ゲート回路5eの出力には比較器4からの不一致判定データScが伝播され、故障が判定される。一方、期待値V1が“0”の場合、固定値ゲート回路5cの出力は“0”となり、固定値ビットゲート回路5dの出力は“0”となるため、判定対象ゲート回路5eの出力は“0”となり、ビット31は故障ではないと判定される。つまり、固定値情報J3と逆の期待値となるテストでは比較器4の結果にかかわらず、故障ではないと判断される。
このように固定値ビット情報J2と固定値情報J3を使用してテスト回路を生成することにより、従来の方法で生成したテスト回路では固定値ビットにおいて、期待値と固定値が異なる場合に故障と判定されていた半導体集積回路の不良判定を排除することができ、歩留まりの向上を図ることができる。
また、図6で示されるようなレジスタ6へ固定値ビット情報J2および固定値情報J3を格納しておき、故障判定制御回路5Cへ信号を入力してもよい。これにより、実施の形態2で説明した効果と同様の効果が期待できる。
さらに、第1のステップST1にて固定値ビット情報J2および固定値情報J3を入力し、テスト回路3を生成してもよい。図11は図9の固定値ビット情報J2および固定値情報J3に従って第2のステップST2にて故障判定制御回路5Dを生成した場合の回路構造を示している。図9によると、ビット31は固定値ビットであり、固定値は“1”である。これを基に回路を生成すると、図11のQのようにビット31において固定値ゲート回路5cと固定値ビットゲート回路5dを省略することが可能である。
具体的には次のとおりである。固定値ビット情報J2における値が有効で“1”となっていることを前提にする。固定値が“0”で期待値が“0”のときは、固定値ゲート回路5cの出力は“0”で、固定値ビットゲート回路5dの出力は“1”となる。固定値が“1”で期待値が“0”のときは、固定値ゲート回路5cの出力は“1”で、固定値ビットゲート回路5dの出力は“0”となる。固定値が“0”で期待値が“1”のときは、固定値ゲート回路5cの出力は“1”で、固定値ビットゲート回路5dの出力は“0”となる。固定値が“1”で期待値が“1”のときは、固定値ゲート回路5cの出力は“0”で、固定値ビットゲート回路5dの出力は“1”となる。この4つの状態をながめると、固定値が“1”であることを前提にすれば、固定値ビットゲート回路5dの出力は期待値と一致することになる。すなわち、固定値ゲート回路5cと固定値ビットゲート回路5dとの直列回路は、期待値のビットラインと同等となる。したがって、固定値ビット情報J2における値と固定値情報J3における固定値がともに有効の“1”であるビットについては、固定値ゲート回路5cおよび固定値ビットゲート回路5dを省略してよいことになる。判定対象ゲート回路5eへの1入力は期待値のビットラインに接続されている。
このように構成することにより、本発明の実施の形態3と同様に故障判定制御回路の最適化が可能であり、回路面積および消費電力の削減を図ることができる。
なお、本実施の形態において示された回路構成は一例であり、本発明のテスト回路生成法で生成される回路の構成は、これらに限るものではない。
(実施の形態6)
本発明の実施の形態6では、システムのアドレスマップに基づいて決定された固定値ビット情報J2および固定値情報J3を第1のステップST1に入力することを特徴とする。さらに、本実施の形態のテスト回路生成方法によってテストされるメモリ1は、システムのアドレスを格納することを特徴とするメモリである。
本発明の実施の形態6では、システムのアドレスマップに基づいて決定された固定値ビット情報J2および固定値情報J3を第1のステップST1に入力することを特徴とする。さらに、本実施の形態のテスト回路生成方法によってテストされるメモリ1は、システムのアドレスを格納することを特徴とするメモリである。
図12は図8で示されたアドレスマップにおけるメモリ領域m1に加えて、さらにメモリ領域m2を定義したアドレスマップを示している。このとき、メモリ領域m2はアドレスの21ビット目までを使用するため、故障判定ビット情報J1は、0ビット目から21ビット目までが“1”となる。さらに、メモリ領域m1およびメモリ領域m2のどちらにアクセスする場合においても、20ビット目は常に“0”であるため、このビットに“1”が書き込まれることはない。このようなときに、20ビット目を固定値ビットであると定義し、固定値ビット情報J2のように定義する。さらに、固定値が“0”であるため、20ビット目が“0”となるように固定値情報J3を定義する。固定値情報J3では、20ビット目以外も“0”に定義しているが、固定値ビット情報J2が“0”の場合使用されないため、20ビット目が“0”であればよい。
このように、システムのアドレスを格納するメモリをテストするテスト回路を生成する場合に、システムのアドレスマップに従って固定値ビット情報J2と固定値情報J3を入力する。このことにより、システムのアドレスマップにおいて常に一定の値となるビットについては“0”と“1”の両方についてテストをする必要はない。測定結果、従来の方法で生成したテスト回路では固定値ビットにおいて、期待値と固定値が異なる場合に故障と判定されていた半導体集積回路の不良判定を排除することができ、歩留まりを向上させることができる。
なお、図12におけるメモリ領域、判定対象ビット、固定値ビット情報および固定値情報は一例であり、これに限るものではない。
(実施の形態7)
本発明の実施の形態7では、第1のステップST1にて故障判定ビット情報J1を入力することにより、第2のステップST2にて故障判定ビット情報J1に基づいて比較器を生成することを特徴とする。これは、比較器の構成を簡素化するためのものである。
本発明の実施の形態7では、第1のステップST1にて故障判定ビット情報J1を入力することにより、第2のステップST2にて故障判定ビット情報J1に基づいて比較器を生成することを特徴とする。これは、比較器の構成を簡素化するためのものである。
図13は第2のステップにて生成する比較器4Eの例を示している。この比較器4Eでは、故障判定ビット情報J1の値に基づいて必要な不一致検出回路4aのみを生成している。0ビット目、1ビット目には不一致検出回路4aが存在しない構造となっているため、入力される期待値V1のビット数は故障判定ビット情報J1において故障判定を行うと定義されたビット数分だけ必要となる。故障判定制御回路5Eは、論理和回路からなる故障判定出力回路5bのみとなっている。
このように、判定対象ビットに基づいて必要な分の不一致検出回路4aを生成することにより、不要な不一致検出回路4aを削減することができ、回路面積および低消費電力化に効果が期待できる。
なお、図13で示した比較器4Eの回路構成は一例であり、これに限るものではない。
(実施の形態8)
本発明の実施の形態8では、第1のステップST1にて入力された固定値ビット情報J2および固定値情報J3に基づいて、第2のステップST2にて比較器を生成することを特徴とする。
本発明の実施の形態8では、第1のステップST1にて入力された固定値ビット情報J2および固定値情報J3に基づいて、第2のステップST2にて比較器を生成することを特徴とする。
図14は第2のステップST2にて生成される比較器4Fの例を示している。図14の比較器4Fは固定値ビット情報J2および固定値情報J3により、ビット31の不一致検出回路4aを簡略化し、当該部分をインバータ4bで実現している。この回路では、ビット31の出力が常に“1”となることがあらかじめ判明しているため、ビット31の出力が“0”となる場合にのみ故障と判断すればよい。よって、インバータ4bでの実現が可能である。故障判定制御回路5Fでは、図11の場合と同様に、ビット31は固定値ビットであり、固定値は“1”であることから、Qのようにビット31において固定値ゲート回路5cと固定値ビットゲート回路5dを省略することが可能である。判定対象ゲート回路5eへの1入力は期待値のビットラインに接続されている。
なお、図14の比較器4Fの回路構成は、図9での固定値の例に沿った場合の一例であり、これに限るものではない。
(実施の形態9)
図15は本発明の実施の形態9における半導体集積回路におけるテスト回路生成装置のシステム構成図に示す。このシステムには、処理装置(CPU)21、入力装置(キーボード)22、出力装置(ディスプレイ)23、記憶装置(ディスク)24が備えられている。上述の各テスト回路生成方法は、入力装置22を用いて故障判定ビット情報J1、固定値ビット情報J2および固定値情報J3を入力し、記憶装置24から半導体集積回路の情報を読み出し、処理装置21にてテスト回路の生成を行い、処理結果を出力装置23に出力することにより実施することができ、テスト回路情報は記憶装置24へ保存される。
図15は本発明の実施の形態9における半導体集積回路におけるテスト回路生成装置のシステム構成図に示す。このシステムには、処理装置(CPU)21、入力装置(キーボード)22、出力装置(ディスプレイ)23、記憶装置(ディスク)24が備えられている。上述の各テスト回路生成方法は、入力装置22を用いて故障判定ビット情報J1、固定値ビット情報J2および固定値情報J3を入力し、記憶装置24から半導体集積回路の情報を読み出し、処理装置21にてテスト回路の生成を行い、処理結果を出力装置23に出力することにより実施することができ、テスト回路情報は記憶装置24へ保存される。
このようにして、半導体集積回路の設計と同様に、テスト回路生成方法に沿ったテスト回路の生成を実施することができる。
本発明の半導体集積回路におけるテスト回路生成方法は、半導体集積回路に搭載されるメモリのビット単位でのテスト実行有無を制御可能であるため、半導体集積回路の自己検査などに有用である。特にプロセッサなどのキャッシュを持つ回路については特に有用であり、アドレスを格納するタグ部、TLB(Translation Lookaside Buffers)のテストに適用できる。
1 メモリ
2 セレクタ
3 テスト回路
4,4E,4F 比較器
4a 不一致検出回路
4b インバータ
5,5A〜5F 故障判定制御回路
5a 判定対象ゲート回路
5b 故障判定出力回路
5c 固定値ゲート回路
5d 固定値ビットゲート回路
5e 判定対象ゲート回路
5f 故障判定出力回路
6 レジスタ
10 半導体集積回路
21 処理装置(CPU)
22 入力装置(キーボード)
23 出力装置(ディスプレイ)
24 記憶装置(ディスク)
A 故障判定対象ビット
B 不使用ビット
J1 故障判定ビット情報
J2 固定値ビット情報
J3 固定値情報
S3 判定対象ビット信号
S4 故障判定信号
Sc 不一致判定データ
Sm 出力データ
V1 期待値
2 セレクタ
3 テスト回路
4,4E,4F 比較器
4a 不一致検出回路
4b インバータ
5,5A〜5F 故障判定制御回路
5a 判定対象ゲート回路
5b 故障判定出力回路
5c 固定値ゲート回路
5d 固定値ビットゲート回路
5e 判定対象ゲート回路
5f 故障判定出力回路
6 レジスタ
10 半導体集積回路
21 処理装置(CPU)
22 入力装置(キーボード)
23 出力装置(ディスプレイ)
24 記憶装置(ディスク)
A 故障判定対象ビット
B 不使用ビット
J1 故障判定ビット情報
J2 固定値ビット情報
J3 固定値情報
S3 判定対象ビット信号
S4 故障判定信号
Sc 不一致判定データ
Sm 出力データ
V1 期待値
Claims (30)
- メモリを備える半導体集積回路のテストを行うためのテスト回路を生成する方法であって、
前記メモリの構造等にかかわるメモリ情報を入力する第1のステップと、
前記メモリの出力全ビットのうちで故障判定対象とする判定対象ビットを指定する故障判定ビット情報を入力し、前記メモリ情報を参照しつつ、前記故障判定ビット情報における前記判定対象ビットのみを使用して前記メモリの故障判定を行うための故障判定制御回路を生成する第2のステップとを含む半導体集積回路におけるテスト回路生成方法。 - 前記第2のステップにおいて、前記故障判定ビット情報を格納するためのレジスタを生成する請求項1に記載の半導体集積回路におけるテスト回路生成方法。
- メモリを備える半導体集積回路のテストを行うためのテスト回路を生成する方法であって、
前記メモリの構造等にかかわるメモリ情報を入力するとともに、前記メモリの出力全ビットのうちで故障判定対象とする判定対象ビットを指定する故障判定ビット情報を入力する第1のステップと、
前記メモリ情報を参照しつつ、前記故障判定ビット情報における前記判定対象ビットのみを使用して前記メモリの故障判定を行うための故障判定制御回路を生成する第2のステップとを含む半導体集積回路におけるテスト回路生成方法。 - 前記メモリにはシステムのアドレスマップに基づくメモリアドレスが格納されることを前提として、
前記第1のステップにおいて、前記故障判定ビット情報として、前記半導体集積回路で実現されるシステムにおいて使用されるアドレスマップに基づいて決定される故障判定ビット情報を用いる請求項3に記載の半導体集積回路におけるテスト回路生成方法。 - メモリを備える半導体集積回路のテストを行うためのテスト回路を生成する方法であって、
前記メモリの構造等にかかわるメモリ情報を入力する第1のステップと、
前記メモリの出力全ビットのうちで前記メモリからの出力値が“0”または“1”のどちらか一方の固定値となる固定値ビットを指定する固定値ビット情報と、前記固定値ビットでの出力値である固定値を指定する固定値情報とを入力し、前記メモリ情報を参照しつつ、前記固定値ビットでは期待値が前記固定値情報における固定値と一致する場合にのみ故障判定を行う故障判定制御回路を生成する第2のステップとを含む半導体集積回路におけるテスト回路生成方法。 - メモリを備える半導体集積回路のテストを行うためのテスト回路を生成する方法であって、
前記メモリの構造等にかかわるメモリ情報を入力する第1のステップと、
前記メモリの出力全ビットのうちで故障判定対象とする判定対象ビットを指定する故障判定ビット情報と、前記メモリの出力全ビットのうちで前記メモリからの出力値が“0”または“1”のどちらか一方の固定値となる固定値ビットを指定する固定値ビット情報と、前記固定値ビットでの出力値である固定値を指定する固定値情報とを入力し、前記メモリ情報を参照しつつ、前記故障判定ビット情報における前記判定対象ビットが有効で、かつ、前記固定値ビットでは期待値が前記固定値情報における固定値と一致する場合にのみ故障判定を行う故障判定制御回路を生成する第2のステップとを含む半導体集積回路におけるテスト回路生成方法。 - 前記第2のステップにおいて、前記固定値ビット情報および前記固定値情報を格納するためのレジスタを生成する請求項5または請求項6に記載の半導体集積回路におけるテスト回路生成方法。
- メモリを備える半導体集積回路のテストを行うためのテスト回路を生成する方法であって、
前記メモリの構造等にかかわるメモリ情報を入力するとともに、前記メモリの出力全ビットのうちで前記メモリからの出力値が“0”または“1”のどちらか一方の固定値となる固定値ビットを指定する固定値ビット情報と、前記固定値ビットでの出力値である固定値を指定する固定値情報とを入力する第1のステップと、
前記メモリ情報を参照しつつ、前記固定値ビット情報および前記固定値情報を使用して前記メモリの故障判定を行うための故障判定制御回路を生成する第2のステップとを含む半導体集積回路におけるテスト回路生成方法。 - 前記メモリにはシステムのアドレスマップに基づくメモリアドレスが格納されることを前提として、
前記第1のステップにおいて、前記メモリに格納され得る全ての前記メモリアドレスにおいて常に“0”または“1”となるビットを前記固定値ビットとして入力する請求項6または請求項8に記載の半導体集積回路におけるテスト回路生成方法。 - 前記第2のステップにおいて、前記故障判定ビット情報における前記判定対象ビットを使用して、前記判定対象ビットでの出力のみを期待値と比較する機能を持つ比較器を生成する請求項1から請求項9までのいずれかに記載の半導体集積回路におけるテスト回路生成方法。
- 前記第2のステップにおいて、前記固定値ビット情報における前記固定値ビットを使用して、前記固定値ビットからの出力値と期待値の比較は除外する比較器を生成する請求項5から請求項9までのいずれかに記載の半導体集積回路におけるテスト回路生成方法。
- メモリを備える半導体集積回路のテストを行うためのテスト回路を生成する装置であって、
前記メモリの構造等にかかわるメモリ情報を入力する第1のステップを実行する手段と、
前記メモリの出力全ビットのうちで故障判定対象とする判定対象ビットを指定する故障判定ビット情報を入力し、前記メモリ情報を参照しつつ、前記故障判定ビット情報における前記判定対象ビットのみを使用して前記メモリの故障判定を行うための故障判定制御回路を生成する第2のステップを実行する手段とを備えた半導体集積回路におけるテスト回路生成装置。 - 前記第2のステップを実行する手段は、前記故障判定ビット情報を格納するためのレジスタを生成する請求項12に記載の半導体集積回路におけるテスト回路生成装置。
- メモリを備える半導体集積回路のテストを行うためのテスト回路を生成する装置であって、
前記メモリの構造等にかかわるメモリ情報を入力するとともに、前記メモリの出力全ビットのうちで故障判定対象とする判定対象ビットを指定する故障判定ビット情報を入力する第1のステップを実行する手段と、
前記メモリ情報を参照しつつ、前記故障判定ビット情報における前記判定対象ビットのみを使用して前記メモリの故障判定を行うための故障判定制御回路を生成する第2のステップを実行する手段とを備えた半導体集積回路におけるテスト回路生成装置。 - 前記メモリにはシステムのアドレスマップに基づくメモリアドレスが格納されることを前提として、
前記第1のステップを実行する手段は、前記故障判定ビット情報として、前記半導体集積回路で実現されるシステムにおいて使用されるアドレスマップに基づいて決定される故障判定ビット情報を用いる請求項14に記載の半導体集積回路におけるテスト回路生成装置。 - メモリを備える半導体集積回路のテストを行うためのテスト回路を生成する装置であって、
前記メモリの構造等にかかわるメモリ情報を入力する第1のステップを実行する手段と、
前記メモリの出力全ビットのうちで前記メモリからの出力値が“0”または“1”のどちらか一方の固定値となる固定値ビットを指定する固定値ビット情報と、前記固定値ビットでの出力値である固定値を指定する固定値情報とを入力し、前記メモリ情報を参照しつつ、前記固定値ビットでは期待値が前記固定値情報における固定値と一致する場合にのみ故障判定を行う故障判定制御回路を生成する第2のステップを実行する手段とを備えた半導体集積回路におけるテスト回路生成装置。 - メモリを備える半導体集積回路のテストを行うためのテスト回路を生成する装置であって、
前記メモリの構造等にかかわるメモリ情報を入力する第1のステップを実行する手段と、
前記メモリの出力全ビットのうちで故障判定対象とする判定対象ビットを指定する故障判定ビット情報と、前記メモリの出力全ビットのうちで前記メモリからの出力値が“0”または“1”のどちらか一方の固定値となる固定値ビットを指定する固定値ビット情報と、前記固定値ビットでの出力値である固定値を指定する固定値情報とを入力し、前記メモリ情報を参照しつつ、前記故障判定ビット情報における前記判定対象ビットが有効で、かつ、前記固定値ビットでは期待値が前記固定値情報における固定値と一致する場合にのみ故障判定を行う故障判定制御回路を生成する第2のステップを実行する手段とを備えた半導体集積回路におけるテスト回路生成装置。 - 前記第2のステップを実行する手段は、前記固定値ビット情報および前記固定値情報を格納するためのレジスタを生成する請求項16または請求項17に記載の半導体集積回路におけるテスト回路生成装置。
- メモリを備える半導体集積回路のテストを行うためのテスト回路を生成する装置であって、
前記メモリの構造等にかかわるメモリ情報を入力するとともに、前記メモリの出力全ビットのうちで前記メモリからの出力値が“0”または“1”のどちらか一方の固定値となる固定値ビットを指定する固定値ビット情報と、前記固定値ビットでの出力値である固定値を指定する固定値情報とを入力する第1のステップを実行する手段と、
前記メモリ情報を参照しつつ、前記固定値ビット情報および前記固定値情報を使用して前記メモリの故障判定を行うための故障判定制御回路を生成する第2のステップを実行する手段とを備えた半導体集積回路におけるテスト回路生成装置。 - 前記メモリにはシステムのアドレスマップに基づくメモリアドレスが格納されることを前提として、
前記第1のステップを実行する手段は、前記メモリに格納され得る全ての前記メモリアドレスにおいて常に“0”または“1”となるビットを前記固定値ビットとして入力する請求項17または請求項19に記載の半導体集積回路におけるテスト回路生成装置。 - 前記第2のステップを実行する手段は、前記故障判定ビット情報における前記判定対象ビットを使用して、前記判定対象ビットでの出力のみを期待値と比較する機能を持つ比較器を生成する請求項12から請求項20までのいずれかに記載の半導体集積回路におけるテスト回路生成装置。
- 前記第2のステップを実行する手段は、前記固定値ビット情報における前記固定値ビットを使用して、前記固定値ビットからの出力値と期待値の比較は除外する比較器を生成する請求項16から請求項20までのいずれかに記載の半導体集積回路におけるテスト回路生成装置。
- メモリと、
前記メモリの各ビットの出力データを期待値と比較する複数の不一致検出回路を有する比較器と、
各ビットの前記不一致検出回路による不一致判定データを故障判定ビット情報における判定対象ビットに基づいてスルー制御する複数の判定対象ゲート回路を有する故障判定制御回路とを備えた半導体集積回路。 - さらに、前記故障判定ビット情報を格納するレジスタを備えている請求項23に記載の半導体集積回路。
- メモリと、
前記メモリの各ビットの出力データを期待値と比較する複数の不一致検出回路を有する比較器と、
前記複数の不一致検出回路のうち故障判定ビット情報における判定対象ビットに対応する不一致検出回路に限定してこの不一致検出回路による不一致判定データをスルー制御する判定対象ゲート回路を有する故障判定制御回路とを備えた半導体集積回路。 - メモリと、
前記メモリの各ビットの出力データを期待値と比較する複数の不一致検出回路を有する比較器と、
固定値情報における各ビットの固定値を期待値と比較する複数の固定値ゲート回路、および固定値ビット情報における各ビットの値に従って前記固定値ゲート回路のスルー阻止を制御する複数の固定値ビットゲート回路を有する故障判定制御回路とを備えた半導体集積回路。 - メモリと、
前記メモリの各ビットの出力データを期待値と比較する複数の不一致検出回路を有する比較器と、
固定値情報における各ビットの固定値を期待値と比較する複数の固定値ゲート回路、および固定値ビット情報における各ビットの値に従って前記固定値ゲート回路のスルー阻止を制御する複数の固定値ビットゲート回路、および各ビットの前記不一致検出回路による不一致判定データを前記固定値ビットゲート回路の出力値と故障判定ビット情報における判定対象ビットとに基づいてスルー制御する複数の判定対象ゲート回路を有する故障判定制御回路とを備えた半導体集積回路。 - 前記固定値ビット情報における値と前記固定値情報における固定値がともに有効であるビットについては、前記固定値ゲート回路および前記固定値ビットゲート回路が省略され、そのビットの前記固定値が前記判定対象ゲート回路に入力されている請求項26または請求項27に記載の半導体集積回路。
- 故障判定ビット情報における判定対象ビットが不使用ビットに該当するビットについては、前記メモリから前記比較器への入力が省略され、かつ、前記不使用ビット以外のビットについては前記比較器における前記複数の不一致検出回路に対する前記判定対象ゲート回路が省略されている請求項23に記載の半導体集積回路。
- 前記固定値ビット情報における値と前記固定値情報における固定値がともに有効であるビットについては、前記固定値ゲート回路および前記固定値ビットゲート回路が省略され、かつ、そのビットにおける前記比較器の前記不一致検出回路が論理反転回路に置き換えられている請求項26または請求項27に記載の半導体集積回路。
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