JP3527157B2

JP3527157B2 - 不揮発性メモリを備えた半導体装置

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Publication number: JP3527157B2
Application number: JP33640699A
Authority: JP
Inventors: 洋二寺内
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 1999-11-26
Filing date: 1999-11-26
Publication date: 2004-05-17
Anticipated expiration: 2019-11-26
Also published as: JP2001155500A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置を備えた半導体装置に関し、特に、不揮発性半導
体記憶装置のベリファイを行う装置に関する。

【０００２】

【従来の技術】電気的に消去及び書き込み可能な不揮発
性の半導体記憶装置（ElectricallyErasable and Pro
grammable Read Only Memory；ＥＥＰＲＯＭ）のメ
モリセルの概略について以下に説明する。よく知られて
いるように、不揮発性メモリセルは、半導体基板上に、
ゲート絶縁膜、浮遊（フローティング）ゲート、制御
（コントロール）ゲート電極を備えており、浮遊ゲート
に電荷が蓄積されていない状態で制御ゲート電極に正電
圧が印可されると、メモリセルトランジスタがオン状態
となり、一方、浮遊ゲートに電荷が蓄積されている場合
に、制御ゲート電極に正電圧が印可されても、電子の負
電荷により、ソース・ドレイン間には、直ちにチャネル
は誘起されず、このためメモリセルは直ちにオン状態と
はならず、制御ゲート電極に印可する電圧をさらに上
げ、しきい値電圧よりも高くすることで、メモリセルが
オン状態となる。

【０００３】図６は、一括消去型のＥＥＰＲＯＭ（「フ
ラッシュ型ＥＥＰＲＯＭ」ともいう）の構成の典型例を
模式的に示す図である。図６を参照すると、浮遊ゲート
を備えたメモリセルＭＣが複数個マトリクス状に配列し
てメモリセル・アレイを構成しており、このメモリセル
・アレイにおいて、同一行のメモリセルの制御ゲートを
共通に接続して複数のワード線５０８を形成し、同一列
のメモリセルのドレインを共通に接続して複数のビット
線５０９を形成し、メモリセルのソースを共通に接続し
てソース線５１０を形成している。なお、メモリセルア
レイを複数のセクタに分割して構成し、同一セクタ内の
複数のメモリセルのソースを共通ソース線に接続する構
成とし、セクタ単位に一括消去する構成も多用されてい
る。

【０００４】ワード線５０８はＸデコーダ５１１に接続
されており、ビット線５０９はＹデコーダ５１２に接続
されている。

【０００５】各メモリセルのソースに接続されるソース
線（「共通ソース線」ともいう）５１０は共通に接続さ
れて切換え回路５１３に接続され、メモリセルの読み出
し、書き込み時には、接地電位に接続され、メモリセル
の消去時には、消去電圧発生回路５１４に切換え接続さ
れる。

【０００６】また、メモリセルの読み出し制御を行なう
ための読み出し制御回路５１５と、メモリセルの書き込
み制御を行うための書き込み制御回路５１６とを備えて
おり、読み出し制御回路５１５、書き込み制御回路５１
６、及び消去制御回路５１７の制御出力信号は、Ｘデコ
ーダ５１１、Ｙデコーダ５１２に接続されている。

【０００７】図７（ａ）、図７（ｂ）は、フラッシュ型
ＥＥＰＲＯＭの消去ベリファイ、及び書き込みベリファ
イの手順の一例を示す流れ図である。図６及び図７を参
照して、従来のフラッシュ型ＥＥＰＲＯＭの動作につい
て説明する。

【０００８】メモリセルの書き込み時には、共通ソース
線５１０は切換え回路５１３を介して接地電位に接続さ
れ、メモリセルのソース電位が接地電位とされ、書き込
み制御回路５１６を作動させてＹデコーダ５１１で選択
されたビット線を高電圧として、該ビット線に接続する
メモリセルのドレインに高電圧を印可し、またＸデコー
ダ５１２で選択されたワード線を高電位としてメモリセ
ルの制御ゲートを高電圧（例えば１２Ｖ）とし、選択さ
れたメモリセルにおいて、ドレイン近傍で発生したホッ
トエレクトロンが浮遊ゲートに注入される。

【０００９】この後、図７（ｂ）に、その手順を示した
ように、書き込み状態をオフとして、書き込みベリファ
イ動作が行われる。すなわちデバイスの書き込みアドレ
スから書き込みデータを読み出し（ステップＳ２０
５）、データが書き込まれている場合、書き込み動作は
終了し（ステップＳ２０６）、書き込みベリファイ結果
が失敗の場合には、ステップＳ２０１に戻り、再度、書
き込みを行う。

【００１０】データの読み出し時には、書き込み時と同
様、共通ソース線５１０は接地電位に接続され、読み出
し制御回路５１５を作動させてＹデコーダ５１２、Ｘデ
コーダ５１１によりビット線、ワード線をそれぞれ所定
の電圧に設定し、メモリセルのゲート、ドレインに所定
電圧を設定し、選択されたメモリセルを読み出す。その
際、選択されたメモリセルに接続されるビット線に流れ
る電流の大小を、不図示のセンスアンプで検出すること
により、メモリセルに記憶されたデータの“１”、
“０”を判定する。

【００１１】また、メモリセルの消去時には、共通ソー
ス線５１０は切換え回路５１３を介して消去電圧発生回
路５１４に接続され、消去制御回路５１７を作動させて
共通ソース線５１０を高電位（例えば１２Ｖ）に設定
し、メモリセルのソースを高電位とし、全ワード線を接
地電位に設定し、全ビット線を開放状態として、メモリ
セルのドレインをオープンとし、全メモリセル（又はセ
クタ単位）の一括消去を行う（ステップＳ１０２）。そ
の際、メモリセルの浮遊ゲートとソース間に強電界が発
生し、トンネル現象を利用して、浮遊ゲート内の電子が
ソース側に引き抜かれる。

【００１２】なお、従来のフラッシュ型ＥＥＰＲＯＭで
は、消去前に、一括消去される全ビットの書き込みを予
め行っており（図７（ａ）のステップＳ１０１）、全て
のメモリセルのしきい値をほぼ同一に揃えた後に、メモ
リセルのオーバーイレーズ（過消去）が生じないよう
に、消去時間を所定時間に細かく分割し、該所定時間単
位に少しづつ消去を行いその都度、全てのメモリセルの
しきい値をチェックする消去ベリファイ動作が行われ、
適正なしきい値に到達すると、消去動作を止めるように
している。すなわち、消去状態チェックモードにおい
て、デバイスからデータを読み出し（ステップＳ１０
５）、消去されているか確認し（ステップＳ１０６）、
消去されていない場合には、再び、所定時間消去動作を
行い（ステップＳ１０２）、一方、消去されている場合
には、消去状態のチェックを行ったアドレスが最終番地
であるか否かチェックし、最終番地でない場合、次のア
ドレスに進んで（ステップＳ１０８）、消去のチェック
を行い、一方、最終番地である場合には、消去ベリファ
イ処理が完了する。

【００１３】消去時間がある値以上になると、初期状態
では例えばしきい値電圧５Ｖ程度に書込まれていたメモ
リセルのしきい値電圧が負の値となり、このメモリセル
は、そのゲート電位が接地電位である場合でもオンする
デプレッション状態となり、オーバーイレーズが生じる
と、正しいデータが読み出せなくなる。例えば図６に示
すメモリセル・アレイにおいて、メモリセルＨがオーバ
ーイレーズされた状態で、例えばメモリセルＩにデータ
を書き込み、さらにこのデータを読み出す場合、選択さ
れたメモリセルＩではドレイン・ソース間に電流は流れ
ないが、非選択のメモリセルＨでドレイン・ソース間に
電流が流れ、このためビット線Ｂ１に電流が流れ、セン
スアンプでは、オフ・ビットであるメモリセルＩをオン
・ビットとして検出してしまうことになる。したがっ
て、かかるオーバイレーズの発生を回避するために、上
記したように、所定時間単位での一括消去、及びこれに
続くアドレス毎の消去ベリファイを繰り返す手順が行わ
れており、消去ベリファイは、読み出し動作及び書き込
みベリファイと比べて、遙かに長い時間を要している。

【００１４】すなわち、従来のフラッシュ型ＥＥＰＲＯ
Ｍにおいては、読み出し動作、ベリファイを含む書き込
み動作、ベリファイを含む消去動作の順に、動作時間が
長くなり、例えば読み出し動作には１００ｎｓ（ナノ
秒）のオーダの時間、ベリファイを含む書き込み動作に
は数十μｓ（マイクロ秒）のオーダの時間、ベリファイ
を含む消去動作には数百ｍｓ（ミリ秒）のオーダの時間
をそれぞれ要しており、このため、メモリ容量の増大と
ともに、ベリファイ動作を伴うテスト時間は、長大化し
ている。

【００１５】そして、フラッシュ型ＥＥＰＲＯＭ等の不
揮発性メモリを同一基板上に備えたマイクロプロセッサ
等の半導体装置においては、必要とされるメモリ容量の
増大、及び、ユーザ側での各種応用形態に対応するた
め、不揮発性メモリを、複数のメモリブロック（メモリ
マクロ）に分割した形態でユーザに提供されている。マ
イクロコンピュータに内蔵される不揮発性メモリには、
通常、ＣＰＵで実行されるプログラム及びデータ等が格
納され、製造側では、例えば、８ビット×１２８Ｋ（＝
１メガビット）のメモリブロックを予め４個用意してお
き（最大４Ｍビット）、ユーザ側のアプリケーションに
応じて、使用するメモリブロックのコンフィギュレーシ
ョンを可変可能とした構成が用いられている。これは、
メモリ容量の増大とともに、１つのメモリセルアレイに
て、必要とされる大容量のメモリを構成した場合、例え
ば一つのビット線にドレインが接続されるセルトランジ
スタの個数の増大に伴い、負荷も増大し、さらに配線抵
抗、配線容量の増大に伴い、ビット線の一側の端部から
他側端部に位置するセルトランジスタに対して均一に信
号伝送することが困難となるためである。すなわち複数
のメモリブロックに予め分割しておき、必要な容量に対
応したメモリブロックを用いることで、高速アクセスを
実現しながら、メモリ容量を確保している。

【００１６】

【発明が解決しようとする課題】ところで、不揮発性の
メモリブロックを複数備えた半導体装置において、各メ
モリブロックの出力データをそのままテスト用の端子か
ら並列に外部に出力する構成とした場合、メモリブロッ
クの数に比例して、半導体装置に設けるテスト専用の出
力端子数が増大することになり、非効率且つ不経済であ
る。特に、不揮発性のメモリブロックが４ビット、８ビ
ット等の多ビット構成の場合、テスト専用の出力端子数
が増大し、各メモリブロックの出力データをそのままテ
スト用の端子から並列に外部に出力する構成は、端子数
の制約、コストの点から実際には用いられない。

【００１７】そこで、多ビット構成の不揮発性メモリブ
ロックを複数備えた半導体装置においては、従来より、
例えば図８に示すような構成が用いられている。

【００１８】図８は、フラッシュ型のＥＥＰＲＯＭの複
数のメモリブロックを同一基板上に備えた従来のマイク
ロプロセッサの構成の一例を示す図である。図８を参照
すると、このマイクロプロセッサ２００において、メモ
リブロック２０１₁〜２０１₃は、同一ビット幅（ｎビッ
ト幅）の多ビット構成のフラッシュ型ＥＥＰＲＯＭより
なり、メモリブロック２０１₁〜２０１₃からの出力デー
タを転送するデータバス２０３₁〜２０３₃を入力とする
セレクタ２０４を備え、データ出力端子２０５には、セ
レクタ２０４で選択されたメモリブロックの出力データ
（ｎビット）が出力される。

【００１９】書き込みベリファイ又は消去ベリファイ試
験を実行する際に、不図示の自動テスト装置から供給さ
れるアドレス信号がアドレスバス２０２からメモリブロ
ック２０１₁〜２０１₃に対して読み出しアドレスとして
供給され、データ出力端子２０５には、セレクタ２０４
で選択されたメモリブロックの出力データが出力され、
出力データが不図示の自動テスト装置のピンエレクトロ
スカードのコンパレータに供給される。セレクタ２０４
の選択を制御する選択信号は、不図示の自動テスト装置
から供給される。一方、通常動作時には、不図示のＣＰ
Ｕからの読み出しアドレスによりメモリブロック２０１
₁〜２０１₃から読み出されたデータはＣＰＵに読み出し
データとして供給される。データ出力端子２０５はテス
ト専用外部端子とされており、このデータ出力端子２０
５はメモリブロックの出力データのビット幅分用意され
る。

【００２０】なお、複数のメモリブロックの出力をセレ
クタで選択する構成として、例えば特開平８−９６５９
６号公報には、８つのメモリセルブロックを例えば半分
ずつ試験する場合、セレクタで前半のメモリセルブロッ
クＭ１〜Ｍ４のＩ／Ｏゲートと、４つの外部端子ＤＱ３
〜ＤＱ６の各々の入力バッファと出力バッファをそれぞ
れ接続し、同様にして、セレクタで後半のメモリセルブ
ロックＭ５〜Ｍ８のＩ／Ｏゲートと、４つの外部端子Ｄ
Ｑ３〜ＤＱ６の各々の入力バッファと出力バッファをそ
れぞれ接続するようにした構成が開示されている。

【００２１】しかしながら、図８を参照して説明した従
来の半導体装置のように、複数の不揮発性メモリブロッ
クからの出力データをセレクタで選択して出力端子から
出力することで、テスト専用外部端子の端子数を制限す
るようにした構成は、結果的に、不揮発性メモリブロッ
クを含む半導体装置の試験時間を著しく増大させる、と
いう問題点を有してしている。

【００２２】因みに、フラッシュ型ＥＥＰＲＯＭのテス
トで通常行われているテストシーケンスの一例について
みると、例えば図９に示すように、まずテスト１で消去
と消去ベリファイが行われる（ステップＳ３０１、Ｓ３
０２）。その際、消去ベリファイが不可（フェイル）の
場合、前述したように、再び、消去が行われる。

【００２３】消去ベリファイがパスすると、テスト２で
チェッカーパターンの書き込みと書き込みベリファイが
行われる（ステップＳ３０３、Ｓ３０４）。

【００２４】書き込みベリファイがパスすると、次のテ
スト３で消去と消去ベリファイが行われる（ステップＳ
３０５、Ｓ３０６）。

【００２５】つづいて、テスト４でチェッカーバーパタ
ーンの書き込みと書き込みベリファイが行われ（ステッ
プＳ３０７、Ｓ３０８）、書き込みベリファイがパスす
ると、再びテスト５で消去と消去ベリファイが行われる
（ステップＳ３０９、Ｓ３１０）。

【００２６】つづいて、テスト６で全“０”データ書き
込み（All 0 WRITE）と書き込みベリファイが行われ
る（ステップＳ３１１、Ｓ３１２）。

【００２７】つづいて、テスト７でバーンイン（ウェハ
ベーク）を行った後、再び書き込みベリファイが行われ
（ステップＳ３１３、Ｓ３１４）、再びテスト８で消去
と消去ベリファイが行われる（ステップＳ３１５、Ｓ３
１６）。

【００２８】図８に示した半導体装置を被試験デバイス
として、上記したテストシーケンスからなるテストを実
行する場合、メモリブロック２０１₁〜２０１₃のうちセ
レクタ２０４で選択された出力データがデータ出力端子
２０５から出力される構成とされているため、メモリブ
ロック２０１₁〜２０１₃の間で並列にベリファイ動作を
行うことはできない。すなわち端子数の制約から、セレ
クタ２０４でメモリブロックの出力データを選択して外
部端子に出力する構成とされており、ベリファイ動作に
必要なデータの読み出しにあたり、複数のメモリブロッ
クの読み出しデータを同時に外部に出力することができ
ない。

【００２９】このため、従来の半導体装置のテスト工程
において、ベリファイ試験を行うにあたり、セレクタ２
０４で、メモリブロック２０１₁〜２０１₃の出力データ
を、順次、切り替えて、データ出力端子２０５に出力
し、自動テスト装置のコンパレータで期待値と比較して
パス、フェイルを判定しており、半導体装置内に内蔵さ
れるメモリブロックのメモリ容量の増大、及び、メモリ
セルブロックの個数の増大に伴い、ベリファイ試験時間
が増大する、ことになる。一方、複数のメモリセルブロ
ックからの各出力をテスト専用端子から並列に出力する
ことで、ベリファイ試験を並列実行するようにした従来
の構成においては、必要とされるテスト専用端子数が増
大する、という問題点を有している。

【００３０】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その主たる目的は、不揮発性
半導体記憶装置を備えた半導体装置において、ベリファ
イ試験等の試験時間の短縮を図るとともに、テスト専用
端子の数の増大を抑止する半導体装置を提供することに
ある。これ以外の本発明の目的、特徴、利点等は以下の
説明から、当業者には直ちに明らかとされるであろう。

【００３１】

【課題を解決するための手段】前記目的を達成する本発
明の半導体装置は、電気的に消去及び書き込み可能な不
揮発性のメモリブロックと、前記メモリブロックから出
力される複数ビット幅のデータと、期待値データとが一
致するか否か判定する比較判定回路と、を備え、前記比
較判定回路から出力される比較判定結果を出力端子から
出力する構成とされている。

【００３２】また、本発明は、電気的に消去及び書き込
み可能な不揮発性のメモリブロックを複数備え、前記複
数のメモリブロックのそれぞれに対応して設けられ、前
記メモリブロックからの読み出しデータと、期待値デー
タとが互いに一致するか否か判定する複数の比較判定回
路を備え、前記複数の比較判定回路から出力される比較
判定結果を出力端子から出力する構成とされている。

【００３３】本発明において、期待値データを入力する
入力端子を備える構成とするか、あるいは、期待値デー
タを記憶し前記比較判定回路に対して前記期待値データ
を出力する記憶部を備えた構成としてもよい。

【００３４】

【発明の実施の形態】本発明の実施の形態について説明
する。本発明の半導体装置は、その好ましい一実施の形
態において、電気的に消去及び書き込み可能な不揮発性
のメモリブロックを複数備え、前記複数のメモリブロッ
クの出力に対してそれぞれ設けられ、前記メモリブロッ
クからの読み出しデータと、入力端子より入力された期
待値データとが一致するか否か判定する複数の比較判定
回路（「ベリファイ回路」ともいう）を備え、複数の比
較判定回路からそれぞれ出力される比較判定結果（「ベ
リファイ結果判定信号」ともいう）を、複数の出力端子
（「ベリファイ結果出力端子」ともいう）から並列に出
力する。

【００３５】本発明の半導体装置は、別の好ましい一実
施の形態において、電気的に消去及び書き込み可能な不
揮発性のメモリブロックを複数備え、消去ベリファイ、
及び書き込みベリファイ試験にそれぞれ対応した期待値
データを記憶する記憶部と、複数のメモリブロックの各
メモリブロックに対応して設けられ、メモリブロックか
らの読み出しデータと、期待値データとが一致するか否
か判定する複数の比較判定回路と、前記記憶部に記憶さ
れた記憶データのうちから、実行されるベリファイ試験
の種別に応じ、各ベリファイ試験に対応した期待値デー
タを選択して前記比較判定回路に供給するセレクタと、
を備え、複数の比較判定回路からそれぞれ出力される比
較判定結果を出力端子から出力する構成とされている。

【００３６】本発明の半導体装置は、その好ましい一実
施の形態において、各メモリブロックは、予め定められ
ている複数のビット幅のデータを並列に出力する多ビッ
ト構成とされており、比較判定回路は、メモリブロック
から並列出力される複数ビット幅のデータをビット毎
に、期待値データの対応するビットと一致するか比較す
る複数の一致判定回路と、複数の一致判定回路の出力を
入力し、前記複数の一致判定回路の出力が全て一致を示
している場合に一致の判定結果を、一方、前記複数の一
致判定回路の出力がのうちいずれか一つでも不一致であ
る場合には不一致の判定結果を、前記比較判定結果とし
て出力する論理回路と、を備える。

【００３７】かかる構成の本発明の一実施の形態の半導
体装置においては、消去ベリファイ又は書き込みのベリ
ファイの試験の時に、前記メモリブロックにアドレスが
共通に供給され、複数のメモリブロックで同時にベリフ
ァイが行われる。

【００３８】さらに、本発明の半導体装置は、同一基板
上に不揮発性メモリを備えたマイクロコンピュータに用
いて好適とされており、マイクロコンピュータは、ＣＰ
Ｕを備え、前記ＣＰＵから出力されるアドレス信号と、
テスト用のアドレス入力端子から入力されるアドレス信
号を入力しテスト時に活性化されるテストモード信号を
選択信号として、通常動作時には、前記ＣＰＵからのア
ドレス信号を選択し、テスト時には、前記アドレス入力
端子から入力されるアドレス信号を出力する第１のセレ
クタを備え、通常動作時に、複数のメモリブロックのう
ち、ＣＰＵでアクセスされたメモリブロックの出力デー
タを選択してＣＰＵに供給する第２のセレクタを備え、
各メモリブロックには、メモリブロックから並列出力さ
れる複数ビット幅のデータをビット毎に、期待値データ
の対応するビットと一致するか比較する複数の一致判定
回路と、複数の一致判定回路の出力を入力し、いずれか
一つでも不一致である場合にこれを検出して出力する論
理和回路と、を有する比較判定回路を備えている。

【００３９】上記のごとく構成されてなる本発明によれ
ば、複数の不揮発性のメモリブロックを搭載する半導体
装置において、テスト時における、不揮発性のメモリブ
ロックのベリファイ試験の時間を短縮し、テスト時間を
特段に短縮するとともに、必要とされるテスト専用端子
数を縮減し、テストコスト及び製品コストの低減を図る
ものである。

【００４０】

【実施例】上記した本発明の実施の形態についてさらに
詳細に説明すべく、本発明の実施例について図面を参照
して説明する。

【００４１】図１は、本発明の一実施例をなす半導体装
置の構成の要部を示す図である。図１を参照すると、本
発明の一実施例において、半導体装置１００は、フラッ
シュ型のＥＥＰＲＯＭの複数（ｍ個）のメモリブロック
（「メモリマクロ」ともいう）１０１₁〜１０１_mを備
え、各メモリブロック１０１₁〜１０１_mからの出力は出
力データバス１０３₁〜１０３_mにそれぞれ出力され、ベ
リファイ回路１０５₁〜１０５_mに入力される。各メモリ
ブロック１０１₁〜１０１_mからは複数（ｎ）ビット幅の
データが読み出しデータとして出力され、出力データバ
ス１０３₁〜１０３_mはｎビット幅とされている。

【００４２】ベリファイ回路１０５₁〜１０５_mは、それ
ぞれ、ｎビット幅の出力データバス１０３₁〜１０３_mの
各ビットデータと、期待値データ入力端子１０７から入
力されるｎビット幅の期待値データ１０４の各ビットデ
ータとがそれぞれ一致するか比較判定するためのｎ個の
排他的論理和ゲートＥＸＯＲ₁〜ＥＸＯＲ_nと、ｎ個の排
他的論理和ゲートＥＸＯＲ₁〜ＥＸＯＲ_nの出力の論理和
をとりベリファイ結果判定信号をベリファイ結果出力端
子１０６₁〜１０６_mに出力する論理和ゲートＯＲと、を
備えている。本発明の一実施例においては、ベリファイ
結果出力端子１０６₁〜１０６_mは、メモリブロック１０
１₁〜１０１_mの個数分設けられており、各ベリファイ回
路１０５₁〜１０５_mからのベリファイ結果判定信号は、
並列に、不図示の自動テスト装置に出力される。

【００４３】本発明の一実施例において、半導体装置１
００のテスト時、書き込みベリファイ及び消去ベリファ
イ試験は、ｍ個のメモリブロック１０１₁〜１０１_mで並
列に行われる。すなわち、ｍ個のメモリブロック１０１
₁〜１０１_mに対して、自動テスト装置側から同一の読み
出しアドレスが供給され、ベリファイ回路１０５₁〜１
０５_mの各々で、メモリブロック１０１₁〜１０１_mから
それぞれ出力された読み出しデータを、不図示の自動テ
スト装置から期待値データ入力端子１０７に供給された
期待値データとビット単位で比較することで、半導体装
置１００自体でベリファイを行い、期待値データと一致
しないビットデータが存在する場合には、すなわち、い
ずれか一の排他的論理和ゲートＥＸＯＲの出力に“１”
がたったとき、論理和ゲートＯＲから出力されるベリフ
ァイ結果判定信号は“１”となる。ベリファイ結果出力
端子１０６₁〜１０６_mには、不図示の自動テスト装置の
コンパレータが接続されており、自動テスト装置では、
各ベリファイ回路１０５₁〜１０５_mからのベリファイ結
果判定信号が“０”の時はパス、“１”の時はフェイル
と判定する。

【００４４】ところで、各メモリブロックが８ビットデ
ータ出力（データバスのビット幅ｎ＝８）であり、メモ
リブロックが４個存在する場合（ｍ＝４）において、ベ
リファイ試験の高速化を図るために、４個のメモリブロ
ックのデータをパラレルに出力する回路構成とした場
合、ｍ×ｎ＝３２個のテスト専用の出力端子が必要とさ
れ、また自動テスト装置のコンパレータも３２個必要と
されることになる。

【００４５】これに対して、本発明の一実施例によれ
ば、必要とされる半導体装置のテスト専用の出力端子と
しては、メモリブロックの個数分（ｍ）の４個のベリフ
ァイ結果出力端子１０６₁〜１０６₄を設けるだけでよ
く、テスト専用の出力端子数を特段に縮減しており、自
動テスト装置でベリファイ試験に必要とされるコンパレ
ータも４個で済むことになる。

【００４６】この場合、本発明の一実施例において、テ
スト専用の入力端子としては、期待値データ入力端子１
０７としてｎビット（＝８ビット）分、また後述するよ
うに、テストモード等の選択信号を入力するための端子
が必要とされ、このため、テスト専用端子の総計は、高
々、ｍ＋ｎ＋ｌ（但し、ｍは、ベリファイ結果出力端子
数、ｎはメモリブロックの出力データのビット幅であり
期待値データ入力端子数、ｌはテスト専用制御信号端子
数）であり、例えばメモリブロック数ｍが２、３、４等
で、ｎが４、８…等の場合、ｍ×ｎ＞ｍ＋ｎであること
から、ｍ個のメモリブロックのデータ（ｎビット）をパ
ラレルに出力する回路構成としたｍ×ｎよりも、テスト
専用端子数を少なくすることができる。しかも、本発明
の一実施例においては、各メモリブロックで並列にベリ
ファイ試験を行うことが可能とされており、試験の高速
化と、端子数の増大の抑止という二つの課題を同時に解
決している。

【００４７】なお、ベリファイ回路１０５の論理和ゲー
トの出力（ベリファイ結果判定信号）が“１”となった
場合、すなわち、ベリファイ試験がフェイルした場合、
自動テスト装置側から供給される読み出しアドレスか
ら、どのアドレスでフェイルしたか判定するようにして
もよいことは勿論であり、ファイルバッファを備えた自
動テスト装置であれば、フェイル情報（アドレス情報）
等を格納するようにしてもよい。またテスト時に、ある
メモリブロックのメモリセルの書き込みベリファイがフ
ェイル（ＮＧ）した場合、メモリセルの再書き込みを直
ちに行うか、あるいは、該テストについて不良としてテ
ストプログラム側で記録しておき、後で、別途、不良の
メモリブロックの書き込み及びベリファイを行うは、実
行されるテストが特性解析試験（キャラクタライゼーシ
ョン試験）であるか量産試験であるか等、テスト仕様に
依存する。

【００４８】図２は、本発明を、フラッシュ型ＥＥＰＲ
ＯＭを内蔵したマイクロコンピュータに適用した一実施
例の構成を示す図である。

【００４９】図２を参照すると、このマイクロコンピュ
ータ１００Ａは、ＣＰＵ１２０と、ＣＰＵ１２０からア
ドレスバス１０８に出力されるアドレス信号と、テスト
時に、不図示の自動テスト装置からアドレス入力端子１
１４に供給されるアドレス信号とを入力し、テストモー
ド信号を選択信号として入力し、通常動作時には、ＣＰ
Ｕ１２０からアドレスバス１０８に出力されるアドレス
信号を選択出力し、テスト時には、アドレス入力端子１
１４に供給されるアドレス信号を選択出力する第１のセ
レクタ１１０と、ＣＰＵ１２０からデータバス１０９に
出力されるデータ信号と、テスト時に自動テスト装置か
ら、テスト用のデータ入力端子１１５に供給されるデー
タ信号とを入力し、テストモード信号を選択信号とし
て、通常動作時には、ＣＰＵ１２０からデータバス１０
９に出力されるデータ信号を選択出力し、テスト時に
は、データ端子１１５に供給されるデータ信号を選択出
力する第３のセレクタ１１３と、第１のセレクタ１１
０、及び第３のセレクタ１１３からそれぞれ出力される
アドレス信号、データ信号をアドレス端子、データ端子
に入力する複数のメモリブロック１０１₁〜１０１₃と、
複数のメモリブロック１０１₁〜１０１₃からのｎビット
幅の出力データバス１０３₁〜１０３₃を入力とし、通常
動作時に、ＣＰＵ１２０でアクセスされたメモリブロッ
クに応じて、出力データを選択出力してＣＰＵ１２０に
供給する第２のセレクタ１１２と、を備えている。

【００５０】各メモリブロック１０１₁〜１０１₃の出力
には、それぞれベリファイ回路１０５₁〜１０５₃か接続
されている。ベリファイ回路１０５₁〜１０５₃は、出力
データバス１０３₁〜１０３₃との各ビットデータと期待
値データ入力端子１０７から入力される期待値データ１
０４の各ビットデータとの一致判定を行う排他的論理和
ゲートＥＸＯＲを、出力データバスのビット幅分備え、
排他的論理和ゲートＥＸＯＲの出力の論理和をとりベリ
ファイ結果判定信号をベリファイ結果出力端子１０６₁
〜１０６₃に出力する論理和ゲートＯＲを備えている。

【００５１】データ入力端子１１５には、テスト時、自
動テスト装置からチェッカーパターン、チェッカーバー
パターン、全“０”パターン等の書き込みデータが入力
される。なお、ベリファイ試験の際に、ＣＰＵ１２０は
データバス１０９への出力をインヒビット状態とし、第
２のセレクタ１１２はデータを出力しないか（ハイイン
ピーダンス状態）、ＣＰＵ１２０側では読み出しデータ
の入力をマスクするように構成してもよい。

【００５２】このマイクロコンピュータ１００Ａにおい
ても、ベリファイ結果出力端子１０６₁〜１０６₃は、メ
モリブロック１０１₁〜１０１₃の個数分設けられてい
る。

【００５３】図２を参照して、マイクロコンピュータ１
００Ａのベリファイ試験の動作について説明する。ベリ
ファイ試験時には、不図示の自動テスト装置からテスト
モード信号をアクティブ状態として、アドレス入力端子
１１４からベリファイ対象のアドレスを入力する。第１
のセレクタ１１０では、アドレス入力端子１１４から入
力されたアドレスをアドレスバス１０２に選択出力す
る。第１のセレクタ１１０から出力されたアドレスは、
複数のメモリブロック１０１₁〜１０１₃に同時に供給さ
れ、メモリブロック１０１₁〜１０１₃は、読み出しデー
タを出力データバス１０３₁〜１０３₃にそれぞれ出力す
る。

【００５４】各ベリファイ回路１０５₁〜１０５₃では、
出力データバス１０３₁〜１０３₃上のビットデータと、
不図示の自動テスト装置のドライバから期待値データ入
力端子１０７に供給される期待値データ１０４のビット
データとが一致するか否か判定し、一致する場合、論理
和ゲートＯＲの出力は“０”となり、一方、一又は複数
の排他的論理和ゲートＥＸＯＲで不一致が検出された時
に、論理和ゲートＯＲの出力は“１”となり、自動テス
ト装置にフェイルを通知する。

【００５５】図４は、本発明の一実施例におけるメモリ
ブロック１０１₁〜１０１₃の構成の一例を示す図であ
る。図４を参照すると、各メモリブロック１０１₁〜１
０１₃は、メモリセルアレイ又はセクタ単位に一括消去
可能な不揮発性メモリセルアレイ１１と、Ｘデコーダ１
２と、Ｙデコーダ１３と、書き込み回路１５と、センス
アンプ１４と、ゲート電圧発生回路１６と、消去回路１
７と、を備えている。

【００５６】ゲート電圧発生回路１６は、入力されるモ
ード信号をデコードし、消去モード、消去ベリファイモ
ード、書き込みモード、書き込みベリファイモード、読
み出しモードの各モードに対応したゲート電圧を発生す
る。Ｘデコーダ１２で選択されたワード線の電圧は、ゲ
ート電圧発生回路１６で発生されたゲート電圧に設定さ
れる。消去回路１７は、消去時、メモリセルアレイ１１
の共通ソース線を高電圧に切り替える。書き込み回路１
５は書き込みデータバスの情報に基づき、Ｘデコーダ１
２、Ｙデコーダ１３で選択されたメモリセルにデータを
書き込む。ゲート電圧発生回路１６に入力するモード信
号は、自動テスト装置側から直接入力する構成としても
よいし、あるいは、図２のＣＰＵ１２０からメモリブロ
ック１０３₁〜１０３₃へ設定する制御信号がモード信号
を含み、ＣＰＵ１２０を介してゲート電圧発生回路１６
へ供給するモード信号を設定入力する構成としてもよ
い。

【００５７】次に、図５を参照して、本発明の一実施例
における消去ベリファイと、書き込みベリファイについ
て説明する。

【００５８】図５（ａ）を参照すると、セクタ単位また
は全メモリセルを消去後、ゲート電圧発生回路１６で発
生されたゲート電圧が、Ｘデコーダで選択されたワード
線を介してメモリセルの制御ゲートに印可され、ソース
線は接地電位とされ、Ｙデコーダを介して選択されたビ
ット線が所定の電圧に設定され、選択された一個のメモ
リセルのデータを読み出す。メモリセルのしきい値に応
じて、選択されたメモリセルに接続されるビット線に流
れる電流は相違する。メモリセルのしきい値電圧が、制
御ゲートに印可される所定の電圧よりも小さくなった場
合、メモリセルトランジスタがオンし、選択されたメモ
リセルに接続されるビット線に電流が流れ、センスアン
プで電圧に変換することで、メモリセルに記憶されたデ
ータの“１”、“０”を判定し、メモリセルのしきい値
電圧がゲート電圧以下のときを例えば“０”として、読
み出しデータが“０”のとき、期待値データと一致し、
消去ベリファイが成功する。なお、図５（ａ）におい
て、前述したように、消去とベリファイの各ステップ
は、所定の時間単位に小刻みに行われる。

【００５９】また、図５（ｂ）を参照すると、書き込み
ベリファイにおいて、書き込みアドレスを指定して、選
択されたメモリセルのドレインを、ゲートを高電圧を印
可し、ソースを接地電位として書き込みを行った後、ゲ
ート電圧発生回路１６で発生されたゲート電圧が、Ｘデ
コーダで選択されたワード線を介してメモリセルの制御
ゲートに印可され、ソース線は接地電位とされ、Ｙデコ
ーダを介して選択されたビット線が所定の電圧に設定さ
れ、選択された一個のメモリセルのデータを読み出す。
メモリセルのしきい値電圧がゲート電圧を超えるときを
“１”として、読み出しデータが“１”のとき、書き込
みベリファイが成功する。

【００６０】本発明の一実施例によれば、複数のメモリ
ブロックのベリファイ試験の時間を短縮するとともに、
テスト用の端子数の増大を抑止低減している。

【００６１】次に、本発明の別の実施例について説明す
る。図３は、本発明の第２の実施例の構成を示す図であ
る。図３を参照すると、本発明の第２の実施例において
は、前記した実施例と相違して、期待値データを、マイ
クロコンピュータ１００Ｂが内蔵する期待値データ記憶
部１１６に予め記憶保持しておき、実行されるベリファ
イ試験の種別に対応して、期待値データ記憶部１１６か
ら読み出される期待値データをセレクタ１１７で選択出
力し、選択出力された期待値データ１０４が、各メモリ
セルブロック１０１₁〜１０１₃のベリファイ回路１０５
₁〜１０５₃の排他的論理和ゲートＥＸＯＲに供給される
構成としたものである。半導体装置に内蔵される期待値
データ記憶部１１６は、ＥＥＰＲＯＭ、マスクＲＯＭ等
であってよい。

【００６２】期待値データ記憶部１１６には、消去ベリ
ファイ、全“０”書き込み（ALL 0WRITE）ベリファ
イ、チェッカー（CHECKER）書き込みベリファイ、チェ
ッカーバー（チェッカーパターンの反転）書き込みベリ
ファイに対応した期待値パターン（カラムサイズはメモ
リブロックの出力データのビット幅分）が予め格納され
ており、セレクタ１１７において、自動テスト装置等か
ら供給されるモード信号に応じて、ベリファイ試験に対
応した期待値データの選択が行われ、ベリファイ回路１
０５₁〜１０５₃に供給される。

【００６３】なお、本発明の第２の実施例において、ベ
リファイ回路１０５₁〜１０５₃の構成は、前記実施例で
説明したものと同一構成されており、その説明は省略す
る。

【００６４】本発明の第２の実施例においては、前記実
施例において設けられていた、期待値データ入力端子１
０７を不要としており、半導体装置におけるテスト専用
端子数を縮減するとともに、自動テスト装置において、
ベリファイ試験用の期待値パターンを作成することを要
しなくしており、パターン作成を手間を省き、テストの
容易化を図るものである。

【００６５】なお、上記各実施例では、データ入出力が
多ビットとされる構成のメモリブロックを例に説明した
が、データの入力及び出力が１ビット構成のメモリブロ
ックを複数個備えた構成にも同様にして適用されること
は勿論である。この場合、図１において期待値データ入
力端子１０７から入力される期待値データは１ビット幅
のデータとなる。

【００６６】また、本発明においては、データ入出力が
多ビットとされる構成のメモリブロックを一つ備えた構
成に適用してもよいことは勿論である。

【００６７】

【発明の効果】以上説明したように、本発明によれば、
電気的に消去及び書き込み可能な不揮発性のメモリブロ
ックを備えた半導体装置において、メモリブロックから
の出力データと期待値データとを比較するベリファイ回
路をメモリブロックに対応して備えたことにより、ベリ
ファイ試験を各メモリブロック毎に並列に実行すること
を可能としており、試験を高速化するとともに、半導体
装置で必要とされるテスト専用端子数を縮減する、とい
う効果を奏する。

【００６８】また、本発明によれば、期待値データを予
め半導体装置内に記憶しておくことで、ベリファイ試験
の期待値データを入力するための専用端子を不要として
おり、半導体装置におけるテスト用の端子数のさらなる
縮減を達成している。

【００６９】さらに、本発明によれば、半導体装置内に
ベリファイ結果を判定する回路を備えたことにより、自
動テスト装置で必要とされるコンパレータの数を縮減す
るとともにテストの容易化を可能としている。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示す図である。

【図２】本発明の一実施例の詳細構成を示す図である。

【図３】本発明の他の実施例の構成を示す図である。

【図４】本発明の一実施例におけるメモリブロックの構
成を示す図である。

【図５】本発明の一実施例における消去ベリファイと書
き込みベリファイを説明するための図である。

【図６】フラッシュ型ＥＥＰＲＯＭの構成を模式的に示
す図である。

【図７】消去手順と書き込み手順を示す流れ図である。

【図８】従来のフラッシュ型ＥＥＰＲＯＭを備えた半導
体装置の構成を示す図である。

【図９】フラッシュ型ＥＥＰＲＯＭのテストの一例を示
す流れ図である。

【符号の説明】

１１メモリセルアレイ１２Ｘデコーダ１３Ｙデコーダ１４センスアンプ１５書き込み回路１６ゲート電圧発生回路１７消去回路１００半導体装置１００Ａ、１００Ｂマイクロコンピュータ１０１メモリブロック１０２アドレスバス１０３データバス１０４期待値データ１０５ベリファイ回路１０６ベリファイ結果出力端子１０７期待値データ入力端子１０８アドレスバス１０９データバス１１０、１１２、１１３、１１７セレクタ１１４アドレス入力端子１１５データ入力端子１２０ＣＰＵ２００マイクロコンピュータ２０１メモリブロック２０２アドレスバス２０３データバス２０４セレクタ２０５データ出力端子５１０ソース線（共通ソース線）５１１Ｘデコーダ５１２Ｙデコーダ５１３切換回路５１４消去電圧発生回路５１５読み出し制御回路５１６書き込み制御回路５１７消去制御回路

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 29/00 G11C 16/00 - 16/34

Claims

(57)【特許請求の範囲】

【請求項１】電気的に消去及び書き込み可能な不揮発性
の複数のメモリブロックと、前記複数のメモリブロックからの読み出しデータと、期
待値データとが一致するか否か判定する複数の比較判定
回路と、前記期待値データを前記複数の比較判定回路に共通に入
力する期待値データ入力手段と、前記複数の比較判定回路からそれぞれ出力される比較判
定結果を出力する複数の出力端子と、を備える、ことを特徴とする半導体装置。
【請求項２】電気的に消去及び書き込み可能な不揮発性
の複数のメモリブロックと、前記複数のメモリブロックのそれぞれに対応して設けら
れ、前記メモリブロックからの読み出しデータと、期待
値データとが一致するか否か判定する複数の比較判定回
路と、前記期待値データを入力する期待値データ入力端子と、前記複数の比較判定回路からそれぞれ出力される比較判
定結果を出力する複数の出力端子と、を備え、前記期待値データ入力端子から入力された期待値データ
が前記複数の比較判定回路に共通に供給される、ことを
特徴とする半導体装置。
【請求項３】電気的に消去及び書き込み可能な不揮発性
のメモリブロックを複数備え、消去ベリファイ、及び書き込みベリファイ試験にそれぞ
れ対応した期待値データを記憶する記憶部と、前記複数のメモリブロックのそれぞれに対応して設けら
れ、前記複数のメモリブロックからの読み出しデータ
と、期待値データとが互いに一致するか否か判定する複
数の比較判定回路と、前記記憶部に記憶された期待値データのうちから、実行
するベリファイ試験の種別に応じ、該ベリファイ試験に
対応した期待値データを選択して、前記複数の比較判定
回路に共通に供給するセレクタと、前記複数の比較判定回路からそれぞれ出力される比較判
定結果を出力する複数の出力端子と、を備える、ことを特徴とする半導体装置。
【請求項４】前記各比較判定回路から出力される比較判
定結果が、パス又はフェイルを示す１ビットデータより
なる、ことを特徴とする請求項２又は３記載の半導体装
置。
【請求項５】前記複数の比較判定回路からそれぞれ出力
される比較判定結果を、前記複数の出力端子から並列出
力する構成とされてなる、ことを特徴とする請求項２乃
至４のいずれか一に記載の半導体装置。
【請求項６】前記比較判定回路が、前記メモリブロック
から出力される複数ビット幅の読み出しデータを、ビッ
ト毎に、前記期待値データの対応するビットと一致する
か比較する複数の一致判定回路と、前記複数の一致判定回路の出力を入力し、前記複数の一
致判定回路の出力が全て一致を示している場合に一致の
判定結果を、前記複数の一致判定回路の出力のうちいず
れか一つでも不一致である場合には不一致の判定結果
を、前記比較判定結果として出力する論理回路と、を備えたことを特徴とする請求項２乃至５のいずれか一
に記載の半導体装置。
【請求項７】消去ベリファイ又は書き込みベリファイの
試験時に、前記複数のメモリブロックに対して読み出し
アドレスが共通に供給され、前記複数のメモリブロック
で並列にベリファイ試験が行われる、ことを特徴とする
請求項２乃至６のいずれか一に記載の半導体装置。
【請求項８】ＣＰＵを備え、前記ＣＰＵから出力されるアドレス信号と、テスト用の
アドレス入力端子から入力されるアドレス信号を入力し
テスト時に活性化されるテストモード信号を選択信号と
して、通常動作時には、前記ＣＰＵからのアドレス信号
を選択し、テスト時には、前記アドレス入力端子から入
力されるアドレス信号を出力する第１のセレクタと、前記複数のメモリブロックのうち、通常動作時には、前
記ＣＰＵでアクセスされたメモリブロックの出力データ
を選択して前記ＣＰＵに供給する第２のセレクタと、を
備えたことを特徴とする請求項２乃至６のいずれか一に
記載の半導体装置。
【請求項９】前記ＣＰＵからデータ信号と、テスト用の
データ入力端子から入力されるデータ信号を入力しテス
ト時に活性化されるテストモード信号を選択信号とし
て、通常動作時には、前記ＣＰＵからのデータ信号を選
択し、テスト時には、前記データ入力端子から入力され
るアドレス信号を出力する第３のセレクタを備えたこと
を特徴とする請求項８記載の半導体装置。