KR100291807B1 - 비휘발성 기억소자 및 그 제어방법 - Google Patents

비휘발성 기억소자 및 그 제어방법 Download PDF

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Abstract

비휘발성 기억소자가 메모리 셀 어레이에 추가하여 제 1 메모리 및 제 2 메모리를 포함한다. 이 제 1 메모리는 원본 데이터를 저장하며, 이 원본 데이터는 제 2 메모리에 복사된다. 이 제 1 메모리에 저장된 원본 데이터는 독출 데이터와 비트마다 비교되어 각 비트에 대한 비교결과를 산출한다. 제 2 메모리에 저장된 복사된 원본 데이터는 각 비트에 대한 비교결과에 따라서 비트마다 리셋되어, 어드레스된 메모리 셀에 기입될 기입 데이터를 산출한다.

Description

비휘발성 기억소자 및 그 제어방법 {A NONVOLATILE STORAGE DEVICE AND CONTROL METHOD THEREFOR}
본 발명은 전기적 프로그램 및 소거가 가능한 비휘발성 기억소자에 관한 것으로, 특히 비휘발성 기억소자내에 저장된 셀 데이터의 검증 및 교정 기술에 관한 것이다.
전기적 프로그램 및 소거가 가능한 비휘발성 반도체 기억소자는, 일반적으로 셀 데이터의 검증 기능을 갖는 플레시 메모리라 한다. 일반적으로, 이 검증기능은, 프로그램 데이터가 정확히 메모리내에 기입되었나를 검증하여 부정확한 데이터가 존재하는 경우 이 부정확한 데이터를 교정하는 제 1 기능과, 메모리 셀의 소거시에 메모리가 정상적으로 소거되었나를 검증하여 소거되지 않은 메모리 셀이 존재하는 경우 이 메모리 셀을 재소거하는 제 2 기능을 갖는다. 이들 검증기능은 모두 기본적으로 유사하다. 이 검증기능에 대하여 개략적으로 설명하기로 한다.
도 1 은 예컨대 일본 특개평 3-286497 호에 기재된 종래의 비휘발성 메모리의 검증회로를 나타낸다. 입력 프로그램 데이터는 데이터 래치회로 (11) 에 래치된 후, 지정된 어드레스에 따라서, 데이터 비교기 (12) 및 메모리 셀 어레이 (13) 으로 출력된다. 기입 데이터는 센스 증폭기 (SA, 14) 에 의하여 독출되어, 데이터 비교기 (12) 에 의하여 입력 프로그램 데이터와 비교된다. 그 비교결과는 검증결과로서 제어기 (15) 로 출력된다. 제어기 (15) 는 그 검증결과에 따라서 데이터 래치회로 (11) 를 리셋시킨다.
더 상세히 설명하면, 종래의 비휘발성 메모리에는 소거-검증기능 또는 기입-검증기능을 수행하는데 사용되는 데이터 래치회로 (11) 가 제공된다. 소거-검증기능의 경우, 소거연산이 완결된 후 모든 메모리 셀이 소거 검증을 받게 된다. 적어도 하나의 셀이 완전히 소거되지 않은 경우, 모든 메모리 셀이 정상적으로 소거될 때까지, 모든 메모리 셀은 반복하여 이 소거연산을 받아야 한다.
기입-검증기능의 경우, 일본 특개평 4-82090 호에 기재된 바와 같은 유사한 검증연산이 수행된다. 더 상세히 설명하면, 선택된 셀에 데이터를 기입한 후, 선택된 셀로부터 데이터가 독출되고 나서, 래치된 데이터와 비교된다. 이들이 일치되지 않는 경우에는, 이들 데이터는 선택된 셀로 재기입된다.
전술한 바와 같이, 종래의 메모리 소자에 따르면, 전압공급회로가 모든 메모리 셀 또는 모든 선택된 셀에 기입/소거 전압을 공급하여, 데이터들이 일시에 기입되어야 한다. 모든 메모리 셀 또는 모든 선택된 셀들은 정상적으로 데이터가 기입된 셀을 포함할 수 있으므로, 전압공급회로에 필요 이상의 부하를 부과하게 된다.
또한, 프로그램연산시에, 독출시보다 더 높은 전압이 메모리 셀에 인가되게 된다. 따라서, 과도한 기입연산, 즉 정확히 기입된 메모리 셀에 데이터를 재기입하는 연산으로 인해, 메모리 셀에 스트레스를 주게 된다. 또한, 메모리 셀의 소거시의 검증연산이 동일한 회로구성에서 수행되므로, 이 문제는 메모리 셀의 소거시에도 적용된다. 일본 특개평 3-286497 호에 기재된 비휘발성 반도체 기억소자에서, 래치회로의 리셋여부는 검증결과에 따라서 결정된다. 그러나, 리셋과정이 전체 비트에 대해 일시적으로 수행되므로, 이 비휘발성 반도체 기억소자에서도 전술한 바와 같은 유사한 문제점을 갖고 있다.
본 발명의 목적은, 전압공급회로의 부하를 저감시킬 수 있는 제어방법 및 비휘발성 기억소자를 제공하는 것이다.
본 발명의 다른 목적은, 과도한 기입 또는 과도한 소거에 의해 메모리 셀에 과도한 스트레스를 주지않을 수 있는 제어방법 및 비휘발성 기억소자를 제공하는 것이다.
도 1 은 종래의 반도체 기억소자의 검증회로를 나타낸 블록도.
도 2 는 본 발명의 실시형태에 따른 반도체 기억소자의 내부회로를 나타낸 블록도.
도 3 은 실시형태에 따른 검증회로를 나타낸 블록도.
도 4 는 실시형태의 프로그램 검증연산을 나타낸 순서도.
도 5 는 실시형태의 프로그램 검증연산을 나타낸 타이밍도.
*도면의 주요 부분에 대한 설명*
101 : I/O 버퍼
102 : 제어기
103 : 비트-카운팅 검증회로
104 : 메모리 회로
105 : 어드레스 버퍼
106 및 107 : X 디코더 및 Y 디코더
108 : 클록 발생기
CLK1 및 CLK2 : 제 1 클록신호 및 제 2 클록신호
본 발명의 일면에 따르면, 복수개의 비휘발성 메모리 셀로 구성된 어레이를 갖는 비휘발성 기억소자는 원본 데이터를 저장하는 제 1 메모리 및 이 제 1 메모리에 직렬로 접속되며 비휘발성 메모리 셀의 어드레스된으로 기입될 기입 데이터를 저장하는 제 2 메모리를 포함한다. 이 비휘발성 기억소자는 원본 데이터와 비휘발성 메모리 셀의 어드레스된 그룹으로부터 독출된 독출 데이터를 비트마다 비교하여 각 비트에 대한 비교결과를 산출하는 비교기 및 원본 데이터를 제 1 메모리로부터 제 2 메모리로 복사하여 각 비트에 대한 비교결과에 따라서 제 2 메모리내에 비트마다 저장된 복사된 원본 데이터를 리셋하여 기입 데이터를 산출하는 제어기를 더 포함한다.
제 2 메모리내에 저장된 복사된 원본 데이터는 비교결과에 따라서 비트마다 리셋되므로, 리셋되지 않은 비트만이 기입연산을 받게 된다. 따라서, 전압공급회로의 부담이 감소되게 되며, 메모리 셀이 과도한 기입으로부터 방지될 수 있다.
본 발명의 다른 일면에 따르면, a) 비휘발성 메모리 셀의 어드레스된 그룹으로 기입될 원본 데이터를 제 1 메모리에 저장하는 단계;
b) 원본 데이터를 제 1 메모리로부터 제 2 메모리로 복사하는 단계;
c) 원본 데이터를 독출 데이터와 비트마다 비교하여 각 비트에 대해 비교결과를 산출하는 단계; 및
d) 각 비트에 대한 비교결과에 따라서 제 2 메모리내에 저장된 복사된 원본 데이터를 비트마다 리셋하여 제 2 메모리내의 기입 데이터를 산출하는 단계를 구비하는 복수개의 비휘발성 메모리 셀로 구성된 어레이를 포함하는 비휘발성 기억소자의 제어방법이 제공된다.
상기 방법은, e) 제 2 메모리에 저장된 기입 데이터를 메모리 셀의 어드레스된 그룹에 기입하는 단계를 더 포함할 수 있다. 상기 단계 b) 는 c) 단계 이전에 수행되는 것이 바람직하고 b), c), d) 및 e) 단계는 비교결과가 독출 데이터가 원본 데이터와 완전히 일치하는 것으로 나타낼 때까지 반복될 수 있다.
도 2 를 참조하면, 반도체 기억소자는 외부로부터 명령 및 프로그램 데이터를 입력하는 입/출력 버퍼 (이하, I/O 버퍼로 함, 101) 를 포함한다. 명령은 제어기 (102) 로 출력되며, 프로그램 데이터는 비트-카운팅 검증회로 (103) 로 출력된다.
이 반도체 기억소자는 메모리 셀 어레이, 센스 증폭기 (SA) 부 및 기입/소거부로 구성된 메모리 회로 (14) 를 구비한다. 메모리 셀 어레이는 일정 블록마다의 소거 및 기입이 가능한 플레시 메모리일 수도 있다. 센스 증폭기부는 어드레스된 메모리 셀로부터 셀 데이터를 독출하는 복수개의 센스 증폭기를 포함한다.
어드레스 버퍼 (105) 는 제어기 (102) 의 제어하에서 외부로부터 어드레스 데이터를 입력받으며, X 디코더 (106) 및 Y 디코더 (107) 에 각기 X 및 Y 어드레스를 출력한다. 여기서, X 디코더 (106) 는 선택된 워드라인에 접속된 셀들의 게이트에 워드라인 전압을 출력한다. 후술하는 바와 같이, 워드라인 전압은 전압공급회로 (미도시) 에 의해 공급되며, 제어기 (102) 의 제어하에서 저전압 레벨 (L), 독출용의 고전압 레벨 (H) (예컨대, 3 내지 5 V) 및 기입용의 더 높은 전압 레벨 (HV) (예컨대, 10 V) 의 사이에서 변화된다. 메모리 셀은 X 및 Y 어드레스에 의해 선택되며, 선택된 메모리 셀은 독출 또는 기입된다.
클록 발생기 (108) 는 제 1 클록신호 (CLK1) 및 제 2 클록신호 (CLK2) 를 발생시켜, 이들을 비트-카운팅 검증회로 (103) 로 출력한다. 이 비트-카운팅 검증회로 (103) 는 제 1 래치회로 (201), 제 2 래치회로 (202) 및 비교기 (203) 로 구성된다. 제어기 (102) 의 제어하에서, 이들 제 1 및 제 2 클록신호 (CLK1 및 CLK2) 는 각기 제 1 및 제 2 래치회로 (201 및 202) 에 공급된다. 이하, 이 비트-카운팅 검증회로 (103) 에 대해서 상술하기로 한다.
도 3 을 참조하면, 비트-카운팅 검증회로 (103) 는 검증용의 제 1 래치회로 (201), 프로그램용의 제 2 래치회로 (202) 및 검증용의 비교기 (203) 로 구성된다. 비교기 (203) 는 배타적 OR 회로 (204) 로 구성된다. 배타적 OR 회로 (204) 의 제 1 입력단자는 제 1 래치회로 (201) 의 출력단자에 접속되며, 그 제 2 입력단자는 메모리 회로 (104) 의 센스 증폭기부에 접속된다.
배타적 OR (204) 의 출력단자는 제어기 (102) 및 제 2 래치회로 (202) 의 리셋 단자에 접속된다.
제 1 래치회로 (201) 의 입력단자는 I/O 버퍼 (101) 로부터 프로그램 데이터를 수신하며, 클록단자는 클록 발생기 (108) 로부터 제 1 클록신호 (CLK1) 를 수신한다. 제 1 래치회로 (201) 의 리셋 단자는 제어기 (102) 로부터 리셋 신호를 수신한다. 출력단자는 배타적 OR 회로 (204) 의 입력단자 및 제 2 래치회로 (202) 의 입력단자에 접속된다.
제 2 래치회로 (202) 의 클록단자는 클록 발생기 (108) 로부터 제 2 클록신호 (CLK2) 를 수신한다. 제 2 래치회로 (202) 의 리셋 단자는 비교기 (203) 의 선택기 (206) 로부터 비트 리셋 신호를 수신한다. 제 2 래치회로 (202) 의 출력단자는 메모리 회로 (104) 의 기입/소거부에 접속된다.
배타적 OR 회로 (204) 는 제 1 래치회로 (201) 로부터의 비트마다 래치된 프로그램 데이터 (DL1) 및 메모리 회로 (104) 의 센스 증폭기부로부터의 비트마다 독출된 데이터 (DRD) 를 입력받는다. 래치된 프로그램 데이터 (DL1) 는 제어기 (102) 로부터 수신된 비트 어드레스 신호에 따라서 제 1 래치회로 (201) 로부터 비트마다 독출된다. 동일한 비트 어드레스 신호가 제 2 래치회로 (202) 로 출력된다. 배타적 OR 회로 (204) 는 이 래치된 프로그램 데이터 (DL1) 를 독출된 데이터 (DRD) 와 비트마다 비교하여, 각 비트마다 일치하는 경우 논리값 (여기서, 1) 을 출력하며, 각 비트마다 일치하지 않는 경우 논리값 (여기서, 0) 을 출력한다. 비교기 (203) 는 첫번째 래치된 데이터 (DL1) 를 독출된 데이터 DRD(X,Y) 와 병렬로 비교할 수도 있다.
이 검증결과는 제어기 (102) 및 제 2 래치회로 (202) 의 리셋 단자에 검증결과로서 출력된다. 제 2 래치회로 (202) 는 배타적 OR 회로 (204) 로부터 리셋 신호를 수신한 경우, 저장된 프로그램 데이터의 비트 어드레스에 대응되는 비트 데이터를 리셋한다. 후술하는 바와 같이, 리셋 비트 (PASS 비트) 및 잔존 비트 (FAIL 비트) 를 포함하는 수정된 데이터는 메모리 회로 (104) 의 기입/소거부에 교정 데이터로서 출력되어, FAIL 비트에 대응되는 메모리 셀만이 대응되는 메모리 셀에 재기입되게 된다.
본 발명에 따르면, 도 3 에 나타낸 바와 같이, 종래의 래치회로 (11, 도 1 참조) 의 2 가지 기능이 분리되어 있으며, 각 기능은 독립된 래치회로 (201 및 202) 에 의해 유지되도록 각각 형성된다.
이하, 이 실시형태의 연산에 대하여 설명하기로 한다. 이 실시형태이 실시형태제어기 (102) 의 제어하에 선택적으로 수행되는 프로그램 데이터의 기입연산 및 소거연산을 포함한다.
도 4 를 참조하면, 외부로부터의 자동 프로그램 명령 및 프로그램 데이터의 입력시에 (단계 S301), 프로그램 데이터는 제 1 클록신호 (CLK1) 의 타이밍에 따라서 제 1 래치회로 (201) 내에 래치된다 (단계 S302). 그 후, 첫번째 래치된 프로그램 데이터는 제 2 클록신호 (CLK2) 에 따라서 제 1 래치회로 (201) 로부터 제 2 래치회로 (202) 로 복사된다 (단계 S303).
그 후, 제어기 (102) 의 제어하에서, 메모리 셀 어레이내의 지정된 위치의 메모리 셀의 그룹으로부터 워드 데이터를 순차적으로 독출함으로써 검증연산이 개시된다. 이와 동시에, 첫번째 래치된 데이터 (DL1) 가 제어기 (102) 로부터 수신된 비트 어드레스 신호에 따라서 비트마다 독출된다.
독출 데이터 (DRD(X,Y)) 는 비교기 (203) 에 의하여 첫번째 래치된 데이터 (DL1) 와 비트마다 비교된다. 더 상세히 설명하면, 배타적 OR 회로 (204) 는, 독출된 데이터 (DRD(X,Y)) 의 비트의 데이터가 첫번째 래치된 데이터 (DL1) 의 대응부와 동일한 경우, 0 의 논리값을 산출하며, 그렇지 않은 경우, 1 의 논리값을 산출한다. 배타적 OR 회로 (204) 의 출력은 제어기 (102) 및 제 2 래치회로 (202) 에 검증결과로서 출력된다. 제어기 (102) 는 독출 데이터에 대한 검증결과를 모니터하여, 독출 데이터 (DRD(X,Y)) 가 검증되었나의 여부를 판정한다 (단계 S304). 독출 데이터 (DRD(X,Y)) 가 검증되지 않은 경우, 독출 데이터 (DRD(X,Y)) 가 완전히 검증될 때까지 검증 및 교정의 단계 (단계 S303 내지 S306) 를 반복하여 수행한다.
더욱 상세히 설명하면, 독출 데이터 (DRD(X,Y)) 의 비트의 데이트가 첫번째 래치된 데이터 (DL1) 의 대응부와 동일한 경우, 0 의 논리값이 배타적 OR 회로 (204) 로부터 제어기 (102) 및 제 2 래치회로 (202) 의 리셋 단자에 출력된다. 리셋 단자에 0 의 논리값이 수신된 경우, 제 2 래치회로 (202) 는 비트 어드레스 신호에 의해 어드레스된 현재 비트를 PASS 비트로서 리셋한다 (단계 S305).
반대로, 독출 데이터 (DRD(X,Y)) 의 비트의 데이트가 첫번째 래치된 데이터 (DL1) 의 대응부와 상이한 경우, 1 의 논리값이 배타적 OR 회로 (204) 로부터 제어기 (102) 및 제 2 래치회로 (202) 의 리셋 단자에 출력된다. 리셋 단자에 1 의 논리값이 수신된 경우, 제 2 래치회로 (202) 는 비트 어드레스 신호에 의해 어드레스된 현재 비트를 잔존시키며, 이 현재 비트는 FAIL 비트로서 인식될 것이다.
전술한 비트 검증 및 교정연산을 수행함으로써, 제 2 래치회로 (202) 내의 2번째 래치된 데이터는 교정 데이터로 수정되어, PASS 비트는 리셋되며 FAIL 비트는 그대로 잔존되게 된다. 따라서, 제 2 래치회로 (202) 내의 교정 데이터는 메모리 회로 (104) 의 기입/소거부에 출력되며, FAIL 비트만이 메모리 셀 어레이내에서 X 및 Y 어드레스로 지정된 지점의 대응되는 메모리 셀로 프로그램되게 된다 (단계 S306). 이런 방식으로, 프로그램 데이터가 메모리 셀 어레이에 기입되게 된다.
프로그래밍이 완결된 후, 제 1 래치회로 (201) 내의 래치된 프로그램 데이터는 제 2 클록신호 (CLK2) 에 따라서 제 2 래치회로 (202) 내에 래치되게 된다 (단계 S303). 독출 데이터 (DRD(X,Y)) 가 완전히 검증될 때까지, 단계 S304 내지 S306 이 반복하여 수행된다. 독출 데이터 (DRD(X,Y)) 가 완전히 검증된 경우, 제 1 및 제 2 래치회로 (201 및 202) 는 모두 리셋된다 (단계 S307).
입력 프로그램 데이터가 '1100' 인 경우를 고찰해 보기로 한다. 이 프로그램 데이터 '1100' 는, 첫번째 및 2번째 비트 ('11') 에는 데이터가 기입되지 않으며, 3번째 및 4번째 비트 ('00') 에는 데이터가 기입되는 것을 나타낸다. 전술한 바와 같이, 이 프로그램 데이터는 제 1 래치회로 (201) 및 제 2 래치회로 (202) 에 의해 래치된다.
반면에, 독출 데이터 (DRD) 가 '1101' 인 경우, 이는 첫번째 및 2번째 비트 ('11') 와 4번째 비트 ('1') 에는 데이터가 기입되지 않으며, 3번째 비트 ('0') 에는 데이터가 기입되는 것을 나타낸다.
이 독출 데이터 (DRD) 가 첫번째 래치된 프로그램 데이터 (DL1) 과 비교되는 경우, 첫번째 래치된 프로그램 데이터 (DL1) 및 독출 데이터 (DRD) 양자는 각기 1번째 및 2번째 비트에 '1' 을 갖는 것을 알 수 있다. 따라서, 문제의 비트에 대한 검증결과는 PASS 가 된다. 이들 PASS 비트는 제 2 래치회로 (202) 에서 리셋되므로, 이들 비트의 데이터는 각기 제 2 래치회로 (202) 에서 '1' 이 된다.
마찬가지로, 첫번째 래치된 프로그램 데이터 (DL1) 및 독출 데이터 (DRD) 양자가 3번째 비트에서 '0' 을 가지므로, 그 비트에 대한 검증결과는 PASS 가 된다. 이 비트는 제 2 래치회로 (202) 에서 리셋되므로, 이 비트에 대한 데이터는 제 2 래치회로 (202) 에서 '1' 이 된다.
반면에, 첫번째 래치된 프로그램 데이터 (DL1) 은 '0' 을 독출 데이터 (DRD) 는 '1' 을 그 4번째 비트에서 각기 가지므로, 그 비트에 대한 검증결과는 FAIL 이 된다. 따라서, 제 2 래치회로 (202) 에서, 4번째 비트는 리셋되지 않으며, FAIL 비트 '0' 은 그대로 유지된다.
즉, 검증연산의 결과에 따라서 데이터를 기입할 때, 제 2 래치회로 (202) 내의 데이터는 '1100' 에서 '1110' 으로 변화되며, 이 변화된 데이터는 메모리 회로 (104) 의 기입/소거부에 제공되게 된다. 따라서, FAIL 비트에 대응되는 메모리 셀에만 데이터가 기입되게 된다.
전술한 경우, 종래의 방법에 따르면, '1100' 이 기입/소거부에 제공되며, 3번째 PASS 비트에도 데이터가 기입되게 된다. 이에 비교하여, 이 실시형태에서는 전술한 바와 같은 과도한 기입을 방지하는 것을 가능하게 된다.
이하, 도 5 를 참조하여, 기입 및 검증연산에 대해 상술하기로 한다.
프로그램 데이터는 0 과 1 로 구성된 데이터 비트의 스트링 (string) 이며, 비트-카운팅 검증회로 (103) 는 실제의 경우 예컨대 8 비트 또는 16 비트를 병렬로 보유한다. 그러나, 기본적으로 검증연산은 각 비트에 대해 수행된다. 따라서, 도 5 에서는, (c) 내지 (h) 로 지시된 데이터 비트 '0' 의 경우와 (i) 내지 (n) 으로 지시된 데이터 비트 '1' 의 경우 2 가지에 대한 검증연산을 예로서 나타낸다.
도 5 를 참조하면, 외부로부터의 자동 프로그램 명령 및 기입용 프로그램 데이터의 입력시, 제어기 (102) 는 제 1 래치회로 (201) 로 하여금 프로그램 데이터를 래치하도록 하며 제 1 클록신호 (CLK1) 를 발생시키도록 클록 발생기 (108) 에 명령한다 (도 5 (a) 및 (b) 참조). 이 프로그램 데이터는 참조번호 (I) 로 나타낸 바와 같이 제 1 클록신호 (CLK1) 의 타이밍에 따라서 제 1 래치회로 (201) 내에 래치된다.
그 후, 제어기 (102) 는 제 2 클록신호 (CLK2) 를 발생시키도록 클록발생기 (108) 에 명령한다. 제 1 래치회로 (201) 내의 첫번째 래치된 프로그램 데이터는, 제 2 클록신호 (CLK2) 에 따라서, 참조번호 (II) 로 나타낸 바와 같이 제 2 래치회로 (202) 내에 다시 래치된다.
첫번째 래치된 프로그램 데이터가 제 2 래치회로 (202) 내에 래치된 후, 제어기 (102) 는 메모리 회로 (104) 의 메모리 셀 어레이의 지정된 워드라인 (미도시) 에 독출전압 (H) 을 인가하도록 전압공급회로 (미도시) 에 명령한다 (도 5 (h) 및 (n) 참조). 이로 인해, 메모리 회로 (104) 는 비트-카운딩 검증회로 (103) 의 비교기 (203) 에 독출 데이터 (RRD(X,Y)) 를 출력하게 되어, 검증연산이 개시되게 된다.
전술한 바와 같이, 이 독출 데이터 (RRD(X,Y)) 의 비트가 첫번째 래치된 데이터 (DL1) 의 대응부와 일치하는 경우, 그 대응 비트는 참조번호 (III) 로 나타낸 바와 같이 제 2 래치회로 (202) 내에 PASS 비트로서 리셋되게 된다. 이에 반하여, 독출 데이터 (RRD(X,Y)) 의 비트가 첫번째 래치된 데이터 (DL1) 의 대응부와 일치하지 않는 경우, 그 대응 비트는 제 2 래치회로 (202) 내에 그대로 잔존되게 된다.
이러한 방식으로, 제 2 래치회로 (202) 내의 2번째 래치된 수정되어, PASS 비트는 리셋되며 FAIL 비트는 그대로 잔존되게 된다. 따라서, 일치하는 비트가 없는 경우, 제어기 (102) 는 전압공급회로 (미도시) 를 제어하여, 기입전압 (HV) 이 지정된 워드라인에 인가되도록 하며 수정된 래치된 데이터가 메모리 회로 (104) 에 출력되도록 하여, 참조번호 (IV) 로 나타낸 바와 같이 FAIL 비트에 대응되는 메모리 셀만이 프로그램되도록 한다.
그 후, 제 1 래치회로 (201) 내의 첫번째 래치된 프로그램 데이터는, 제 2 클록신호 (CLK2) 에 따라서, 참조번호 (V) 로 나타낸 바와 같이, 제 2 래치회로 (202) 내에 래치되게 된다.
첫번째 래치된 프로그램 데이터가 제 2 래치회로 (202) 내에 래치된 후, 제어기 (102) 는 지정된 워드라인에 독출전압 (H) 을 인가하도록 전압공급회로에 명령한다 (도 5 (h) 내지 (n) 참조). 이로 인해, 메모리 회로 (104) 는 비트-카운팅 검증회로 (103) 의 비교기 (203) 에 독출 데이터 (RRD(X,Y)) 를 출력하도록 하며, 전술한 바와 같이 모든 독출 데이터가 첫번째 래치된 데이터와 일치하게 될 때까지 이 검증연산이 반복수행된다. 모든 비트가 PASS 비트인 경우, 제 1 및 제 2 래치회로 (201 및 202) 는 참조번호 (VI) 로 나타낸 바와 같이 리셋되게 된다.
전술한 구성에 의해, 메모리 셀의 비트가 FAIL 비트인 '0' 인 경우, 독출전압 (H) (예컨대, 3 내지 5 V) 보다 더 높은 기입전압 (HV) (예컨대, 10 V) 이 X 및 Y 어드레스에 의해 어드레스된 메모리 셀의 그룹의 게이트들에 접속된 지정 워드라인에 인가되며, 프로그램 데이터가 기입되게 된다. 반면에, 메모리 셀의 비트가 PASS 비트인 '1' 인 경우, 워드라인 게이트에는 전압이 인가되지 않게 되며, 프로그램 데이터가 그 메모리 셀내에 기입되지 않게 된다.
즉, 이 프로그램 연산에서, 잔존 FAIL 비트에 대한 리셋 연산이 제 2 래치회로 (202) 내의 데이터에 대하여 수행된 후, 이 프로그램 연산은 FAIL 비트의 메모리 셀에 대해서만 수행되게 된다. 이에 대해서 값을 사용하여 상술하기로 한다.
먼저, 플레시 메모리에서, '0' 의 데이터 비트는 메모리 셀에 데이터가 기입된 상태를 나탄내다. 반면에, '1' 의 데이터 비트는 메모리 셀로부터 데이터가 소거된 상태를 나타낸다. 따라서, 메모리 셀로의 데이터의 기입은 저레벨로부터 고레벨로 전압을 증대시키는 것을 의미하게 된다. 제 1 검증연산은 메모리 셀로의 데이터 기입 이전에 수행되므로, 이 때의 셀 데이터 (독출 데이터) 는 기입이전의 값 즉, 초기값을 나타낸다. 따라서, 제 1 검증연산시에, 데이터는 초기값과 비교된다.
즉, 제 1 검증연산시에, 독출 데이터 (초기값) 가 '0' 인 경우, 프로그램 데이터가 '0' 인 경우는 검증결과가 PASS 로 되며, 프로그램 데이터가 '1' 인 경우는 검증결과가 FAIL 로 된다. 마찬가지로, 독출 데이터 (초기값) 가 '1' 인 경우, 프로그램 데이터가 '0' 인 경우는 검증결과가 FAIL 로 되며, 프로그램 데이터가 '1' 인 경우는 검증결과가 PASS 로 된다.
전술한 바와 같이, 제어기 (102) 는, 적어도 하나의 FAIL 비트가 존재하는 경우, 프로그램 연산 및 프로그램 검증연산을 반복수행한다. 모든 비트가 PASS 인 경우, 제어기 (102) 는 제 1 래치회로 (201) 에 리셋 신호를 출력하며, 제 2 래치회로 (202) 도 또한 리셋된다.
도 5 에 나타낸 바와 같이, 이전에 PASS 였던 메모리 셀이 다음 검증연산의 판정결과 FAIL 로 되는 경우도 있다. 이는 메모리 셀의 전압이 검증판정레벨의 가까이 위치하는 경우에 발생된다. 이 경우, 이전에 PASS 로 판정된 비트가 래치로부터 리셋되게 되면, 이것이 FAIL 비트 메모리 셀인 경우에도, 그 메모리 셀에 대해서는 프로그램 연산 (기입) 이 수행되지 않는다.
이러한 불합리를 없애기 위하여, 이 실시형태에 따르면, 각 검증연산의 이전에 클록신호 (CLK2) 가 발생되며 (도 5 (g) 및 (m) 참조), 제 2 래치회로 (202) 의 프로그램 데이터는 매번 초기상태로 회복되며 (도 5 의 II 및 V 참조), 리셋 연산은 검증연산의 결과에 따라서 PASS 비트에 대해서만 재수행되게 된다.
전술한 구성에 의해, 제 1 검증연산에서는 PASS 였고 다음 검증연산에서는 FAIL 이었던 메모리 셀내에 데이터를 기입하는 것이 가능하게 된다 (도 4 의 IV 및 VII 참조).
이하, 메모리 셀의 소거연산에 대해 설명하기로 한다. 외부로부터 소거연산을 명령하는 자동 프로그램 명령 및 소거용 프로그램 데이터가 I/O 버퍼 (101) 에 입력된다. 소거용 프로그램 데이터는 '1' 의 비트가 모든 메모리 셀에 기입되도록 하는 데이터이다.
I/O 버퍼 (101) 로부터 입력된 자동 프로그램 명령의 소거명령에 기초하여, 제어기 (102) 는 먼저, 제 1 래치회로 (201) 및 제 2 래치회로 (202) 로 하여금 '0' 의 비트가 모든 메모리 셀에 기입되도록 하는 데이터를 래치하도록 한다. 따라서, '0' 의 비트가 모든 메모리 셀에 기입되게 된다. 이는 과도한 소거를 방지하기 위한 조치이다.
다음으로, 제어기 (102) 는 모든 메모리 셀을 '1' 의 비트로 만들기 위한 소거연산을 수행한다. 그 후, 제어기 (102) 는 이 소거연산이 정확하게 수행되었나의 여부를 확인하기 위하여 검증연산을 실행한다. 이 검증연산은 기입연산의 검증연산과 유사하다.
제어기 (102) 는, 소거되지 않은 '0' 비트 메모리 셀을 하나도 남기지 않고, 모든 메모리 셀이 '1' 의 비트로 될 때까지, 제 2 래치회로 (202) 에 클록신호 (CLK2) 를 제공함으로써 래치 데이터를 초기상태로 복귀시켜 이 검증연산을 반복수행한다.
전술한 바와 같이, 본 발명에 따르면, 메모리 셀로의 기입연산 및 소거연산이, 검증결과에 따라서, 데이터가 기입되거나 데이터가 소거되는 메모리 셀을 잔존시키도록 처리를 수행함으로써 실행된다. 따라서, 기입/소거전압이 인가되는 셀들의 개수가 감소될 수 있으므로, 전압공급회로에 부과되는 부하가 감소되게 된다. 그 결과, 저전압 반도체 기억소자에서 분리된 기입연산의 제어를 용이하게 수행할 수 있게 된다. 또한, 과도한 기입 또는 과도한 소거로 인해 불요한 스트레스가 메모리 셀에 인가되는 것이 방지될 수 있게 된다.

Claims (15)

  1. 복수개의 비휘발성 메모리 셀로 구성된 어레이를 구비한 비휘발성 기억소자에 있어서,
    원본 데이터를 저장하는 제 1 메모리;
    상기 제 1 메모리에 직렬로 접속되며, 비휘발성 메모리 셀의 어드레스된 그룹에 기입될 기입데이터를 저장하는 제 2 메모리;
    상기 원본 데이터를 비휘발성 메모리 셀의 어드레스된 그룹으로부터 독출된 독출 데이터와 비트마다 비교하여 각 비트에 대해 비교결과를 산출하는 비교기; 및
    상기 원본 데이터를 상기 제 1 메모리로부터 상기 제 2 메모리로 복사하며, 각 비트에 대한 비교결과에 따라서 상기 제 2 메모리에 저장된 복사된 원본 데이터를 비트마다 리셋하여 기입 데이터를 산출하는 제어기를 구비하는 것을 특징으로 하는 비휘발성 기억소자.
  2. 제 1 항에 있어서,
    상기 복사된 원본 데이터의 비트는 기입연산시에 상기 비교결과가 상기 독출 데이터의 대응비트의 데이터가 상기 원본 데이터의 대응비트의 데이터와 일치하는 것으로 나타내는 경우 리셋되는 것을 특징으로 하는 비휘발성 기억소자.
  3. 제 1 항에 있어서,
    상기 복사된 원본 데이터의 비트는 소거연산시에 상기 비교결과가 상기 독출 데이터의 대응비트의 데이터가 상기 원본 데이터의 대응비트의 데이터와 일치하지 않는 것으로 나타내는 경우 리셋되는 것을 특징으로 하는 비휘발성 기억소자.
  4. 제 1 항에 있어서,
    상기 제어기는 상기 제 2 메모리에 저장된 기입데이터를 메모리 셀의 어드레스된 그룹에 기입하는 것을 특징으로 하는 비휘발성 기억소자.
  5. 제 4 항에 있어서,
    상기 제어기는 상기 비교결과가 상기 독출 데이터가 상기 원본 데이터와 완전히 일치하는 것으로 나타낼 때까지 복사, 리셋 및 기입연산을 반복하는 것을 특징으로 하는 비휘발성 기억소자.
  6. 제 5 항에 있어서,
    상기 제어기는 상기 비교결과가 상기 독출 데이터가 상기 원본 데이터와 완전히 일치하는 것으로 나타내는 경우 상기 제 1 및 제 2 메모리를 리셋하는 것을 특징으로 하는 비휘발성 기억소자.
  7. 복수개의 비휘발성 메모리 셀로 구성된 어레이를 구비한 비휘발성 기억소자에 있어서,
    원본 데이터를 래치하는 제 1 래치;
    상기 제 1 래치와 직렬로 접속되며, 비휘발성 메모리 셀의 어드레스된 그룹에 기입될 기입데이터를 래치하는 제 2 래치;
    상기 제 1 및 제 2 래치 각각의 비트 어드레스를 제어하여 상기 제 1 래치가 상기 비트 어드레스 및 상기 제 2 래치에 대응되는 비트 데이터를 출력하도록 하는 제어기; 및
    상기 비트 어드레스에 따라서 상기 원본 데이터를 비휘발성 메모리 셀의 어드레스된 그룹으로부터 독출된 상기 독출 데이터와 비트마다 비교하여 각 비트에 대한 검증결과를 산출하는 비트 비교기를 구비하며,
    상기 제 2 래치는 상기 제 1 래치로부터의 원본 데이터를 래치하여 이 래치된 원본 데이터를 상기 비트 비교기로부터 입력된 검증결과에 따라서 비트마다 리셋하여 기입 데이터를 산출하는 것을 특징으로 하는 비휘발성 기억소자.
  8. 제 7 항에 있어서,
    상기 비트 비교기는,
    상기 독출 데이터와 상기 원본 데이터에 대하여 비트마다 배타적 OR 을 수행하는 배타적 OR 회로를 구비하는 것을 특징으로 하는 비휘발성 기억소자.
  9. 제 8 항에 있어서,
    상기 복사된 원본 데이터의 비트는 기입연산시에 상기 비교결과가 상기 독출 데이터의 대응비트의 데이터가 상기 원본 데이터의 대응비트의 데이터와 일치하는 것으로 나타내는 경우 리셋되는 것을 특징으로 하는 비휘발성 기억소자.
  10. 제 8 항에 있어서,
    상기 복사된 원본 데이터의 비트는 소거연산시에 상기 비교결과가 상기 독출 데이터의 대응비트의 데이터가 상기 원본 데이터의 대응비트의 데이터와 일치하지 않는 것으로 나타내는 경우 리셋되는 것을 특징으로 하는 비휘발성 기억소자.
  11. 복수개의 메모리 셀로 구성된 어레이를 포함하는 비휘발성 기억소자를 제어하는 방법에 있어서,
    a) 비휘발성 메모리 셀의 어드레스된 그룹에 기입될 원본 데이터를 제 1 메모리에 저장하는 단계;
    b) 상기 원본 데이터를 상기 제 1 메모리로부터 제 2 메모리로 복사하는 단계;
    c) 상기 원본 데이터를 비휘발성 메모리 셀의 어드레스된 그룹으로부터 독출된 독출 데이터와 비트마다 비교하여 각 비트에 대한 비교결과를 산출하는 단계; 및
    d) 각 비트에 대한 상기 비교결과에 따라서 상기 제 2 메모리에 저장된 복사된 원본 데이터를 비트마다 리셋하여 제 2 메모리내의 기입 데이터를 산출하는 단계를 구비하는 것을 특징으로 하는 제어방법
  12. 제 11 항에 있어서,
    e) 상기 제 2 메모리에 저장된 기입 데이터를 메모리 셀의 어드레스된 그룹에 기입하는 단계를 더 구비하는 것을 특징으로 하는 제어방법.
  13. 제 12 항에 있어서,
    상기 단계 b), c), d) 및 e) 는 상기 비교결과가 상기 독출 데이터가 상기 원본 데이터와 완전히 일치하는 것으로 나타낼 때까지 반복되는 것을 특징으로 하는 제어방법.
  14. 제 13 항에 있어서,
    상기 단계 b) 는 상기 단계 c) 이전에 수행되는 것을 특징으로 하는 제어방법.
  15. 제 13 항에 있어서,
    상기 비교결과가 상기 독출 데이터가 상기 원본 데이터와 완전히 일치하는 것으로 나타내는 경우 상기 제 1 및 제 2 메모리를 리셋하는 단계를 더 구비하는 것을 특징으로 하는 제어방법.
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