JPH0482090A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はＥＰＲＯＭ、ＥＥＰＲＯＭ等の電気的書き込
みが可能な不揮発性半導体記憶装置に関する。

〔従来の技術〕

第３図は従来のＥＦＲＯＭの基本構成を示す回路図であ
る。同図に示すように、メモリセル（メモリトランジス
タ）１がマトリクス状（図中２行６列のみ示す）に配置
されている。メモリトランジスタ１はフローティングゲ
ートを有しており不揮発な記憶を行うことができる。こ
のメモリトランジスタ１のドレインは列単位に共通にビ
ット線２に接続され、コントロールゲートは行単位に共
通にワード線３に接続され、ソースは所定数列（図中３
列）単位に共通にソース線４に接続される。

各ビット線２はそれぞれＹゲートトランジスタ６を介し
て所定数列（図中３列）単位で共通に■１０線７に接続
される。Ｙゲートトランジスタ６のゲートにはコラムデ
コーダ５の出ノｊかそれぞれ与えられ、ワード［３はロ
ウデコーダ８に接続すれる。コラムデコーダ５はアドレ
スバッファ９より得られる列アドレス信号に基づき、選
択的にその出力をＨレベルあるいは高電圧ｖＰＰレベル
に設定する。一方、ロウデコーダ８はアドレスバッファ
９より得られる行アドレス信号に基づき、選択的にワー
ド線３をＨレベルあるいは高電圧ｖＰＰレベルに設定す
る。

各１１０線７は読み出しトランジスタ］０を介してセン
スアンプ１１に接続されると共に書き込みトランジスタ
１２を介して高電圧源Ｖ１．に接続される。読み出しト
ランジスタ１０のケートには読み出し信号Ｒが印加され
、書き込みトランジスタ１２のゲートには昇圧回路１３
の出力が与えられる。センスアンプ１１は入出力ハッフ
ァ１４に後述する１ビツト出力データＳ　１１を出力し
、４圧回路１３には書き込み信号Ｗと１ビット書き込み
データＳ１４とか与えられる。この昇圧回路１３は書き
込み信号ＷがＨの時、活性状態となり、１ビット書き込
みデータＳ１４がＨの場合、書き込みトランジスタ１２
のゲートに高電圧ＶＰＰを出力し、１ビット書き込みデ
ータ５１４かＬの場合、書き込みトランジスタ］２のケ
ートにＬレベルを出力する。なお、書き込み信号Ｗ及び
読み出し信号Ｒは制御信号発生回路１５が、図示しない
外部制御信号に基づき出力する。

人出力バッファ１４は書き込み時に１バイト（８ビツト
）単位で同時に各昇圧回路１３に、外部書き込みデータ
の“１“／“０”に対応してＬ／Ｈの１ビット書き込み
データＳ１４を出力し、読み出し時に１バイト単位で同
時にセンスアンプ１１にラッチされた１ビツト出力デー
タＳｌｌを取り込み、この１ビツト出力データＳｌｌの
Ｈ／Ｌに対応して“０”／“１”の外部読み出しデータ
を出力する。なお、センスアンプ１１（昇圧回路１３）
の個数は、８個以上（８ｎ個（ｎ≧２））の場合が一般
的であり、読み出し時にすべてのセンスアンプ１１に格
納されたビットデータを取り込むには、１バイト分の１
ビツト出力データＳ１１を０回に分けて人出カバッファ
１４に順次取り込む必要がある。

このような構成のＥＦＲＯＭのメモリトランジスタへの
データ書き込み動作について説明する。

なお、書き込み動作を行う前に予め消去動作を行ってお
く必要がある。

消去動作は、ＥＦＲＯＭチップ上から紫外線を照射する
ことにより行われる。紫外線を照射すると、全てのメモ
リトランジスタ１のフローティングゲートに蓄積されて
いた電子が放出され、閾値電圧が１ｖ程度と低くなる（
このときの閾値電圧をＶｔｈｌとする）。この状態が“
１゛記憶状態に相当する。

上記消去動作を実行した後、書き込み動作を行う。書き
込み動作時には読み出し信号Ｒをし、書き込み信号Ｗを
Ｈにし、センスアップ］１と■１０線７とを電気的に遮
断し、昇圧回路１３を活性状態にする。そして、ソース
線４を接地して、コラムデコーダ５の出力を選択的に高
電圧Ｖ、Ｐに立ち上げることによりビット線２を選択す
ると共に、ロウデコーダ８により選択的にワード線３を
高電圧ｖＰ、に立ち上げる。このように設定すると、人
出力バッファ１４から取り込んた１ビット書き込みデー
タ５１４がＨの場合、書き込みトランジスタ１２のゲー
トに高電圧ＶＰＰか印加され、Ｌの場合、書き込みトラ
ンジスタ１２のゲートにしか与えられる。

その結果、選択されたワード線３とビット線２との交点
にある選択メモリトランジスタ１は、人出カバッファ１
４から取り込んだ１ビット書込みデータＳ１４が“０”
書き込みを指示するＨの場合、そのドレイン及びコント
ロールゲートに高電圧ＶＰＰが印加され、ドレイン近傍
のアバランシェ崩壊により生したホットエレクトロンが
フローティングゲートに注入されることにより、その閾
値電圧が６〜８ｖと高くなる。（このときの閾値電圧を
Ｖｔｈ２　（＞Ｖｔｈｌ）とする）。このメモリトラン
ジスタ１の状態か“０”記憶状態に相当する。

一方、人出カバソファ１４から取り込んだ１ビット書き
込みデータ５１４が“１′書き込みを指示するしの場合
、そのドレインがフローティングとなるためドレイン近
傍にアバランシェ崩壊は生しず閾値電圧はＶｉｈｌを維
持し、“１“記憶状態を保つ。このようにして、メモリ
トランジスタ１へのデータ書き込みが行われる。

次にメモリトランジスタに書き込まれた記憶内容の読み
出し動作について説明する。

読み出し動作時は、読み出し信号ＲをＨ１書き込み信号
ＷをＬにし、センスアンプ１１とＩ１０線７とを電気的
に接続し、昇圧回路１３を非活性状態にする。そして、
ソース線４を接地して、コラムデコーダ５の出力を選択
的にＨに設定することによりビット線２を選択すると共
に、ロウデコーダ８により選択的にワード線３に５Ｖ程
度の読み出し電圧ＶＲ（Ｖｔｈｌ　＜　ＶＲ＜　Ｖｔｈ
２）を与える。このように設定すると、選択メモリトラ
ンジスタ１に“０”が記憶されている場合、選択メモリ
トランジスタ１はオフ状態を維持するため、ビット線２
を介してＩ１０線７からソース線４にかけて電流か流れ
ず、選択メモリトランジスタ１に“１”が記憶されてい
る場合、メモリトランジスタ１はオンするため、ビット
線２を介してＩ１０線７からソース線４にかけて電流が
流れる。この電流の流れの有無をセンスアンプ１１によ
りセンスし、電流検出時にＬ１電流非検出時にＨとなる
１ビツト出力データＳ１１を人出力バッファ１４に出力
する。そして、人出カバッファ１４から１バイト単位で
外部読み出しデータを外部に出力することによって選択
メモリトランジスタ１の記憶内容か読み出される。

ところで、同一チップ内のＥＰＲＯＭのメモリトランジ
スタ間においても書き込みに必要なパルス幅（高電圧Ｖ
、Ｐ印加時間）にばらつきが生じる等、その書き込み特
性にばらつきがある。このため、１回の書き込み動作に
より、全てのメモリトランジスタに対し正確に書き込み
を行うことは難しく、再書き込みが必要なメモリトラン
ジスタを検出する必要かある。従って、書き込み後に、
正常に（“０“の）書き込みが実行されたを確認するた
めのベリファイ動作が行われるのか一般的である。

ベリファイ動作は、ＥＦＲＯＭの書き込み動作実行中に
おいて、１バイト単位の書き込み動作を実行する度に、
メモリトランジスタの記憶データを外部に読み出して、
書き込みデータと比較することにより、正常に書き込ま
れたか否かをチエツクする動作である。そして、このベ
リファイ動作により書き込み異常を検出すると再書き込
みを行う。このようなベリファイ機能を有する書き込み
動作は、ＦＲＯＭライターとよばれる専用の外部装置に
よって行われる。

〔発明が解決しようとする課題〕

ＥＦＲＯＭ等のように、ベリファイ機能を有する書き込
み動作を実行する必要のある従来の不揮発性半導体記憶
装置は以上のように構成されており、ＦＲＯＭライター
等の専用の外部装置を用いて書き込み及びベリファイを
行っていた。

このため、書き込み時に必ずＦＲＯＭライター等の外部
装置に接続する必要があり、書き込みに手間がかかって
しまうという問題点があった。

この発明は上記のような問題点を解決するためになされ
たもので、ベリファイ機能付き書き込みを比較的簡単に
行うことができる不揮発性半導体記憶装置を得ることを
目的とする。

〔課題を解決するための手段〕

この発明にかかる不揮発性半導体記憶装置は、フローテ
ィングゲートを有し、不揮発な記憶を行うメモリトラン
ジスタからなるメモリセルを備えており、活性状態時に
、外部アドレス信号に基づき選択された選択メモリトラ
ンジスタに対し、外部書き込みデータに応して不揮発な
書き込みを行う書き込み手段と、活性状態時に、前記選
択メモリトランジスタの記憶内容を内部読み出しデータ
として出力する読み出し手段と、活性状態時に、前記外
部書き込みデータと前記内部読み出しブタとを比較して
、その一致／不一致を指示する比較信号を出力するデー
タ比較手段と、書き込ろ時に前記書き込み手段を活性化
し、前記選択メモリトランジスタへの書き込みを行った
後、前記読み出し手段を活性化し前記選択メモリトラン
ジスタの記憶内容の内部読み出しを行い、その後に前記
データ比較手段を活性化して前記外部書き込みデータと
前記内部読み出しデータとを比較するベリファイ書き込
み動作を実行し、前記比較信号が不一致を指示した場合
、再度前記へリファイ書き込み動作を行う書き込み制御
手段とを備えている。

〔作用〕

この発明における書き込み制御手段は、書き込み時に内
部の書き込み手段を活性化し、選択メモリトランジスタ
への書き込みを行った後、内部の読み出し手段を活性化
し選択メモリトランジスタの記憶内容の内部読み出しを
行い、その後に内部のデータ比較手段を活性化して外部
書き込みブタと内部読み出しデータとを比較するベリフ
ァイ書き込み動作を実行し、比較信号か不一致を指示し
た場合、再度ベリファイ書き込み動作を行うため、書き
込み後に行うベリファイ動作・再書き込み動作を内部の
構成部のみで行うことかできる。

〔実施例〕

第１図はこの発明の第１実施例であるＥＰＲＯＭの基本
構成を示す回路図である。同図に示すように、書き込み
ベリファイ制御回路２］、コンパレータ２２及びＡＮＤ
ケート２３か新たに追加された。

書き込みベリファイ制御回路２１は制御信号発生回路１
５からの書き込み信号ＷとＡＮＤゲート２３の出力信号
３２３とを受け、書き込み信号Ｗ２、読み出し信号Ｒ及
びベリファイ信号Ｃを出力する。具体的には、Ｈレベル
の書き込み信号Ｗが与えられると、活性状態となり、通
常はＬレベルの書き込み信号Ｗ２、読み出し信号Ｒ及び
ベリファイ信号Ｃを順次Ｈレベルに立ち上げ、ベリファ
イ機能付き書き込み動作の制御を行う。なお、これらの
信号Ｗ２．Ｒ，ＣのＨレベル出力時間は内部のタイマー
を用いて、所定時間に設定されている。また、書き込み
ベリファイ制御回路２１はＡＮＤゲート２３の出力信号
５２３を取り込み、この信号３２３に基づき再書き込み
が必要と判断した場合、後述する再書き込み動作を実行
する。

コンパレータ２２はセンスアンプ１１に対応して設けら
れている、つまり、コンパレータ２２の個数はセンスア
ンプ１１（昇圧回路１３）同様、般的に８ｎ個（図中２
つのみ示す）設けられている。このコンパレータ１１は
ベリファイ信号Ｃ１人出力バッファ１４からの１ビット
書き込みデータ５１４及びセンスアンプ１１の１ビツト
出力データＳｌｌを受け、ベリファイ信号ＣがＨの場合
活性状態となり、１ビツト出力データＳｌｌと１ビット
書き込みデータＳ１４とを比較し、一致した場合はＨ１
不一致の場合はＬの比較結果Ｓ２２をＡＮＤゲート２３
に出力する。

ＡＮＤゲート２３は１バイト（図中、２つのみ示す）の
コンパレータ２２の比較結ｆｆ１ｓ２２を取り込み、そ
の論理積である出力信号５２３を書き込みベリファイ制
御回路２１に出力する。なお、他の構成は第３図で示し
た従来例と同様であるため説明は省略する。

このような構成のＥＰＲＯＭのメモリトランジスタへの
データ書き込みは、消去動作が実行された後に実行され
る。消去動作は従来同様にＥＦＲＯＭチップ上から紫外
線を照射し、全メモリトランジスタ１の閾値電圧をＶｔ
ｈｌ（“１”記憶状態）にすることにより行われる。

書き込み動作は、制御信号発生回路１５より、Ｈの書き
込み信号Ｗを書き込みベリファイ制御回路２１に付与す
ることにより開始される。すると、書き込みベリファイ
制御回路２１は活性状態となり、書き込み信号Ｗ２をＨ
に立ち上げ、読み出し信号Ｒ及びベリファイ信号ＣをＬ
にし、センスアップ１１とＩ１０線７間を電気的に遮断
し、昇圧回路１３を活性状態にする。そして、コラムデ
コーダ５の出力を選択的に高電圧■１．に立ち上げるこ
とによりビット線２か選択されると共に、ロウデコーダ
８によりワード線３が選択的に高電圧■ＰＰに立ち上げ
られる。すると、人出力ハッファ１４から取り込んだ１
ビット書き込みデータＳ１４がＨの場合、書き込みトラ
ンジスタ１２のゲトに高電圧ｖ、Ｐが印加され、Ｌの場
合、書き込みトランジスタ１２のケートにしか与えられ
る。

その結果、選択されたワード線３とビット線２との交点
にある選択メモリトランジスタ１は、入出カバソファ１
４から取り込んだ１ビット書込みデータＳ１４か“Ｏ′
書き込みを指示するＨレベルの場合、そのドレイン及び
コントロールゲートに高電圧ＶＰＰが印加され、ドレイ
ン近傍のアバランシェ崩壊により生じたホットエレクト
ロンかフローティングゲートに注入され、その閾値電圧
がＶｔｈ２　（＞Ｖｔｈｌ）となる。このメモリトラン
ジスタ１の状態が“０”記憶状態に相当する。一方、１
ビット書込みデータＳ１４か“１゛書き込みを指示する
Ｌレベルの場合、そのトレインかフロティングとなるた
めトレイン近傍にアバランシェ崩壊は生しす閾値電圧は
Ｖｔｈｌを維持し、“１″記憶状態を保つ。このように
して、選択メモリトランジスタ１へのデータ書き込みが
行われる。

その後、書き込み信号Ｗ２はＬに立ち下がり、読み出し
信号ＲがＨに立ち上がる。すると、センスアンプ１１と
Ｉ１０線７とが電気的に接続され、昇圧回路１３か非活
性状態になる。そして、コラムデコーダ５の出力を選択
的にＨに設定することによりビット線２か選択されると
共に、ロウデコーダ８により選択的にワード線３に５Ｖ
程度の読み出し電圧ＶＲ（Ｖｔｈｌ　＜　ＶＲ＜　Ｖｔ
ｈ２）か与えられる。すると、選択メモリトランジスタ
１に“０”か記憶されている場合、選択メモリトランジ
スタ１はオフ状態を維持するため、ビット線２を介して
Ｉ１０線７からソース線４にかけて電流が流れず、選択
メモリトランジスタ１に“１“が記憶されている場合、
メモリトランジスタ１はオンするため、ビット線２を介
してＩ１０線７からソース線４にかけて電流が流れる。

センスアンプ１１は、この電流の流れの有無をセンスし
、電流検出時にし、電流非検出時にＨとなる１ビツト出
力データＳ　１１を入出力バノファ１４に出力するトト
モにコンパレータ２２に出力する。

その後、読み出し信号Ｒｆ）＜　Ｌに立ち下かり２、ベ
リファイ信号ＣかＨに立ち上がる。ベリファイ信号Ｃが
Ｈになると、コンパレータ２２か活性状態となり、セン
スアンプ１１の１ビツト出力データＳ１１と人出力バッ
ファ１４から出力された１ビット書き込みデータＳ１４
とを比較し、５ｌｌ−５］、　４てＨＳＳｌｌ≠Ｓ１４
てＬの比較結果Ｓ２２を出力する。従って、コンパレー
タ２２の比較結果Ｓ２２かＬの場合、選択メモリトラン
ジスタへの書き込みか正常に行えなかったことになる。

以上のステップが１バイト単位で実行されるベリファイ
機能付書き込み動作である。

ＡＮＤゲート２３に取り込まれるコンパレータの比較結
果Ｓ２２か１箇所でもＬの場合、ＡＮＤゲート２３の出
力信号５２３がＬとなり、一方、全てのコンパレータの
出力信号Ｓ２２かＨの場合、ＡＮＤゲート２３の出力信
号３２３かＨとなる。

書き込みベリファイ制御回路２１は、この出力信号３２
３がＨの場合、書き込み動作を終了し、Ｌの場合、上記
ベリファイ機能付書き込み動作を再度実行する。

したがって、書き込み時に少なくとも１つのメモリトラ
ンジスタにおいて、正常にデータの書き込みか行えなっ
かた場合は、自動的に再書き込みを行うことができる。

このため、メモリトランジスタの書き込み特性にばらつ
きがあっても、ＦＲＯＭライター等の外部装置に接続す
ることなくＥＰＲＯＭの内部構成部のみを利用するたけ
て、正常に書き込みを行うことかできる。なお、読出し
動作は従来同様に行われるため説明は省略する。

第２図はこの発明の第２の実施例であるＥＦＲＯＭの基
本構成を示す回路図である。同図に示すように、第１の
実施例に比べ、コンパレータ１１に対応してラッチ２４
が新たに設けられている。

つまり、ラッチ２２の個数はコンパレータ２２（昇圧回
路１３）同様、８０個設けられている。

このラッチ２４に人出力バッファ１４の１ビット書き込
みデータ５１４かラッチされる。そして、このラッチ２
４に格納されたラッチデータＳ２４か昇圧回路］３及び
コンパレータ２２に与えられる。なお、他の構成は第１
図で示した第１の実施例と同様であるため、説明は省略
する。

このように構成すると、ランチ２４に格納されたラッチ
データＳ２４に基づきベリファイ機能付き書き込み動作
が行えるため、１ハイド単位でしかベリファイ機能付き
書き込みを行うことかできなかった第１の実施例に比べ
、最高でｎバイト単位でベリファイ機能付き書き込みを
行うことか可能になる分、書き込み時間の高速化が実現
する。

なお、これらの実施例では不揮発性半導体記憶装置とし
てＥＦＲＯＭを示したか、これに限定されずフラッシュ
ＥＥＰＲＯＭ等の書き込み後にベリファイ動作を必要と
する全ての不揮発性半導体記憶装置に適用可能である。

〔発明の効果〕

以上説明したように、この発明によれば、書き込み制御
手段により、書き込み時に内部の書き込み手段を活性化
し、選択メモリトランジスタへの書き込みを行った後、
内部の読み出し手段を活性化し選択メモリトランジスタ
の記憶内容の内部読み出しを行い、その後に内部のデー
タ比較手段を活性化して外部書き込みデータと内部読み
出しデータとを比較するベリファイ書き込み動作を実行
し、比較信号か不一致を指示した場合、再度へリファイ
書き込み動作を行うするため、書き込み後に行うベリフ
ァイ動作・再書き込み動作を内部の構成部のみて自動的
に行うことかでき、ベリファイ機能付き書き込み動作か
簡単に行える。

【図面の簡単な説明】

第１図はこの発明の第１の実施例であるＥＦＲＯＭの基
本構成を示す回路図、第２図はこの発明の第２の実施例
であるＥＦＲＯＭの基本構成を示す回路図、第３図は従
来のＥＰＲＯＭの基本構成を示す回路図である。 図において、１はメモリトランジスタ、１］はセンスア
ンプ、２１は書き込みベリファイ制御回路、２２はコン
パレータ、２３はＡＮＤゲート、２４はラッチである。 なお、各図中同一符号は同一または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）フローティングゲートを有し、不揮発な記憶を行
   うメモリトランジスタからなるメモリセルを備えた不揮
   発性半導体記憶装置であって、活性状態時に、外部アド
   レス信号に基づき選択された選択メモリトランジスタに
   対し、外部書き込みデータに応じて不揮発な書き込みを
   行う書き込み手段と、 活性状態時に、前記選択メモリトランジスタの記憶内容
   を内部読み出しデータとして出力する読み出し手段と、 活性状態時に、前記外部書き込みデータと前記内部読み
   出しデータとを比較して、その一致／不一致を指示する
   比較信号を出力するデータ比較手段と、 書き込み時に前記書き込み手段を活性化し、前記選択メ
   モリトランジスタへの書き込みを行った後、前記読み出
   し手段を活性化し前記選択メモリトランジスタの記憶内
   容の内部読み出しを行い、その後に前記データ比較手段
   を活性化して前記外部書き込みデータと前記内部読み出
   しデータとを比較するベリファイ書き込み動作を実行し
   、前記比較信号が不一致を指示した場合、再度前記ベリ
   ファイ書き込み動作を行う書込み制御手段とを備えた不
   揮発性半導体記憶装置。