JPH06187791A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【構成】 フラッシュメモリ１０１において、プログラ
ムデータＤinｉをラッチするラッチ回路６と、プログラ
ムされたメモリセル２５の保持データを読み出すための
センスアンプ４と、上記プログラムデータと読出データ
とを比較する１ビット比較器７とを備え、消去時の消去
用データ“１”とは異なるプログラムデータ“０”につ
いてのみプログラムベリファイを行うよう構成した。 【効果】 １ビット比較器７を、センスアンプ出力ＳＡ
ｉと反転ラッチデータ／ＤＬｉとを入力とする、構成素
子数が少ない２入力ＮＡＮＤ回路により構成することが
でき、１ビット比較器７の基板上での占有面積を低減す
ることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は電気的に書換え可能な
不揮発性半導体記憶装置に関し、特にフラッシュメモリ
のプログラムベリファイ動作、及び消去ベリファイ動作
を行うための回路構成に関するものである。

【０００２】

【従来の技術】図８は従来のフラッシュメモリの構成を
示すブロック図であり、図において、２００は、電気的
に書換え可能なメモリセルを複数個アレイ状に配置して
なるメモリセルアレイ２１０を有するフラッシュメモリ
で、メモリセルのプログラムを行う動作と、メモリセル
のプログラムベリファイを行う動作とを所定の条件が満
たされるまで繰り返し行う自動プログラムモードが搭載
されている。

【０００３】以下詳述すると、このフラッシュメモリ２
００では、メモリセルアレイ２１０の各列の全てのメモ
リセルが共通接続されたビット線を複数本１組とし、各
組のビット線をそれぞれゲートトランジスタを介してそ
の組のＩ／Ｏ線に接続し、各Ｉ／Ｏ線毎に１つのメモリ
セル群を形成している。

【０００４】例えば、Ｉ／Ｏ1 線及びＩ／Ｏ2 線には、
それぞれメモリセルの保持データを読み出すためのセン
スアンプ４ａ及び４ｂと、メモリセルにデータを書き込
む書込み回路５ａ及び５ｂとが接続されており、上記Ｉ
／Ｏ1 線の第１ビット線３１ａにはメモリセル２５ａ，
２７ａが、第２ビット線３２ａにはメモリセル２６ａ，
２８ａが接続され、上記Ｉ／Ｏ2 線の第１ビット線３１
ｂにはメモリセル２５ｂ，２７ｂが、第２ビット線３２
ｂにはメモリセル２６ｂ，２８ｂが接続されている。

【０００５】また外部とのデータのアクセスを行う入出
力バッファ２２０は、上記各Ｉ／Ｏ1 線，Ｉ／Ｏ2 線毎
に設けられた入力バッファ１５ａ，１５ｂ及び出力バッ
ファ１４ａ，１４ｂから構成されており、各入力バッフ
ァ１５ａ，１５ｂと書込み回路５ａ，５ｂとの間には入
力データＤin1 ，Ｄin2 をラッチするラッチ回路８ａ，
８ｂが接続され、また各出力バッファ１４ａ，１４ｂは
これに対応するセンスアンプ５ａ，５ｂに接続されてい
る。

【０００６】また上記フラッシュメモリ２００は、外部
からのアドレスデータを受けるアドレスバッファ１と、
外部からのアドレス信号入力及び制御信号入力に応じて
上記メモリセルアレイ２１０の所定のメモリセルを選択
するローデコーダ２及びコラムデコーダ３を有してい
る。ここでは上記コラムデコーダ３は、上記各Ｉ／Ｏ線
に複数本づつ設けられているビット線の一つを選択し
て、対応するＩ／Ｏ線に接続するもので、例えばその第
１の出力Ｙsel1及び第２の出力Ｙsel2はそれぞれ各Ｉ／
Ｏ線の第１及び第２ビット線３１ａ，３２ａ及び３１
ｂ，３２ｂのゲートトランジスタ２１ａ，２２ａ及び２
１ｂ，２２ｂのゲートに接続されている。またローデコ
ーダ２は各ビット線に接続された複数のメモリセルのう
ちから１つを選択するもので、その出力線である、ビッ
ト線と直交する各ワード線ＷＬ1 及びワード線ＷＬ2 に
は、メモリセルアレイ２１０の各行の全てのメモリセル
２５ａ，２６ａ，２５ｂ，２６ｂ及び２７ａ，２８ａ，
２７ｂ，２８ｂが共通接続されている。

【０００７】そして上記フラッシュメモリ２００は、プ
ログラム時に上記ラッチ回路にラッチされた書込みデー
タと、ベリファイ時にセンスアンプの出力に読み出され
た読出しデータとを比較する１ビット比較器を各Ｉ／Ｏ
線毎に有しており、各１ビット比較器１０ａ，１０ｂの
出力Ｍ1 ，Ｍ2 はＮＡＮＤ回路１２の入力に接続されて
いる。またこのＮＡＮＤ回路１２の出力はインバータ１
３を介して、上記自動プログラムモードの動作を実行す
る自動プログラム制御回路１８に接続されており、さら
に該制御回路１８の制御出力がプログラム電圧／ベリフ
ァイ電圧を発生する回路１９に接続されている。

【０００８】なお図８では、Ｉ／Ｏ線としてＩ／Ｏ1 線
とＩ／Ｏ2 線の２本、ワード線としてワード線ＷＬ1 と
ＷＬ2 の２本のみを図示し、入力バッファ、出力バッフ
ァ、ラッチ回路、書込み回路，センスアンプ及び１ビッ
ト比較器、並びにメモリセル及びビット線についても、
各Ｉ／Ｏ1 線，Ｉ／Ｏ2 線及びワード線ＷＬ1 ，ＷＬ2
に対応するもののみを示しているが、上記フラッシュメ
モリ２００では、上記Ｉ／Ｏ線はバイト構成となってお
り、つまりＩ／Ｏ線は８本１組として数組設けられてお
り、ワード線はメモリ容量に合わせて多数設けられてい
る。従って上記入力バッファ、出力バッファ、ラッチ回
路、書込み回路、センスアンプ、１ビット比較器、及び
ビット線については上記Ｉ／Ｏ線の数に相当する分だけ
設けられており、それぞれＩ／Ｏ線８本単位，つまり１
バイト単位で動作するよう構成されている。またメモリ
セルについては上記Ｉ／Ｏ線の総数とワード線の総数に
相当する分設けられており、ここでは該メモリセルはフ
ローティングゲートを有する電界効果型トランジスタか
ら構成されている。

【０００９】図９は上記フラッシュメモリ２００に搭載
されたセンスアンプ，データ書込み回路及びデータラッ
チ回路の具体的な回路構成を示す図である。図中、４，
５，８及び１０は、センスアンプ，書込み回路，ラッチ
回路及び１ビット比較器で、また２１はゲートトランジ
スタ、２５はメモリセルであり、これらはそれぞれ１バ
イト分のＩ／Ｏ線のうちのｉ番目のビットのＩ／Ｏｉ線
に対応するものである。

【００１０】上記センスアンプ４において、３５〜３
７、及び３８〜４４はそれぞれこのセンスアンプ４を構
成するｐ形電界効果型トランジスタ、及びｎ形電界効果
型トランジスタで、上記トランジスタ３５と３８、トラ
ンジスタ４０と４１、及びトランジスタ３７と４４は、
それぞれ５Ｖ電源Ｖccと接地との間に直列に接続され、
またトランジスタ３６，４２，及び４３は５Ｖ電源Ｖcc
とゲートトランジスタ２１との間に直列に接続されてい
る。

【００１１】ここで上記トランジスタ３５，３８及び４
１のゲートにはセンスアンプ活性化信号／ＳＥが、トラ
ンジスタ４３及び３６のゲートにはそれぞれ５Ｖ電源電
位及び接地電位が接続されており、またトランジスタ４
０及び４２のゲートは、トランジスタ３５及び３８の接
続点に、トランジスタ３７，４４のゲートは、トランジ
スタ３６及び４２の接続点に共通接続されている。さら
に上記トランジスタ４０，４１の接続点及びトランジス
タ４２，４３の接続点は、上記トランジスタ３８に並列
に接続されたトランジスタ３９のゲートに接続され、上
記トランジスタ３７，４４の接続点がセンスアンプの出
力ＳＡｉとなっており、上記１ビット比較器１０の一方
の入力に接続されている。また上記センスアンプの出力
ＳＡｉは出力バッファの入力Ｄoutiともなっている。

【００１２】またデータ書込み回路５において、４６，
４７及び４８〜５０はそれぞれ該回路５を構成するｐ形
電界効果型トランジスタ及びｎ形電界効果型トランジス
タ、４５は上記データ書込み回路５を構成する２入力Ｎ
ＡＮＤ回路である。ここで上記トランジスタ５０は選択
されたメモリセルへ書込み用高電圧を印加する書込みト
ランジスタで、１２Ｖの高電位電源ＶTPと上記ゲートト
ランジスタ２１との間に接続されている。また上記トラ
ンジスタ４６及び４９は、書込み時及び消去時には１２
Ｖの電位を発生し、読出し時には５Ｖの電位を発生する
可変電源Ｖtppcと接地との間に接続されており、その接
続点が上記トランジスタ５０のゲートに接続されてい
る。

【００１３】また上記可変電源Ｖtppcと上記トランジス
タ４６，４９の共通ゲートとの間にはトランジスタ４７
が接続されており、該トランジスタ４７のゲートは上記
トランジスタ５０のゲートに接続されている。そして上
記トランジスタ４６，４９の共通ゲートには、ゲートが
５Ｖ電源に接続されたトランジスタ４８を介して上記２
入力ＮＡＮＤ回路４５の論理出力が接続されている。

【００１４】また上記ラッチ回路８において、５１，５
２は該ラッチ回路８を構成する逆並列接続のインバータ
で、該インバータ５１の入力側に入力バッファ１４から
入力データＤinｉが入力され、上記インバータ５１の出
力側に反転ラッチデータ／ＤＬｉが出力されるようにな
っている。また上記インバータ５１の出力側にはインバ
ータ５３が接続されており、該インバータ５３の非反転
ラッチデータＤＬｉが上記１ビット比較器１０の他方の
入力に接続されている。

【００１５】また図１０は上記１ビット比較器１０の具
体的な回路構成を示す図であり、図において、１０はＥ
Ｘ−ＯＲ論理回路により構成された比較器であり、上記
反転ラッチデータ／ＤＬｉとセンスアンプ４の出力ＳＡ
ｉとが一致するときその出力ＭｉがＨレベルとなり、こ
れらが不一致である時その出力ＭｉがＬレベルとなるよ
う構成されている。

【００１６】また５７，５８はその一端（ドレインある
いはソース）が共通接続されたｐ形及びｎ形電界効果型
トランジスタで、これらのトランジスタの接続点と、そ
の共通ゲートとの間に並列接続のｐ形及びｎ形電界効果
型トランジスタ５５，５６が接続されており、該各トラ
ンジスタ５５，５６のゲートが上記各トランジスタ５
７，５８の他端（ソースあるいはドレイン）に接続され
ている。

【００１７】また上記ｐ形トランジスタ５５，５６のゲ
ート間にはインバータ５９が接続されており、該インバ
ータ入力側に上記センスアンプの出力ＳＡｉが、上記ト
ランジスタ５７，５８の共通ゲートにラッチ回路８の非
反転ラッチ出力が入力され、該両トランジスタ５７，５
８の接続点からインバータ５４を介して一致あるいは不
一致出力Ｍｉが出力されるようになっている。上記説明
においてセンスアンプ出力ＳＡｉ，１ビット比較器の出
力Ｍｉ，非反転ラッチデータＤＬｉ，反転ラッチデータ
／ＤＬｉは、それぞれバイト構成のＩ／Ｏ線のｉ番目の
Ｉ／Ｏi 線に対応する信号である。

【００１８】次に動作について説明する。上記構成のフ
ラッシュメモリ２００では、フラッシュメモリ２００の
外部からのアドレス信号入力及び制御信号入力をアドレ
スバッファ１を介してローデコーダ２及びコラムデコー
ダ３が受け、コラムデータ３の第１出力Ｙsel1が活性化
され、ローデコーダ２についてはワード線ＷＬ1 が活性
化されると、例えばＩ／Ｏ1 線ではメモリセル２５ａが
選択され、またＩ／Ｏ2 線ではメモリセル２５ｂが選択
される。そして該選択されたメモリセル２５ａ，２５ｂ
の保持データが各Ｉ／Ｏ1 線，Ｉ／Ｏ2 線に読み出され
ると、それぞれセンスアンプ４ａ，４ｂにより増幅され
て各出力バッファ１４ａ，１４ｂを介して外部に出力さ
れる。

【００１９】次に上記フラッシュメモリ２００の消去モ
ードについて説明する。外部より入力されたコマンドに
より消去モードが選択されると、上記と同様にしてロー
デコーダ２及びコラムデコーダ３により各Ｉ／Ｏ線毎に
メモリセルが選択され、選択されたメモリセルに消去用
データ“１”が書き込まれて、メモリセルのデータ消去
が行われ、続いて該消去されたメモリセルの消去ベリフ
ァイが行われる。

【００２０】次に上記フラッシュメモリ２００の自動プ
ログラムモードを図１１の動作フローを用いて説明す
る。

【００２１】まず外部より入力されたコマンドにより自
動プログラムモードが選択される（ステップＳ１）。続
いてプログラムアドレスとプログラムデータが入力され
ると、ローデコーダ２及びコラムデコーダ３により各Ｉ
／Ｏ線毎に１つのメモリセルが選択され、各入力バッフ
ァから入力されたプログラムデータが各Ｉ／Ｏ線の選択
メモリセルに書き込まれる。

【００２２】例えば、バイト構成のｉ番目のビット，つ
まりＩ／Ｏｉ線の選択メモリセル２５にプログラムデー
タ“０”をプログラムしたときは、入力データＤinｉの
Ｌレベルがラッチ回路８にラッチされ、ラッチ回路８の
反転ラッチデータ／ＤＬｉはＨレベル，非反転ラッチデ
ータＤＬｉはＬレベルとなる。一方上記ｉ番目のビット
にプログラムデータ“１”をプログラムしたときは、入
力データＤinｉのＨレベルがラッチ回路８にラッチさ
れ、その反転ラッチデータ／ＤＬｉはＬレベル，非反転
ラッチデータＤＬｉはＨレベルとなる（ステップＳ
２）。

【００２３】次に、プログラム回数のカウント値Ｘを０
にリセットし（ステップＳ３）、その後プログラムパル
スの発生により一定の期間プログラム信号ＰＲＧがＨレ
ベルとなると（ステップＳ４）、例えばプログラムデー
タ“０”の書込みの場合上記ラッチ回路８の反転ラッチ
データ／ＤＬｉがＨレベルであるため、ＮＡＮＤ回路４
５の出力がＬレベルとなり、これがトランジスタ４６，
４９等からなるレベル変換回路を介してトランジスタ５
０のゲートに入力される。

【００２４】これにより該トランジスタ５０がオンして
Ｉ／Ｏi 線に接続されたビット線３１に、ゲートトラン
ジスタ２１を介してＨＨレベル（１２Ｖ）が印加され
る。またプログラムデータ“１”の書込みの場合上記ラ
ッチ回路８の反転ラッチデータ／ＤＬｉがＬレベルとな
っているため、プログラム信号ＰＲＧがＨレベルとなっ
てもＮＡＮＤ回路４５の出力はＨレベルのままであり、
書込みトランジスタ５０はオンせず、ビット線３１には
高電圧印加がなされない。またこのような書込み時、セ
ンスアンプ４の活性化信号／ＳＥはＨレベルのままで、
センスアンプ４は非活性状態を保持している。

【００２５】このようにプログラムデータに応じて書込
み回路５の書込みトランジスタ５０がオン，オフするこ
とにより選択されたビット線３１に高電圧が印加され、
選択されたメモリセル２５のプログラムが実行される。

【００２６】続いて、プログラム回数のカウント値Ｘが
インクリメントされた後（ステップＳ５）、プログラム
信号ＰＲＧがＬレベルに、またセンスアンプ活性化信号
／ＳＥがＬレベルになって、書込み回路５が非活性にな
るとともに、センスアンプ４が活性化され、ベリファイ
が実行される。

【００２７】すなわち、上記プログラムされたメモリセ
ル２５の保持データがセンスアンプ４により読み出され
（ステップＳ６）、１ビット比較器１０はこの読み出さ
れたデータと、上記ラッチ回路８にラッチされているプ
ログラムデータとを比較し、一致あるいは不一致信号Ｍ
ｉを出力する。ここで例えばプログラムデータ“０”の
プログラムが完了している場合は、センスアンプ４の出
力ＳＡｉがＬレベルとなり、プログラム不完全の場合に
はセンスアンプ４の出力ＳＡｉはＨレベルとなる。一
方、プログラムデータ“１”のプログラムが完了してい
る場合及びそのプログラムが不完全の場合は、それぞれ
センスアンプ４の出力ＳＡｉは、上記プログラムデータ
“０”の場合と逆のレベルとなる。

【００２８】このような比較動作は１バイト内の全ての
ビットのＩ／Ｏ線について行われる（ステップＳ７）。
そして１バイト内の全てのＩ／Ｏ線について１ビット比
較器１０の出力Ｍｉが一致となった時、つまりＮＡＮＤ
回路１２の出力がＬレベルとなった時、これがインバー
タ１３を介して自動プログラム制御回路１８に入力さ
れ、デバイスパスとして自動プログラム動作が終了す
る。

【００２９】一方、１バイト内の１ビット比較器のうち
の１つでもその出力が不一致となっている場合は、ＮＡ
ＮＤ回路１２の出力のＨレベルがインバータ１３を介し
て上記制御回路１８に入力され、プログラム回数のカウ
ント値Ｘが２５に達しているか否かの判定が行われるこ
ととなる（ステップＳ８）。この際プログラム回数が２
５回になっている場合はデバイス不良として自動プログ
ラム動作を終了する。またプログラム回数が２５に達し
ていない場合には、ステップＳ４〜ステップＳ８の処理
を再び繰り返す。このようにして自動プログラムモード
が実行される。

【００３０】

【発明が解決しようとする課題】ところが従来のフラッ
シュメモリでは、メモリセルのプロクラムベリファイを
プログラムデータ“０”及び“１”の両方について行っ
ていたため、１ビット比較器１０として、図１０に示す
ような２つのインバータと４つのトランジスタからなる
ＥＸ−ＯＲ回路が必要であり、１ビット比較器の基板上
での専有面積が大きなものとなっており、またプログラ
ムベリファイを行うための回路と、消去ベリファイを行
うための回路とは独立して構成されており、このためチ
ップサイズが大きくなってしまうという問題点があっ
た。

【００３１】また上記１バイト分の１ビットでもプログ
ラムフェイルとなった場合、つまりバイト構成の８本の
Ｉ／Ｏ線のうち１つでも、そのＩ／Ｏ線から保持データ
が読み出されたメモリセルがプログラム不完全である場
合、その１バイトを再プログラムするため、すでにプロ
グラムが完了されたビットがあっても、このビットのメ
モリセルが再プログラムされることとなり、このためメ
モリセルに余分なプログラムストレスが与えられるとい
う問題があった。

【００３２】この発明は上記のような問題点を解消する
ためになされたもので、１ビット比較回路の素子数を低
減することができ、これによりチップサイズを低減する
ことができる半導体記憶装置を得ることを目的とする。

【００３３】またこの発明は、プログラムベリファイ動
作と消去ベリファイ動作の両方に兼用することができる
論理回路を実現でき、チップサイズの低減を図ることが
できる半導体記憶装置を得ることを目的とする。

【００３４】またこの発明は、メモリセルに余分なプロ
グラムストレスが与えられるのを防止することができる
半導体記憶装置を得ることを目的とする。

【００３５】

【課題を解決するための手段】この発明に係る半導体記
憶装置は、ベリファイ手段を構成する論理回路を、書込
みにより保持データが反転したメモリセルのベリファイ
時には、ベリファイ結果に応じた信号処理を行い、書込
みの前後の保持データが同一であるメモリセルのベリフ
ァイ時には、ベリファイ結果にかかわらず一定の信号処
理を行う回路構成としたものである。

【００３６】この発明に係る半導体記憶装置は、ベリフ
ァイ手段を、プログラムの際書き込まれたデータをラッ
チするラッチ回路と、メモリセルの保持データを読み出
すデータ読出回路と、上記ラッチデータと読出データと
の比較結果に応じた信号を出力する活性状態、及び上記
比較結果にかかわらず一定の信号を出力する非活性状態
を有する１ビット比較器と、消去時上記ラッチ回路に所
定のデータをラッチさせて上記１ビット比較器を活性化
するラッチ制御回路とから構成し、メモリセルへの消去
データの書込みによる消去動作と、消去されたメモリセ
ルの消去ベリファイ動作とを、所定の条件が満たされる
まで繰り返し行う自動消去モードを搭載したものであ
る。

【００３７】この発明に係る半導体記憶装置は、メモリ
セルアレイを、その各列のメモリセルが全て共通接続さ
れたビット線を複数本１組とし、各組のビット線をそれ
ぞれゲートトランジスタを介して１つのＩ／Ｏ線に接続
し、各Ｉ／Ｏ線毎に１つのメモリセル群を形成した構造
とし、メモリセル選択手段を、ベリファイ時、各Ｉ／Ｏ
線に対応する１つのメモリセル群からのメモリセルの選
択が、全Ｉ／Ｏ線に渡って同時に行われる構成とし、デ
ータ書込手段を、ベリファイ動作においてプログラム不
完全状態であると判定されたメモリセルの属するメモリ
セル群のＩ／Ｏ線に対してのみプログラム電圧を再度印
加する回路構成としたものである。

【００３８】

【作用】この発明においては、ベリファイ手段を構成す
る論理回路を、書込みにより保持データが反転したメモ
リセルのベリファイ時には、ベリファイ結果に応じた信
号処理を行い、書込み前後の保持データが同一であるメ
モリセルのベリファイ時には、ベリファイ結果にかかわ
らず一定の信号処理を行う回路構成としたから、上記メ
モリセルへ書き込んだデータとメモリセルから読み出し
たデータとを比較する比較回路の構成が簡単になる。

【００３９】さらにこの発明においては、ベリファイ手
段を、プログラムデータをラッチするラッチ回路と、メ
モリセルの保持データを読み出すデータ読出回路と、上
記ラッチデータと読出データとの比較結果に応じた信号
を出力する活性状態、及び上記比較結果にかかわらず一
定の信号を出力する非活性状態を有する１ビット比較器
と、消去時上記ラッチ回路に所定のデータをラッチさせ
て１ビット比較器を活性化するラッチ制御回路とから構
成したので、上記ラッチ回路、データ読出回路及び１ビ
ット比較器を、プログラムベリファイ動作と消去ベリフ
ァイ動作の両方に兼用することができ、上記ベリファイ
手段を構成する回路の基板上での占有面積を低減するこ
とができる。

【００４０】またこの発明においては、メモリセルを数
ビット分一まとめにして、プログラム動作とプログラム
ベリファイ動作とを行う自動プログラムモードにおい
て、プログラム不完全状態と判定されたメモリセルに対
してのみプログラム電圧を再度印加するよう構成したの
で、プログラム完全状態のメモリセルへの再プログラム
が回避されることとなり、プログラム電圧によるメモリ
セルへの余分なストレスの印加を防ぐことができる。

【００４１】

【実施例】

実施例１．図１は本発明の第１の実施例によるフラッシ
ュメモリの構成を示すブロック図であり、図２は上記フ
ラッシュメモリを構成するラッチ回路，センスアンプ及
び１ビット比較回路等の具体的な回路構成を示す図であ
る。

【００４２】図において、１０１は、１ビット比較器
を、書込みにより保持データが反転したメモリセルのベ
リファイ時には、ベリファイ結果に応じて一致あるいは
不一致信号を出力し、上記書込み前後の保持データが同
一であるメモリセルのベリファイ時には、ベリファイ結
果にかかわらず一致信号を出力する論理構成としたフラ
ッシュメモリで、ここでは１ビット比較器７を、センス
アンプ出力ＳＡｉ，反転ラッチデータ／ＤＬｉを入力と
する２入力ＮＡＮＤ回路６０により構成している。なお
ラッチ回路６は、従来装置におけるラッチ回路８におい
てインバータ５３を取り除いた回路構成とし、上記ＮＡ
ＮＤ構成の１ビット比較器７に反転ラッチデータ／ＤＬ
を入力するようにしている。また図１において６ａ，６
ｂ及び７ａ，７ｂは、それぞれＩ／Ｏ1 線，Ｉ／Ｏ2 線
に対応するデータラッチ回路及び１ビット比較器であ
る。その他の構成は従来のフラッシュメモリ２００と同
一である。

【００４３】次に動作について説明する。本実施例のフ
ラッシュメモリ１０１では、従来のフラッシュメモリ２
００とベリファイ動作以外は同一であるので、図１１に
示す自動プログラムモードの動作フローにおいて反転ラ
ッチデータ／ＤＬｉとベリファイデータ（センスアンプ
の読出データ）ＳＡｉとの比較を行うステップＳ７の動
作についてのみ説明する。

【００４４】図１１に示すようにプログラムベリファイ
が行われ、プログラムされたメモリセル２５の保持デー
タが読み出されると（ステップＳ６）、１ビット比較器
７では、ラッチ回路６の反転ラッチデータ／ＤＬｉとベ
リファイデータＳＡｉとを比較する（ステップＳ７）。

【００４５】すなわち、例えばメモリセル２５のプログ
ラムデータが“０”である場合、ラッチ回路の入力デー
タＤinｉはＬレベル、反転ラッチデータ／ＤＬｉはＨレ
ベルとなっている。このためセンスアンプ４の出力ＳＡ
ｉがＬレベルであるとき、１ビット比較器７の出力Ｍｉ
はプログラム完了状態を示すＨレベルとなる。またセン
スアンプ４の出力ＳＡｉがＨレベルである時は、１ビッ
ト比較器の出力Ｍｉはプログラム不完全状態を示すＬレ
ベルとなる。

【００４６】一方メモリセル２５のプログラムデータが
“１”である場合は、ラッチ回路６の入力データＤinｉ
はＨレベル、反転ラッチデータ／ＤＬｉはＬレベルとな
っており、このためセンスアンプ４の出力ＳＡｉがＬレ
ベルであるかＨレベルであるかにかかわらず、１ビット
比較器７の出力Ｍｉは、プログラム完了状態を示すＨレ
ベルとなる。

【００４７】そして１ビット比較器７の出力Ｍｉを１バ
イト分ＮＡＮＤ回路１２により処理する。つまり１バイ
ト分のＩ／Ｏ線各々の選択メモリセルをプログラムベリ
ファイした結果から該１バイト分の選択メモリセルの全
てがプログラム完了したか否かを検出する。

【００４８】その後の動作は従来のフラッシュメモリと
同様、１バイト内の全てのＩ／Ｏ線について１ビット比
較器７の出力Ｍｉが一致となった時、デバイスパスとし
て自動プログラム動作が終了する。一方、１バイト内の
１ビット比較器のうちの１つでもその出力Ｍｉが不一致
となっている場合は、ステップＳ８にてプログラム回数
のカウント値Ｘが２５に達しているか否かの判定が行わ
れ、プログラム回数が２５回になっている場合はデバイ
ス不良として自動プログラム動作を終了し、またプログ
ラム回数が２５に達していない場合には、ステップＳ４
〜ステップＳ８の処理を再び繰り返す。このようにして
自動プログラムモードが実行される。

【００４９】このように本実施例では、プログラムベリ
ファイをプログラムデータ“０”についてのみ行うよう
に構成したので、反転ラッチデータ／ＤＬｉとベリファ
イデータＳＡｉとを比較する１ビット比較器７を、構成
素子数の少ないＮＡＮＤ回路により実現することがで
き、１ビット比較器７の回路構成を簡略化して、その基
板上での占有面積を低減することができる。

【００５０】実施例２．図３は本発明の第２の実施例に
よるフラッシュメモリの構成を示すブロック図、図４は
上記フラッシュメモリを構成するセンスアンプ，１ビッ
ト比較器，ラッチ回路の具体的な構成を示す回路図であ
る。図において、１０２は、メモリセルへの消去データ
の書込みによる消去動作と、消去されたメモリセルの消
去ベリファイ動作とを、所定の条件が満たされるまで繰
り返し行う自動消去モードを搭載したフラッシュメモリ
で、消去時、ラッチ回路６に消去用データ“１”の反転
データをラッチさせて１ビット比較器７を活性化するラ
ッチ制御回路６６と、各ビットの１ビット比較器７の出
力Ｍｉを入力とし、１バイト分のメモリセルのデータが
全て消去されたか否かを検出するＮＯＲ回路６７と、該
ＮＯＲ回路６７の出力を受け、上記自動消去モードを制
御する自動消去制御回路６５とを備えている。

【００５１】ここで上記ラッチ制御回路６６は、ラッチ
回路６の入力と接地との間に設けられ、消去信号ＥＲＳ
を受け、ラッチ回路６のラッチ入力ＤＬｉをＬレベル、
反転ラッチデータ／ＤＬｉをＨレベルにセットするトラ
ンジスタから構成されている。また図３において６６
ａ，６６ｂは、それぞれＩ／Ｏ1 線，Ｉ／Ｏ2 線に対応
するラッチ制御回路であり、その他の構成は上記第１実
施例のフラッシュメモリ１０１と同一である。

【００５２】次に動作について説明する。本実施例のフ
ラッシュメモリ１０２では、自動消去モード以外の動作
は第１実施例のフラッシュメモリ１０１と同一であるの
で、ここでは自動消去動作についてのみ図５の動作フロ
ーを用いて説明する。

【００５３】外部からの自動消去コマンド入力がステッ
プＳ１１，Ｓ１２にて入力されると、消去回数のカウン
ト値Ｙ及び内部発生アドレスＡＤＤがそれぞれ０にリセ
ットされる（ステップＳ１３）。

【００５４】そして各Ｉ／Ｏ線毎にメモリセルが選択さ
れると、消去パルスが発生され（ステップＳ１４）、選
択されたメモリセルに消去用データ“１”が書き込まれ
る。この消去時には消去信号ＥＲＳがＨレベルとなり、
ラッチ回路６にプログラムデータ“０”がラッチされ、
反転ラッチデータ／ＤＬｉはＨレベルとなる。次に消去
ベリファイサイクルとなり読み出しが実行される（ステ
ップＳ１６）。消去完了の時センスアンプ４の出力ＳＡ
ｉはＨレベルとなり、１ビット比較器７の出力Ｍｉは
“Ｌ”となり、また消去不完全の時センスアンプ４の出
力ＳＡｉはＬレベルで、１ビット比較器７の出力Ｍｉは
Ｈレベルとなる。

【００５５】そして１バイト検索結果は上記ＮＯＲ回路
６７で判定され（ステップＳ１７）、１ビット比較器７
の出力Ｍｉが全てＬレベルとなった時、その出力がＨレ
ベルとなって消去ベリファイパスが検出され、続いてベ
リファイアドレスが最終アドレスか否かの判断が行われ
る（ステップＳ１８）。最終アドレスであれば、デバイ
スパスとなり消去モード動作が完了し、最終アドレスで
なければ、アドレスをインクリメントして（ステップＳ
１９）、ステップＳ１６に戻り再び消去ベリファイを行
う。

【００５６】一方、上記１バイト検索の結果、１ビット
比較器７の出力Ｍｉが１つでもＨレベルとなった時は、
ベリファイフェイルが検出され、ステップＳ２０にて消
去回数Ｙが１０００回に達しているか否かの判断が行わ
れ、消去回数Ｙが１０００回となっている場合は、デバ
イス不良となって、消去モード動作が完了し、１０００
回に達していない場合は、ステップＳ１４〜Ｓ１７の処
理が繰り返される。

【００５７】このような構成の第２の実施例では、メモ
リセルへの消去用データの書込みによる消去動作と、消
去されたメモリセルの消去ベリファイ動作とを、所定の
条件が満たされるまで繰り返し行う自動消去モードを搭
載し、上記消去動作時、ラッチ制御回路６６により上記
ラッチ回路６に消去用データ“１”の反転データ“０”
（プログラムデータ）をラッチさせて１ビット比較器７
を活性化し、１バイト分の１ビット比較器７の出力をＮ
ＯＲ回路６７に入れて、１バイト分の消去が完了してい
るか否かを判定するようにしたので、第１の実施例の効
果に加えて、ラッチ回路、データ読出回路及び１ビット
比較器を、プログラムベリファイ動作と消去ベリファイ
動作の両方に兼用することができ、上記ベリファイ動作
を行うための回路の基板上での占有面積を低減すること
ができる。

【００５８】実施例３．図６は本発明の第３の実施例に
よるフラッシュメモリの構成を説明するための図であ
り、この実施例のフラッシュメモリは、ベリファイ動作
においてプログラム不完全状態であると判定されたメモ
リセルの属するメモリセル群のＩ／Ｏ線に対してのみプ
ログラム電圧を再度印加するよう構成したものである。

【００５９】すなわち、このフラッシュメモリでは、ラ
ッチ回路６の反転ラッチデータ／ＤＬｉと接地との間に
ｎ形ＦＥＴ６１が接続されており、そのゲートには１ビ
ット比較器７の出力とプログラムベリファイ（ＰＶＥ
Ｒ）信号とを入力とするＡＮＤ回路６４の出力が接続さ
れている。ここで上記ＡＮＤ回路６４はＮＡＮＤ回路６
３とその出力に接続されたインバータ６２とからなり、
プログラムベリファイ時の一致検知により、つまり１ビ
ット比較器７の出力ＭｉがＨレベルとなることによりセ
ットされるようになっている。

【００６０】次に動作について説明する。プログラムベ
リファイ（ステップＳ６）までの動作は第１の実施例と
同様である。プログラムベリファイでは、まずセンスア
ンプ４の活性化信号／ＳＥがＬレベル、プログラム信号
ＰＲＧがＬレベルとなった後、ラッチデータ／ＤＬｉと
ベリファイデータＳＡｉとの１ビットデータの一致検索
が実行される。

【００６１】上記両データが一致している場合、例えば
プログラムデータが“０”である時、反転ラッチデータ
／ＤＬｉがＨレベルであるため、ベリファイデータＳＡ
ｉがＬレベルとなって１ビット比較器７の出力ＭｉがＨ
レベルとなる。なおプログラムデータが“１”である時
はベリファイデータＳＡｉにかかわらず１ビット比較器
７の出力ＭｉはＨレベルとなる。

【００６２】次にＰＶＥＲ信号がＨレベルとなり、ラッ
チのリセットサイクルに入ると、このとき１ビット比較
器７の出力Ｍｉ及びＰＶＥＲ信号が共にＨレベルである
ため、ＡＮＤ回路６４の出力はＨレベルとなり、トラン
ジスタ６１がオンし、ラッチ回路６はリセットされ、反
転ラッチデータ／ＤＬｉがＬレベルとなる。

【００６３】このため次の再プログラム時、つまりプロ
グラム信号ＰＲＧがＨレベルとなった時には、書き込み
トランジスタ５０はオフのままであり、プログラム完全
と判定されたメモリセルへの追加プログラムはなされな
い。

【００６４】また上記一致検索結果が不一致，つまりプ
ログラムフェイルである場合、例えばプログラムデータ
が“０”である時、反転ラッチデータ／ＤＬｉがＨレベ
ルであるため、センス出力ＳＡｉがＨレベルとなって１
ビット比較器の出力ＭｉがＬレベルとなる。この場合Ｐ
ＶＥＲ信号がＨレベルとなってもトランジスタ６１はオ
フのままであり、反転ラッチデータ／ＤＬはＨレベルを
保持する。このため次の再プログラム時、つまりプログ
ラム信号ＰＲＧがＨレベルとなった時には、書き込みト
ランジスタ５０はオンして、プログラム不完全と判定さ
れたメモリセルへの追加プログラムが行われる。

【００６５】なおプログラムデータが“１”である時は
ベリファイデータＳＡｉにかかわらず１ビット比較器７
の出力ＭｉはＨレベルであり、ベリファイ信号によりト
ランジスタ６１がオン状態となるため、上記プログラム
データが書き込まれたメモリセルの追加プログラムは行
われない。

【００６６】このような構成の第３の実施例では、メモ
リセルを数ビット分一まとめにして、プログラム動作と
プログラムベリファイ動作とを行う自動プログラムモー
ドにおいて、プログラム不完全状態と判定されたメモリ
セルに対してのみプログラム電圧を再度印加するよう構
成したので、プログラム完全状態のメモリセルへの再プ
ログラムが回避されることとなり、プログラム電圧によ
るメモリセルへの余分なストレスの印加を防ぐことがで
き、信頼性の向上を図ることができる。

【００６７】実施例４．図７は本発明の第４の実施例に
よるフラッシュメモリの機能回路を説明するための図で
あり、このフラッシュメモリは、上記第２実施例のフラ
ッシュメモリ１０２の回路構成に、第３実施例のＡＮＤ
回路６４及びトランジスタ６１を追加したもので、これ
により、上記第２実施例の効果に加えて、プログラム完
了が確認されたビットへの追加プログラムを禁止でき、
メモリセルへの余分なストレス印加を防ぐことができ、
信頼性の向上が図れるという上記第３実施例の効果をも
有するものである。

【００６８】

【発明の効果】以上のようにこの発明に係る半導体記憶
装置によれば、ベリファイ手段を構成する論理回路を、
書込みにより保持データが反転したメモリセルのベリフ
ァイ時には、ベリファイ結果に応じた信号処理を行い、
書込み前後の保持データが同一であるメモリセルのベリ
ファイ時には、ベリファイ結果にかかわらず一定の信号
処理を行う回路構成としたので、上記メモリセルへ書き
込んだデータとメモリセルから読み出したデータとを比
較する比較回路の構成が簡単になり、該比較回路の占有
面積の低減を図ることができる効果がある。

【００６９】またこの発明に係る半導体記憶装置によれ
ば、ベリファイ手段を、プログラムデータをラッチする
ラッチ回路と、メモリセルの保持データを読み出すデー
タ読出回路と、上記ラッチデータと読出データとの比較
結果に応じた信号を出力する活性状態、及び上記比較結
果にかかわらず一定の信号を出力する非活性状態を有す
る１ビット比較器と、消去時上記ラッチ回路に所定のデ
ータをラッチさせて１ビット比較器を活性化するラッチ
制御回路とから構成したので、上記ラッチ回路、データ
読出回路及び１ビット比較器を、プログラムベリファイ
動作と消去ベリファイ動作の両方に兼用することがで
き、上記ベリファイ手段を構成する回路の基板上での占
有面積を低減することができる効果がある。

【００７０】またこの発明に係る半導体記憶装置によれ
ば、メモリセルを数ビット分一まとめにして、プログラ
ム動作とプログラムベリファイ動作とを行う自動プログ
ラムモードにおいて、プログラム不完全状態と判定され
たメモリセルに対してのみプログラム電圧を再度印加す
るよう構成したので、プログラム完全状態のメモリセル
への再プログラムが回避されることとなり、プログラム
電圧によるメモリセルへの余分なストレスの印加を防ぐ
ことができ、信頼性の向上を図ることができる効果があ
る。

【図面の簡単な説明】

【図１】本発明の第１の実施例によるフラッシュメモリ
の構成を説明するためのブロック図である。

【図２】上記フラッシュメモリを構成するラッチ回路及
び１ビット比較回路等の機能回路の具体的な回路構成を
示す図である。

【図３】本発明の第２の実施例によるフラッシュメモリ
の構成を説明するためのブロック図である。

【図４】上記第２の実施例のフラッシュメモリを構成す
るラッチ回路及び１ビット比較回路等の機能回路の具体
的な回路構成を示す図である。

【図５】上記第２実施例のフラッシュメモリの自動消去
の動作を説明するためのフローチャート図である。

【図６】本発明の第３の実施例によるフラッシュメモリ
を構成するラッチ回路，１ビット比較回路及びＡＮＤ回
路等の機能回路の具体的な回路構成を示す図である。

【図７】本発明の第４の実施例によるフラッシュメモリ
を構成するラッチ回路，１ビット比較回路及びＡＮＤ回
路等の機能回路の具体的な回路構成を示す図である。

【図８】従来のフラッシュメモリの構成を説明するため
のブロック図である。

【図９】従来のフラッシュメモリを構成するセンスアン
プ，書込み回路，及びラッチ回路の具体的な回路構成を
示す図である。

【図１０】従来のフラッシュメモリに搭載された１ビッ
ト比較器の回路構成を示す図である。

【図１１】従来のフラッシュメモリの自動プログラム動
作を説明するためのフローチャート図である。

【符号の説明】

１ アドレスバッファ ２ ローデコーダ ３ コラムデコーダ ４，４ａ，４ｂ センスアンプ ５，５ａ，５ｂ データ書込み回路 ６，６ａ，６ｂ データラッチ回路 ７，７ａ，７ｂ １ビット比較器 １２ ＮＡＮＤ回路 １４，１４ａ，１４ｂ 出力バッファ １５，１５ａ，１５ｂ 入力バッファ １８ 自動プログラム制御回路 １９ プログラム電圧／ベリファイ電圧発生回路 ２１，２１ａ，２１ｂ，２２ａ，２２ｂ ゲートトラン
ジスタ ２５，２５ａ〜２８ａ，２５ｂ〜２８ｂ メモリセル ３１，３１ａ，３１ｂ，３２ａ，３２ｂ ビット線 ６４ ＡＮＤ回路 ６５ 自動消去制御回路 ６６，６６ａ，６６ｂ ラッチ制御回路 ６７ ＮＯＲ回路 １０１，１０２ フラッシュメモリ ２１０ メモリセルアレイ ２２０ 入出力バッファ Ｄin1 ，Ｄin2 ，Ｄinｉ プログラムデータ ／ＤＬ1 ，／ＤＬ２，／ＤＬｉ 反転ラッチデータ ＳＡ1 ，ＳＡ２，ＳＡｉ センスアンプ出力 Ｍ1 ，Ｍ２，Ｍｉ １ビット比較器の出力 ＥＲＳ 消去信号 ＰＲＧ プログラム信号 ＰＶＥＲ ベリファイ信号

Claims (6)

【特許請求の範囲】
1. 【請求項１】 電気的に書換え可能なメモリセルを複数
   個アレイ状に配置してなるメモリセルアレイと、外部か
   らのメモリセル選択信号に応じてメモリセルを選択する
   メモリセル選択手段と、選択されたメモリセルにデータ
   を書き込むデータ書込手段と、データが書き込まれたメ
   モリセルのベリファイを行うベリファイ手段とを備え、
   上記データの書き込みによるプログラム動作と、プログ
   ラムされたメモリセルのベリファイ動作とを、所定の条
   件が満たされるまで繰り返し行う自動プログラムモード
   を搭載した不揮発性半導体記憶装置において、 上記ベリファイ手段は、 上記書込みにより保持データが反転したメモリセルのベ
   リファイ時には、ベリファイ結果に応じた信号処理を行
   い、上記書込み前後の保持データが同一であるメモリセ
   ルのベリファイ時には、ベリファイ結果にかかわらず一
   定の信号処理を行うものであることを特徴とする半導体
   記憶装置。
2. 【請求項２】 請求項１記載の半導体記憶装置におい
   て、 上記自動プログラムモードは、上記メモリセルへの消去
   用データの書き込みにより保持データの消去を行った
   後、実行されるものであり、 上記ベリファイ手段は、 上記プログラム動作において書き込まれたプログラムデ
   ータをラッチするラッチ回路と、 メモリセルの保持データを読み出すデータ読出回路と、 上記ラッチデータと読出データとを比較して一致あるい
   は不一致信号を出力する１ビット比較器とを有し、 上記１ビット比較器は、上記書込みにより保持データが
   反転したメモリセルのベリファイ時には、ベリファイ結
   果に応じて一致あるいは不一致信号を出力し、上記書込
   み前後の保持データが同一であるメモリセルのベリファ
   イ時には、ベリファイ結果にかかわらず一致信号を出力
   する論理回路からなるものであることを特徴とする半導
   体記憶装置。
3. 【請求項３】 請求項２記載の半導体記憶装置におい
   て、 メモリセルへの消去用データの書込みによる消去動作
   と、消去されたメモリセルの消去ベリファイ動作とを、
   所定の条件が満たされるまで繰り返し行う自動消去モー
   ドを搭載し、 上記ベリファイ手段は、 上記消去動作時、上記ラッチ回路に消去用データに対応
   した所定のデータをラッチさせるラッチ制御回路を有す
   るものであることを特徴とする半導体記憶装置。
4. 【請求項４】 請求項１又は３記載の半導体記憶装置に
   おいて、 上記メモリセルアレイは、その各列のメモリセルが全て
   共通接続されたビット線を複数本１組とし、各組のビッ
   ト線をそれぞれゲートトランジスタを介して１つのＩ／
   Ｏ線に接続し、各Ｉ／Ｏ線毎に１つのメモリセル群を形
   成したものであり、 上記メモリセル選択手段は、ベリファイ時、各Ｉ／Ｏ線
   に対応する１つのメモリセル群からのメモリセルの選択
   が、全Ｉ／Ｏ線に渡って同時に行われる構成となってお
   り、 上記データ書込手段は、 上記ベリファイ動作において、プログラム不完全状態を
   示すベリファイ結果が得られたメモリセルの属するメモ
   リセル群のＩ／Ｏ線に対してのみプログラム電圧を再度
   印加するものであることを特徴とする半導体記憶装置。
5. 【請求項５】 電気的に書換え可能なメモリセルを複数
   個アレイ状に配置してなるメモリセルアレイと、外部か
   らのメモリセル選択信号に応じてメモリセルを選択する
   メモリセル選択手段と、選択されたメモリセルにデータ
   を書き込むデータ書込手段と、データが書き込まれたメ
   モリセルのベリファイを行うベリファイ手段とを備え、
   上記データの書き込みによるプログラム動作と、プログ
   ラムされたメモリセルのベリファイ動作とを、所定の条
   件が満たされるまで繰り返し行う自動プログラムモード
   を搭載した不揮発性半導体記憶装置において、 メモリセルへの消去データの書込みによる消去動作と、
   消去されたメモリセルの消去ベリファイ動作とを、所定
   の条件が満たされるまで繰り返し行う自動消去モードを
   搭載し、 上記ベリファイ手段は、 上記プログラム動作において書き込まれたプログラムデ
   ータをラッチするラッチ回路と、 メモリセルの保持データを読み出すデータ読出回路と、 上記ラッチデータと読出データとの比較結果に応じた信
   号を出力する活性状態と、上記比較結果にかかわらず一
   定の信号を出力する非活性状態とを有する１ビット比較
   器と、 上記消去動作時、上記ラッチ回路に所定のデータをラッ
   チさせて１ビット比較器を活性化するラッチ制御回路と
   を有するものであることを特徴とする半導体記憶装置。
6. 【請求項６】 電気的に書換え可能なメモリセルを複数
   個アレイ状に配置してなるメモリセルアレイと、外部か
   らのメモリセル選択信号に応じてメモリセルを選択する
   メモリセル選択手段と、選択されたメモリセルにデータ
   を書き込むデータ書込手段と、データが書き込まれたメ
   モリセルのベリファイを行うベリファイ手段とを備え、
   上記データの書き込みによるプログラム動作とプログラ
   ムされたメモリセルのベリファイ動作とを、所定の条件
   が満たされるまで繰り返し行う自動プログラムモードを
   搭載した不揮発性半導体記憶装置において、 上記メモリセルアレイは、その各列のメモリセルが全て
   共通接続されたビット線を複数本１組とし、各組のビッ
   ト線をそれぞれゲートトランジスタを介して１つのＩ／
   Ｏ線に接続し、各Ｉ／Ｏ線毎に１つのメモリセル群を形
   成したものであり、 上記メモリセル選択手段は、ベリファイ時、各Ｉ／Ｏ線
   に対応する１つのメモリセル群からのメモリセルの選択
   が、全Ｉ／Ｏ線に渡って同時に行われる構成となってお
   り、 上記データ書込手段は、 上記ベリファイ動作において、プログラム不完全状態で
   あると判定されたメモリセルの属するメモリセル群のＩ
   ／Ｏ線に対してのみプログラム電圧を再度印加するもの
   であることを特徴とする半導体記憶装置。