KR20000005810A

KR20000005810A - 반도체장치,데이터처리시스템및불휘발성메모리셀의문턱치변경방법

Info

Publication number: KR20000005810A
Application number: KR1019990020028A
Authority: KR
Inventors: 카나미츠미치타로; 츠지카와테츠야; 하라다토시노리; 코타니히로아키; 쿠보노쇼지; 노조에아츠시; 요시타케타카유키
Original assignee: 가나이 쓰토무; 가부시키가이샤 히타치세이사쿠쇼; 스즈키 진이치로; 가부시키가이샤 히타치초에루. 에스. 아이. 시스테무즈
Priority date: 1998-06-02
Filing date: 1999-06-01
Publication date: 2000-01-25
Also published as: US20020008991A1; JP4090570B2; US20030072202A1; JPH11345494A; US6490195B2; TW487908B; KR100550963B1; US6301150B1; US6711054B2; US6078519A

Abstract

데이터래치회로(DLR, DLL)에 입력된 추가기록 데이터와 메모리셀(MC)에서 판독된 데이터에 의거하여 기록 상태의 불휘발성 메모리셀에는 동일한 기록상태를, 소거상태의 불휘발성 메모리셀에는 추가기록 데이터에서 지시되는 기록 상태를 프로그램하기 위한 데이터를 생성하고, 생성된 데이터를 데이터래치회로에 래치시키고, 추가기록을 위한 논리합성처리를 행한다. 추가기록 동작이 종료하여도 데이터래치회로에는 논리합성처리된 데이터가 남고, 그 래치데이터를 기록 이상(異常)에 대하여 재이용 가능하게 할 수 있고, 추가기록 동작을 다시 행할 경우에 기록 데이터를 다시 외부에서 수취하는 것을 요구하지 않는다.

Description

반도체 장치, 데이터처리시스템 및 불휘발성 메모리셀의 문턱치 변경방법{SEMICONDUCTOR DEVICE, DATA PROCESSING SYSTEM AND A METHOD FOR CHANGING THRESHOLD OF A NON-VOLATILE MEMORY CELL}

본 발명은 전기적으로 소거 및 기록가능한 불휘발성 메모리셀을 가지는 반도체 장치, 또는 1개의 메모리셀에 4치(値) 이상의 다치(多値)정보에 따른 문턱치 전압을 프로그램 가능한 플래시메모리 등의 불휘발성 반도체기억장치 및 불휘발성 메모리셀의 문턱치 변경방법에 관한 것이고, 예컨대 당해 불휘발성 반도체 기억장치를 사용하는 파일 메모리시스템 등의 데이터 처리시스템에 적용하여 유효한 기술에 관한 것이다.

부유(浮遊)게이트에 대한 전자의 주입이나 전자의 추출에 의해 정보를 기억시키는 것이 가능한 불휘발성 반도체 기억장치, 예컨대 플래시메모리가 종래로부터 제공되고 있다. 플래시메모리는 플로팅 게이트(부유게이트), 컨트롤 게이트, 소스 및 드레인을 가진 메모리셀 트랜지스터를 갖는다. 이 메모리셀 트랜지스터는 상기 플로팅게이트에 전자가 주입되면 문턱치 전압이 상승하고, 또, 상기 플로팅게이트에서 전자를 추출하면 문턱치 전압이 저하한다. 상기 메모리셀 트랜지스터는 데이터 판독을 위한 워드선 전압(컨트롤 게이트 인가전압)에 대한 문턱치 전압의 고저에 따른 정보를 기억하는 것으로 된다. 특히 제한되지 않지만, 본 명세서에 있어서 메모리셀 트랜지스터의 문턱치 전압이 낮은 상태를 소거상태, 높은 상태를 기록 상태라 한다.

이와 같은 플래시메모리로서, 1개의 메모리셀 트랜지스터에 4치 이상의 정보를 기억하는 것이 있다. 이와 같은 다치 메모리에 대해서 기재된 문헌의 예로서 니케이 마이크로디바이스(1994년 11월호) 제48페이지 및 제49페이지가 있다. 또한, 특개평 9-297996호 공보가 있다.

다치 메모리에 있어서, 예컨대, 소거상태와, 소거상태에 대하여 각각 문턱치 전압이 다른 제1 내지 제3 기록 상태 중에서 1개의 상태를 선택할 수 있도록 하면, 1개의 메모리셀 트랜지스터에 4치의 정보를 저장할 수 있다. 기록 동작의 전에 소거동작이 행해지게 하면, 제1 내지 제3 기록 상태의 전체를 비선택으로 하던가, 또는 어떤 기록상태를 선택하는가를 결정하는 것에 의해, 4치의 정보기억을 행할 수 있다. 그를 위한 기록동작에 있어서는 상기 제1 내지 제3 기록상태를 개개로 얻기 위한 기록동작을 선택하는지 여부를 결정하기 위한 기록 제어정보가 필요하게 된다. 그와 같은 기록 제어정보를 유지하기 위해, 각각 비트선에 설치된 센스래치회로(sense latch circuit) 및 데이터래치회로(data latch circuit)를 사용할 수 있다.

센스래치회로는, 예컨대 스태틱 래치(static latch)로 구성되고, 그 센스래치회로의 한쌍의 입출력단자에 각각 비트선의 한쪽 단부가 접속되고, 각각의 비트선에 상기 메모리셀 트랜지스터의 드레인이 접속된다. 또한 각 비트선의 다른 쪽 단부에 데이터래치회로가 접속된다. 상기 센스래치회로는 상기 메모리셀 트랜지스터의 컨트롤 게이트에 판독전압 또는 검증 전압을 인가했을 때, 그 소스·드레인 사이에 전류가 흐르거나 흐르지 않은 상태를 센스한다. 이때, 센스래치회로의 한쪽의 동작 비선택측의 비트선은 리퍼런스 레벨(reference level)로 프리차지되어 있다. 또한, 컨트롤 게이트와 드레인과의 사이에 고전위차이를 형성하여 기록을 행할 경우, 메모리 셀마다 드레인 전압을 높게 하거나 낮게 함으로써, 메모리셀에 대한 기록 선택과 기록 비선택을 구별할 수 있다. 이 경우에, 센스래치회로는 기록 선택, 비선택에 따른 데이터를 래치하는 것으로 된다. 이 래치데이터가 상기 기록 제어정보이다.

그와 같은 기록 제어정보는 외부로부터 공급되는 기록 데이터의 2비트마다 데이터변환회로를 통해 생성되고, 기록 선택되는 비트선의 센스래치회로와 당해 센스래치회로를 공유하는 비트선 쌍의 각 데이터래치회로에 래치된다. 워드선 단위로 기록 동작이 행해질 경우, 당해 워드선을 공유하는 전체의 비트선에 관하여 상기 센스래치회로 및 데이터래치회로에 기록 제어정보가 미리 래치된다.

기록 동작에서는 우선, 센스래치회로에 래치된 기록 제어정보에 따라서 제1 기록 상태로의 유무가 결정되고, 다음에, 한쪽의 데이터래치회로에서 센스래치회로에 내부 전송된 기록 제어정보에 따라서 제2 기록 상태로의 유무가 결정되고, 또한, 다른 쪽의 데이터래치회로로부터 센스래치회로에 내부 전송된 기록 제어정보에 따라서 제3 기록 상태로의 유무가 결정된다. 이와 같이 하여, 2비트의 데이터로 특정되는 4치의 정보를 1개의 메모리셀에 저장할 수 있다. 상기 제1 내지 제3 기록 상태로의 기록 동작에서는 각각의 기록 상태로 할당되어 있는 문턱치 전압에 도달되었는지를 조사하는 검증동작이 행해진다.

이때, 메모리셀 중에는 제1 내지 제3의 각 기록 상태에 대하여 과기록상태로 되는 것이고, 과기록 상태로 되면, 전후의 기록 상태에서의 문턱치 전압을 구별할 수 없게 되고, 예컨대 제1 기록상태로 되야 할 메모리셀의 문턱치 전압이 제2 기록상태의 문턱치 전압과 구별할 수 없을 정도로 높게 되는 경우가 있다. 그와 같은 경우에는 기록 동작을 최초부터 다시 하기 때문에 기록 대상으로 된 메모리셀에 대하여 소거동작을 행한 후, 상기 기록 동작이 다시 행해진다.

하지만, 상기 제1 내지 제3 기록 상태로의 기록 동작을 일단 행하면, 최초에 센스래치회로에 래치된 기록 제어정보는 데이터래치회로에서 내부 전송된 별도의 기록 제어정보에 의해 덮어쓰기 되어 소실되어 버린다. 이 때문에 과기록에 기인하는 재기록 동작을 행하는 데는 다시 외부에서 동일한 기록 데이터를 받지 않으면 안 된다. 그를 위해서는 플래시메모리를 억세스 제어하는 제어회로는, 플래시메모리에 대한 기록동작 후, 잠깐 동안, 기록 데이터를 워크 메모리 등에 유지시켜두지 않으면 안되고, 플래시메모리를 억세스 제어하기 위한 부하도 크게 되어, 플래시메모리 억세스 또는 데이터처리효율을 저하시키는 원인으로 되는 것이 본 발명자에 의해 밝혀졌다.

또한, 상기 사정은 추가기록의 경우도 마찬가지이다. 예컨대, 플래시메모리는 하드디스크장치 등의 자기디스크 기억장치에 의한 파일시스템과 호환의 파일 메모리시스템 등에 이용된다. 이때, 플래시메모리의 기억영역의 일부는 유저영역과는 다른 관리영역에 할당된다. 워드선 단위로 기록·소거 가능한 플래시메모리에 있어서, 워드선 1개분의 메모리셀(간단하게 섹터라 함)은 유저영역 및 관리영역에 할당되고, 그 관리영역에는 대응 섹터의 유저영역의 유효성을 나타내는 정보나 재기록 회수의 정보가 기억된다. 이와 같은 기억정보는 그 성질상, 섹터내에서 유저데이터의 재기록과는 다르게 행하지 않으면 안될 경우가 있다. 이와 같은 요구에 대처할 수 있는 기록동작상태로서 추가기록이 있다.

추가기록 동작에서는 기록 선택으로 되는 메모리셀에 추가기록 데이터가 주어지게 되지만, 기록 동작은 섹터 단위로 행해지기 때문에, 기록 비선택으로 되는 메모리셀의 데이터를 미리 퇴피시키고, 퇴피된 데이터와 추가 기록 데이터를 병합하여 기록동작을 행하지 않으면 안 된다.

하지만, 이 경우에도, 과기록 상태 등을 발생시키면, 기록동작을 최초부터다시 하지 않으면 안되고, 이때, 재기록 데이터를 고쳐 외부에서 받는 것이라면, 상기 기록동작과 마찬가지로, 플래시메모리를 억세스 제어하는 제어회로는 플래시메모리에 대한 추가 기록동작 후, 잠깐 동안, 추가 기록데이터를 워크 메모리 등에 유지시키지 않으면 안되고, 플래시메모리를 억세스 제어하기 위한 부담도 크게 되어 플래시메모리 억세스 또는 데이터 처리효율을 저하시키는 원인으로 된다.

또한, 본 발명자는 플래시메모리의 기록 검증동작에 대해서 검토했다. 기록동작에서는 기록 고전압의 인가와 검증을 반복하면서 조금씩 문턱치 전압을 변화시켜 간다. 이와 같은 동작의 과정에서, 메모리셀의 문턱치 전압상태가 목표치에 도달한 것을 검출하면, 당해 메모리셀이 접속하는 비트선의 센스 래치에 기록 전압방지정보를 래치시키고, 그 이후, 일단 기록 문턱치 전압상태로 된 것이 판정된 메모리셀에는 두 번 다시 기록전압이 인가되지 않는다. 하지만, 기록동작의 초기의 단계에서는 대부분의 메모리셀이 소요 기록의 문턱치 전압에 도달해 있지 않기 때문에 기록 검증시, 메모리셀의 소스에 흐르는 전류가 크고, 외관상 문턱치가 높게 된다. 따라서, 기록동작의 초기의 단계에서 기록 검증동작이 패스된 메모리셀 중에는 소요 기록의 문턱치 전압상태에 도달해 있지 않은 것이 존재할 우려가 있다. 이와 같을 때, 일단 기록 문턱치전압 상태로 된 것이 판정된 메모리셀에는 두 번 다시 기록전압을 인가할 수 없는 구성에서는 단점이 있다.

또한, 본 발명자는 소거동작에 대해서도 검토했다. 이것에 의하면, 소거동작 후의 기록 동작의 효율화, 또는 기록된 데이터의 신뢰성을 고려하면, 소거상태의 메모리셀에 대해서도 그 문턱치 전압의 분포를 최대한 균일화하는 것의 중요성이 발견되었다.

본 발명의 목적은 외부에서 공급된 추가 기록 데이터 또는 퇴피하기 위해 메모리셀에서 판독된 데이터가 추가 기록동작마다 손실되지 않도록 할 수 있는 반도체 장치를 제공하는 것에 있다.

본 발명의 다른 목적은 추가 기록동작을 다시 행할 경우에 추가 기록 데이터를 다시 외부에서 받는 것을 필요로 하지 않는 반도체 장치를 제공하는 것에 있다.

본 발명의 또 다른 목적은 기록 검증동작에서 일단 소기의 문턱치 전압으로 되었다고 판정되어도 다시 검증동작의 대상으로 하는 것으로 기록 검증동작의 신뢰성을 향상시킬 수 있는 반도체장치를 제공하는 것에 있다.

본 발명의 다른 목적은 소거상태의 메모리셀의 문턱치 전압의 분포를 균일화할 수 있는 반도체 장치를 제공하는 것에 있다.

본 발명의 그 외의 목적은 불휘발성 메모리셀의 문턱치 변경방법을 제공하는 것에 있다.

본 발명의 상기 및 그 외의 목적과 신규한 특징은 본 명세서의 기술(記述) 및 첨부도면에서 밝혀질 것이다.

도 1은 본 발명의 일례에 관한 4치 플래시메모리의 비트선 주위의 회로구성을 예시하는 회로도,

도 2는 본 발명의 일례에 관한 4치 플래시메모리의 전체적인 구성을 예시하는 블록도,

도 3은 플래시메모리용의 메모리셀 트랜지스터의 디바이스구조의 개략을 예시하는 종단면도,

도 4는 플래시메모리의 커맨드의 일례를 나타내는 설명도,

도 5는 스테이터스 레지스터(status register)의 각 비트 내용과 입출력단자(I/00∼I/07)의 대응의 일례를 나타내는 설명도,

도 6은 4치 플래시메모리의 메모리 어레이에 포함되는 데이터래치회로, 비트선 및 센스래치회로의 접속관계의 일례를 나타내는 설명도,

도 7은 데이터래치회로와 입출력단자(I/04, I/00)의 대응관계의 일례를 나타내는 설명도,

도 8은 4치의 데이터와 메모리셀 트랜지스터의 문턱치 전압과의 관계를 문턱치 전압분포도로 나타낸 설명도,

도 9는 섹터 일괄소거와 기록의 전압조건의 일례를 나타내는 설명도,

도 10은 4치 기록처리에서의 여러 가지의 기록형태를 예시적으로 나타내는 설명도,

도 11은 도 1의 4치 플래시메모리의 구성을 레이아웃적인 관점에서 나타낸 블록도,

도 12는 플래시메모리의 동작상태마다의 각종 전압 조건을 요약하여 나타낸 설명도,

도 13은 4치 플래시메모리의 판독동작의 일례를 나타낸 플로우차트,

도 14는 플래시메모리셀 트랜지스터의 문턱치 전압분포에 대한 판독 워드선 전압의 관계를 나타낸 설명도,

도 15는 4치 플래시메모리의 기록 동작 및 추가기록동작의 일례를 나타내는 플로우차트,

도 16은 기록 동작에 포함되는 "1"기록처리의 상세한 일례를 나타내는 플로우차트,

도 17은 추가기록동작에 포함되는 논리합성처리의 상세한 일례를 나타내는 플로우차트,

도 18은 "0"기록, "10"기록, "1"기록, 이레틱 디스터브(erratic disturb)검출, 추가기록 전(前), 및 재소거(erase back)의 각각의 상태를 플래시메모리셀 트랜지스터의 문턱치 전압분포로 나타낸 설명도,

도 19는 소거동작의 일례를 나타낸 플로우차트,

도 20은 소거동작동안의 소거전압인가 및 디플릿(deplete)방지처리의 각각을 플래시메모리셀 트랜지스터의 문턱치 전압분포로 나타낸 설명도,

도 21은 기록동작 등에 포함되는 데이터래치처리의 연산내용의 일례를 논리적으로 나타낸 설명도,

도 22는 도 21의 연산처리를 채용한 경우 데이터비트 A, B의 논리치에 대한 연산결과의 논리치를 나타낸 설명도,

도 23은 추가기록의 개념을 나타낸 설명도,

도 24는 추가기록동작에 포함되는 논리합성처리에 의해 얻어지는 하위 비트 및 상위 비트의 기록데이터의 내용을 논리식에 의해 나타낸 설명도,

도 25는 추가기록처리에 의해 도 24의 결과를 얻기 위한 동작을 논리적으로 나타낸 설명도,

도 26은 플래시메모리의 판독동작을 상세하게 나타낸 설명도,

도 27은 "1"기록동작을 상세하게 나타낸 설명도,

도 28은 "0"기록동작을 상세하게 나타낸 설명도,

도 29는 "10"기록동작을 상세하게 나타낸 설명도,

도 30은 "11"워드 디스터브검출처리를 상세하게 나타낸 설명도,

도 31은 "10" 이레틱 검출처리를 상세하게 나타낸 설명도,

도 32는 "0" 이레틱 검출처리를 상세하게 나타낸 설명도,

도 33은 추가기록의 하위 비트 합성처리를 상세하게 나타낸 설명도,

도 34는 추가기록의 상위 비트 합성처리를 상세하게 나타낸 설명도,

도 35는 소거동작의 상세를 나타낸 설명도,

도 36은 추가기록의 논리합성처리의 일부를 동작 파형에 의해 나타낸 타이밍도,

도 37은 추가기록의 논리합성처리의 일부를 도 36에 계속하여 동작 파형에 의해 나타낸 타이밍도,

도 38은 추가기록의 논리합성처리의 일부를 도 37에 계속하여 동작 파형에 의해 나타낸 타이밍도,

도 39는 추가기록의 논리합성처리의 일부를 도 38에 계속하여 동작 파형에 의해 나타낸 타이밍도,

도 40은 4치 플래시메모리를 사용한 파일 메모리시스템의 블록도,

도 41은 기록과 기록 검증시에서의 센스래치회로의 래치데이터와 그것에 의한 동작과의 관계를 요약하여 나타낸 설명도이다.

본원에 있어서 개시되는 발명중 대표적인 것의 개요를 간단하게 설명하면 하기와 같다.

[1] 제1 관점에 의한 본 발명은, 추가기록 데이터의 입력(WS3), 메모리셀에서 판독된 데이터와 추가기록 데이터의 논리합성처리(WS4), 재소거(WS5), 및 기록(TS1∼TS4)을 거쳐 추가 기록을 행하는 반도체 장치(1) 및 그 문턱치 변경방법을 제공한다. 이 반도체 장치는 메모리셀의 정보기억이 2치 또는 다치중 어느 하나라도 된다.

더욱 상세하게는, 반도체 장치는 전기적으로 소거 및 기록 가능한 복수개의 불휘발성 메모리셀(MC)이 접속되는 비트선(G-BLR, G-BLL)과, 비트선에 접속되는 센스래치회로(SL) 및 데이터래치회로(DLR, DLL)와, 상기 불휘발성 메모리셀로부터 센스래치회로를 통해 판독된 정보를 데이터래치회로에 래치시키고, 또 데이터래치회로에 래치된 데이터에 의거하여 불휘발성 메모리셀에 대한 기록동작을 제어하는 제어수단(18)을 포함한다. 상기 제어수단은 추가기록 데이터를 데이터래치회로에 입력하고, 입력된 추가 기록 데이터와 메모리셀에서 판독된 데이터에 의거하여 기록 상태의 불휘발성 메모리셀에는 동일한 기록 상태를, 또 소거상태의 불휘발성 메모리셀에는 추가기록 데이터에서 지시되는 기록 상태를 프로그램하기 위한 데이터를 논리합성처리하고, 논리합성처리에 의해 얻어진 데이터를 상기 데이터래치회로에 래치시키고, 래치된 데이터에 따라서, 불휘발성 메모리셀에 기록을 행한다. 이것에 의해, 논리합성처리된 데이터를 데이터래치회로에 래치된 상태로 상기 추가기록을 행할 수 있다. 상세하게는 논리합성처리된 데이터를 데이터래치회로에 래치하고, 래치된 데이터가 예컨대 다치의 어느 문턱치 전압에 대응하는 지를 복수단계의 기록동작마다 판정하여 그 판정결과인 기록 제어정보를 센스래치회로에 래치시키고, 센스래치회로에 래치된 기록 제어정보에 따라서, 다치의 문턱치 전압을 메모리셀에 설정하기 위한 기록동작을 단계적으로 행한다.

따라서, 추가 기록동작이 종료해도, 데이터래치회로에는 논리합성처리된 데이터가 남는다. 기록동작의 완료까지 논리합성처리의 결과데이터를 데이터래치회로에 유지하면, 그 래치 데이터를 기록 이상에 대하여 재이용 가능하게 할 수 있고, 추가 기록동작을 다시 행하는 경우에 기록 데이터를 다시 외부에서 받는 것이 필요하지 않다. 따라서, 반도체 장치를 억세스 제어하는 제어회로는 반도체 장치에 대한 기록동작 후, 잠깐 동안, 기록 데이터를 워크 메모리 등에 유지해 두지 않아도 되고, 반도체 장치의 메모리 억세스 또는 메모리 억세스를 수반하는 데이터처리효율을 향상시킬 수 있다.

상기 논리합성처리에 의해 얻어진 데이터를 데이터래치회로에 래치한 후 데이터래치회로에 래치된 논리합성처리결과의 데이터에 따라서 불휘발성 메모리셀에 기록을 행하기 전에 당해 기록동작의 대상으로 되는 불휘발성 메모리셀에 대하여 미리 소거동작(재소거, 약한 소거)을 행할 수 있다. 이것에 의해, 추가 기록이라도 추가기록 직전의 메모리셀의 상태는 개략 소거상태로 되기 때문에 변환 내성의 범위에서 추가기록의 회수제한을 철폐할 수 있고, 추가 기록된 데이터의 신뢰성을 향상시킬 수 있다.

상기 수단을 4치 이상의 다치의 정보기억에 특화시킨 구체적인 내용의 반도체 장치는, 한 쌍의 입출력단자를 가지는 센스래치회로와, 센스래치회로의 각각의 입출력단자에 대응하여 설치된 비트선과, 비트선에 접속되어 전기적으로 소거 및 기록 가능한 복수개의 불휘발성 메모리셀과, 비트선에 접속되는 복수개의 데이터래치회로와, 상기 불휘발성 메모리셀에 프로그램 되어 있는 문턱치 전압상태에 따라서 당해 불휘발성 메모리셀에서 센스래치회로를 통해 판독된 정보를 4치 이상의 다치정보로서 복수개의 데이터래치회로에 래치시키고, 또한, 복수개의 데이터래치회로에 래치된 다치정보에 의거하여 불휘발성 메모리셀에 기록의 문턱치 전압을 프로그램 하는 제어수단을 포함한다. 상기 제어수단은 다치정보로서의 추가기록데이터를 데이터래치회로에 입력하면, 입력된 추가 기록 데이터와 당해 불휘발성메모리셀에서 판독된 다치정보에 의거하여 기록 문턱치 전압상태를 가지는 불휘발성 메모리셀에는 동일한 기록의 문턱치 전압상태를, 또 소거의 문턱치전압 상태를 가지는 불휘발성 메모리셀에는 추가기록 데이터로 지시되는 기록의 문턱치 전압상태를 프로그램하기 위한 다치정보를 논리합성처리하고, 논리합성처리에 의해 얻어진 다치정보를 데이터래치회로에 래치시키고, 래치된 다치정보에 따라서 불휘발성 메모리셀의 문턱치 전압 상태를 프로그램한다.

[2] 제2 관점에 의한 본 발명은, 다치라도 2치라도 기록 데이터를 원시적으로 래치하는 데이터래치회로(DLR, DLL)의 래치 데이터를 매회 사용하여 기록 검증동작을 행한다. 즉, 반도체 장치는 전기적으로 소거 및 기록 가능한 복수개의 불휘발성 메모리셀이 접속되는 비트선과, 비트선에 접속되는 센스래치회로 및 데이터래치회로와, 상기 불휘발성 메모리셀에서 센스래치회로를 통해 판독된 정보를 데이터래치회로에 래치시키고, 또 데이터래치회로에 래치된 데이터에 의거하여 기록 단위인 섹터단위로 불휘발성 메모리셀에 대한 기록동작을 제어하는 제어수단(18)을 포함한다. 상기 제어수단은 기록동작에 있어서, 데이터래치회로에 래치된 데이터를 사용하여 기록 대상 섹터내의 기록 선택으로 되는 불휘발성 메모리셀에 기록 전압을 인가함(WS11)과 동시에, 기록 전압인가에 의한 문턱치 전압상태가 목적 문턱치 전압상태에 도달했는지 여부의 판정을 기록전압의 인가처리마다 매회 상기 데이터래치회로에 래치되어 있는 데이터를 사용하여 판정한다(WS12, WS13).

이 수단에 의하면, 데이터래치회로에 유지되어 있는 데이터를 매회 사용하여 기록 검증동작을 행하기 때문에, 기록 초기의 단계 등에서 기록 검증동작에 의해 소기의 문턱치 전압에 도달된 것이 오류로 판정되어도 그 불량을 확인하여 재기록 가능하게 된다.

기록 후에 이레틱·디스터브(erratic·disturb)검출을 실행함으로써, 기록에 의한 문턱치 전압분포의 이상을 검출할 수 있다.

또한, 불휘발성 메모리셀에 다치로 정보기억을 행할 경우, 상기 이레틱·디스터브검출에 있어서, 패일(fail)할 확률이 높은 워드 디스터브검출을 먼저 행할 수 있다. 이것에 의해, 패일할 경우에 패일 상태를 검출할 때까지의 처리시간을 단축할 수 있다.

[3] 제3 관점에 의한 본 발명은 다치라도 2치라도 소거후, 디플릿방지를 위해 과소거상태의 메모리셀에 대하여 재기록(write back)(문턱치 전압이 일정전압 이하의 메모리셀을 선택적으로 기록한다)을 행하여, 소거상태의 메모리셀의 문턱치 전압을 일정전압이상으로 한다. 또한, 상기 디플릿방지를 위한 재기록을 행한 후, 디스터브검출을 행하여 문턱치 전압의 이상을 검출한다. 이것에 의해, 소거상태의 메모리셀의 문턱치 전압분포를 균일화할 수 있다.

또한, 소거 전에 소거검증을 행하여, 패일된 섹터에 대해서만 소거를 행한다. 이것에 의해, 소거동작의 불필요한 시간을 생략할 수 있다.

[4] 상기 반도체 장치는 예컨대 플래시메모리와 같은 단일 반도체 기판 상에 형성된 반도체 메모리, 또는 플래시메모리를 온칩(on-chip)으로 구비한 마이크로 컴퓨터 내지 마이크로 프로세서 등으로 된다. 상기 반도체 메모리화된 플래시메모리는 PC(Personal Computer)카드로서의 불휘발성 메모리카드와 같은 데이터 처리 시스템을 구성할 수 있다. 이 데이터 처리 시스템은 플래시메모리로 되는 반도체 장치와, 당해 반도체 장치의 억세스 제어를 행하는 억세스 제어수단과, 상기 억세스 제어수단을 외부와 인터페이스시키는 인터페이스수단을 카드기판에 포함한다.

<플래시메모리의 전체구성>

도 2에는 본 발명의 일례에 관한 플래시메모리(1)의 전체적인 회로 블록도가 나타난다. 상기 도면에 나타낸 플래시메모리(1)는 하나의 메모리셀에 2비트의 정보를 기억하는 4치 플래시메모리로 된다.

상기 도면에 있어서 메모리 어레이(3)는 메모리매트, 데이터래치회로 및 센스래치회로를 가진다. 이 메모리매트는 전기적으로 소거 및 기록 가능한 불휘발성의 메모리셀 트랜지스터를 다수 갖는다. 메모리셀 트랜지스터(플래시메모리셀이라고도 함)는 예컨대 도 3에 예시되는 것처럼 반도체 기판 또는 웰(SUB)내에 형성된 소스(S) 및 드레인(D)과, 소스(S)와 드레인(D)의 사이의 채널영역에 터널산화막을 통해 형성된 플로팅 게이트(FG), 그리고 플로팅 게이트(FG)에 층간절연막으로 통해 겹쳐진 컨트롤 게이트(CG)에 의해 구성된다. 컨트롤 게이트(CG)는 워드선(6)에 드레인(D)은 비트선(5)에 소스(S)는 도시를 생략하는 소스선에 접속된다.

플래시메모리(1)의 외부입출력단자(I/00∼I/07)는 어드레스 입력단자, 데이터입력단자, 데이터출력단자, 커맨드 입력단자에 겸용된다. 외부입출력단자(I/00∼I/07)에서 입력된 X어드레스신호는 멀티 플렉서(7)를 통해 X어드레스 버퍼(8)에 공급된다. X어드레스 디코더(9)는 X어드레스 버퍼(8)에서 출력되는 내부 상보어드레스 신호를 디코드하여 워드선을 구동한다.

상기 비트선(5)의 일단측에는 후술되는 센스래치회로(SL)가 설치되고, 다른 단에는 마찬가지로 후술되는 데이터래치회로(DLL, DLR)가 설치되어 있다. 비트선(5)은 Y어드레스 디코더(11)에서 출력되는 선택신호에 의거하여 Y게이트 어레이회로(13)에서 선택된다. 외부입출력단자(I/00∼I/07)에서 입력된 Y어드레스 신호는 Y어드레스 카운터(12)에 프리세트되고, 프리세트값을 기점으로 순차 인크리먼트(increment)된 어드레스신호가 상기 Y어드레스 디코더(11)에 주어진다.

Y게이트어레이회로(13)에서 선택된 비트선은 데이터 출력동작시에는 출력버퍼(15)의 입력단자에 도통되고, 데이터 입력동작시에는 입력버퍼(17)를 통해 데이터 제어회로(16)의 출력단자에 도통된다. 출력버퍼(15), 입력버퍼(17)와 상기 입출력단자(I/00∼I07)와의 접속은 상기 멀티플렉서(7)에서 제어된다. 입출력단자(I/00∼I07)에서 공급되는 커맨드는 멀티플렉서(7) 및 입력버퍼(17)를 통해 모드 제어회로(18)에 부여된다.

제어신호버퍼회로(19)에는 억세스제어신호로서 칩 인에이블신호(chip enable signal)(CEb), 출력 인에이블신호(output enable signal)(OEb),기록인에이블신호(write enable signal)(WEb), 시리얼클록 신호(serial clock signal)(SC), 리셋신호(reset signal)(RESb) 및 커맨드 인에이블신호(command enable signal)(CDEb)가 공급된다. 모드제어회로(18)는 그들 신호의 상태에 따라서, 외부와의 신호 인터페이스기능 등을 제어하고, 또한, 입력된 커맨드에 따라서 내부동작을 제어한다. 입출력단자(I/00∼I07)에 대한 커맨드입력 또는 데이터 입력의 경우, 상기 신호(CDEb)가 어서트(assert)되고, 커맨드 입력이라면 더욱 신호(WEb)가 어서트되고, 데이터 입력이면 WEb가 니게이트(negate)된다. 어드레스 입력이면, 상기 신호(CDEb)가 니게이트되고, 신호(WEb)가 어스트된다. 이것에 의해, 모드제어회로(18)는 외부입출력단자(I/00∼I07)에서 멀티플렉스되어 입력되는 커맨드, 데이터 및 어드레스를 구별할 수 있다. 모드제어회로(18)는 소거나 기록 동작중에 레디·비지(ready·busy)신호(R/Bb)를 어서트하여 그 상태를 외부에 알릴 수 있다.

내부전원회로(내부전압발생회로)(20)는 기록, 소거, 검증, 판독 등을 위한 각종 내부전압으로 되는 동작전원(21)을 생성하고, 상기 X어드레스 디코더(9)나 메모리셀 어레이(3)에 공급한다.

상기 모드제어회로(18)는 입력커맨드에 따라서 플래시메모리(1)를 전체적으로 제어한다. 플래시메모리(1)의 동작은 기본적으로 커맨드에 의해 결정된다. 플래시메모리의 커맨드에는 예컨대 도 4에 예시된다. 판독, 소거, 기록, 및 추가기록의 각 커맨드가 있다. 상기 도면에 있어서, 커맨드코드는 16진수 표기되고, 그것이 기호 H로 나타나 있다.

플래시메모리(1)는 그 내부상태를 나타내기 위해 스테이터스 레지스터(status register)(180)를 가지고, 그 내용은 신호(OEb)를 어서트하는 것에 의해 입출력단자(I/00∼I/07)로부터 판독할 수 있다. 스테이터스 레지스터(180)의 각 비트의 내용과 입출력단자(I/00∼I07)의 대응이 도 5에 예시되어 있다.

도 6에는 상기 메모리 어레이(3)에 포함되는 데이터래치회로와 센스래치회로의 관계가 나타나 있다. 중앙에 센스래치회로(SL)의 어레이(SLA)가 배치되고, 센스래치회로(SL)의 한쪽의 입출력노드(SLL)측에는 스위치회로·연산회로 어레이(30L), 메모리매트(MML), 스위치회로·연산회로 어레이(31L), 및 상위 데이터래치회로(DLL)의 어레이(DLLA)가 배치되어 있다. 다른 쪽의 입출력노드(SLR)측에도 마찬가지로, 스위치회로·연산회로어레이(30R), 메모리매트(MMR), 스위치회로·연산회로어레이(31R), 및 하위데이터래치회로(DLR)의 어레이(DLRA)가 배치되어 있다. 또한, 도 6에 나타낸 바와 같이, 한 쌍의 비트선에 착안하여 그 구성을 파악하면, 스태틱 래치형태의 센스래치회로(SL)의 한 쌍의 데이터입출력노드(SLL, SLR)에는 비트선(G-BLL, G-BLR)을 통해 데이터래치회로(DLL, DLR)가 설치되어 있다. 데이터래치회로(DLL, DLR)는 Y게이트 어레이회로(13)를 통해 공급되는 기록 데이터비트를 래치할 수 있다. 이 예에 따르면, 플래시메모리(1)는 8비트의 입출력단자(I/00∼I/07)를 가지기 때문에, 1회의 기록데이터의 입력에 의해 4쌍의 비트선의 데이터래치회로(DLL, DLR)에 기록데이터를 세트할 수 있다. 데이터세트의 상태는 도 7의 데이터래치회로(DLL, DLR)와 쌍으로 되는 입출력단자(I/04∼I/00)의대응관계에 대표되도록 일정하게 된다. 여기에서의 설명에서는 기록의 단위를 워드선 단위로 하기 때문에, 1개분의 워드선에 선택단자가 결합하는 전체의 메모리셀의 비트선에 관한 데이터래치회로(DLL, DLR)에 기록데이터를 세트한 후, 기록 전압인가에 의한 기록동작이 행해지게 된다. I/05와 I/01, I/06과 I/02, I/07과 I/03은 상기 I/04와 I/00모양으로 쌍을 이룬다.

도 2에 나타낸 플래시메모리(1)가 실현하도록 하는 다치 정보기억기술에 있어서, 하나의 메모리셀의 정보기억상태는 소거상태("11"), 제1 기록상태("10"), 제2 기록상태("0"), 제3 기록상태("1")의 중에서 선택된 하나의 상태로 된다. 전부에서 4가지의 정보기억상태는 2비트의 데이터에 의해 결정되는 상태로 된다. 즉, 2비트의 데이터를 하나의 메모리셀에서 기억한다. 이 4치의 데이터와 문턱치전압과의 관계는 도 8의 문턱치전압 분포도에 나타낸 것과 같다.

도 8에 나타낸 바와 같은 문턱치 분포를 얻는데는 소거 후의 기록동작시에 워드선에 인가하는 기록 검증전압을 서로 다른 3종류의 전압에 설정하고, 이들의 3종류의 전압을 순차적으로 변환하여, 3회로 나누어 기록동작을 행한다. 도 8에 있어서, VWV1, VWV2, VWV3은 각각 제1 기록상태, 제2 기록상태, 제3 기록상태를 얻을 때 사용하는 기록 검증전압이다.

그들 3회로 나눈 개개의 기록동작에 있어서, 워드선과 비트선의 전압인가상태의 일례는 도 9에 나타낸다. 기록선택의 비트선에는 0V, 비선택의 비트선에는 6V를 인가한다. 특히, 제한되지 않지만, 워드선은 예컨대 17V로 된다. 상기 기록 고전압인가시간을 많게 하는 것에 따라서 메모리셀의 문턱치전압이 상승된다. 3종류의 기록 문턱치전압 제어는 그와 같은 고전압상태의 시간제어, 또는 워드선에 인가하는 고전압의 레벨제어에 따라서 행할 수 있다.

비트선에 0V를 인가하는가, 6V를 인가하는가는 센스래치회로(SL)에 래치시키는 기록제어정보의 논리치로 결정된다. 기록동작선택 메모리매트측에 있어서 센스래치의 래치데이터가 논리치 "1"로 기록 비선택, 논리치 "0"으로 기록 선택되도록 제어된다. 그 제어의 상세는 후술한다. 또한, 도 9에 나타낸 형태로 섹터 일괄소거시에는 선택워드선이 -16V로 되고, 비선택 워드선이 0V로 되고, 선택비트선은 2V로 된다.

상기 센스래치회로(SL)에 대한 기록제어정보의 래치동작은 상기 3회로 나눈 기록동작의 각 동작마다 제어된다. 이 기록 제어는 상기 모드제어회로(18)가 행하고, 그 때, 상기 센스래치회로(SL)가 래치해야 할 기록제어정보는 데이터래치회로(DLL, DLR)가 유지하고 있는 기록 데이터비트를 사용한 연산을 기록동작마다 행하여 생성하고, 그것을 센스래치회로(SL)에 래치시킨다. 예컨대, 도 7에 예시된 바와 같이, 데이터래치회로(DLL, DLR)에 래치된 기록데이터가 "1"이었다고 하면, 도 8에 예시된 바와 같이 "1"상태는 제3 기록상태이다. 소거상태 후의 3회로 나눈 기록동작이 도 10의 제2 상태(케이스 2)와 같이 문턱치전압이 낮은 순서로 기록상태를 생성해 가는 기록순서가 채용되어 있는 경우, 제1회째(1)에 제1 기록상태를 얻기 위한 기록동작시에 데이터래치회로(DLL, DLR)의 기록 데이터("1")를 사용하여 연산된 결과(기록제어정보)는 논리치 "1", 제2회째(2)에 제2 기록상태를 얻기 위한 기록동작시에 데이터래치회로(DLL, DLR)의 기록데이터("1")를 사용하여 연산된 결과는 논리치 "1", 제3회째(3)에 제3 기록상태를 얻기 위한 기록동작시에 데이터래치회로(DLL, DLR)의 기록 데이터("1")를 사용하여 연산된 결과는 논리치 "0"으로 된다. 그와 같은 연산은 상기 스위치회로·연산회로어레이(31L. 30L 또는 31R, 30R)를 동작시켜 행한다. 따라서, 제3회째(3)의 기록시만, 기록전압이 인가되고, 당해 메모리셀에는 4치 내의 제3 기록상태("1")가 실현된다.

이와 같이 하여, 3회로 나누어 기록동작이 행해져도, 최초로 데이터래치회로(DLL, DLR)에 래치된 기록데이터는 파괴되지 않고, 그대로 유지되어 있다. 데이터래치회로(DLL, DLR)에 래치된 2비트의 기록데이터를 기록동작마다 상기 스위치회로·연산회로어레이(31L, 30L 및 31R, 30R)에 의해 연산하고, 그 연산결과의 데이터를 매회 센스래치회로(SL)에 세트한다는 제어 시퀀스를 채용하기 때문이다.

또한, 기록동작에 있어서 문턱치전압을 변화시키는 순번 등은 도 10의 제2 상태(케이스 2)에 한정되지 않고, 제1 상태(케이스1)와 같이 문턱치전압이 높은 것부터 설정하거나, 또는 제3 상태(케이스 3)와 같이 어떤 기록상태에 대해서도 1회의 기록동작에서 얻는 문턱치전압의 변화율을 동일하게 하거나, 또는 제4 상태(케이스 4) 또는 제5 상태(케이스 5)와 같이 제어하는 것도 가능하다. 즉, 케이스 4에 있어서, 제1회째(1)의 기록에서, 데이터 "0" 내지 "1"로 되야 할 메모리셀의 문턱치가 "0"에 대응하는 문턱치로 변화된다. 다음에, 제2회째(2)의 기록에서, 제1회째(1)의 기록에서, 데이터 "0"에 대응하는 문턱치로 설정된 메모리셀의 중에서, 데이터 "1"로 되야 할 메모리셀의 문턱치가 데이터 "1"에 대응하는 문턱치로 변화시켜진다. 그리고, 제3회째(3)의 기록에서, 데이터 "10"으로 되야 할 메모리셀의 문턱치가 데이터 "10"에 대응하는 문턱치로 변화된다. 케이스 5에 있어서, 제1회째(1)의 기록은 케이스 4와 마찬가지로, 상기 데이터 "0" 내지 "1"로 되야 할 메모리셀의 문턱치가 "0"에 대응하는 문턱치로 변화된다. 다음에, 제2회째(2)의 기록에서, 데이터 "10"으로 되야 할 메모리셀의 문턱치가 데이터 "10"에 대응하는 문턱치로 변화된다. 그후, 제3회째(3)의 기록에서 제1회째(1)의 기록에서 데이터 "0"에 대응하는 문턱치에 설정된 메모리셀의 중에서, 데이터 "1"로 되야 할 메모리셀의 문턱치가 데이터 "1"에 대응하는 문턱치로 변화된다.

데이터 판독동작시는 워드선에 인가하는 워드선 선택 레벨로서의 전압을 3종류 설정하고, 3종류의 워드선 선택레벨을 순차적으로 변경하면서 3회의 판독동작을 행하고, 각각의 판독동작에서 메모리셀에서 판독되는 2치(1비트)의 데이터를 센스래치회로(4)에 래치한다. 래치될 때마다, 센스래치된 내용을 데이터래치회로에 2비트의 정보로서 반영시키는 연산을 행한다. 3회의 센스래치의 결과에 의해 데이터래치회로(DLL, DLR)에 얻어진 2비트가 당해 메모리셀이 보유하는 4치의 정보에 대응하는 데이터로 된다.

도 11에는 도 2의 플래시 메모리를 레이아웃적인 관점에서 표시한 블록도가 나타난다. 도 11에 있어서, 모드제어회로(18)는 커맨드디코더, 스테이트정보를 저장한 ROM, ROM의 디코더, ROM제어계 회로, CPU, 및 스테이터스 레지스터·테스트계회로에 의해 구성된다. 또한, Y어드레스 카운터(12)에는 리던던시(redundancy)에의한 구제제어계(relief control system)의 회로도 포함되어 있다. 또한, 도 2의 멀티플렉서(7) 및 버퍼(17)는 도 11에 있어서, 입력버퍼(70), 데이터의 신호배선, 및 메인 앰프(170)에 의해 실현되어 있다. 도 2의 제어신호버퍼회로(19)는 제어신호 입력버퍼(19A)와 데이터 입출력제어회로(19B)에 의해 구성된다. 메모리 어레이(3)에는 센스래치회로어레이(SLA)를 사이에 두고 그 양측에 2조의 메모리매트(MMR, MML)가 설치되어 있다.

<메모리 어레이의 상세>

다음에, 상기 메모리 어레이의 상세를 설명한다. 도 1에는 상기 플래시메모리에서의 센스래치회로 및 데이터래치회로를 중심으로 하는 회로구성의 일례가 나타난다. 도 1에는 1개의 센스래치회로(SL)의 좌우 한 쌍의 비트선(G-BLL, G-BLR)의 주위의 구성이 대표적으로 나타나 있다. 도 1에서 나타낸 바와 같이, 좌우 한 쌍의 비트선(G-BLL, G-BLR)의 주위의 구성은 센스래치회로(SL)를 중심으로 경면대치구조로 된다.

메모리매트(MML, MMR)는 전기적으로 치환 가능한 복수개의 메모리셀(MC)(대표적으로 수개가 도시되어 있다)을 가진다. 1개의 메모리셀(MC)은 도 3에 나타낸 것같이 컨트롤 게이트, 플로팅게이트, 소스 및 드레인을 가지는 전기적으로 치환 가능한 1개의 트랜지스터(메모리셀 트랜지스터)에 의해 구성된다. 메모리셀의 레이아웃구조는 특히 제한되지 않지만, 소위 앤드(AND)형으로 된다. 메모리매트(MMR)측에 예시된 바와 같이, 앤드(AND)형의 구성에서는 복수개의 상기 메모리셀 트랜지스터가 그들에 공통의 소스 및 드레인을 구성하는 각각의 확산층(반도체 영역)을 통해 병렬 배치되고, 드레인을 구성하는 확산층은 선택 트랜지스터(M1)를 통해 비트선(G-BLR)에 소스를 구성하는 확산층은 선택 트랜지스터(M2)를 통해 공통소스선(VMMR)에 결합되어 있다. SSi는 선택트랜지스터(M2)의 스위치 제어신호, SDi는 선택 트랜지스터(M1)의 스위치 제어신호이다. WL은 메모리셀(MC)의 컨트롤게이트에 결합되는 워드선이다. 메모리매트(MML)도 마찬가지로 구성되어 있다. 또한, 본 명세서에 첨부된 도면에 있어서 P채널형 MOS트랜지스터는 그 기체(基體) 게이트에 화살표를 부여하여 N채널형 MOS트랜지스터와 구별하여 도시하고 있다.

상기 센스래치회로(SL)는 한 쌍의 CMOS인버터로 이루어지는 스태틱래치, 즉 서로 한쪽의 CMOS인버터의 입력단자를 다른 쪽의 CMOS인버터의 출력단자에 결합하여 이루어지는 회로에 의해 구성되어 있다. SLR, SLL은 센스래치회로(SL)의 한 쌍의 입출력노드이다. SLP, SLN은 센스래치회로(SL)의 동작전원이다. MOS트랜지스터(M5L, M5R)는 입출력노드(SLL, SLR)를 선택적으로 디스차지(discharge)(클리어)한다.

상기 데이터래치회로(DLR)는 한 쌍의 CMOS인버터로 이루어지는 스태틱 래치, 즉 서로 한쪽의 CMOS인버터의 입력단자를 다른 쪽의 CMOS인버터의 출력단자에 결합하여 이루어지는 회로에 의해 구성되어 있다. DLRR, DLRL은 데이터래치회로(DLR)의 한 쌍의 입출력노드이다. DLPR, DLNR은 데이터래치회로(DLR)의 동작전원이다. MOS트랜지스터(M6L, M7L)의 직렬회로와 MOS트랜지스터(M6R, M7R)의 직렬회로는 상기 데이터래치회로(DLR)에 상보신호형태로 데이터를 입출력하는 컬럼스위치회로를구성한다. MOS트랜지스터(M8L, M8R)는 입출력노드(DLRL, DLRR)를 선택적으로 차지하는 트랜지스터이다.

상기 데이터래치회로(DLL)는 한 쌍의 CMOS인버터로 이루어지는 스태틱 래치, 즉 서로 한쪽의 CMOS인버터의 입력단자를 다른 쪽의 CMOS인버터의 출력단자에 결합하여 이루어지는 회로에 의해 구성되어 있다. DLLR, DLLL은 데이터래치회로(DLL)의 한 쌍의 입출력노드이다. DLPL, DLNL은 데이터래치회로(DLL)의 동작전원이다. MOS트랜지스터(M9L, M10L)의 직렬회로와 MOS트랜지스터(M9R, M10R)의 직렬회로는 상기 데이터래치회로(DLL)에 상보신호형태로 데이터를 입출력하는 컬럼스위치회로를 구성한다. MOS트랜지스터(M11L, M11R)는 입출력노드(DLLL, DLLR)를 선택적으로 차지하는 트랜지스터이다.

상기 스위치회로·연산회로어레이(30R)는 비트선(G-BLR)마다 MOS트랜지스터(M20R∼M25R)에 의해 구성되는 회로를 가진다. 트랜지스터(M20R)는 센스래치회로(SL)의 입출력 노드(SLR)의 전압레벨을 게이트로 받고, 그것이 하이레벨일 때, 전압(FPC)을 MOS트랜지스터(M21R)를 통해 비트선(G-BLR)에 공급한다. 이 경우, 비트선(G-BLR)으로 공급되는 전압레벨은 제어신호(PCR)의 전압레벨에 의한 MOS트랜지스터(M21R)의 컨덕턴스 제어로 결정된다. 트랜지스터(M22R)는 입출력노드(SLR)와 비트선(G-BLR)을 선택적으로 도통시키는 트랜스퍼 게이트를 구성한다. MOS트랜지스터(M23R)는 올 판정(ALL판정이라고도 함)에 이용된다. MOS트랜지스터(M24R, M25R)는 비트선(G-BLR)의 프리차지, 디스차지에 이용된다. 상기 스위치회로·연산회로 어레이(30L)도 비트선(G-BLL)마다 MOS트랜지스터(M20L∼M25L)에 의해 상기와 마찬가지로 구성되는 회로를 가진다. 또한, MOS트랜지스터(M20L, M21L, M24L, M25L)의 게이트제어신호는 상기 MOS트랜지스터(M20R, M21R, M24R, M25R)와는 다르다. MOS트랜지스터(M22L과 M22R)는 항상 동시에 동작하는 형태로 제어된다.

상기 스위치 회로·연산회로 어레이(31R)는 비트선(G-BLR)마다 MOS트랜지스터(M26R∼M28R)에 의해 구성되는 회로를 가진다. 트랜지스터(M26R)는 데이터래치회로(DLR)의 입출력노드(DLRL)의 전압레벨을 게이트로 받고, 그것이 하이레벨일 때, 전압(FPC)을 MOS트랜지스터(M27R)를 통해 비트선(G-BLR)에 공급한다. 이 경우, 비트선(G-BLR)으로 공급되는 전압레벨은 제어신호(PCDR)의 전압레벨에 의한 MOS트랜지스터(M27R)의 컨덕턴스 제어로 결정된다. 트랜지스터(M28R)는 입출력노드(DLRL)와 비트선(G-BLR)을 선택적으로 도통시키는 트랜스퍼게이트를 구성한다. 상기 스위치회로·연산회로어레이(31L)도 비트선(G-BLL)마다 MOS트랜지스터(M26L∼M28L)에 의해 상기와 마찬가지로 구성되는 회로를 가진다. 또한, MOS트랜지스터(M27L, M28L)의 게이트제어신호는 상기 MOS트랜지스터(M27R∼M28R)와는 다르다.

도 1에는 대표적으로 1개의 워드 드라이버(WDRV)가 도시되어 있다. 워드 드라이버(WDRV)의 동작전원, 즉, 워드선의 구동전압은 플래시메모리(1)의 동작내용에 따라서 결정되고, 판독 전압(VRW1∼VRW3), 기록전압(VWW), 기록검증전압(VWV0∼VWV3), 기록 이레틱검출전압(VWE1∼VWE2), 기록 디스터브검출전압(VWDS), 소거전압(VEW), 소거 검증전압(VEV)의 중에서 선택된다.

도 1의 구성에 있어서, 판독, 기록에서의 기본적인 회로동작은 이하와 같이 된다. 예컨대, 도 1에 있어서, 메모리매트(MMR)에 포함되는 메모리셀(MC)에 대해서 판독을 행하는 경우에는 선택 메모리매트(MMR)측의 신호(RPCR)를 1V+Vth로 하고, 비선택 메모리매트(MML)측의 신호(RPCL)를 0.5V+Vth로 하는 것에 의해, 일괄적으로 선택 메모리매트 측 비트선을 1V로 프리차지하고, 비선택 메모리매트측 비트선을 0.5V로 프리차지한다. 물론, 선택메모리매트가 MML이고, 비선택 메모리매트가 MMR이면, 신호(RPCR)가 0.5V+Vth로 되고, 신호(RPCL)가 1V+Vth로 된다. Vth는 MOS트랜지스터(M24R, M24L)의 문턱치 전압을 나타낸다. 비선택 메모리매트 측의 비트선의 프리차지 레벨로 되는 상기 0.5V는 상기한 바와 같이, 센스래치회로(SL)에 있어서, 리퍼런스레벨로서 사용된다. 워드선 선택동작 후, 트랜스퍼 MOS트랜지스터(M22L, M22R)가 온 동작되고, 이때, 센스래치회로(SL)는 비트선(G-BLR)의 레벨이 0.5V보다 높은지 낮은지를 센스하여 메모리셀(MC)로부터의 판독데이터를 래치한다. 센스래치회로(SL)에 래치된 데이터가 4치의 기억정보에 대하여 어느 값인지는 그때의 판독 워드선 선택레벨과의 관계에 의해 판정된다. 그 판정처리의 상세는 후술하지만, 상기 스위치 회로·연산회로 어레이(30R, 30L, 31R, 31L)가 사용된다. 판정결과에 따른 2비트의 데이터는 센스래치회로(SL)의 좌우 2개의 데이터래치회로(DLL, DLR)에 래치된다.

또한, 기록에서는 기록제어정보가 센스래치회로(SL)에 래치된 후, 센스래치회로(SL)의 전원(SLP)이 기록 방지전압 예컨대 6V로 되고, 센스래치회로(SL)의 입출력노드가 "1"로 되어 있는 경우에는, 당해 입출력노드측의 대응 비트선에 기록방지전압 6V가 인가되고, 센스래치회로(SL)의 입출력노드가 "0"으로 되어 있는 경우에는 당해 입출력노드 측의 대응 비트선은 0V를 유지한다. 컨트롤 게이트의 고전압에 대하여 0V의 드레인 전압을 가지는 메모리셀은 기록에 필요한 고전계가 형성되고, 기록이 행해진다. 이와 같이, 센스래치회로(SL)에 래치되는 기록 제어정보의 논리치가 실제로 기록 전압을 인가하는지의 여부를 결정한다. 그 논리치는 좌우의 데이터래치회로(DLL, DLR)에 래치되는 데이터와, 현재의 기록 동작이 제1 내지 제3 기록 상태의 어느 것인가에 대한 기록 동작이라는 것에 의해, 결정된다. 그 결정논리에 대해서는 후에 설명한다.

제1 내지 제3 기록을 위해 기록전압을 인가한 직후의 검증동작은 기록 대상 섹터에 대한 올 판정동작에 따라 행한다. 예컨대, 기록 전압을 인가한 후, 선택 메모리매트(MMR)측의 신호(PCR)를 예컨대 1V+Vth로 제어하여 비트선(G-BLR)을 1V로 프리차지함과 동시에, 비선택 메모리매트(MML)측에서는 MOS트랜지스터(M24L)의 게이트전압(RPCL)을 0.5V+Vth로 제어하여 비트선(G-BLL)을 0.5V로 프리차지한다. Vth는 MOS트랜지스터(M21R, M21L)의 문턱치 전압을 의미한다. 이 상태에서 판독동작과 마찬가지로 검증 전압(VWV1, VWV2 또는 VWV3)을 워드선에 부여한다. 워드선에 인가된 검증 전압 이하의 문턱치를 가지는 메모리셀(MC)이라면, 즉, 소요 문턱치 전압에 도달해 있지 않은 메모리셀이라면, 비트선은 디스차지된다. 검증 전압에 의한 비트선 디스차지의 유무의 검출을 실행한 후, 선택 메모리매트 측의 기록 비선택 비트선을 1V로 프리차지한다. 즉, 선택 메모리매트 측의 기록 비선택의 비트선의 센스래치회로(SL)의 입출력노드는 논리치 "1"로 되어 있다. 이 센스래치회로(SL)의 논리치 "1"의 래치데이터로 트랜지스터(M20R)를 온 동작시키고 PCR을 예컨대 1V+Vth로 제어하는 것에 의해, 상기 기록 비선택 비트선을 1V로 프리차지할 수 있다(비선택 프리차지처리에 의한 마스크). 이것에 의해 기록 선택으로 되는 메모리셀의 전체가 소요 문턱치 전압상태로 되어 있으면, 선택 메모리매트의 비트선은 전체 프리차지 상태를 채용하고, 상기 올 판정용 트랜지스터(M23L, M23R)가 그 상태를 판정한다. MOS트랜지스터(M23L, M23R)는 대응하는 비트선에 게이트가 접속되고, 그 소스가 접지전위에 결합된다. 도 1에 대표적으로 나타낸 1개의 센스래치회로(SL)를 중심으로 한 비트선(G-BLL, G-BLR)에 관한 구성은 실제로는 다수 존재되어 있다. 센스래치회로(SL)를 사이에 두고 도 1의 좌측의 트랜지스터(M23L)의 드레인은 단자(ECL)에 모두 공통 접속되고, 비트선(G-BLL)에 대표되는 좌측의 비트선의 상태(레벨)에 따른 전류가 당해 단자(ECL)로 흐른다. 마찬가지로, 센스래치회로(SL)를 사이에 두고 도 1의 우측의 트랜지스터(M23R)의 드레인도 모든 단자(ECR)에 공통 접속되고, 당해 단자(ECR)에는 비트선(G-BLR)에 대표되는 우측의 비트선의 상태(레벨)에 따른 전류가 흐른다. 특히 도시하지 않지만, 단자(ECL(ECR))의 변화에 의거하여 센스래치회로(SL)의 좌(우)측의 전체의 비트선(G-BLL(G-BLR))의 상태가 동일한 상태로 되었는지를 검출하는 전류센스형 앰프가 설치되어 있다. 이 앰프는 소거 검증 또는 기록 검증의 대상으로 되는 전체의 메모리셀이 소정의 문턱치 전압으로 되었는지를 검출하는 것, 즉 올 판정에 사용된다.

여기에서, 기록과 기록 검증시에서의 센스래치회로(SL)의 래치데이터(선택매트 측의 데이터 입출력 노드의 값)와 그것에 의한 동작과의 관계를 요약하여 설명한다. 도 41에 나타낸 바와 같이 선택측 메모리매트를 MMR로 하면, 기록 동작은 센스래치회로(SL)의 노드(SLR)=0에 의해 선택으로 되고, SLR=1에 의해 비선택으로 된다. 기록 비선택의 비트선(G-BLR)에는 기록 방지전압(6V)이 공급된다. 기록 선택된 메모리셀의 문턱치 전압이 검증전압보다 낮은 동안은 기록 검증동작에 있어서, 당해 메모리셀의 비트선은 디스차지된다(G-BLR=0). 기록 완료되면, 당해 비트선은 프리차지레벨을 유지한다(G-BLR=1). 기록 검증에서의 올 판정동작에서는 기록 비선택 메모리셀의 비트선을 강제적으로 프리차지한다. 즉, 센스래치회로(SL)의 입출력노드(SLR=1)에 응답하여 기록 비선택의 비트선(G-BLR)에는 트랜지스터(M20R, M21R)를 통해 프리차지를 행한다(비선택 프리차지에 의한 마스크). 이것에 의해, 모든 기록 대상 메모리셀의 문턱치전압이 검증전압 이상으로 되면, 기록 대상섹터의 모든 비트선은 프리차지상태를 유지한다. 올 판정은 기록 대상 섹터의 모든 비트선의 논리치의 논리합에 의해 행하여진다.

이하, 상기 구성을 가지는 플래시메모리(1)의 판독 동작, 기록 동작, 추가기록 동작, 및 소거동작에 대해서 각각 상술한다.

<판독 동작>

도 13에는 판독 동작의 플로우차트가 나타난다. 불휘발성 메모리셀의 각 문턱치전압과 판독 워드선 전압(VRW1∼VRW3)과의 관계는 도 14에 예시되어 있다. 플래시메모리(1)는 판독 커맨드를 받으면, 당해 커맨드에서 지정된 섹터어드레스에 대해서 판독 워드선 전압(VRW1)을 사용한 판독동작을 행한다(RS1). 판독된 데이터는 센스래치회로(SL)에 래치되고, 래치된 데이터는 데이터래치회로(DLR)에 부여된다(RS2). 다음에, 상기와 같은 섹터 어드레스에 대해서 판독 워드선 전압(VRW2)을 사용한 판독동작이 행해지고, 판독된 데이터는 센스래치회로(SL)에 래치된다(RS3). 래치된 데이터는 이번은 데이터래치회로(DLL)에 부여된다(RS4). 또한, 동일한 섹터어드레스에 대해서, 판독 워드선 전압(VRW3)을 사용한 판독동작이 행해지고(RS5), 판독된 데이터와 데이터래치회로(DLR)에 이미 래치되어 있는 데이터를 사용하여 당해 메모리셀의 문턱치전압상태가 소거상태 또는 제1 내지 제3 기록상태중 어느 상태인지를 판정하는 연산이 행해지고(RS6), 연산결과가 데이터래치회로(DLR)에 반영된다(RS67). 이것에 의해, 당해 메모리셀이 기억하고 있는 4치 정보가 2개의 데이터래치회로(DLR, DLL)에 유지된다.

도 26에는 센스래치회로, 비트선 및 데이터래치회로의 상태에 대응시켜 상기 판독동작순서의 상세한 일례를 나타내고 있다. 상기 도면에 나타낸 내용은 동작선택 메모리매트를 도 1의 우측의 메모리매트(MMR)로 한다. 또한, 스텝(Step)마다 나타낸 신호 또는 노드에 대응하여 나타나 있는 숫자는 소수점이 있는 숫자가 전압을 의미하고, 소수점 없는 숫자가 논리치(하이레벨은 "1", 로우레벨은 "0")를 의미한다. 또한, 데이터래치회로(DLL, DLR)의 경계에는 좌우 노드의 쌍방의 값이 나타나 있는 경우가 있고, 괄호가 부여되어 있지 않은 숫자가 착안 논리치로 된다. 또한, 도 26에 있어서, SL(R)은 센스래치회로(SL)의 입출력노드(SLR)를 의미하고, SL(L)은 입출력노드(SLL)를 의미한다.

도 26의 스텝 1에서 VRW1 판독을 행하면, 소거상태("11")의 메모리셀과 그것이외의 상태의 메모리셀을 구별할 수 있고, 당해 1비트의 판독데이터가 데이터래치회로(DLR)에 전송된다(스텝 2). 스텝 3에서 VRW2 판독을 행하면, 소거상태("11") 및 제1 기록상태("10")의 메모리셀과 그것 이외의 상태의 메모리셀을 구별할 수 있고, 당해 1비트의 판독 데이터가 데이터래치회로(DLL)에 전송된다(스텝 4). 도 14에서 데이터래치회로(DLL)에 래치된 데이터는 2비트의 판독 데이터의 상위 비트로 되는 것은 밝혀져 있다. 하위 비트의 논리치는 VRW3 판독을 행하면 확정할 수 없다. 그래서, 스텝 5에서 VRW3 판독을 행하고, 제3 기록상태("1")의 메모리셀과 그 이외의 상태의 메모리셀을 구별하여, 당해 1비트의 판독데이터를 센스래치회로(SL)에 래치한 채로, 트랜지스터(M25R, M25L)를 사용하여 비트선을 "0"으로 클리어한다(스텝 6). 그리고, 2비트의 판독데이터의 하위 비트의 논리치를 확정시키는 연산을 행하기 위해, 데이터래치회로(DLR)의 데이터를 비트선에 전송하고(스텝 7), 상기 센스래치회로(SL)의 래치데이터를 사용하여 트랜지스터(M20R)를 스위치 제어하는 것에 의해, 논리치 "1"을 래치하고 있는 센스래치회로(SL)의 비트선을 논리치 "0"으로 디스차지한다(스텝 8). 이 처리는 상위 비트와 VRW3 판독결과에 대한 배타적 논리합으로 된다. 이것에 의해 2비트의 판독 데이터의 하위 비트가 비트선 상에서 확정되고, 데이터래치회로(DLR)의 입력노드를 M8R, M8L로 클리어하기 때문에, 비트선(G-BLR)의 데이터를 트랜지스터(M28R)를 통해 상기 데이터래치회로(DLR)에 전송한다(스텝 10). 데이터래치회로(DLL, DLR)에 래치된 2비트의 판독데이터는 외부단자(I/00∼I/07)내의 소정의 단자를 통해 외부에 출력된다.

<기록 동작>

도 15에는 기록 동작의 플로우차트가 나타난다. 기록 동작은 워드선을 일단위로 하는 기록(섹터기록)으로 된다. 플래시메모리는 기록 커맨드를 받으면, 다음의 입력을 섹터어드레스로서 페치(fetch)하고, 섹터 어드레스 페치 후의 입력을 기록데이터로서 페치한다(WS1). 페치되는 섹터어드레스는 X어드레스이고, 이것에 의해, 기록 고전압을 인가하는 1개의 워드선을 선택하게 된다. 기록데이터의 페치는 Y어드레스 카운터(12)를 초기치에서 점차 인크리먼트하면서 바이트 단위로 데이터래치회로(DLL, DLR)에 대하여 행해진다. 예컨대, 도 6에 나타낸 바와 같이, 하나의 센스래치회로 어레이(SLA)에 관한 한 쌍의 메모리매트(MML, MMR)에 할당된 데이터래치회로(DLLA, DLRA)에 기록 데이터가 래치된다. 예컨대, 1개의 워드선에 n개의 메모리셀의 컨트롤 게이트가 결합되어 있다고 하면, 데이터래치회로 어레이(DLLA, DLRA)에는 각각 n비트의 기록 데이터가 래치된다.

기록 데이터를 래치한 후 "1" 기록 처리(TS1), "0"기록 처리(TS2), "10"기록 처리(TS3), 및 이레틱/디스터브 검출처리(TS4)가 행해진다. 도 18의 (A)∼(C)에는 "1"기록 처리(TS1), "0"기록 처리(TS2), "10"기록 처리(TS3)에 의해 얻어지는 문턱치전압분포와 그를 위한 검증전압과의 관계의 일례가 나타난다. 또한, 도 18의 (D)에는 이레틱/디스터브 검출처리(TS4)에서의 문턱치 분포와 검증전압과의 관계의 일례가 나타난다.

상기 "1"기록처리는 4치의 내의 하나의 상태인 소거상태("11")에 대하여, 메모리셀(MC)의 문턱치전압을, 제3 기록 상태("1")로 하기 위한 처리이고, 기록검증전압으로서 VWV3을 사용한다.

상기 "1"기록처리는, 예컨대 도 16에 상세가 예시된 바와 같이, 데이터래치처리(WS10), "1"기록 처리(WS11), 데이터래치처리(WS12), 및 기록 검증처리(WS13)를 포함한다. 상기 데이터래치처리(WS10)는 데이터래치회로(DLL, DLR)에 2비트의 "1"데이터가 래치되어 있을 때, 그것에 응답하여 기록 전압인가를 인에이블로 하는 논리치의 제어데이터를 센스래치회로(SL)에 래치시키는 처리이다. 상기 "1"기록처리(WS11)는 인에이블 레벨의 논리치를 가지는 제어데이터가 래치된 센스래치회로(SL)에 대응되는 비트선의 메모리셀에 "1"데이터에 따른 기록 전압을 인가한다. 상기한 바와 같이, 기록 선택 메모리매트 측의 센스래치회로(SL)의 입출력노드가 논리치 "0"으로 되어 있는 경우에 그 노드에 접속하는 비트선의 메모리셀에 기록 전압이 인가된다. 상기 데이터래치처리(WS12)는 "1"기록에 대한 검증처리(WS13)에 의한 판정을 데이터래치회로(DLL, DLR)의 2비트의 기록 데이터를 기준으로 매회 행하기 위한 처리이다. 검증처리(WS13)는 상기한 올 판정에 의해 행해진다.

상기 "0"기록 처리(TS2)는 4치의 내의 하나의 상태인 소거상태("11")에 대하여 메모리셀(MC)의 문턱치 전압을, 제2 기록 상태("0")로 하기 위한 처리이고, 기록 검증전압으로서 VWV2를 사용한다. 이 "0"기록 처리(TS2)는 도 16과 거의 동일하지만, 데이터래치처리에서는 데이터래치회로(DLL, DLR)에 래치된 2비트의 "0"데이터에 응답하여 기록 인에이블로 하는 논리치의 제어데이터를 센스래치회로(SL)에 래치시키고, 기록 검증전압으로서 VWV2를 사용하는 점이 다르다.

상기 "10"기록 처리(TS3)는 4치의 내의 하나의 상태인 소거상태("11")에 대하여, 메모리셀(MC)의 문턱치 전압을 제1 기록상태("10")를 얻기 위한 처리이고, 기록 검증전압으로서 VWV1을 사용한다. 이 "10"기록 처리(TS3)는 도 16과 거의 동일하지만, 데이터래치처리에서는 데이터래치회로(DLL, DLR)에 래치된 2비트의 "10"데이터에 응답하여 기록 인에이블로 하는 논리치의 제어데이터를 센스래치회로(SL)에 래치시키고, 기록 검증전압으로서 VWV1을 사용하는 점이 다르다. 상기 기록 검증전압은 도 18의 예로부터 밝힌 바와 같이, VWV3 〉VWV2 〉VWV1로 된다.

상기 이레틱/디스터브 검출처리(TS4)는 도 18의 D에도 나타낸 형태로 소거상태의 메모리셀의 문턱치 전압이 VWDS를 초과하고 있지 않는 가를 검출하는 "11"워드 디스터브검출처리, 그리고 "10"기록 처리된 메모리셀 트랜지스터의 문턱치 전압이 VWE1을 초과하고 있지 않은가를 검출하는 "10" 이레틱검출처리, "0"기록 처리된 메모리셀 트랜지스터의 문턱치 전압이 VWE2를 초과하고 있지 않은가를 검출하는 "0" 이레틱검출(VWE2)처리이다. 워드디스터브는 워드선 단위로 기록 고전압이 인가되는 성질상, 기록 비선택의 메모리셀에서도 어느 정도의 고전계로 되어 문턱치 전압이 소망하지 않게 높게되는 것이고, "11"워드 디스터브검출처리는 그것을 검출한다. 이레틱은 전자물성적인 확률에 의해 문턱치 전압이 소망하지 않게 높게 되는 상태이고, 상기 이레틱검출처리에서 그것을 검출한다.

상기 이레틱/디스터브 검출처리(TS4)까지의 일련의 처리결과가 정상이라면, 스테이터스 레지스터(180)에 패스플래그(pass flag)가 세트되고, 일련의 기록 처리가 종료된다. 상기 이레틱/디스터브 검출처리(TS4)에 의한 검출결과가 패일인 경우, 패일회수가 규정한 회수에 도달하여 있는지가 판정되고(WS2), 도달해 있지 않으면, 기록 섹터를 소거하고(WS6), 다시 "1"기록부터 다시 한다. 다시 하는 회수는 도시를 생략하는 카운터 수단에 유지되어 있고, 카운터수단의 계수치에 의해 패일회수가 규정치에 도달되었는가를 판정한다. 에러회수가 규정치에 도달된 경우에는 스테이터스 레지스터(180)에 패일플래그가 세트되어, 일련의 기록 처리가 이상(異常) 종료된다.

도 15에서 밝힌 바와 같이, 재소거를 행하여 다시 기록을 반복할 때, 기록섹터의 기록 데이터를 다시 외부에서 페치하는 것을 요구하지 않는다. 상기 스텝 WS1에서 데이터래치회로(DLL, DLR)에 일단 래치된 1섹터분의 기록 데이터는 상기 처리 TS1∼TS4를 행하여도 파괴되지 않고, 그대로 데이터래치회로(DLL, DLR)에 남아 있기 때문이다.

이것은 센스래치회로(SL)에 대한 상기한 기록 제어정보의 래치동작제어형태로 존재하는 것이다. 즉, 상기 센스래치회로(SL)가 래치해야 할 기록 제어정보는, 데이터래치회로(DLL, DLR)가 유지하고 있는 기록 데이터 비트를 사용한 연산을 기록 동작마다 행하여 생성하고, 그것을 센스래치회로(SL)가 래치한다. 예컨대, 도 7에 예시되는 바와 같이, 데이터래치회로(DLL, DLR)에 래치된 기록 데이터가 "1"이었다고 하면, 도 8에 예시되는 바와 같이, "1"상태는 제3의 기록 상태이다. 소거상태 후의 3회로 나눈 기록 동작이 도 10의 제2 상태(케이스 2)에서 행할 경우, 제1회째에 제1 기록상태를 얻기 위한 기록 동작시에 데이터래치회로(DLL, DLR)의 기록 데이터("1")를 사용하여 연산된 결과는 논리치 "1", 제2회째에 제2 기록상태를 얻기 위한 기록 동작시에 데이터래치회로(DLL, DLR)의 기록 데이터("1")를 사용하여 연산된 결과는 논리치 "1", 제3회째에 제3 기록상태를 얻기 위한 기록 동작시에 데이터래치회로(DLL, DLR)의 기록 데이터("1")를 사용하여 연산된 결과는 논리치 "0"으로 된다. 그와 같은 연산은 상기 스위치회로·연산회로어레이(30L, 30R, 31L, 31R)를 동작시켜 행한다. 따라서, 그 경우에는 메모리셀 트랜지스터는 제3회째의 기록시만, 기록용의 고전계가 드레인과 컨트롤 게이트의 사이에 인가되고, 당해 메모리셀에는 4치 내의 제3 기록 상태("1")가 실현된다.

이와 같이 하여, 3회로 나누어 기록 동작이 행해졌을 때, 최초로 데이터래치회로(DLL, DLR)에 래치된 기록 데이터는 파괴되지 않고, 그대로 유지되어 있다. 데이터래치회로(DLL, DLR)에 래치된 2비트의 기록 데이터를 기록동작마다 연산에 사용하여 매회 센스래치회로(SL)에 세트한다는 제어시퀀스를 채용하기 때문이다. 이레틱·디스터브 검출처리에 있어서도 마찬가지로, 데이터래치회로(DLL, DLR)에 래치된 2비트의 기록 데이터를 사용하여 연산된 결과를 매회 센스래치회로(SL)에 세트한다는 제어 시퀀스를 채용하기 때문에 이때도 최초에 데이터래치회로(DLL, DLR)에 래치된 기록 데이터는 파괴되지 않고, 그대로 유지되어 있다.

데이터래치회로(DLL, DLR)에 래치된 2비트의 기록 데이터를 사용한 연산결과를 센스래치회로(SL)에 래치시키는 처리(데이터래치처리)는 TS1∼TS4에서의 현재의 처리와의 관계에서 그 연산수법이 다르다.

도 21은 상기 데이터래치처리의 연산내용의일례를 논리적으로 나타낸 것이다. 도 21에서의 연산내용은 동작선택 메모리매트 측의 센스래치데이터(동작선택 메모리매트 측의 센스래치회로(SL)의 입출력노드데이터)에 관한 것이다. 이 연산수법은 비트선 프리차지전압을 0V, 0.5V, 1.0V의 3레벨로 하고, 센스래치회로(SL)에 의한 복수회의 센스동작에서 목적 데이터를 센스래치회로(SL)에 래치시키는 동작이다.

도 21에 있어서, A, B는 1개의 센스래치회로(SL)에 대응되는 2비트의 기록 데이터이고, A는 데이터래치회로(DLL)에 래치되는 상위 데이터 비트, B는 데이터 래치회로(DLR)에 래치되는 하위 데이터 비트이다. 도 21에 의하면, "1"기록데이터래치처리의 경우는 데이터 비트 A와 B의 반전데이터와의 논리합, "0"기록 데이터래치처리의 경우는 데이터 비트 A와 B와의 논리합, "10"기록 데이터래치처리의 경우는 데이터 비트 A의 반전데이터와 B와의 논리합이고, "0" 이레틱 검출데이터래치처리의 경우는 데이터 비트 A와 B의 음논리합, "10" 이레틱 검출데이터래치처리의 경우는 데이터 비트 A와 B의 반전데이터와의 논리곱, "11" 이레틱 검출데이터래치처리의 경우는 데이터 비트 A와 B의 논리곱으로 된다.

도 21의 연산논리를 채용한 경우, 데이터 비트 A, B의 논리치에 대한 연산결과의 논리치는 도 22에 나타낸 것과 같다. 상기한 바와 같이, 센스래치데이터의 논리치 "0"(로우레벨)이 기록 전계인가(기록 선택)를 의미한다.

도 27에는 상기 "1"기록 처리의 더욱 상세한 동작 플로우 차트가 나타난다. 상기 도면의 표현형식은 도 26과 동일하다. 우선, 데이터래치회로(DLL, DLR)에 2비트의 기록 데이터가 래치된다(스텝 1). 래치되어 있는 데이터가 "1", "0", "10", "11"의 4종류의 경우에 대해서 도시되어 있다. 다음에, 기록 선택 메모리매트 측의 비트선(G-BLR)에는 데이터래치회로(DLR)의 데이터를 전송한다. 기록 비선택 메모리매트 측의 비트선을 모두 0.5V로 프리차지한다(스텝 2). 상기 데이터전송은 M25R에 의한 비트선 디스차지 후, M26R, M27R에 의한 선택적인 프리차지에 의해 행해진다. 더욱 상세하게 설명하면, 비선택 메모리매트 측의 비트선(G-BLL)이 트랜지스터(M24L)를 통해 0.5V로 프리차지되고(a), 또한, 데이터래치회로(DLR)의 래치데이터에 따라서 M26R, M27R을 사용하여 비트선(G-BLR)이 0.0V 또는 1.0V로 프리차지된다(b).

스텝 3에서는 상기 (a), (b)의 결과에 따라서, 센스래치회로(SL)를 활성화하여 센스래치동작시킨다. 이것에 의해 센스래치회로(SL)의 좌우의 입출력노드(SL(L), SL(R))는 도면의 (c), (d)의 상태로 된다.

스텝 4에서는 비트선(G-BLL)의 전압은 (c)의 결과에 따라서 (e)의 전압을 채용하고, 또한, 다른 쪽의 비트선(G-BLR)은 논리치"0"으로 클리어된다.

스텝 5에서는 데이터래치회로(DLL)의 논리치"1"의 래치데이터에 의해 트랜지스터(M26L)를 온 동작시키고, 트랜지스터(M27L, M26L)를 통해 논리치"1"을 래치하는 데이터래치회로(DLL)에 대응되는 비트선(G-BLL)을 0V로 디스차지한다(g). 이때의 전압(FPC)은 접지전압으로 되어 있다. 또한, 센스래치회로(SL)의 쌍방의 입출력노드(SL(L), SL(R))를 트랜지스터(M5L, M5R)를 통해 논리치 "0"으로 클리어한다(h).

스텝 6에서는 선택 메모리매트 측의 비트선(G-BLR)을 0.5V로 프리차지한다(i). 그리고 스텝 7에서, 트랜지스터(M22R, M22L)를 온 동작시키고, 센스래치회로(SL)를 센스 동작시키면, 센스래치회로(SL)의 선택 메모리매트 측의입출력노드(SL(R))는 데이터래치회로(DLL, DLR)에 "1"이 래치되어 있는 경우에만 논리치 "0"을 래치한다(j).

스텝 8에서는 전원(SLP)은 기록 방지전압으로서 이용되는 6.0V로 된다. 센스래치회로(SL)에 있어서 동작선택 메모리매트 측의 입출력노드(SLR)의 래치데이터가 논리치 "1"인 경우에는 6V의 전원(SLP)이 트랜지스터(M22R)를 통해 비트선(G-BLR)에 공급되고, 입출력노드(SLR)의 래치데이터가 논리치 "0"인 경우에는 당해 입출력노드(SLR)에 접속되는 비트선(G-BLR)의 레벨은 0V를 유지한다. 이 0V의 비트선에 드레인이 접속된 메모리셀 트랜지스터에는 드레인과 컨트롤 게이트와의 사이에 기록 전압이 인가된다. 이때, 기록 방지 전압 6.0V가 인가되어 있는 비트선에는 기록에 필요한 고전계가 발생하지 않는다.

기록전압의 인가후는 스텝 9에 나타낸 바와 같이, 동작선택 메모리매트 측의 모든 비트선(G-BLR)이 1.0V로 프리차지되고, 동작비선택 메모리매트 측의 모든 비트선(G-BLL)이 0.5V로 디스차지된다. 이때, 센스래치회로(SL)에는 기록 시의 데이터래치처리에서 래치된 논리치의 데이터가 유지되어 있다. 도 16에 설명에서는 검증처리(WS13)의 전에도 데이터 래치처리(WS12)가 개재되어 있지만, 이것은 기록 전압인가전의 데이터래치처리(WS10)와는 개별로 고쳐 데이터래치처리를 행하는 것을 반드시 의미하는 것이 아니다. 데이터래치처리(WS12)는 기록 전압인가마다의 데이터래치처리(WS10)에서 치환할 수 있다. 도 27의 처리는 상기와 같이 이루어지고 있다.

스텝 10에서는 검증 전압(VWV3)에 의해 메모리셀의 선택동작이 행해지고, 메모리셀의 문턱치 전압이 검증 전압(VWV3)이상에 도달하고 있지 않을 경우에는 그 메모리셀의 비트선(G-BLR)이 0.0V로 디스차지된다. 그후, 스텝 11에서는 동작선택 메모리매트 측에 있어서, 기록 비선택 메모리셀의 비트선(G-BLR)이 1.0V로 프리차지된다. 즉, 기록 비선택 메모리셀에 대응되는 센스래치회로(SL)의 입출력노드는 논리치 "1"로 되어 있고, 이 논리치 "1"을 게이트에 받는 트랜지스터(M20R)가 온 동작되고, 동작전원(FPC)에서 비트선(G-BLR)에 1.0V가 공급된다. 따라서, 기록 대상메모리셀의 문턱치 전압이 목표전압에 도달하고 있으면, 동작선택 메모리매트의 모든 비트선(G-BLR)은 논리치 "1"로 된다. 스텝 12에서는 센스래치회로(SL)의 입출력노드가 클리어된 후, 센스래치회로(SL)에 비트선의 상태를 래치시키고, 상기 올 판정이 행해진다. 올 판정의 후, 비트선(G-BLR, G-BLL) 및 센스래치회로(SL)의 쌍방의 입출력노드가 접지전위로 클리어된다(스텝 13).

상기 "0" 기록 처리의 상세한 일례는 도 28에 나타나고, 상기 "10" 기록 처리의 상세한 일례는 도 29에 나타나 있다. 그들 처리내용은 데이터 래치처리의 점에서 "1"기록 처리와 다를 뿐이고, 그 다른 점은 도 21의 연산처리로부터 용이하게 이해가능하기 때문에 그들에 대한 상세한 설명은 생략한다.

상기 "11" 워드 디스터브 검출처리의 일례는 도 30에 나타난다. 그 처리는 스텝 38∼스텝 43의 "11"워드디스터브 데이터래치처리와, 스텝 44∼스텝 48의 "11"워드 디스터브 검출처리와 대별된다. "11"워드 디스터브 데이터래치처리는 상기한 데이터 래치처리와 유사하고, 도 21에서 설명한 연산논리를 실현하는 구체적인 처리이다. 또한, "11"워드 디스터브 검출처리는 도 27에서 설명한 "1"기록 검증처리와 유사하고, 검증 전압(VWV3)을 대신하여 워드 디스터브 검출전압(VWDS)을 사용하는 점 등에서 다를 뿐이기 때문에, 그 상세한 설명은 생략한다.

상기 "10" 이레틱검출처리의 상세는 도 31에 예시되고, "0" 이레틱 검출처리의 상세는 도 32에 예시되어 있다. 그들 각각의 처리는 이레틱 데이터래치처리와, 이레틱 검출처리와 대별되고, 이레틱 데이터래치처리는 상기한 데이터래치처리와 유사하고, 도 21에서 설명한 연산논리를 실현하는 구체적인 처리이다. 이레틱 검출처리는 도 27에서 설명한 "1"기록 검증처리와 유사하고, 검증 전압(VWV3)을 대신하여 이레틱 검출전압(VWE1, VWE2)을 사용하는 점 등에서 다를 뿐이므로 그 상세한 설명은 생략한다.

<추가기록 동작>

도 15에는 추가기록 동작의 플로우차트도 같이 나타내고 있다. 추가기입동작은 상기 "1"기록 처리(TS1)에 이르기까지의 처리가 기록 동작과는 다르다. 추가기록 동작도 워드선을 일단위로 하는 섹터기록과는 다르다. 플래시메모리는 추가기록 커맨드를 받으면, 다음 입력을 섹터 어드레스로서 페치하고, 섹터 어드레스 페치후의 입력을 기록 데이터로서 데이터래치회로(DLL, DLR)에 페치한다(WS3). 페치되는 섹터어드레스는 X어드레스이고, 이것에 의해, 기록 고전압을 인가하는 1개의 워드선을 선택하게 된다. 기록 데이터의 페치는 Y어드레스카운터(12)를 초기치로부터 점차 인크리먼트하면서 바이트 단위로 데이터래치회로(DLL, DLR)에 대하여 행해진다. 예컨대, 도 6에 나타낸 바와 같이, 하나의 센스래치회로 어레이(SLA)에 관한 한 쌍의 메모리매트(MML, MMR)에 할당된 데이터래치회로 어레이(DLLA, DLRA)에 기록 데이터가 래치된다.

기록 데이터를 래치한 후, 논리합성처리(WS4) 및 재소거 처리(WS5)가 행해지고, 그 후에 상기 "1"기록 처리(TS1) 내지 이레틱/디스터브검출처리(TS4)가 행해진다.

도 23에는 추가기록의 개념이 나타난다. 추가기록에 있어서, 기록 전압을 인가 가능한 메모리셀은 소거상태의 메모리셀로 된다. 도 23에는 메모리셀의 기억정보와 데이터래치회로(DLL, DLR)의 래치데이터(비트선 접속측 입출력노드의 논리치)와의 양쪽이 나타나 있다.

도 23의 (A)에 나타낸 바와 같이, 기록 상태의 메모리셀에 대하여는 기록을 금지하고, 입력데이터를 "11"로 제한하고 있다. 소거상태의 메모리셀(데이터 "11"을 저장하고 있다)에 대해서만 기록을 허용하고 있다. 따라서, 기록 상태의 메모리셀에 대응하는 데이터래치회로(DLR, DLL)에는 데이터 "11"이 입력되고, 소거상태의 메모리셀에 대응하는 데이터래치회로(DLR, DLL)에는 소망하는 기록 데이터 "1", "0", "10", "11"이 입력된다.

상기 논리합성처리에서는 도 23의 (B)에 나타낸 바와 같이, 데이터래치회로(DLL, DLR)에 입력된 추가기록 데이터와 메모리셀로부터 판독된 데이터에 의거하여 기록 상태의 불휘발성 메모리셀에는 동일한 기록 상태를, 또한 소거상태의 불휘발성 메모리셀에는 추가기록 데이터에서 지시되는 기록상태를 프로그램하기 위한 데이터를 논리합성처리하고, 논리합성처리에 의해 얻어진 데이터가 상기 데이터래치회로(DLR, DLL)에 래치된다. 그리고, 도 23의 (C)에 예시되는 바와같이 데이터래치회로(DLR, DLL)에 래치된 데이터에 의거하여 기록 처리가 행해진다.

도 17에는 상기 논리합성처리의 상세한 플로우차트가 예시된다. 논리합성처리의 최초는 하위 비트의 합성이다. 즉, 워드선 전압(VRW3)에 의한 판독(WS20)을 행하여 센스래치회로에 래치시키고, 또 워드선 전압(VRW1)에 의한 판독(WS21)을 행하고, WS20에 의한 판독결과와 WS21에 의한 판독결과에 대한 연산(1)(배타적 논리합 또는 배타적 음논리합연산)을 행하고, 기록 상태의 메모리셀로부터 판독된 정보의 하위 비트를 판정한다(WS22). 그리고, 데이터래치회로에 입력된 기록 데이터와 상기 연산(1)에서 연산된 결과에 대하여 연산(2)(논리합연산)을 행하고, 논리 합성된 추가기록 데이터의 하위 비트를 결정한다. 그 결과를 데이터래치회로(DLR)에 전송하여 래치시킨다(WS24). 상위 비트의 합성에서는 워드선 전압(VRW2)에 의한 판독(WS25)을 행하여 센스래치회로에 래치시킨다. 그리고, 데이터래치회로에 입력되어 있는 기록 데이터와 상기 WS25의 판독결과에 대하여 연산(3)(배타적 논리합 또는 배타적 음논리합연산)을 행하고(WS26), 논리 합성된 추가기록 데이터의 상위 비트를 결정한다. 그 결과를 데이터래치회로(DLL)에 전송하여 래치시킨다(WS27).

도 24에는 상기 논리합성처리(WS4)에 의해 얻어지는 하위 비트 및 상위 비트의 내용을 논리식에 의해 나타내고 있다. 상기 도면에 있어서, /는 논리반전부호(그것이 부여된 데이터가 논리 반전되는 것을 의미하는 부호)로서 사용하고 있다. 도면상에서는 O의 중에 +를 부여한 기호를 배타적 논리합 기호로서 사용하고 있고, 명세서 중에서는 'EXOR'을 배타적 논리합 기호로서 사용한다. 기호·는 논리곱기호로서 사용하고 있다. 하위 비트는 a0·/(b1'EXOR'b3), 상위 비트는 /a1'EXOR'/b2에 의해 얻어진다. a0은 데이터래치회로(DLR)에 래치된 추가기록 데이터의 하위 비트, a1은 데이터래치회로(DLL)에 래치된 추가기록 데이터의 상위 비트, b1은 VRW1에 의해 메모리셀로부터 판독된 데이터, b2는 VRW2에 의해 메모리셀로부터 판독된 데이터, b3은 VRW3에 의해 메모리셀로부터 판독된 데이터이다.

도 25에는 추가기록 처리에 의해 도 24의 결과를 얻기 위한 동작을 논리적으로 나타내고 있다. 상기 도면에 있어서, 센스래치회로(SL), 데이터래치회로(DLL, DLR)의 좌우에는 각각의 입출력노드의 값이 나타나 있다. 상기 도면에 있어서 VRW3 판독에 의한 판독결과는 센스래치회로(SL)에 유지되고, VRW1판독결과는 비트선(G-BLR)에 유지된다. 연산(1)에서는 센스래치회로(SL)의 래치데이터(b3)와 비트선(G-BLR)의 데이터에 대하여 배타적 논리합(b1'EXOR'b3)이 채용된다. 연산(2)에서는 추가기록 데이터의 하위 비트(a0)와 상기 연산(1)의 결과와의 논리합이 얻어지고, 이것이 논리 합성된 추가기록데이터의 하위 비트로서 데이터래치회로(DLR)에 래치된다. 논리합/(/a0+(b1'EXOR'b3))은 식의 변형을 개재하는 것에 의해, a0·/(b1'EXOR'b3)과 등가이다. 다음에 VRW2판독에 의한 판독데이터/b2,b2는 센스래치회로(SL)에 유지되고, 데이터/b2는 비트선(G-BLL)에 전송되고, 연산(3)에 추가기록 데이터/a1과 배타적 논리합이 채용되고, 이것이 논리 합성된 추가기록데이터의 상위 비트로서 데이터래치회로(DLL)에 래치된다.

도 33 및 도 34에는 추가기록 처리의 더욱 상세한 동작 플로우차트가 나타난다. 상기 도면의 표현형식은 도 26과 동일하다. 또한, 도 25에 기재한 스텝의 번호는 도 33 및 도 34에 기재한 스텝번호의 처리 대응된다.

우선, 데이터래치회로(DLL, DLR)에 2비트의 기록 데이터가 래치된다(스텝 1). 도면에는 메모리셀의 기억정보와 추가기록데이터와의 7가지 전체의 조합(도 23에서 설명한 조합)에 대하여 기재되어 있다. 이때의 비선택메모리매트측 데이터래치회로(DLL)의 입력데이터는 통상 기록의 경우와는 논리치 반전되어 있다. 이것은 후의 처리스텝수를 삭감하기 위해서이다. 스텝 2에서는 데이터를 판독하기 위해, 동작선택 메모리매트 측의 비트선(G-BLR)에 1V, 동작비선택 메모리매트 측의 비트선(G-BLL)에 리퍼런스용 0.5V를 프리차지한다. 스텝 3에서는 "1"데이터의 문턱치 전압과 "0"데이터의 문턱치 전압과의 사이의 전압(VRW3)을 워드선 선택레벨으로서 메모리셀의 데이터 판독을 행한다. "1"데이터 이외의 데이터의 문턱치 전압 분포를 가지는 메모리셀의 비트선이 디스차지된다. 그 결과는 센스래치회로(SL)에서 센스되어 래치된다(스텝 4).

다음에, 스텝 5에서 비트선(G-BLR, G-BLL)을 디스차지한 후, 동작선택 메모리매트 측의 비트선(G-BLR)에 1V, 동작비선택 메모리매트 측의 비트선(G-BLL)에 리퍼런스용 0.5V를 프리차지한다. 그리고, 스텝 6에서는 "10"데이터의 문턱치 전압과 "11"데이터의 문턱치 전압과의 사이의 전압(VRW1)을 워드선 선택레벨로서 메모리셀의 데이터판독을 행한다. "11"데이터의 문턱치 전압 분포를 가지는 메모리셀의 비트선이 디스차지된다. 그 결과는 센스래치회로(SL)에서 센스되어 래치된다(스텝 4). 그리고, 스텝 7에서는 센스래치회로(SL)의 입출력노드(SLR)의 값과 비트선(G-BLR)의 값과의 배타적 논리가 채용된다. 배타적 논리는 센스래치회로(SL)의입출력노드(SLR)의 값이 "1"일 때 트랜지스터(M20R)가 온 동작하고, "1"의 비트선(G-BLR)이 FPC를 향해 "0"으로 디스차지되는지의 여부에 의해 행해진다. 그와 같은 디스차지는 도 33의 (a)에서 발생한다. 이것에 의해, 메모리셀로부터 판독된 데이터의 하위 비트가 결정되고, 이것은 스텝 8에서 센스래치회로(SL)에 래치된다.

다음에, 스텝 9에서 비트선(G-BLR, G-BLL)이 디스차지된 후, 스텝 10에서 논리 합성된 추가기록 데이터의 하위 비트를 생성한다. 즉, 센스래치회로(SL)에 래치되어 있는 데이터와, 동작선택측 메모리매트의 데이터래치회로(DLR)의 래치데이터를 비트선(G-BLR)으로 전송하는 것으로, 상기 메모리셀로부터 판독된 데이터의 하위 비트와, 데이터래치회로(DLR)에 초기 로드된 추가기록 데이터의 하위 비트와의 논리합이 얻어진다. 이 논리합결과는 논리합성처리된 추가기록데이터의 하위비트로된다. 스텝 11에서 센스래치회로(SL) 및 데이터래치회로(DLR)가 클리어된 후, 스텝 12에서 상기 비트선(G-BLR)상의 논리합성처리된 추가기록데이터의 하위 비트가 데이터래치회로(DLR)에 래치되고, 다음 동작을 위해 스텝 13에서 비트선(G-BLR)이 클리어된다. 클리어와는 접지전압 또는 "0"으로의 디스차지이다.

다음 동작은 상위 비트의 합성처리이다. 우선, 스텝 14에서는 데이터를 판독하기 위해, 동작선택 메모리매트 측의 비트선(G-BLR)에 1V, 동작비선택 메모리매트 측의 비트선(G-BLL)에 리퍼런스용 0.5V를 프리차지한다. 스텝 15에서는 "10"데이터의 문턱치 전압과 "0"데이터의 문턱치 전압과의 사이의 전압 VRW2를 워드선 선택레벨로서 메모리셀의 데이터판독을 행한다. "11"데이터와 "10"데이터의 문턱치 전압 분포를 가지는 메모리셀의 비트선이 디스차지된다. 그 결과는 스텝 16에 있어서, 센스래치회로(SL)에서 센스되어 래치된다.

다음에, 스텝 17에서 비트선(G-BLR, G-BLL)을 디스차지한 후, 스텝 18에서 센스래치회로(SL)의 비선택 메모리매트 측 입출력노드(SLL)의 값을 비트선(G-BLL)에 전송한다. 그리고, 스텝 19에서 데이터래치회로(DLL)의 값과 비트선(G-BLL)의 값과의 배타적 논리가 채용된다. 배타적 논리는 데이터래치회로(DLL)의 입출력노드(DLLR)의 값이 "1"일 때 트랜지스터(M26L)가 온 동작하고, "1"의 비트선(G-BLL)이 FPC를 향해 "0"으로 디스차지되는지의 여부에 따라 행해진다. 그와 같은 디스차지는 도 34의 (b)에서 발생한다. 이것에 의해 비트선(G-BLL)에는 상기 메모리셀로부터 판독된 데이터의 상위 비트와, 데이터래치회로(DLL)에 초기로드된 추가 기록데이터의 상위 비트와의 배타적 논리합이 얻어진다. 이 배타적 논리합 결과는 논리합성처리된 추가기록데이터의 상위 비트로 된다. 스텝 20에서 센스래치회로(SL) 및 데이터래치회로(DLL)가 클리어된 후, 스텝 21에서 상기 비트선(G-BLL)상의 논리합성처리된 추가기록데이터의 상위 비트가 데이터래치회로(DLL)에 래치되고, 다음 동작을 위해 스텝 22에서 비트선(G-BLL)이 클리어된다.

논리합성처리된 추가기록 데이터의 상위 및 하위 비트가 데이터래치회로(DLL, DLR)에 래치된 후, 기록 대상 섹터에 대한 재소거가 행해지고(스텝 23), 그후에 당해 데이터래치회로(DLL, DLR)에 래치된 데이터를 사용한 기록처리가 행해진다. 기록 처리는 도 27의 스텝 2에 연결된다. 상기 재소거는 워드디스터브에 의한 영향(이 예에서는 문턱치 전압의 소망하지 않는 상승)을회피하기 위해, 기록 대상섹터내의 모든 메모리셀의 문턱치 전압을 내리기 위한 소거동작의 일종이다. 통상의 소거동작은 소거대상으로 되는 메모리셀의 전체가 일정하게 문턱치 전압 이하로 될 때까지 소거전압의 인가와 소거검증을 반복하는 처리지만, 재소거 처리의 경우에는 소거전압의 인가처리를 1회만 행하면 소기의 목적을 달성할 수 있다. 소거전압은 통상의 소거동작과 동일하면 좋다. 도 18의 (E)에는 추가기록전의 문턱치 전압 분포가 나타나고, 그것에 대하여 재소거 처리를 행한 후의 문턱치 전압 분포가 도 18의 (F)에 예시되어 있다.

도 36 내지 도 39에는 추가기록에서의 논리합성처리의 동작파형도의 일례가 나타난다.

<소거동작>

도 19에는 소거동작의 일례가 나타난다. 특히 제한되지 않지만, 소거동작도 섹터를 최소단위로서 행할 수 있다. 플래시메모리는 소거커맨드를 받으면, 다음 입력을 섹터 어드레스로서 페치한다. 페치되는 섹터어드레스는 X어드레스이고, 이것에 의해, 소거전압을 인가하는 1개의 워드선을 선택하게 된다. 소거동작이 지정되면, 최초로 소거 검증동작(소거검증 1)이 행해진다(ES1). 소거상태의 섹터에 대하여 소거가 지정되었을 때, 불필요한 동작을 생략하여 소거시간을 단축할 수 있다. 소거되지 않는 경우에는 소거대상섹터에 소거전압이 인가되고(ES2), 그것에 대하여 소거검증동작(소거검증 2)이 행해진다(ES3). 소거전압의 인가처리는 소거검증이 패스할 때까지(문턱치 전압이 VEV이하로 될 때까지) 반복된다. 소거검증이 패스되었을 때는 "11" 이레틱 검출이 행해진다(ES4). 이레틱 검출이 패일된 경우,기록 비트를 세트하고(ES5), 기록 검증(ES7)이 패스할 때까지 선택기록을 행하고(ES6), 기록검증(ES7)이 패스한 후는 다시 당해 기록에 대한 "11" 이레틱 검출을 행한다(ES8). "11" 이레틱 검출이 패일되었을 때는, "11" 이레틱 검출회수가 규정회수로 될 때까지 소거동작을 최초로부터 다시 한다.

도 20의 (A)에는 기록 상태에 대한 소거검증처리의 검증전압(VEV)과 소거동작에 의한 문턱치 전압 분포가 나타나 있다.

상기 이레틱 검출(ES4)에 의해 과소거가 검출되었을 때, ES5∼ES7의 처리는 그 과소거상태를 수정하는 디플릿 방지처리로 된다. 디플릿 방지처리에 의한 문턱치 전압 분포의 변화의 일례가 도 20의 (B)에 나타나 있다. ES8에서 나타내는 이레틱 검출은 ES6의 기록에 의한 워드선 디스터브에 의한 문턱치 전압의 소망하지 않는 상승을 검출하는 것이고, 디스터브에 의한 문턱치 전압 이상을 검출했을 때는 소거전압의 인가부터 다시 한다.

도 35에는 소거처리의 더욱 상세한 동작 플로우차트가 나타난다. 상기 도면의 표현형식은 도 26과 동일하다. 상기 도면에 있어서 「11」은 소거전압인가에 의해 문턱치 전압이 VEV이하로 되는 메모리셀을 상정하고 있고, 또한,「11아래」는 문턱치 전압이 VWV0이하로 되는 메모리셀, 즉, 디플릿 방지를 위한 재기록(write back)처리의 대상으로 되는 메모리셀을 상정하고 있다.

상기 소거검증(1)에 있어서는 우선, 동작선택 메모리매트 측의 비트선(G-BLR)에 1V, 동작비선택 메모리매트 측의 비트선(G-BLL)에 리퍼런스용 0.5V를 프리차지한다(스텝 1). 그리고 검증전압(VEV)을 예컨대 2.0V로서 동작선택 메모리매트측의 메모리셀을 선택한다. 선택된 메모리셀이 소거상태가 아니라면, 동작선택 메모리매트 측의 비트선은 디스차지되지 않는다(스텝 2). 이 상태를 센스래치회로(SL)에서 센스하고, 올 판정을 행한다(스텝 3). 도면의 예는 소거되어 있지 않은 경우를 나타내고 있다. 올 판정 후, 비트선(G-BLR, G-BLL) 및 센스래치회로(SL)를 클리어한다(스텝 4). 상기 소거검증(1)의 판정결과가 소거 미완료라면, 소거대상섹터의 메모리셀에 소거전압을 인가한다(스텝 5).

소거검증(2)에서는 우선, 동작선택 메모리매트 측의 비트선(G-BLR)에 1V, 동작비선택 메모리매트 측의 비트선(G-BLL)에 리퍼런스용 0.5V를 프리차지한다(스텝 6). 그리고 검증전압(VEV)을 예컨대, 2.0V로서 동작선택 메모리매트 측의 메모리셀을 선택한다. 선택된 메모리셀이 소거상태이면, 동작선택 메모리매트 측의 비트선은 디스차지된다(스텝 7). 이 상태를 센스래치회로(SL)에서 센스하여, 올 판정을 행한다(스텝 8). 도면의 예는 소거상태로 된 경우를 나타내고 있다. 올 판정의 후, 비트선(G-BLR, G-BLL) 및 센스래치회로(SL)를 클리어한다(스텝 9).

다음에, "11" 이레틱 검출이 행해진다. 우선, 동작선택 메모리매트 측의 비트선(G-BLR)에 1V, 동작비선택 메모리매트 측의 비트선(G-BLL)에 리퍼런스용의 0.5V를 프리차지한다(스텝 10). 그리고, 이레틱 검출전압(VWV0)을 예컨대 1.2V로서 동작선택 메모리매트 측의 메모리셀을 선택한다. 선택된 메모리셀이 과소거상태라면, 그 비트선은 디스차지된다(스텝 11). 이 상태를 센스래치회로(SL)에서 센스하여, 올 판정을 행한다(스텝 12).

도면의 예는 (a)의 부분에서 디스차지가 행해지고 있기 때문에, 스텝 12의올 판정결과는 패일이다. 그 경우에는 디플릿 방지를 위한 기록 처리가 행해진다. 이 기록 처리에서의 기록 전압인가의 가부(可否)는 스텝 12에서 센스래치회로(SL)에 래치된 값에 의해 결정된다. 즉, 스텝 12의 센스래치동작은 도 19의 상기 기록 비트세트처리(ES5)의 일례로서 위치시킨다. 스텝 13에서는 센스래치회로(SL)의 동작선택 메모리매트 측의 입출력노드(SLR)가 논리값 "1"의 비트선에 기록 방지전압(6.0V)이 부여되고, 선택 기록이 행해진다(스텝 13). 다음에, 검증을 위해 동작선택 메모리매트 측의 비트선(G-BLR)에 1V, 동작비선택 메모리매트 측의 비트선(G-BLL)에 리퍼런스용의 0.5V를 프리차지한다(스텝14). 그리고 기록 검증전압(VWV0)을 예컨대 1.2V로서 동작선택 메모리매트 측의 메모리셀을 선택한다. 선택된 메모리셀이 과기록상태이면, 그 비트선은 디스차지된다(스텝 15). 이 상태를 센스래치회로(SL)에서 센스하여, 올 판정을 행한다(스텝 16).

최후에, "11"워드 디스터브에 의한 "11" 이레틱 검출을 행하기 위해, 동작선택 메모리매트 측의 비트선(G-BLR)에 1V, 동작비선택 메모리매트 측의 비트선(G-BLL)에 리퍼런스용 0.5V를 프리차지한다(스텝 17). 그리고 디스터브검출전압(VWDS)을 예컨대 2.3V로서 동작선택 메모리매트 측의 메모리셀을 선택한다. 선택된 메모리셀의 문턱치 전압이 디스터브검출전압(VWDS)이하라면, 그 비트선은 디스차지된다(스텝 18). 이 상태를 센스래치회로(SL)에서 센스하여, 올 판정을 행한다(스텝 19). 스텝 19의 예는 디스터브의 영향을 받지 않는 경우이고, 도 19의 상기 "11" 이레틱 검출(ES8)이 패스된 상태에 상당한다. 최후에 스텝 20에서 센스래치회로(SL) 및 비트선(G-BLR, G-BLL)이 클리어된다.

도 12에는 이상 설명한 플래시 메모리의 동작상태마다의 각종 전압조건이 요약하여 도시되어 있다. 도 12에 있어서, "11"데이터의 판독 워드선 전압은 2.4V, "10"데이터의 판독 워드선 전압은 3.2V, "0"데이터의 판독 워드선 전압은 4.0V이다. "10"데이터기록 워드선 전압은 15.1V, "0"데이터기록 워드선 전압은 15.8V, "1"데이터기록 워드선 전압은 17.0V이다. "10"데이터검증워드선 전압은 2.8V, "0"데이터검증워드선 전압은 3.6V, "1"데이터검증워드선 전압은 4.5V이다. "11"워드 디스터브 검출전압은 2.3V, "10" 이레틱 검출 전압은 3.1V, "0" 이레틱 검출전압은 3.9V이다.

<플래시메모리카드>

도 40에는 상기 플래시메모리(1)를 사용한 패일 메모리 시스템의 일례 블록도가 나타나 있다. 190에서 나타낸 것은 특히 제한되지 않지만, PC카드화된 플래시메모리카드이고, ATA(AT Attachment)카드의 일종으로 된다. 이 플래시메모리카드(190)는 특히 제한되지 않지만 IDE(Integrated Device Electronics)에 준거한 표준버스(191)를 통해 퍼스너블컴퓨터 등의 컴퓨터(199)에 커넥터(190A)를 통해 착탈이 자유롭게 장착 가능하게 된다.

플래시메모리카드(190)는 버스인터페이스부(192), 라이트버퍼(193), ECC회로(194), 마이크로 컴퓨터(195), 플래시 메모리(1) 및 관리테이블메모리(197)를 가지고, 그들은 내부 버스(198)에 공통 접속되어 있다.

상기 버스인터페이스부(192)는 ATA카드 등의 사양에 준거하도록 표준버스(191)와의 사이에서의 인터페이스제어를 행한다. 라이트버퍼(193)는 표준버스(191)에서 공급되는 기록 데이터를 일시적으로 저장하는 데이터버퍼이고, 플래시메모리(1)에는 라이트버퍼(193)에 저장된 데이터가 기록된다. 상기 ECC회로(194)는 플래시메모리(1)에 저장된 데이터의 정밀도를 향상시키기 위한 에러 검출 및 에러정정기능을 가지는 회로이다. 상기 관리테이블 메모리(197)는 예컨대 플래시메모리나 EEPROM과 같은 전기적으로 치환 가능한 반도체 메모리에 의해 구성되고, 섹터 관리테이블 등이 형성되어 있다. 상기 마이크로 컴퓨터(195)는 플래시메모리카드(190)에 대한 억세스요구에 따라서 카드내부를 전체적으로 제어하고, 예컨대 플래시메모리(1)에 대한 동작의 지시나 상기 커맨드를 발생하여 플래시메모리(1)를 억세스 제어하거나 관리테이블메모리(197)를 제어한다.

이상 설명한 플래시메모리, 메모리카드, 데이터처리 시스템에 의하면, 이하의 작용효과를 얻을 수 있다.

[1] 외부에서 주어지는 기록데이터를 데이터래치회로(DLL, DLR)에 래치하고, 래치된 기록 데이터가 다치의 어느 문턱치에 대응하는지는 복수단계의 기록동작마다 판정하여 그 판정결과인 기록 정보를 센스래치회로(SL)에 래치시키고, 센스래치(SL)에 래치된 기록 정보에 따라서, 다치의 문턱치 전압을 메모리셀에 설정하기 위한 기록 동작을 단계적으로 행한다. 따라서, 기록 동작이 종료하여도 데이터래치회로(DLL, DLR)에는 당초 외부에서 공급된 기록 데이터가 남아있다. 따라서, 상기 워드 디스터브검출 또는 이레틱 검출의 결과에 의해, 메모리셀(MC)에 대한 다치 정보의 기록 동작을 다시 행할 경우에도 기록 데이터를 다시 외부에서 수취하는 것을 요구하지 않는다.

[2] 플래시메모리(1)는 추가기록 데이터의 입력(WS3), 메모리셀에서 판독된 데이터와 추가기록 데이터의 논리합성처리(WS4), 재소거(WS5), 및 기록(TS1∼TS4)을 거쳐 추가기록을 행한다. 논리합성처리(WS4)는 데이터래치회로(DLR, DLL)에 입력된 추가기록 데이터와 메모리셀(MC)에서 판독된 데이터에 의거하여 기록 상태의 불휘발성메모리셀에는 동일한 기록 상태를, 또한, 소거상태의 불휘발성 메모리셀에는 추가기록 데이터에서 지시되는 기록상태를 프로그램하기 위한 데이터를 생성하고, 생성된 데이터를 상기 데이터래치회로(DLR, DLL)에 래치시킨다. 따라서, 추가기록 동작이 종료하여도 데이터래치회로(DLR, DLL)에는 논리합성처리된 데이터가 남는다. 기록 동작의 완료까지 논리합성처리의 결과데이터를 데이터래치회로(DLR, DLL)에 유지하면, 그 래치데이터를 기록 이상에 대하여 재이용 가능하게 할 수 있고, 추가 기록 동작을 다시 행할 경우에 기록데이터를 다시 외부에서 수취하는 것을 요구하지 않는다. 따라서, 플래시메모리(1)를 억세스 제어하는 프로세서 등은 플래시메모리에 대한 기록 동작 후, 잠깐 동안, 기록 데이터를 워크메모리 등에 유지해 두지 않아도 되고, 플래시메모리(1)의 메모리억세스 또는 메모리억세스를 수반하는 데이터처리효과를 향상시킬 수 있다.

[3] 상기 논리합성처리에 의해 얻어진 데이터를 데이터래치회로(DLR, DLL)에 래치한 후, 데이터래치회로(DLR, DLL)에 래치된 논리합성처리결과의 데이터에 따라서 불휘발성 메모리셀에 기록을 행하기 전에, 당해 기록 동작의 대상으로 되는 불휘발성 메모리셀에 대하여 미리 소거동작(재소거, 약한 소거)을 행하는 것에 의해, 추가기록이라도 추가기록 직전의 메모리셀의 상태는 이미 소거상태로 되었기 때문에, 치환내성의 범위에서 추가기록의 회수제한을 철폐할 수 있고, 추가기록된 데이터의 신뢰성을 향상시킬 수 있다.

[4] 기록전압인가에 의한 문턱치 전압상태가 목적 문턱치 전압상태에 도달했는지 여부의 판정을 기록 전압의 인가처리마다 매회 상기 데이터래치회로(DLL, DLR)에 래치되어 있는 데이터를 사용하여 판정하기 때문에(WS12, WS13), 기록 초기의 단계 등에서 기록 검증동작에 의해 소기의 문턱치 전압에 도달된 것이 오류로 판정되어도 그 불량을 확인하여 재기록 가능하게 된다.

[5] 기록 후에 이레틱·디스터브검출을 실행하는 것에 의해, 기록에 의한 문턱치 전압 분포의 이상을 검출할 수 있다.

[6] 불휘발성 메모리셀에 다치로 정보기억을 행할 경우, 상기 이레틱·디스터브검출에 있어서, 과기록 상태로서 패일할 확률이 높은 워드 디스터브검출을 먼저 행하는 것에 의해, 패일할 경우에 패일의 상태를 검출할 때까지의 처리시간을 단축할 수 있다.

[7] 소거후, 디플릿 방지를 위해 과소거상태의 메모리셀에 대하여 재기록을 행하는 것에 의해, 소거상태의 메모리셀의 문턱치 전압을 일정 전압이상으로 할 수 있다. 또한, 상기 디플릿 방지를 위한 재기록을 행한 후, 디스터브검출을 행하는 것에 의해, 문턱치 전압의 이상을 검출할 수 있다. 이들에 의해 소거상태의 메모리셀의 문턱치 전압 분포를 균일화할 수 있다.

[8] 소거 전에 소거검증을 행하고, 패일된 섹터에 대해서만 소거를 행하는 것에 의해 소거동작의 불필요한 시간을 생략할 수 있다.

이상, 본 발명자에 의해 이루어진 발명을 실시형태에 의거하여 구체적으로 설명했지만, 본 발명은 그것에 한정되지 않고, 그 요지를 일탈하지 않는 범위에 있어서 여러 가지 변경 가능한 것은 말할 것도 없다.

예컨대, 1개의 메모리셀이 보유하는 정보는 4치에 한정되지 않고 그 이상이라도 좋다. 예컨대 8치로 하는 경우, 비트선에 접속되는 데이터래치회로의 수를 더욱 증가시키면 된다. 또한, 데이터래치처리의 연산수법은 상기 설명에 한정되지 않고, 적당히 변경 가능하다. 또한, 메모리매트의 수, 기록 전압조건, 소거전압조건, 검증전압조건 등도 적당히 변경가능하다. 또한, 소거상태와 기록 상태는 상기한 설명과는 반대로 정의하는 것도 가능하다. 플래시 메모리의 메모리매트는 앤드(AND)형에 한정되지 않고, 노아(NOR)형, 디노아(DiNOR)형, 난드(NAND)형 등의 다른 구조로 하는 것도 가능하다.

또한, 본 발명에 관한 반도체 장치는 플래시메모리와 같은 메모리매트에 한정되지 않고, 플래시메모리내장 마이크로 컴퓨터 등의 데이터처리용 또는 논리동작용의 반도체 장치에도 넓게 적용할 수 있다. 또한, 본 발명은 EEPROM에도 적용가능하다.

본원에 있어서 개시되는 발명중 대표적인 것에 의해 얻어지는 효과를 간단하게 설명하면 하기와 같다.

즉, 개개의 메모리셀에 다치의 정보를 기록하기 때문에 외부로부터 데이터래치회로에 공급된 기록 데이터가 기록 동작에 의해서도 손실되는 것은 없다. 따라서, 기록 동작이 종료하여도 데이터래치회로에는 당초외부에서 공급된 기록 데이터가 남아 있기 때문에, 워드 디스터브검출 또는 이레틱 검출의 결과에 의해, 메모리셀에 대한 다치정보의 기록 동작을 다시 행할 경우에도 기록 데이터를 다시 외부에서 수취하는 것을 요구하지 않는다.

또한, 메모리셀에 대한 다치정보의 기록 동작을 다시 행할 경우에 기록 데이터를 다시 외부에서 수취하는 것을 요구하지 않는다.

메모리셀에서 판독된 데이터와 추가기록 데이터와의 논리합성을 행하고, 그 논리합성결과를 데이터래치회로에 래치하여 추가기록을 행하기 때문에, 추가기록동작이 종료하여도 데이터래치회로에는 논리합성처리된 데이터가 남는다.

추가기록을 완료할 때까지 상기 논리합성결과를 데이터래치회로에 유지하는 것에 의해, 이레틱 기록 이상에 대하여 재기록할 경우에 기록데이터를 다시 외부에서 수취하는 것을 요구하지 않는다. 이 점에서도 반도체 장치의 메모리 억세스 또는 메모리 억세스를 수반하는 데이터처리효율을 향상시킬 수 있다.

추가기록을 위한 기록 전압인가전에 재소거(약한 소거)을 행하는 것에 의해 치환 내성의 범위에서 추가기록의 회수제한을 철폐할 수 있다.

기록 검증동작에 있어서 매회, 데이터래치회로의 초기데이터를 사용하여 판정하는 것에 의해, 기록의 초기의 단계 등에서 기록 검증동작에 의해 소기의 문턱치 전압에 도달한 것이 오류로 판정되어도 그 불량을 확인하여 다시 기록 가능하게 된다.

기록 후에 이레틱·디스터브검출을 실행하는 것에 의해, 문턱치 전압 분포의이상을 검출할 수 있다. 불휘발성 메모리셀에 다치로 정보기억을 행할 경우, 상기 이레틱·디스터브검출에 있어서, 과기록 상태로서 패일하는 확률이 높은 워드 디스터브검출을 먼저 행하는 것에 의해, 패일하는 경우에 패일상태를 검출할 때까지의 처리시간을 단축할 수 있다.

소거후, 디플릿 방지를 위해 과소거상태의 메모리셀에 대하여 재기록을 행하여 소거상태의 메모리셀 문턱치 전압을 일정한 전압 이상으로 할 수 있다.

상기 디플릿 방지를 위한 재기록을 행한 후, 디스터브검출을 행하여 문턱치 전압의 이상을 검출할 수 있다.

소거전에 소거검증을 행하고, 패일된 섹터에 대하여 소거를 행하는 것에 의해 소거동작의 불필요한 시간을 생략할 수 있다.

Claims

전기적으로 소거 및 기록 가능한 복수개의 불휘발성 메모리셀이 접속되는 비트선과, 비트선에 접속되는 센스래치회로 및 데이터래치회로와, 상기 불휘발성 메모리셀에서 센스래치회로를 통해 판독한 정보를 데이터래치회로에 래치시키고, 또 데이터래치회로에 래치된 데이터에 의거하여 불휘발성 메모리셀에 대한 기록 동작을 제어하는 제어수단을 포함하고,

상기 제어수단은 추가기록데이터를 데이터래치회로에 입력하고, 입력된 추가기록 데이터와 메모리셀에서 판독된 데이터에 의거하여 기록상태의 불휘발성 메모리셀에는 동일한 기록 상태를, 또한 소거상태의 불휘발성 메모리셀에는 추가기록 데이터에서 지시되는 기록상태를 프로그램하기 위한 데이터를 논리합성처리하고, 논리합성처리에 의해 얻어진 데이터를 상기 데이터래치회로에 래치시키고, 래치된 데이터에 따라서 불휘발성 메모리셀에 기록을 행하는 것을 특징으로 하는 반도체 장치
제 1 항에 있어서,

상기 제어수단은 상기 논리합성처리에 의해 얻어진 데이터를 기록 이상(異常)에 대하여 재이용 가능하게 상기 데이터래치회로에 유지하는 것을 특징으로 하는 반도체 장치.
제 2 항에 있어서,

상기 제어수단은 상기 논리합성처리에 의해 얻어진 데이터를 데이터래치회로에 래치한 후, 데이터래치회로에 래치된 논리합성처리결과의 데이터에 따라서 불휘발성 메모리셀에 기록을 행하기 전에, 당해 기록동작의 대상으로 되는 불휘발성 메모리셀에 대하여 미리 소거동작을 행하는 것을 특징으로 하는 반도체 장치.
한쌍의 입출력단자를 가지는 센스래치회로와, 센스래치회로의 각각의 입출력단자에 대응하여 설치된 비트선과, 비트선에 접속되어 전기적으로 소거 및 기록 가능한 복수개의 불휘발성 메모리셀과, 비트선에 접속되는 복수개의 데이터래치회로와, 상기 불휘발성 메모리셀에 프로그램 되어 있는 문턱치 전압상태에 따라서 당해 불휘발성 메모리셀에서 센스래치회로를 통해 판독된 정보를 4치 이상의 다치(多値) 정보로서 복수개의 데이터래치회로에 래치시키고, 또한 복수개의 데이터래치회로에 래치된 다치 정보에 의거하여 불휘발성 메모리셀에 기록의 문턱치 전압상태를 프로그램하는 제어수단을 포함하고,

상기 제어수단은 다치정보로서의 추가기록데이터를 데이터래치회로에 입력하면, 입력된 추가기록데이터와 당해 불휘발성 메모리셀에서 판독된 다치 정보에 의거하여 기록의 문턱치 전압상태를 가지는 불휘발성 메모리셀에는 동일한 기록의 문턱치 전압상태를, 또한 소거의 문턱치 전압상태를 가지는 불휘발성 메모리셀에는 추가기록데이터에서 지시되는 기록의 문턱치 전압상태를 프로그램하기 위한 다치정보를 논리합성처리하고, 논리합성처리에 의해 얻어진 다치정보를 데이터래치회로에래치시키고, 래치된 다치정보에 따라서 불휘발성 메모리셀의 문턱치 전압상태를 프로그램하는 것을 특징으로 하는 반도체 장치.
제 4 항에 있어서,

상기 제어수단은 상기 논리합성처리에 의해 얻어진 다치정보를, 기록 이상(異常)에 대하여 재이용가능하게 상기 데이터래치회로에 유지하는 것을 특징으로 하는 반도체 장치.
제 5 항에 있어서,

상기 제어수단은 상기 논리합성처리에 의해 얻어진 다치정보를 데이터래치회로에 래치한 후, 데이터래치회로에 래치된 논리합성처리결과의 다치정보에 따라서 불휘발성 메모리셀의 문턱치 전압상태를 프로그램하기 전에 당해 문턱치 전압상태를 프로그램하는 대상으로 되는 불휘발성 메모리셀에 대하여 미리 소거동작을 행하는 것을 특징으로 하는 반도체 장치.
제 6 항에 있어서,

불휘발성 메모리셀에 기록 전압을 인가할지 여부는 센스래치회로에 래치되는 데이터의 논리치에 의해 결정되고, 상기 제어수단은 다치정보에 따른 기록의 문턱치 전압상태를 불휘발성 메모리셀에 형성할 때, 상기 센스래치회로에 기록 전압인가를 지시하는 논리치의 데이터를 세트하는 것을 특징으로 하는 반도체 장치.
전기적으로 소거 및 기록 가능한 복수개의 불휘발성 메모리셀이 접속되는 비트선과, 비트선에 접속되는 센스래치회로 및 데이터래치회로와, 상기 불휘발성 메모리셀에서 센스래치회로를 통해 판독된 정보를 데이터래치회로에 래치시키고, 또한 데이터래치회로에 래치된 데이터에 의거하여 기록 단위인 섹터단위로 불휘발성 메모리셀에 대한 기록동작을 제어하는 제어수단을 포함하고,

상기 제어수단은 기록동작에 있어서, 데이터래치회로에 래치된 데이터를 사용하여 기록대상 섹터내의 기록선택으로 되는 불휘발성 메모리셀에 기록전압을 인가함과 동시에, 기록 전압인가에 의한 문턱치 전압상태가 목적 문턱치 전압상태에 도달했는지 여부의 판정을 기록 전압의 인가처리마다 매회 상기 데이터래치회로에 래치되어 있는 데이터를 사용하여 판정하는 것을 특징으로 하는 반도체 장치.
제 8 항에 있어서,

상기 제어수단은, 기록동작의 후에 계속하여 당해 기록동작에 의해 프로그램된 문턱치 전압이 목적 문턱치 전압에 대하여 과기록 상태인지 아닌지를 검출하는 이레틱·디스터브 검출을 행하는 것을 특징으로 하는 반도체 장치.
제 8 항에 있어서,

상기 제어수단은 상기 불휘발성 메모리셀에 프로그램되어 있는 문턱치 전압상태에 따라서 당해 불휘발성 메모리셀에서 센스래치회로를 통해 판독된 정보를 4치 이상의 다치정보로서 복수개의 데이터래치회로에 래치시키고, 또 복수개의 데이터래치회로에 래치된 다치정보에 의거하여 기록 단위인 섹터단위로 불휘발성 메모리셀에 기록의 문턱치 전압상태를 프로그램하는 다치정보 기억기능에 대응될 때, 상기 이레틱·디스터브 검출에 있어서, 과기록 상태로서 패일할 확률이 높은 워드 디스터브검출을 먼저 행하는 것을 특징으로 하는 반도체 장치.
전기적으로 소거 및 기록 가능한 복수개의 불휘발성 메모리셀이 접속되는 비트선과, 비트선에 접속되는 센스래치회로 및 데이터래치회로와, 상기 불휘발성 메모리셀에서 센스래치회로를 통해 판독된 정보를 데이터래치회로에 래치시키고, 또 데이터래치회로에 래치된 데이터에 의거하여 기록 단위인 섹터단위로 불휘발성 메모리셀에 대한 기록동작을 제어하는 제어수단을 포함하고,

상기 제어수단은 소거후 디플릿 방지를 위해 과소거상태의 메모리셀에 대하여 기록을 행하여, 소거상태의 메모리셀의 문턱치 전압을 일정 전압이상으로 맞추는 것을 특징으로 하는 반도체 장치.
제 11 항에 있어서,

상기 제어수단은 상기 디플릿 방지를 위한 기록을 행한 후, 디스터브검출을 행하여 문턱치 전압의 이상(異常)을 검출하는 것을 특징으로 하는 반도체 장치.
제 12 항에 있어서,

상기 제어수단은 소거 전에 소거검증을 행하고, 패일한 섹터에 대하여 소거를 행하는 것을 특징으로 하는 반도체 장치.
제 1 항 내지 제 13 항 중의 어느 한 항에 기재된 반도체 장치와, 당해 반도체 장치의 억세스제어를 행하는 억세스제어수단을 포함하여 이루어지는 것을 특징으로 하는 데이터처리 시스템.
제 14 항에 있어서,

상기 억세스제어수단을 외부와 인터페이스시키는 인터페이스 수단을 더 포함하고, 불휘발성 메모리 카드를 구성하는 것을 특징으로 하는 데이터처리 시스템.
1개의 워드선과,

상기 워드선에 결합된 복수의 불휘발성 메모리셀과,

상기 복수의 불휘발성 메모리셀에 대응하여 설치되고, 한 쌍의 입출력 노드를 각각 가지는 복수의 제1 래치회로와,

상기 복수의 제1 래치회로의 각각의 한 쌍의 입출력노드의 한쪽에 각각 결합되고, 또 상기 복수의 불휘발성 메모리셀이 결합되는 복수의 제1 비트선과,

상기 복수의 제1 래치회로의 각각의 한 쌍의 입출력노드의 다른 쪽에 각각 결합된 복수의 제2 비트선과,

상기 복수의 제1 비트선에 결합된 제2 래치회로와,

상기 복수의 제2 비트선에 결합된 제3 래치회로와,

상기 제1 내지 제2 비트선에 각각 결합된 제1 내지 제2 논리합성회로와,

상기 제1 내지 제3 래치회로 및 제1 내지 제2 논리합성회로에 결합되고, 상기 제1 내지 제3 래치회로 및 제1 내지 제2 논리합성회로의 동작을 제어하는 제어회로를 포함하고,

상기 복수의 불휘발성 메모리셀은 제1 문턱치 전압을 가지는 제1 메모리셀군과, 상기 제1 문턱치와 다른 제2 문턱치 전압을 가지는 제2 메모리셀군을 포함하고,

상기 제어회로는 상기 제1 메모리셀군내의 제1 메모리셀의 문턱치 전압을 상기 제1 문턱치 전압에서 상기 제2 문턱치 전압으로 변경할 때,

(1) 상기 제1 메모리셀의 문턱치 전압의 변화를 규정하는 데이터를 상기 제1 메모리셀이 결합된 제1 내지 복수의 비트선에 대응하는 제2 및 제3 래치회로로 저장하도록 제어하고,

(2) 상기 제2 메모리셀군의 각 메모리셀의 문턱치 전압에 대응하는 데이터를 각 메모리셀이 결합된 1 내지 복수의 비트선에 결합된 상기 제1 래치회로로 판독함과 동시에, 상기 판독된 데이터를 상기 제2 메모리셀군내의 메모리셀이 결합된 상기 제1 내지 제2 논리합성회로에 의해 논리 합성하여 상기 제2 메모리셀군내의 메모리셀이 결합된 1 내지 복수의 비트선에 대응하는 제2 내지 제3 래치회로에 저장하도록 제어하고,

(3) 상기 제2 메모리셀군의 각 메모리셀의 문턱치 전압을 제1 문턱치 전압으로 변경하고,

(4) 그후, 상기 제2 내지 제3 래치회로에 저장된 상기 데이터에 따라서, 상기 제1 내지 제2 논리합성회로 및 상기 제1 내지 제3 래치회로를 제어하고, 상기 제1 메모리셀의 문턱치 전압을 상기 제1 문턱치 전압에서 제2 문턱치 전압으로 변경시킴과 동시에, 상기 제2 메모리셀군내의 메모리셀의 문턱치 전압을 원래의 제2 문턱치 전압으로 변경하는 것을 특징으로 하는 반도체 장치.
제 16 항에 있어서,

상기 제2 문턱치 전압은 복수의 값 중에서 선택된 1개인 것을 특징으로 하는 반도체 장치.
제 16 항에 있어서,

상기 제1 문턱치 전압은 소거상태를 규정하는 문턱치 전압으로 되고, 상기 제2 문턱치 전압은 기록 상태를 규정하는 문턱치 전압이며,

상기 제2 문턱치 전압은 복수의 값 중에서 선택된 1개인 것을 특징으로 하는 반도체 장치.
제 18 항에 있어서,

상기 제2 문턱치 전압은 3치 중에서 택일적으로 선택되는 전압인 것을 특징으로 하는 반도체 장치.
제1 문턱치 전압을 가지는 제1 메모리셀 군과, 상기 제1 문턱치와 다른 제2 문턱치 전압을 가지는 제2 메모리셀군을 포함하는 복수의 불휘발성 메모리셀의 문턱치변경방법으로서,

상기 제1 메모리셀군내의 제1 메모리셀의 문턱치 전압의 변화를 규정하는 데이터를 상기 제1 메모리셀이 결합된 1 내지 복수의 비트선에 대응하는 제1 및 제2 래치회로로 저장하는 제1 저장공정과,

상기 제2 메모리셀군의 각 메모리셀의 문턱치 전압에 대응하는 데이터를 각 메모리셀이 결합된 1 내지 복수의 비트선에 결합된 제3 래치회로로 판독하는 공정과,

상기 판독된 데이터를 논리합성회로에 의해 논리합성하고, 상기 제2 메모리셀군내의 메모리셀이 결합된 1 내지 복수의 비트선에 대응하는 제1 내지 제2 래치회로에 저장하는 제2 저장공정과,

상기 제2 메모리셀군의 각 메모리셀의 문턱치 전압을 제1 문턱치 전압으로 변경하는 공정과,

상기 제1 내지 제2 래치회로에 저장된 상기 데이터에 따라서 상기 논리합성회로 및 상기 제1 내지 제3 래치회로를 제어하고, 상기 제1 메모리셀의 문턱치 전압을 상기 제1 문턱치 전압에서 제2 문턱치 전압으로 변경시킴과 동시에, 상기 제2 메모리셀군내의 메모리셀의 문턱치 전압을 원래의 제2 문턱치 전압으로 변경하는 공정을 포함하는 것을 특징으로 하는 불휘발성 메모리셀의 문턱치변경방법.
제 20 항에 있어서,

상기 제1 저장공정은, 상기 제1 문턱치 전압을 규정하는 데이터를 상기 제2 메모리셀군내의 메모리셀이 결합된 1 내지 복수의 비트선에 대응하는 제1 및 제2 래치회로로 저장하는 공정을 더 포함하는 것을 특징으로 하는 불휘발성 메모리셀의 문턱치변경방법.
1개의 워드선과, 상기 워드선에 결합된 복수의 불휘발성 메모리셀과, 상기 복수의 불휘발성 메모리셀에 대응하여 설치되고, 한 쌍의 입출력노드를 각각 가지는 복수의 제1 래치회로와, 상기 복수의 제1 래치회로의 각각의 한 쌍의 입출력노드의 한쪽에 각각 결합되고, 또 상기 복수의 불휘발성 메모리셀이 결합되는 복수의 제1 비트선과, 상기 복수의 제1 래치회로의 각각의 한 쌍의 입출력노드의 다른 쪽에 각각 결합된 복수의 제2 비트선과, 상기 복수의 제1 비트선에 결합된 제2 래치회로와, 상기 복수의 제2 비트선에 결합된 제3 래치회로를 포함하는 반도체 장치에 있어서, 상기 불휘발성 메모리셀의 문턱치 전압을 제1 문턱치 전압에서 상기 제1 문턱치 전압과 다른 제2 문턱치 전압으로 변경하는 불휘발성 메모리셀의 문턱치의 변경방법으로서,

상기 제2 내지 제3 래치회로로, 상기 제1 문턱치 전압에서 상기 제2 문턱치 전압으로 변경하는 것을 규정하는 데이터를 저장하는 공정과,

상기 제2 내지 제3 래치회로내에 저장된 데이터를 논리 합성하여 상기 제1래치회로의 정보를 전압인가정보로 설정하는 설정공정과,

상기 전압인가정보에 따라서, 상기 불휘발성 메모리셀로 전압을 인가하는 전압인가공정과,

상기 전압인가공정 후, 상기 제2 내지 제3 래치회로에 저장된 상기 데이터에 의거하여 상기 불휘발성 메모리셀의 문턱치 전압이 상기 제2 문턱치 전압으로 도달했는지의 여부를 검사하는 검사공정을 포함하고,

상기 검사공정은, 그 문턱치 전압이 상기 제2 문턱치 전압으로 도달해 있지 않은 불휘발성 메모리셀에 대하여 전압이 인가될 때마다 행해지는 것을 특징으로 하는 불휘발성 메모리셀의 문턱치변경방법.