TW487908B - Semiconductor device, data processing system and a method for changing threshold of a non-volatile memory cell - Google Patents

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487908 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（1 ) 本發明關於具電氣抹除及寫入可能之非揮發性記憶格 的半導體裝置，特別關於1個記憶格對應4値以上之多値 資訊之臨界値電壓可予以程式化之快閃記憶體等非揮發性 半導體裝置及非揮發性記憶格之臨界値電壓變更方法，例 如使用該非揮發性半導體裝置之檔案記憶體系統等資料處 理系統適用之有效技術。 對浮動閘極注入或放出電子以記憶資訊之非揮發性半 導體裝置，例如快閃記憶體被提供。快閃記憶體具備具浮 動閘極、控制閘極、源極及汲極之記憶格電晶體。該記憶 格電晶體，當於浮動閘極注入電子則臨界値電壓上昇，由 浮動閘極放出電子則臨界値電壓下降。上述記憶格電晶體 ，係依相對於資料讀出用字元線電壓（控制閘極施加電壓 )之臨界値電壓之高低來記憶資訊。雖未特別限制，本說 明書中記憶格電晶體之臨界値電壓低之狀態稱爲消去狀態 ，高之狀態稱寫入狀態。 此種快閃記憶體，及1個記憶格電晶體記億4値以土 資訊者。此種多値記憶體之記載文獻有例如日經微元件（ 1 9 9 4年1月號）第48頁及49頁，或特開平9 一 2 9 7 9 9 6號公報。 多値記憶體中，例如消去狀態，及相對消去狀態之臨 界値電壓互異之第1〜第3寫入狀態之中選擇1個狀態’ 則1個記憶格電晶體可存4値資訊。若寫入動作之前可進 行消去，則只需令第1〜第3寫入狀態之全部爲非選擇’ 或選擇任一寫入狀態，則可進行4値資訊記憶。該寫入動 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） I I ϋ ϋ 1 ϋ ϋ ί 1· ·1 ^1 · —.1 ϋ § ϋ ϋ 1· ϋ · 1 I ϋ ϋ I _1 ϋ I I 1 n a— a— ϋ ·ϋ .1 1 I 1 a— I 1 ϋ ·1 ϋ ·1 β— I .(請先閱讀背面之注意事項再填寫本頁) 487908 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（2 ) 作中，爲得上述第1〜第3寫入狀態之各個之所謂選擇寫 入動作與否之寫入控制資訊爲必要。爲保持此種寫入控制 資訊，可使用設於位元線之感測閂鎖電路及資料閂鎖電路 〇 感測閂鎖電路係由例如靜態閂鎖器構成，該感測閂鎖 電路之一對輸出入端分別接位元線之一端，各位元線接上 述記憶格電晶體之汲極。又，各位元線之另一端接資料閂 鎖電路。感測閂鎖電路，當於記憶格電晶體之控制閘極施 加讀出電壓或確認電壓時，係用於感測源/汲極間是否流 入電流之狀態。此時，感測閂鎖電路之一方之動作非選擇 之位元線預充電爲參考位準。又，控制閘極與汲極之間形 成高電位差進行寫入時，藉使每一記憶格之汲極電壓提昇 或降低，來區別記憶格之寫入選擇或非選擇。此情況下， 感測閂鎖電路將響應於寫入選擇/非選擇之資料閂鎖。該 閂鎖資料爲寫入控制資訊。 此種寫入控制資訊，係依外部供給之寫入資料之每2 位元介由資料轉換電路生成，並於寫入選擇位元線之感測 閂鎖電路及共有該感測閂鎖電路之位元線對之各感測閂鎖 電路被閂鎖。以字元線單位進行寫入動作時，關共有該字 元線之全位元線，寫入控制資訊被事先閂鎖於上述感測閂 鎖電路及資料閂鎖電路。 寫入動作爲，首先，依閂鎖於感測閂鎖電路之寫入控 制資訊決定第1寫入狀態之有無。其次，依由一方之資料 閂鎖電路內部傳送至感測閂鎖電路之寫入控制資訊來決定 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 5- I ·1 aMmm *ϋ n am— ϋ ·ϋ mrL^m —mw 1* φ I I mmMB tat tmMm i_i tmmm · ϋ —Hi mmmw mmmt n I I 1_1 ϋ 11 —A' ft—· ϋ ^ .1 I I I I mKmm i·— ϋ ϋ n ·ϋ « Μϋ I •(請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 487908 A7 _____B7 五、發明說明（3 ) 第2寫入狀態之有無。又，依由另一方資料閂鎗電路內部 傳送至感測閂鎖電路之寫入控制資訊來決定第3寫入狀態 之有無。如此則可將以2位元資料特定之4値資訊存於丄 個s3億格。上述桌1〜弟3寫入狀態之寫入動作中進行對 是否到達各寫入狀態分配之臨界値電壓之調查的確認動作 〇 此時，記憶格中，對第1〜第3各寫入狀態存在設定 爲過寫入狀態，設爲過寫入狀態時，無法區別前後寫入狀 態中之臨界値電壓，例如，設爲第i寫入狀態之記憶格之 臨界値電壓高至與第2寫入狀態之臨界値電壓無法區別之 情況存在。此情況下，爲從最初校正寫入動作，對寫入對 象之記憶格進行消去動作後，再度進行上述寫入動作。 但是，一旦進行上述第1〜第3寫入狀態之寫入動作 ，亂感測問1電路之寫入控輕資訊被由資料閂 氣麗停送之另二募入控赳豈訊g新厘消去〇因此， 1.里A 再寫入動作之進丄Μ 。如此則存取快閃記憶體之控制電路，在對快 閃記憶體之寫入動作後，暫時間需將寫入資料保存於工作 記憶體，對快閃記憶體之存取控制之負荷變大，成爲快閃 記億虛理效率降低之原因。 又，上述事情爲追加寫入時亦同樣。例如，快閃記憶 體，被硬碟裝置等磁碟記憶裝置之檔案系統及互換之檔案 記憶系統等利用。此時，快閃記憶體之記憶領域之一部分 分配爲和使用者不同之管理領域。以字元線單位寫入、消 ^紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ' ---I---i--I l· — I • ·1 i-i ϋ ϋ ϋ «I a 1 n I ϋ ϋ ϋ ϋ I I ϋ ·1 .1. 1 I ϋ IW ϋ 1 ϋ ϋ ·1 ·1 ϋ ϋ I 1 1 H ϋ ϋ I (請先閱讀背面之注意事項再填寫本頁) 487908 A7 B7 經濟部智慧財產局員工消費合作社印製 五 '發明說明（4 ) 去可能之快閃記憶體中，字元線1係分之記憶格（稱爲扇 區）分配爲使用者領域及管理領域，於該管理領域，記憶 著表示對應扇區之使用者領域之有效性之資訊或更新次數 之次數。此種記憶資訊，在性質上，需於扇區內和使用者 資料之更新之進行不同。作爲此種要求之對策之寫入動作 態樣爲追加寫入。 追加寫入動作中，附設爲寫入選擇之記憶格供給追加 寫入資料，但因寫入動作以扇區單位進行，故需先使設爲 寫入非選擇記憶格之資料退避，退避資料與追加寫入資料 合倂進行寫入動作。 但是，此情況下，過渡寫入狀態產生時，亦需從最初 開始修正寫入動作，此時，若從外部再度取入再寫入資料 時，和上述寫入動作同樣地，存取控制快閃記憶體之控制 電路，在對快閃記憶體之追加寫入動作之後，需將追加寫 入資料暫時保持於工作記憶體等，快閃記憶體存取控制之 負擔變大，導致快閃記憶體存取或資料處理效率降低。· 又，本發明人針對快閃記憶體之寫入確認動作檢討。 寫入動作中，重複寫入高電壓之施加及確認，並一點一點 地變化臨界値電壓。此種動作過程中，當檢出記憶格之臨 界値電壓狀態到達目標値時，使於該記憶格所接位元線之 感測閂鎖電路鎖固寫入電壓阻止資訊，之後，對判斷成爲 寫入臨界値電壓狀態之記憶格不再度施加寫入電壓。但是 ，因寫入動作初期階段幾乎所有記憶格未達所要寫入之臨 界値電壓，寫入確認時，流入記憶格之源極之電流變大， ,(請先閱讀背面之注意事項再填寫本頁) - 訂---------線丨 -1 I earn met IN* I ·-1 ϋ 1 1- -I -I n 1 ϋ ϋ ϋ 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 487908 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（5 ) 視爲臨界値電壓變高。因此，於寫入動作初期階段’寫入 確認動作被漏掉之記憶格之中，有可能存在著未到達所要 寫入之臨界41電壓狀態者。狀況下，被判斷爲到達寫入臨 界値電壓狀態之記憶格無法再度施加寫入電壓，此種構成 丨同況不是很好。 又，本發明人針對消去動作加以檢討。依此，發現若 考慮消去動作後之寫入動作之效率化，或寫入資料之信賴 性’則消去狀態之記憶格，其臨界値電壓之分布儘量有一 化乃重要。 本發明目的在於提供一種，由外部供給之追加寫入資 料，或爲了退避而從記憶格讀出之資料，於每一追加寫入 動作不致消失之半導體裝置。 本發明另一目的爲提供，再度進行追加寫入動作時， 追加寫入資料不必再從外部接受之半導體裝置。 本發明另一目的爲提供，在寫入確認動作，即使判斷 爲所要之臨界値電壓時，再度設爲確認動作之對象，以提 昇寫入確認動作之信賴性的半導體裝置。 本發明另一目的爲提供，消去狀態之記憶格之臨界値 電壓分布均一化之半導體裝置。 本發明另一目的爲提供非揮發性記憶格之臨界値電壓 變更方法。 以下簡單說明本發明之代表性者之槪要。 (1 )第1觀點之本發明爲提供一種，經由追加寫入 資料之輸入（w S 3 )，從記憶格讀出之資料及追加寫入 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -8- ^1 ^1 ^1 ·ϋ ϋ Γ I .V· II 0 H ϋ n _ϋ ·_1 ϋ n · ·ϋ ϋ 1 ϋ n I ϋ I ^1 _ (請先閱讀背面之注意事項再填寫本頁) -1 ϋ I ϋ 1 I ϋ II ϋ H ϋ · 487908 A7

k料之邏輯合成處理（WS4)、消去（WS5)、及寫 入（TS1〜TS4)以進行追加寫入之半導體裝置 )，及其1界値電壓變更方法。此半導體裝置係，記憶格 之資訊記憶爲2値或多値均可。 詳言之爲，半導體裝置係包含有： 連接有電氣抹除及寫入可能之多數個非揮發性記憶格 (MC)的位元線（G — BLR，G — BLL);及連接 iu兀線的感測問鎖電路（3乙）及資料問鎖電路（〇]^1^ ’DLL) •’及將由上述非揮發性記憶格介由感測閂鎖電 路續出之資料問鎖於資料問鎖電路，或依問鎖於資料問鎖 電路之資料封非揮發性記憶格進行寫入動作控制的控制裝 置（1 8 )。 經濟部智慧財產局員工消費合作社印製 上述控制裝置’係將追加寫入資料輸入資料閂鎖電路 ，依輸入之追加寫入資料及從記憶格讀出之資料，於寫入 狀態之非揮發性記憶格對相同寫入狀態，或於消去狀態之 非揮發性記憶格對以追加寫入資料指示之寫入狀態，進符 程式用資料之邏輯合成處理，並將邏輯合成處理所得資料 閂鎖於上述資料閂鎖電路，依閂鎖之資料對非揮發性記憶 格進行寫入者。 依此，可在將邏輯合成處理資料閂鎖於資料閂鎖電路 狀態下進行追加寫入。詳言之爲，令邏輯合成處理資料閂 鎖於資料閂鎖電路’依多數階段之每一寫入動作判斷閂鎖 資料對應例如多値之任一臨界値電壓，並將該判斷結果之 寫入控制資訊閂鎖於感測閂鎖電路，依感測閂鎖電路閂鎖 -9 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 487908 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（7 ) 之寫入控制資訊，階段性進行將多値之臨界値電壓設定於 記憶格之寫入動作。 因此’ j卩使追加寫入動作終了，於資料閂鎖電路乃殘 留邏輯合成處理資料。只需在寫入動作完了之前將邏輯合 成處理之結果資料保持於資料閂鎖電路，該閂鎖資料可於 寫入異常時再利用，再度進行追加寫入動作時，不必再從 外部接受寫入資料。因此，存取一控制半導體裝置之控制 電路，於半導體裝置之寫入動作後，可暫時不必將寫入資 料保持於工作記憶體等，可提昇半導體裝置之存取或記憶 體存取伴隨之資料處理效率。 將上述邏輯合成處理所得資料閂鎖於資料閂鎖電路後 ，依資料閂鎖電路閂鎖之邏輯合成處理結果之資料對非揮 發性記憶格進行寫入之前，可對該寫入動作對象之非揮發 性記憶格預先進行消去動作（消去回復、弱消去）。依此 ，即使追加寫入時，追加寫入時之記憶格狀態被槪略均値 爲消去狀態，故在更新寫入耐性範圍內可撒消追加寫入之 次數限制，提昇追加寫入資料之信賴性。 上述裝置特化爲4値以上之多値資訊記憶之具體內容 之半導體裝置係包含：具一對輸出入端的感測閂鎖電路； 及對應感測閂鎖電路之各輸入端設置之位元線；連接位元 線之電氣抹除及寫入可能之多數非揮發性記憶格；及連接 位元線的多數資料閂鎖電路；及響應於程式寫入上述非揮 發性記憶格之臨界値電壓狀態以從該非揮發性記憶格介由 感測閂鎖電路讀出之資訊作爲4値以上之多値資訊閂鎖於 • — — — — — — — — — — I·1111111 ^ — — — — — — — I— I 一 (請先閱讀背面之注意事項再填寫本頁) -B1.1 It ·ϋ 1- 本紙張尺度適用中國國家標準（CNS)A4規格（210 χ 297公釐） •10- 487908 A7 B7 五、發明說明（8 ) 多數資料閂鎖電路，並依閂鎖於多數資料閂鎖電路之多値 資訊將寫入之臨界値電壓狀態程式寫入非揮發性記憶格的 控制裝置；_ 上述控制裝置，當作爲多値資訊之追加寫入資料輸入 資料閂鎖電路時，依輸入之追加寫入資料及由該非揮發性 記憶格讀出之多値資訊，於具寫入之臨界値電壓狀態之非 揮發性記憶格對相同寫入之臨界値電壓狀態，或於具消去 之臨界値電壓狀態之非揮發性記憶格對以追加寫入資料指 示之寫入之臨界値電壓狀態，進行程式用多値資訊之邏輯 合成處理並將邏輯合成處理所得多値資訊閂鎖於上述資料 閂鎖電路，依閂鎖之多値資訊對非揮發性記憶格之臨界値 電壓狀態進行程式化者。 (2 )第2觀點之本發明，不管多値或2値，每次使 用以寫入資料原始閂鎖之資料閂鎖電路（D L R、D L L )之閂鎖資料進行寫入確認即，半導體裝置係包含有： 連接有電氣抹除及寫入可能之多數個非揮發性記憶格 的位元線；及連接位元線的感測閂鎖電路及資料閂鎖電路 ;及將由上述非揮發性記憶格介由感測閂鎖電路讀出之資 料閂鎖於資料閂鎖電路，或依閂鎖於資料閂鎖電路之資料 以寫入單位之扇區單位對非揮發性記憶格進行寫入動作控 制的控制裝置（1 8 )。 上述控制裝置，於寫入動作中，係使用資料閂鎖電路 閂鎖之資料對寫入對象扇區內設爲寫入選擇之非揮發性記 憶格施加寫入電壓（W S 1 1 )之同時，針對寫入電壓施 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） • — — — —I — rrlll· — — (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 一-0, · ϋ I I 1 ϋ ϋ ϋ I ϋ ϋ 1 If n I ι> ϋ I I I ϋ ·ϋ ϋ H ϋ ϋ ϋ I ·1 1 -11 - 經濟部智慧財產局員工消費合作社印製 487908 A7 —__ B7 五、發明說明（9 ) 加產生之臨界値電壓狀態是否達目的臨界値電壓狀態之判 斷’於每一次寫入電壓之施加處理時使用上述資料閂鎖電 路閂鎖之資J斗判斷（w S 1 2，W S 1 3 )。 依此裝置，每次使用資料閂鎖電路保持之資料進行寫 入確認動作，因此，寫入初期階段等即使因寫入確認動作 致誤判到達所要之臨界値電壓時，可確認該不良而再寫入 〇 寫入係執行標移干擾檢測，即可檢出寫入之臨界値電 壓分布異常。 又，於非揮發性記憶格進行多値狀態記憶時，於上述 標移干擾檢測中，可先進行失敗槪率高之字元干擾檢測。 依此，失敗情況時，失敗狀態檢出之處理時間可縮短。 (3 )第3觀點之本發明，不論爲多値或2値，消去 後，爲消耗（deplete )防止而對過消去狀態之記憶格進行 回寫（選擇臨界値電壓爲一定電壓以下之記憶格寫入）， 使消去狀態之記憶格之臨界値電壓均整爲一定電壓以上。 又，進行上述消耗防止用之回寫後，進行干擾檢測以檢出 臨界値電壓之異常。依此，可使消去狀態之記憶格之臨界 値電壓分布均一化。 消去前進行消去確認，僅對失敗扇區進行消去。依此 ，可節省消去動作之不要時間。 (4 )上述半導體裝置可爲例如快閃記憶體之·單一半 導體基板上形成之半導體記憶體或快閃記憶體安裝於單晶 片之微電腦或微處理器等。上述半導體記憶體化之快閃記 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） —— — — — — II 11111111 I j (請先閱讀背面之注意事項再填寫本頁) - 487908 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（10 ) 億體，可構成作爲P c卡之非揮發性記憶卡等資料處理系 統。此資料處理系統，係將快閃記憶體化之半導體裝置， 及進行該半-導體裝置之存取控制的存取控制裝置，及使上 述存取控制裝置與外部作介面的介面裝置包含於卡片基板 之構成。 較佳實施例 (快閃記憶體之全體構成） 圖’<爲本發明一例之快閃記憶體1之全體電路方塊圖 。快閃記憶體1，係爲1個記憶格記憶2位元資訊的4値 快閃記憶體。 圖中，記憶陣列3具有記憶體區塊，資料閂鎖電路及 感測閂鎖電路。該記憶體區塊具多數電氣抹除、消去可能 之非揮發性記憶格電晶體。記憶格電晶體（亦稱快閃記憶 格），如圖分所示，係由例如形成於半導體基板或 # SUB內之源極S及汲極D，及在源極S與汲極D間之 通道領域介由隧道氧化膜形成之浮動閘極F G，及在浮動 閘極F G介由層間絕緣膜重疊之控制閘極c G構成。控制 閘極C G接字元線6，汲極D接位元線5，源極S接源極 線（未圖示）。

快閃記憶體1之外部輸出入端I / 〇 〇〜I / 0 7， 兼作爲位址輸入端，資料輸入端，資料輸出端，指令輸入 端。外部輸出入端I / 0 0〜I / 0 7輸入之X位址信號 介由多工器7供至X位址緩衝器8。X位址解碼器9將X 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ϋ ϋ ϋ ·ϋ ϋ ϋ ^1 ϋ n l^i I 0 1 mmmme I Imam Βϋ I ϋ · · ^1 ϋ ϋ ί IB. I 線J (請先閱讀背面之注意事項再填寫本頁) -13 - 487908 A7 _ B7 五、發明說明（11 ) 位址緩衝器8輸出之內部互補位址信號解碼以驅動字元線 〇 上述位《71：線5之一端側，設有後述之感測閂鎖電路（ s L )，另一端側同樣設有後述之資料閂鎖電路（D L L ，DLR)。位元線5係依Y位址解碼器輸出之選擇 信號於Y閘極陣列電路1 3被選擇。由外部輸出入端 I / 0 0〜I / 0 7輸入之Y位址信號於γ位址計數器 1 2被預設，以預設値爲起點依序昇順之位址信號供至上 述Y位址解碼器1 1。 Y閘極陣列電路1 3選擇之位元線，在資料輸出動作 時’被導通於輸出緩衝器1 5之輸入端，在資料輸入動作 時介由輸入緩衝器1 7導通於資料控制電路1 6之輸出端 。輸出緩衝器15，輸入緩衝器17及輸出入端1/〇〇 〜I / 0 7之連接，係於多工器7控制。由輸出入端 I / 0 0〜I / 0 7供給之指令介由多工器7及輸入緩衝 器1 7供至模式控制電路1 8。 · 於控制信號緩衝電路1 9被供給作爲存取控制信號之 晶片能動信號C E b ，輸出能動信號〇E b，寫入能動信 號WEb、序列時脈信號SC、重置信號RESb及指令 能動信號C D E b。模式控制電路1 8，係依該信號之狀 態控制與外部之信號介面機能。又，依輸入指令控制內部 操作。對輸出入端I /0 0〜I /0 7之指令輸入或資料 輸入時，上述信喊C E D b爲肯定，指令輸入時信號 WE b爲肯定，資料輸入時WE b爲否定。位址輸入時， 本紙張尺度適用中國國家標準(CNS)A4規格（210 X 297公釐） —_ <請先閱讀背面之注意事項再填寫本頁) 嗾 經濟部智慧財產局員工消費合作社印製

一50’ ^1 ϋ ϋ ϋ I ϋ 1 ϋ ϋ ϋ I I 1_ι ϋ ^1 ϋ -ϋ ϋ I n 1 ϋ I 1 I ϋ I 經濟部智慧財產局員工消費合作社印製 487908 Α7 Β7 五、發明說明（12 ) 信號C D E b爲否定，信號WE b爲肯定。依此，模式控 制電路1 8可區別由部輸出入端I /0 0〜I /〇 7經多 工器輸入之-指令、資料及位址。模式控制電路1 8，於消 去或寫入動作中令Ready .Busy信號R/B b設爲肯定並將 該狀態通知外部。 內記電源電路（內部電壓產生電路）2 0，用以產生 消去、寫入、確認、讀出等之各種內部電壓的動作電源 2 1，並供至上述X位址解碼器9或記憶格陣列3。 .模式控制電路1 8，係依輸入指令控制快閃記憶體1 全體。快閃記憶體1之動作，基本上由指令決定。快閃記 憶體之指令如圖Y所定，有讀出、消去、寫入、追加寫入 等。圖中，指令碼爲1 6進位表記，以記號Η表示。 快閃記憶體1，爲表示其內部狀態具有狀態暫存器 180，其內容，可藉令信號OEb爲肯定而由輸出入端 I/O 0〜I/O 7讀出。狀態暫存器1 8 0之各位元內 容及輸出入端I/O 0〜I/O 7之對應示於圖/5。 · 圖Y爲上述記憶體陣列3所含資料閂鎖電路及感測閂 鎖電路之關係。於中央配置感測閂鎖電路S L之陣列 S L A，於感測閂鎖電路S L之一方之輸出入節點S L L 側配置開關電路、運算電路陣列3 0 L、記憶體區塊 Μ M L、開關電路、運算電路陣列3 1 L、及上位資料閂 鎖電路D L L之陣列D L L Α。另一方之輸出入節點 S L R側同樣地配置開關電路，運算電路陣列3 0 R、記 憶體區塊Μ M R、開關電路、運算電路陣列3 1 R、及下 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -15- • I I — I I I I ,1^ ·111 — 11 ^^ — — — — I, (請先閱讀背面之注意事項再填寫本頁) - 經濟部智慧財產局員工消費合作社印製 A7 B7 i、發明說明（13 ) 位資料閂鎖電路D L R之陣列D L R A。又，如圖6所示 ’著眼於一對位元線把握其構成時，於靜狀閂鎖狀態之感 測閂鎖電路-S L之一對資料輸出入節點sLL、SLR介 由位元線G — B L L、G — B L R設資料閂鎖電路d L L 、D L R。資料閂鎖電路D L L、D L R可閂鎖介由Y閘 極陣列電路1 3供給之寫入資料位元。依此例，快閃記憶 體1 ，具有8位元線輸出入端1/〇〇〜1/〇7，故1 次之寫入資料輸入可於4對位元線之資料閂鎖電路D L L 、D L R設定寫入資料。資料設定態樣，如圖vf所示與資 料閂鎖電路D L L、D L R成對之輸出入端I / 〇 4〜 I / 0 0間之對應關係般，被設爲一定。此處之說明，寫 入單位爲字元線單位，故在1條分之字元線上連接之選擇 端子之全記憶格之位元線相關之資料閂鎖電路D L L、 D L R設定寫入資料後，施加寫入電壓進行寫入動作。 1/05 及 1/01、 1/06 及 1/02、 1/07 及 1/03和上述1/04及1/00同樣地，爲成對。 ， 圖2之快閃記憶體1欲實現之多値資訊記憶技術中， 1個記憶格之資訊記憶狀態，爲從消去狀態（“ 1 1 ” ） ，第1寫入狀態（“10” ）、第2寫入狀態（“ 〇 〇 ” )、第3寫入狀態（“ 0 1 ” ）之中選擇之1個狀態。全 部4種資訊記憶狀態，係由2位元資料決定之狀態。即2 位元資料記憶於1個記憶格，該4値資料與臨界値電壓之 關係係如圖8之臨界値電壓分布圖所示般。 爲得圖Y之臨界値電壓分布，可於消去後之寫入動作 — — — — — — — — • ϋ 1 ϋ ϋ I 一 ff ϋ n «ϋ ϋ ϋ ϋ 1 I 線丨一 (請先閱讀背面之注意事項再填寫本頁) -Βϋ ϋ i·— 1· If «ϋ mtmw ι 本紙張尺度適用中國國家標準（CNS)A4規格（210 χ 297公釐） -16- 經濟部智慧財產局員工消費合作社印製 487908 A7 B7 五、發明說明（14 ) 時將施加於字元線之寫入確認電壓設爲互異之3種電壓， 依序切換此3種電壓，分3次進行寫入動作。圖8中， V W V 1 W V 2，V W V 3分別爲第1寫入狀態、第 2寫入狀態、第3寫入狀態使之寫入確認電壓。 此3次之寫入動作中，字元線及位元線之電壓施加狀 態之一例示於圖％。寫入選擇之位元線施加0 V，非選擇 位元線施加6 V。未特別限制，字元線可設爲例如1 7 V 。隨上述寫入高電壓施加時間之加長，記憶格之臨界値電 壓上昇。3種寫入臨界値電壓控制，可由高電壓狀態之時 間控制，或施加於字元線之高電壓位準控制來進行。 位元線施加Ο V或6 V，係由感測閂鎖電路S L閂鎖 之寫入控制資訊之邏輯値決定。寫入動作選擇記憶體區塊 側控制爲，感測閂鎖電路之閂鎖資料爲邏輯値“ 1 ”時寫 入非選擇，邏輯値“ 0 ”時寫入選擇，其詳細如後述。又 ，如圖9所示，扇區一次消去時，選擇字元線爲一 1 6 V ，非選擇字元線設爲〇 V，選擇位元線爲2 V。 - 對上述感測閂鎖電路S L之寫入控制資訊之閂鎖動作 ，係於上述3次寫入動作之每一動作被控制。該寫入控制 於上述模式控制電路1 8進行’此時’上述感測閂鎖電路 S L閂鎖之寫入控制資訊，係在每一寫入動作使用資料閂 鎖電路DLL、 DLR保持之寫入資料位元進行運算產生 ，將其閂鎖於感測閂鎖電路S L。例如，圖7所示，設資 料閂鎖電路D L L、D L R閂鎖之寫入資料爲“ 〇 1 ” ’ 則如圖8所示，“ 0 1 ”狀態爲第3寫入狀態’消去狀態 -^1 ^1 ϋ ϋ ϋ i-i ϋ· ϋ i-i ϋ · ϋ ϋ ϋ n ϋ ϋ^ot a 1 ·ϋ ϋ ϋ ϋ ϋ I I ϋ ϋ ·ϋ I Ml· -ϋ ϋ ·ϋ ϋ ϋ ^1 ϋ 1 I I ·ϋ I ϋ ϋ mmmam ϋ ϋ · (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） •17- 487908 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（15 ) 後之3次寫入動作，採用圖1 〇之第2態樣所示依臨界値 電壓之低之順序產生寫入狀態之寫入順序時，第1次（i )爲得第1肩入狀態之寫入動作時使用資料閂鎖電路 DLL、DLR之寫入資料（“〇1” ）運算之結果（寫 入控制資訊）設爲邏輯値“ 1，，，第2次（2 )爲得第2 寫入狀態之寫入動作時使用資料閂鎖電路D L L、D L R 之寫入資料（“ 〇 1 ” ）運算之結果爲邏輯値“ 1 ”，第 3次（3 )爲得第3寫入狀態之寫入動作時使用資料閂鎖 電路D L L、D L R之寫入資料（“ 〇 1 ” ）運算之結果 設爲邏輯値“ 0 ” 。此種運算，係令上述開關電路，運算 電路陣列（31L、30L或31R、30R)動作而進 行。因此，僅第3次（3)寫入時，寫入電壓被施加，於 該記憶格實現4値電之第3寫入狀態（“ 0 1 ” ）。 如此，即使分3次進行寫入動作，最初資料閂鎖電路 閂鎖之寫入資料未被破壞，繼續維持。即，採用令資料閂 鎖電路D L L、D L R閂鎖之2位元寫入資料，於每一寫 入動作由上述開關電路、運算電路陣列（31L、30L 、及3 1 R、3 0 R )運算，將運算結果設定於感測閂鎖 電路S L之控制順序。 又’寫入動作中，變化臨界値電壓之順序等並不限於 圖之第2態樣所示。如第1態樣（Case 1 )由臨界値 電壓高者設定起，或如第3態樣（Case 3 )般對任一寫入 狀態在1次寫入動作所得臨界値電壓變化率設爲相同，或 如第4態樣（Case 4 )或第5態樣（Case 5 )般控制均可 本紙張尺度適用中國國家標準（cnS)A4規格（210 X 297公釐） — — — — — — — Γ — — — — — — — — — — II 一：^ I 1 — — — — — — I I I I I If I I — — — — — — — — — — — —I. (請先閱讀背面之注意事項再填寫本頁) 487908 A7 B7 五、發明說明（16 ) 。即，於ca se 4，在第1次（1)寫入令在設爲資 料“ 0 0 ”〜“ 0 1 ”之記憶格之臨界値電壓變化爲“ (請先閱讀背面之注意事項再填寫本頁) 0 0 ”對應^之臨界値電壓。之後，在第2次（2 )寫入， 從第1次（1 )寫入中設爲資料“ 0 0 ”對應之臨界値電 壓之記憶格之中，令應設爲資料“ 0 1 ”之記憶格之臨界 値電壓變化爲資料“ 0 1 ”對應之臨界値電壓。之後，在 第3次（3 )寫入，令應設爲資料“ 1 0 ”之記憶格之臨 界値電壓變化爲資料“ 1 0 ”對應之臨界値電壓。於 case 5，第1次（1)寫入，係和case 4同 樣，令應設爲上述資料“ 0 0 ”〜“ 0 1 ”之記憶格之臨 界値電壓變化爲“ 0 0 ”對應之臨界値電壓。其次，於第 2次（2 )寫入，令應設爲資料“ 1 0 ”之記憶格之臨界 値電壓變化爲資料“ 1 0 ”對應之臨界値電壓。之後，於 第3次（3)寫入，從第1次（1)寫入中應設爲資料“ 0 0 ”對應之臨界値電壓之記憶格中，令應設爲資料“ 0 1 ”之記憶格之臨界値電壓變化爲資料“ 0 1 ”對應之 臨界値電壓。 經濟部智慧財產局員工消費合作社印製 資料讀出動作時，施加於字元線之字元線選擇位準電 壓設爲3種，依序變更3種字元線選擇位準進行3次讀出 動作，令各讀出動作中由記憶格讀出之2値（1位元）資 料閂鎖於感測閂鎖電路4。閂鎖時，進行運算將感測閂鎖 內容以2位元資訊反映於資料閂鎖電路。3次感測閂鎖電 路結果於資料閂鎖電路D L L、D L R所得2位元，設爲 該記憶格保有之4値資訊對應之資料。 -19- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 487908 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（17 ) Η 爲圖2之快閃記憶體就佈局觀點表現之方塊圖 1 1中。模式控制電路1 8由指令解碼器，狀態資訊儲存 R〇Μ、R—0 Μ解碼器、R〇M控制系電路、CPU、及 狀態暫存器、測試系電路構成。又，Y位址計數器1 2包 含冗長救濟控制系電路。又，圖2之多工器7及輸入緩衝 器1 7 ’於圖1 1係以輸入緩衝器7 0、資料之信號配線 ’及主放大器1 7來實現。圖2之控制信號緩衝器電路 1 9由控制ig號輸入緩衝器1 9 A及資料輸出入控制電路 1 9 B構成。於記憶體陣列3，挾持感測閂鎖電路陣列 S L A於其兩側設2組記憶體區塊Μ M R、Μ M L。 (記憶體陣列之詳細） 以下，說明上述記憶體陣列之詳細。圖1爲快閃記憶 體中以感測閂鎖電路及資料閂鎖電路爲中心之電路構成之 一例。圖爲1個感測閂鎖電路S L之左右一對位元線G —BLL、G — BLR之周圍構成之代表。由圖1可知> 左右一對位元線G — B L L、G — B L R之周圍構成係以 感測閂鎖電路S L爲中心呈鏡面對稱構造。 •記憶體區塊MML、 MMR具電氣寫入更新可能之多 數記憶格M C (以數個爲代表圖示）。1個記憶格M C， 如圖3所示，由具控制閘極、浮動閘極、源極、及汲極之 電氣更新寫入可能之1個電晶體（記憶格電晶體）構成。 記憶格之佈局構造，並未特別限制，可設爲所謂A N D型 。於記憶體區塊Μ M R側如圖示般，於A N D型構成中， 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -20· -I ! I I I I 訂·1!!! ·*^ I 一 (請先閱讀背面之注意事項再填寫本頁) - 經濟部智慧財產局員工消費合作社印製 487908 A7 B7 五、發明說明（18 ) 多數記憶格電晶體介由構成其共用之源極及汲極的各擴散 層（半導體領域）並列配置，構成汲極之擴散層介由選擇 電晶體M U接位元線G - B L R，構成源極之擴散層介由 選擇電晶體M2接共用源極線VMMR。S S 1爲選擇電 晶體Μ 2之開關控制信號，S D i爲選擇電晶體Μ 1之開 關控制信號。W L爲接記憶格M C之控制閘極之字元線。 記憶體區塊MML亦爲同樣構成。又，說明書之圖面中， Ρ通道型M S S電晶體於其基本閘附加箭頭，以和Ν通道 型Μ〇S電晶體區別。 感測閂鎖電路S L由一對C Μ〇反相器形成之靜態閂 鎖器，即一方之CM〇反相器之輸入端接另一方CM〇S 反相器之輸出端構成之電路，構成。SLR、 SLL爲感 測閂鎖電路S L之一對輸出入節點。S L P、S L N爲感 測閂鎖電路S L之動作電源。Μ〇S電晶體Μ 5 L、 M5R選擇性將輸出入節點SLL、 SLR放電。 資料閂鎖電路D L R由一對C Μ〇反相器形成之靜態 閂鎖器，即一方之C Μ ◦反相器之輸入端接另一方 CMOS反相器之輸出端構成之電路，構成。DLRR、 D L R L爲資料閂鎖電路D L R之一對輸出入節點。 D L P R、D L Ρ N爲資料閂鎖電路D L R之動作電源。 M〇S電晶體M6L、M7L之串接電路與MOS電晶體 Μ 6 R、Μ 7 R之串接電路，構成以互補信號狀態對資料 閂鎖電路D L R輸出入資料之列開關電路。Μ〇S電晶體 M8L、M8R爲對輸出入節點DLRL、DLRR選擇 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 91 " (請先閱讀背面之注意事項再填寫本頁)

487908 A7 --- B7 五、發明說明（19 ) 充電之電晶體。 資料閂鎖電路D L L由一對C Μ〇反相器形成之靜態 問鎖器’即-一方之CM〇反相器之輸入端接另一方 CMOS反相器之輸出端構成之電路，構成。DLLR、 D L L L爲資料閂鎖電路〇 L L之一對輸出入節點。 D L P L、D L L L爲資料閂鎖電路D L L之動作電源。 MOS電晶體M9L、 M10L之串接電路及MOS電晶 體Μ 9 R、Μ 1 〇 R之串接電路構成以互補信號狀態對資 料閂鎖電路D L L輸出入資料之列開關電路。Μ〇S電晶 體Ml 1L、Ml 1R爲對輸出入節點DLLL、 D L· L R選擇性充電之電晶體。 上述開關電路、運算電路·陣列3 0 R具有沿每一位元 線G — BLR由MOS電晶體M2 OR〜M2 5 R構成之 電路。電晶體2 0 R於閘極接受感測閂鎖電路S L之輸出 入節點S L R之電壓位準，當其爲Η (尚）位準時’將電 壓I PC介由MOS電晶體M2 1R供至位元線G— · B L R。此場合下，供至位元線G - B L R之電壓位準， 係由控制信號P C R之電壓位準引起之Μ 0 S電晶體 Μ 2 1 R之電導控制決定。電晶體Μ 2 2 R係構成選擇性 導通輸出入節點S L R及位元線G - B L R之傳送閘。 M〇S電晶體M23R和用爲金（Al 1)判斷。MOS 電晶體M24R、M25R利用爲位元線G — BLR之預 充電、放電。開關電路、運算電路陣列3 〇 L亦依每一位 元線G — B L L具由M〇S電晶體M2 1 L— M2 4 L同 illlllKllll· — — (請先閱讀背面之注意事項再填寫本頁) 訂---------線— 1 經濟部智慧財產局員工消費合作社印製 -I I I I 1 I I - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -22- 經濟部智慧財產局員工消費合作社印製 487908 A7 B7 五、發明說明（20 ) 樣構成之電路。又，MOS電晶體M20L、 M21L、 Μ 2 4 L、Μ 2 5 L之閘極控制信號係和Μ〇S電晶體 M20R—M21R、M24R、M25R 不同，M〇S 電晶體M2 2 L與M2 2 R控制爲常時同時動作。 開關電路，運算電路陣列3 1 R係具沿每一位元線G 一 BLR由M〇S電晶體M2 6R — M2 8R構成之電路 。電晶體Μ 2 6 R，於閘極接受資料閂鎖電路D L R之輸 出入節點DLRL之電壓位準，當其爲Η位準時，令電壓 F P C介甲M〇S電晶體M2 7 R供至位元線G — B L R 。此場合下，供至位元線G - B L R之電壓位準，係由控 制信號P C D R之電壓位準引起之Μ〇S電晶體Μ 2 7 R 之電導控制決定。電晶體Μ 2 8 R係構成選擇性導通輸出 入節點D L R L及位元線G — B L R之傳送閘。開關電路 、運算電路陣列3 1 L亦依每一位元線G — B L L具由 M〇S電晶體M2 6 L— M2 8 L同樣構成之電路。又， Μ〇S電晶體Μ 2 7 L、Μ 2 8 L之閘極控制信號係和 〃 M〇S電晶體M27R、M28R不同。 1爲1個字元驅動器WDRV之代表圖示。字元驅 動器W D R V之動作電源、即，位元線之驅動電壓，依快 閃記憶體1之動作內容決定，由讀出電壓V R W 1〜 VRW3、寫入電壓VWW、寫入確認電壓VWV0〜 VWV3、寫入標移檢測電壓VWE1〜VWE2 ，寫入 干擾檢測電壓V W D S、消去電壓V E W，消去確認電壓 V E V之中被選擇。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） * ϋ I I I ϋ ϋ mmmmf ϋ I 1 · ϋ ϋ ϋ ϋ n ϋ 一 Αϋ · 1_1 i-i n ·.1 1 I ϋ _1 1 n ϋ !w —a— ΛΜ0 mmat mammm I Kammm I l I «ϋ i (請先閱讀背面之注意事項再填寫本頁) -23- 經濟部智慧財產局員工消費合作社印製 487908 A7 一 B7 五、發明說明（21 ) _1之構成中’讀出、寫入中之基本電路動作如下。 例如對圖1中之記憶體區塊Μ M R包含之記憶格M C進行 讀出時，令l選擇記憶體區塊（Μ M R )側之信號R P C R 設爲1 V + V t h ’非選擇記憶體區塊（Μ M L )側之信 號R P C L設爲0 · 5 V + V t h，則選擇記憶體區塊側 位元線預充電爲1 V，非選擇記憶體區塊側位元線預充電 爲0 · 5V。當然，選擇記憶體區塊爲MML，非選擇記 憶體區塊爲MMR時，信號RPCR設爲0·5V+

Vth，信號 RPCL 設爲 lV + Vth°Vth 爲 MOS電晶體M24R、M24L之臨界値電壓。非選擇 記憶體區塊側之位元線之預充電位準之上述0 · 5 V，係 如上述，於感測閂鎖電路S L使用爲參考位準。字元線選 擇動作之後，傳送MOS電晶體M22L，M22R爲 〇N N動作，此時，感測閂鎖電路S L感測位元線G -B L R之位準爲大於或小於〇 . 5 V，並將來自記憶格 M C之讀出資料閂鎖。感測閂鎖電路S L閂^'之資料爲4 値記憶資訊之何値，係由與該時之讀出字元線選擇位準之 關係來判斷。此判斷處理之詳細如後述。開關電路、運算 電路陣列3 0 R、3 0 L、3 1 R、3 1 L被使用。判斷 結果之2位元資料閂鎖於感測閂鎖電路S L之左右2個資 料閂鎖電路D L L、D L R。 又，寫入時，寫入控制資訊閂鎖於感測閂鎖電路S L 後，感測閂鎖電路S L之電源S L Ρ設爲寫入阻止電壓， 例如6 V，感測閂鎖電路S l之輸出入節點設爲“ 1 ”時 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） — — — _ I I I I 1 I I I I I I I I,— — — I1IIIIIIII — (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 487908 A7 B7 五、發明說明（22 ) ’於該輸出入節點側之對應位元線被施加寫入阻止電壓 6 V ’感測閂鎖電路S L之輸出入節點設爲“ 〇，，時，該 輸出入節點-側之對應位元線維持〇 V。相對控制閘極之高 電壓’具0 V之汲極之記憶格，形成寫入必要之高電場， 寫入被進行，如此般，感測閂鎖電路s L閂鎖之寫入控制 資訊之邏輯値，係由實際施加寫入電壓是否來決定。該邏 輯値，係由左右資料閂鎖電路D L L、D L R閂鎖之資料 ，及現在之寫入動作爲第1〜第3寫入狀態之何者而決定 ，該決定邏輯如後說明之。 # 1〜第3寫入之寫入電壓施加後之確認動作，係依 對寫入對象扇區之全判斷動作來進行。例如，寫入電壓施 加後，令選擇記憶體區塊Μ M R側之信號P C R控制爲例 如1V + V t h ，位元線G — BLR預充電爲IV，同時 ，於非選擇記憶體區塊Μ M L側，Μ〇S電晶體Μ 2 4 L 之閘極電壓R P C L設爲〇 · 5 V + V t h，位元線 ◦ — ：61^1預充電爲0.5又。\^111爲“〇8電晶體 - M2 1R，M2 1 L之臨界値電壓。此狀態下讀出動作同 樣將確認電壓VWV1 ，VWV2，或VWV3供至字元 線。具施加於字元線之確認電壓以下之臨界値電壓的記憶 格存在時，即未達所要臨界値電壓之記憶格存在時，位元 線被放電。執行對確認電壓引起之位元線放電之有無之檢 出後，令選擇記憶體區塊側之寫入非選擇位元線預充電爲 1 V。即，選擇記憶體區塊側之寫入非選擇位元線之感測 閂鎖電路S L之輸出入節點設爲“ 1 ” 。在該感測閂鎖電 0 n ϋ -ϋ ϋ ϋ ϋ ϋ ^1 ^1 ϋ ·1 ϋ · ^1 1 1 ϋ ^1 ϋ 1 一φ， ϋ ϋ ^1 ϋ 1 ϋ n I ϋ ·1 ϋ ϋ ι> βϋ ϋ ϋ· 1 ϋ 1 I 1 n ai ϋ I ϋ 1 ϋ ϋ n I (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -25- 487908 經濟部智慧財產局員工消費合作社印製 Α7 Β7 五、發明說明（23 ) 路S L之邏輯値“ 1 ”之閂鎖資料下令電晶體Μ 2 0 R動 作，.令P CR設爲例如1 V + V t h，即可使上述寫入非 選擇位元線預充電爲IV (非選擇預充電處理之掩罩）。 依此，若設爲寫入選擇之全記憶格成爲所要臨界値電壓狀 態，則選擇記憶體區塊之位元線全爲預充電狀態，上述全 判斷用之電晶體Μ 2 3 L、Μ 2 3 R即判斷該狀態。 Μ〇S電晶體Μ 2 3 L、Μ 2 3 R，閘極接對應之位元線 ，源極接接地電位。圖1之代表性圖示之以1個感測閂鎖 電路SL爲中心之位元線G — BLL、G — BLR之構成 實際上存在多數。挾持感測閂鎖電路S L，圖1左側之電 晶體Μ 2 3 L之汲極共接於端子E C L，以位元線G -B L L爲代表之左側位元線狀態（位準）之響應電流流入 該端子E C L。同樣地，挾持感測閂鎖電路S L。圖1右 側之電晶體Μ 2 3 R之汲極亦共接於端子E C R，該端子 E C R流通有以位元線G - B L R爲代表之右側位元線狀 態（位準）之響應電流。雖未特定圖示，但設有依端子 ~ E C L ( E C R )之變化檢測感測閂鎖電路S L之左（右 )側之全位元線G - B L L ( G - B L R )之狀態是否相 同的電流感測型放大器。該放大器，係使用爲檢測消去確 認或寫入確認對象之全記憶格是否爲特定臨界値電壓，即 全判斷檢測。 以下，說明寫入及寫入確認時之感測閂鎖電路S L之 閂鎖資料（選擇記憶體區塊側之資料輸出入節點之値）及 其動作間之關係。如圖义1所示，選擇側記憶體區塊設爲 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -26- ϋ 1 memmm mM— ϋ .♦1 ϋ n ϋ ^1 «ϋ n · ^1 ϋ ^1 ^1 ϋ ϋ ϋ I ^1 >ϋ ϋ ϋ ϋ ϋ n ϋ·I ·ϋ ϋ ϋ n I ϋ n 1·1 n n ϋ _ (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 487908 A7 ^ B7 五、發明說明（24 ) Μ M R時，寫入動作由感測閂鎖電路s L之節點S L R = 0被選擇，SLR二1設爲非選擇。於寫入非選擇位元線 G — B L t供給寫入阻止電壓6 V。當寫入選擇之記憶格 之臨界値電壓低於確認電壓時，於寫入確認動作中，該記 憶格之位兀線被放電（G - B L R二〇 )。寫入完了時， 該位元線維持預充電位準（G - BLR=1)。在寫入確 認之全判斷動作中，對寫入非選擇記憶格位元線強制地預 充電。即，響應於感測閂鎖電路S L之輸出入節點S L R =1 ，寫入非選擇位元線G - B L R介由電晶體Μ 2 0 R 、M2 1R進行預充電（非選擇預充電之掩罩）。位址， 當全寫入對象之記憶格之臨界値電壓設爲確認電壓以上時 ’寫入對象扇區之全位元線維持預充電狀態。全判斷係依 寫入對象扇區之全位元線之邏輯値之邏輯和來進行。 以下，說明具上述構成之快閃記憶體1之讀出動作、 寫入動作、追加寫入動作、及消去動作。 (讀出動作） χ/圖1 3爲讀出動作之流程。非揮發性記憶格之各臨界 値電壓與讀出字元線電壓VRW1〜VRW3之關係示於 圖1 Υ。當快閃記憶體1接受讀出指令時，對該指令指定 之扇區位址，使用讀出字元線電壓V R W 1進行讀出動作 (R S 1 )。讀出之資料閂鎖於感測閂鎖電路S L，閂鎖 之資料供至資料閂鎖電路D L R ( R S 2 )。其次，同樣 地對扇區位址，使用讀出字元線電壓V R W 2進行讀出動 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） — — — — — — — ^ «1111111 I 一 (請先閱讀背面之注意事項再填寫本頁) - 487908 Α7 Β7 五、發明說明（25 ) 作，讀出資料閂鎖於感測閂鎖電路S L ( R S 3 )。閂鎖 之資料供至資料閂鎖電路D L L ( R S 4 )。又，對相同 (請先閱讀背面之注意事項再填寫本頁) 扇區，使用買出字兀線電壓V RW 3進行讀出動作（ R S 5 )，使用讀出之資料及已閂鎖於資料閂鎖電路 D L R之資料，進行運算以判斷該記憶格之臨界値電壓爲 消去狀態或第1〜第3寫入狀態中之何種（rs 6)，運 算結果反映於資料閂鎖電路D L R ( R S 6 7 )。依此， 該記憶格記憶之4値資訊保持於2個資料閂鎖電路D L R 、D L L。 圖21爲對應感測閂鎖電路、位元線、及資料閂鎖電 路狀態之上述讀出動作順序之詳細之一例。圖示內容爲， 動作运擇sH fe體區塊設爲圖1右側之記憶體區塊]Vi M R。 又，對應每一步驟（ST e ρ )之信號或節點表示之數字 。附加小數點者爲電壓，無小數點者爲邏輯値（Η位準爲 “ 1 ’’ ，L位準爲“ 〇 ” ）。又，資料閂鎖電路d L L、 經濟部智慧財產局員工消費合作社印製 D L R欄存在表示有左右節點雙方之値之場合。未附加括 號之數字爲目標邏輯値。又，圖26中，SL (R)爲感 測閂鎖電路S L之輸出入節點s L R，S L ( L )爲輸出 入節點。 於圖2 6之步驟1進行V R W 1讀出時，可區別消去 狀態（“11” ）之記憶格及其以外狀態之記憶格，該1 位元之讀出資料被傳至資料閂鎖電路D L R (步驟2 )。 於步驟3進行V R W 2之讀出時，可區別消去狀態（“ 1 1 ’’及第1寫入狀態（“1〇” ）之記憶格及以外狀態 -28- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 487908 Α7 Β7

五、發明說明（26 ) 之記憶格，該1位元之讀出資料被傳至資料閂鎖電路 DLL (步驟4)。由圖14可知，閂鎖於資料閃鎖電路 D L L之資-料，爲2位元之讀出資料之上位位元。下位位 元之邏輯値非進行V RW 3讀出無法確定。此處，於步驟 5進行V P W 3讀出，區別第3寫入狀態（“ 〇 1 ”）之 s己憶格及以外狀態之s5憶格’該1位元之讀出資料問鎖方々 感測閂鎖電路S L狀態下，使用電晶體μ 2 5 R， Μ 2 4 L將位兀線設爲 0 (步驟6 )。之後，爲進行 確定2位元之讀出資料之下位位元之邏輯値運算，將資料 閂鎖電路D L R之資料傳至位元線（步驟7 )，使用感測 閂鎖電路S L之閂鎖資料對電晶體2 0 R作開關控制，使 邏輯値“ 1 ”之感測閂鎖電路S L之位元線放電爲“ 〇，， (步驟8 )。此處理係設爲上位位元與V R W 3讀出結果 之排他邏輯和。依此，2位元之讀出資料之下位位元於位 元線被確定，資料閂鎖電路D L R之輸入節點以Μ 8 R、 Μ 8 L消除後。將位元線G - B L R之資料介由電晶體 . Μ 2 8 R傳至資料閂鎖電路D L R (步驟1 〇 )。資料閂 鎖電路D L R、D L L閂鎖之2位元讀出資料介由外部端 子I / 0 0〜I / 〇 7之特定端輸出於外部。 (寫入動作） ^ 1 5爲寫入動作之流程圖。寫入動作以字元線爲單 位之寫入（扇區寫入）。快閃記憶體接受寫入指定時’以 次一輸入作爲扇區位址取入，以扇區位址取入後之輸入爲 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 一 I0V I— im ϋ 1 ϋ 1 I I ϋ ϋ ϋ ϋ —9 ϋ ϋ ϋ- ϋ ϋ ϋ ϋ ϋ ϋ ϋ ϋ n ! I ϋ ϋ ϋ , 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 χ 297公釐） -29- 經濟部智慧財產局員工消費合作社印製 487908 Α7 -----Β7 五、發明說明（27 ) 寫入資料取入（WS1)。取入之扇區位址，爲X位址， 依此可選擇施加寫入高電壓之1條字元線。寫入資料之取 入’係令Y-位址計數器1 2由初期値起漸次昇順計數，以 位元組單位對資料閂鎖電路D L L、D L R進行。係如， 如圖6所示’寫入資料閂鎖於1個感測閂鎖電路陣列 S L A相關之一對記憶體區塊MML、MMR分配之資料 閂鎖電路陣列D L L A，D L R A。例如，假設1條字元 線接η個記憶格之控制閘極，則於資料閂鎖電路陣列 D L L A，D L R Α分別閂鎖η位元寫入資料。 寫入資料閂鎖後，進行“ 〇 1 ”寫入處理T S 1、 “ 〇〇”寫入處理TS2、 “10”寫入處理TS3、及標 移/干擾檢測處理T S 4。圖1 ^8"之（八）〜（（：）爲“ 〇 1 ”寫入處理T S 1、 “ 〇 0 ”寫入處理T S 2、 “ 1 0 ”寫入處理T S 3所得臨界値電壓分布及確認電壓間 之關係之一例。又，圖1<( D )爲標移/干擾檢測處理 T S 4中之臨界値電壓分布與確認電壓間之關係之一例。~ “ 0 1 ”寫入處理，爲對4値之中之1個狀態之消去 狀態（“11” ），將記憶格M C之臨界値電壓設爲第3 寫入狀態（” 0 1 ” ）之處理，寫入確認電壓使用 V W V 3 0 “ 0 1 ”寫入處理爲，例如圖Υ 6所示’包含資料問 鎖處理W S 1 〇、 “ 0 1 ”寫入處理W S 1 1 ，資料問鎖 處理W S 1 2、及處理確認處理W S 1 3。資料閂鎖處理 W S 1 〇，爲2位元之“ 0 1 ”資料閂鎖於資料閂鎖電路 — — — — — — — 11111111 I . (請先閲讀背面之注意事項再填I1本頁) - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -30- 487908 Α7 _ Β7 五、發明說明（28 ) DLL、 DLR時，響應於此令寫入電壓施加設爲能動之 邏輯値之控制資料閂鎖於感測閂鎖電路S L之處理。“ (請先閱讀背面之注意事項再填寫本頁) 〇 1 ”寫入〜處理W S 1 1 ，爲在閂鎖有具能動位準邏輯値 之控制資料的感測閂鎖電路s L所對應位元線之記憶格上 施加“ 0 1 ”資料對應之寫入電壓。如上述，寫入選擇記 憶體區塊側之感測閂鎖電路S L之輸出入節點設爲邏輯値 時’該節點連接之位元線之記憶格被施加寫入電壓 。資料閂鎖處理W S 1 2爲針對“ 0 1 ”寫入之確認處理 W S 1 3之判斷，以資料閂鎖電路d L L、D L R之2位 元寫入資料爲基準每次進行之處理。確認處理WS 1 3由 上述全判斷來進行。 “00”寫入處理丁 S 2爲，針對4値中之1個狀態 之消去狀態（“11” ），將記憶格M C之臨界値電壓設 爲第2寫入狀態（“ 〇 〇，，）之處理，以ν W V 2作爲寫 入確認電壓。該“ 〇 〇 ”寫入處理T S 2，係和圖1 6大 略相同，不同點在於資料閂鎖處理，響應於資料閂鎖電路 D L· L，D L R閂鎖之2位元之“ 〇 〇 ”資料，令設爲可 經濟部智慧財產局員工消費合作社印製 寫入之邏輯値之控制資料閂鎖於感測閂鎖電路S L，以 VWV 2作爲寫入確認電壓。 ‘‘ 1 0 ”寫入處理T S 3爲，針對4値中之1個狀態 之消去狀態（“11” ），將記憶格M C之臨界値電壓設 爲第1寫入狀態（“ 1 〇，，）之處理，以V W V 1作爲寫 入確認電壓。該“ 1 〇 ”寫入處理T S 3，係和圖1 6大 略相同，不同點在於資料閂鎖處理，係響應於資料閂鎖電 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 X 297公爱） -31 - 487908 A7 B7 五、發明說明（29 ) 路D L L，D L R閂鎖之2位元之“ 1 〇，，資料，令設爲 可寫入之邏輯値之控制資料閂鎖於感測閂鎖電路S L，以 V W V 1作〜爲寫入確認電壓。上述寫入確認電壓，由圖 1 8 之例可知，VWV3>VWV2>VWV1。 標移/干擾檢測處理T S 4爲，如圖lv8 ( D )所不 ，檢測消去狀態之記憶格之臨界値電壓是否不大於 V W D S之“ 1 1 ”字元干擾處理，檢測“ 1 〇 ”寫入處 理之記憶格電晶體之臨界値電壓是否不大於V W E 1之“ 1 0 ”標移檢測處理，檢測“ 0 0 ”寫入處理之記憶格電 晶體之臨界値電壓是否不大於V W E 2之“ 0 〇 ”標浮檢 測V W E 2處理。字元干擾意指，以字元線單位施加寫入 高電壓之性質上，寫入非選擇之記憶格亦被設爲某種程度 之高電場致臨界値電壓變爲非所要之高値，“ 1 1 ”字元 干擾檢測處理爲檢測該現象。標移意指，因電子物性之或 然率導致臨界値電壓變爲非期望之高値狀態。標移檢測處 理爲檢測該現象。 - 上述標移/干擾檢測處理T S 4爲止之一連串處理結 果正常時，通過旗標設定於狀態暫存器1 8 〇，終止一連 串之處理。標移/干擾檢測處理T S 4之檢測結果失敗時 ，判斷失敗次數達規定數否（S W 2 )，未達到時消去寫 入扇區（W S 6 )，再度由“ 0 1 ”寫入開始修正，修正 次數保持於圖中省略之計數裝置，依計數裝置之計數値判 斷失敗次數達規k値否。失敗次數達規定値時，失敗旗標 設定於狀態暫存器，一連之寫入處理異常終了。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) —訂---------線！ 經濟部智慧財產局員工消費合作社印製 487908 A7 B7 五、發明說明（30 ) 由圖1 知，進行再消去重複再寫入時，不必由外 (請先閱讀背面之注意事項再填寫本頁) 部再度取入寫入扇區之寫入資料。因爲，於步驟WS 1暫 存於資料乳鎖電路DLL、DLR之1扇區分之寫入資料 ，即使進行處理T S 1〜T S 4時亦未被破壞，乃存於資 料閂鎖電路D L L、. D L R。 此乃依存於對感測閂鎖電路S L之上述寫入控制資訊 之閂鎖動作控制狀態。即，感測閂鎖電路S L應閂鎖之控 制資訊，係使用資料閂鎖電路D L L、D L R保持之寫入 資料位元在每次寫入動作進行運算生成。再將之閂鎖於感 測閂鎖電路S L。例如圖7所示，假設感測閂鎖電路 D L L、D L R閂鎖之寫入資料爲“ 〇 1 ” ，則如圖8所 示，“ 0 1 ”狀態爲第3寫入狀態。消失狀態後分3次之 寫入動作，係於圖1 0之第2態樣（C a s e 2 )進行 時，第1次爲得第1寫入狀態之寫入動作時使用資料閂鎖 電路D L L、D L R之寫入資料（“01” ）進行運算結 果設爲邏輯値“ 1 ” ，第2次爲得第2寫入狀態之寫入動 作時使用資料閂鎖電路D L L、D L R之寫入資料（“ 經濟部智慧財產局員工消費合作社印製 〇 1 ” ）進行運算結果設爲邏輯値“ 1 ” ，第3次爲得第 3寫入狀態之寫入動作時使用資料閂鎖電路D L L、 D L R之寫入資料（“ 〇 1 ” ）進行運算結果爲“ 〇 ” 。 此運算係令開關電路，運陣電路陣列3 L、3 0 R、 3 1 L、3 1 R動作進行之。因此，該場合下，記憶格電 晶體，僅於第3次寫入時，寫入用高電場施加於汲極與控 制閘極之間，實現對記憶格之4値中之第3寫入狀態（“ -33- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 487908 A7 -—___ B7 五、發明說明（31) 0 1，，）。 如上述’分3次進行寫入動作時，最初閂鎖於資料問 鎖電路DLL、 DLR之寫入資料未被破壞，乃保持著。 因ί未用將資料閂鎖電路D L L、D L R閂鎖之2位元寫入 貝料使用於每一寫入動作之運算，設定於每次之感測閂鎖 電路S L之所謂控制時序。標移/干擾檢測處理中同採用 將資料閂鎖電路D L L、D L R閂鎖之2位元寫入資料之 運算結果設定於感測閂鎖電路s L之控制時序，因此，最 初問鎖於資料閂鎖電路D L L、D L R之寫入資料未被破 壞，乃維持著。 將資料問鎖電路D L L、D L R閂鎖之2位元寫入資 料之運算結果閂鎖於感測閂鎖.電路S l之處理（資料閂鎖 處理），因與TS1〜TS4中之現在處理之關係，其運 算手法不同。 圖义爲資料閂鎖處理之運算內容之一例之邏輯表示 。圖2 1之運算內容’爲關於動作選擇記憶體區塊側之感 R鎖資料（動作選擇記憶體區塊側之感測閂鎖電路s L之 輸出入節點資料）者。該運算手法，位元線預充電電壓設 爲0 V、0 · 5 V、1 · Q V之3位準，感測閂鎖電路 S L之多次感測動作爲，將目的資料閂鎖於感測閂鎖電路 S L之動作。 圖2 1中’ A、B爲1個感測閂鎖電路s L對應之2 位元寫入資料，A爲資料閂鎖電路d L L閂鎖之上位資料 位兀’ B爲資料閂鎖電路d L R閂鎖之下位資料位元。依 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） I !訂·！ 丨- {請先閱讀背面之注意事項再填寫本頁) - -n i_i I ·ϋ I ai βϋ I ϋ 1 ϋ «ϋ 基 -34 - 487908 A7 ________ B7 五、發明說明（32 ) 圖2 1 ’ “ 〇 1 ’’寫入資料閂鎖處理時設爲資料位元a與 B之反轉資料之邏輯和，“ 〇 〇，，寫入資料閂鎖處理時爲 資料位元A-與B之邏輯和，“ 1 〇，，寫入資料閂鎖處理時 爲資料位元A之反轉資料與B之邏輯和，“〇〇，，標移檢 測資料閂鎖處理時爲資料位元A與B之負邏輯和，‘‘ 1〇 ”標移檢測資料閂鎖處理爲資料位元A與B之反轉資料之 邏輯積’ “ 1 1 ”標移檢測資料閂鎖處理時爲資料位元a 與B之邏輯積。 採用圖2 1之運算邏輯時，資料位元a、B之邏輯値 之運算結果示於圖2 2。如上述’感測閂鎖資料之邏輯値 “0” （ L位準）意指寫入電場施加（寫入選擇）。 圖2 "I^爲“ 〇 1 ”寫入處理之更詳細之動作流程，其 表現形式同圖2 6。首先，於資料閂鎖電路d L L、 D L R，2位元之寫入資料被閂鎖（步驟1 )。圖示關於 閂鎖資料爲 “ 0 1 ” 、 “00”、 “10”、 “ 1 1，，之 4種場合。其次，對寫入選擇記憶體區塊側之位元線G 一 B L R傳送資料閂鎖電路D L R之資料。令寫入非選擇記 憶體區塊側之位元線全預充電爲〇 · 5 V (步驟2 )。資 料傳送，係於Μ 2 5 R之位元線放電後，利用μ 2 6 r、 Μ 2 7 R之選擇性預充電來進行。詳言之爲，非選擇記憶 體區塊側之位兀線G - B L L介由電晶體m2 4 L預充電 爲〇 · 5 V ( a )，又，依資料閂鎖電路D L R之閂鎖資 料使用Μ 2 6 R、Μ 2 7 R將位元線G - B L預充電爲 0.0V 或 1.0V(b)。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -------t____!____ (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 I ·_ϋ ϋ i·— 1_1 I— I I ϋ ammmm 11 ·ϋ ϋ ιϊ· _1 in a__i ϋ >1·· 1 I I— ·_·1 1 in ϋ I I ϋ -35- 487908 A7 —--------B7 五、發明說明（33 ) 之結果，使感測閂鎖電路 依此’感測閂鎖電路S L 、S L ( R )設爲圖之（ 於步驟3，依（a ) ( b 5 L能動化進行感測閂鎖處理 (請先閱讀背面之注意事項再填寫本頁) 之左、右轍出入節點S l ( c )、 （ d )之狀態。 於步驟4 ’位元線b丨 m π 之電壓依（c )之結果採用 (e )之電壓，又，另〜士七,丄一々白p 方之位兀線G — B L R消除爲“ 0，，° 於步驟5，依資料_電路dll之邏輯値“r之 問鎖資料使電晶體Μ 2 6 L設爲〇 N動作，介由μ 2 6 L ’令閂鎖“ 1 ”之資料閂鎖電路D L L對應之位元線G — BLL放電爲〇V (g)。此時之電壓FPC爲接地電壓 。又’感測問鎖電路S L之雙方之輸出入節點s l ( L ) 、S L ( R ) ’介由電晶體μ 5 L、Μ 5 R消除爲“ 〇，， 〇 經濟部智慧財產局員工消費合作社印製 於步驟6 ’令選擇記憶體區塊側之位元線g 一 B L R 預充電爲0 · 5V ( i )。於步驟7，令電晶體M22R 、Μ 2 2 L動作，使感測閂鎖.電路s l動作，則感測閂鎖 電路S L之選擇記憶體區塊側之輸出入節點s l ( R )， 僅在資料閂鎖電路D L L、D L R閂鎖“ 〇 1，，時，閂鎖 爲 “ 0，，（ j )。 4步驟8，電源S L P設爲利用爲寫入阻止電壓之 6 · 0 V。令感測閂鎖電路s L中動作選擇記憶體區塊側 之輸出入節點S L R之閂鎖資料爲“ 1 ”時，6 V之電源 SLP介由記憶體區塊M22R供至位元線G — BLR， -36- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 487908 A7 B7 五、發明說明（34 ) 輸出入節點S L R之閂鎖資料爲“ 〇 ”時，該輸出入節點 SLR連接之位元線G - BLR之位準維持〇V。於該 0 V位元線連接有汲極之記憶格電晶體，其汲極與控制閘 極間施加寫入電壓。此時，施加有寫入阻止電壓6 · Ο V 之位元線上未產生寫入必要之高電場。 寫入電壓施加後，如步驟9所定，動作選擇記憶體區 塊側之全位之線G — B L R預充電爲1 · 〇 V，動作非選 擇記憶體區塊側之全位元線G — B L L放電爲〇 . 5 V。 此時，感測閂鎖電路S L，保持在寫入時之閂鎖資料處理 閂鎖之資料。圖1 6之說明中，在確認處理W S 1 3之前 有資料閂鎖處理S S 1 2存在。此並不意味感測閂鎖電路 需進行與寫入電壓施加前之資料閂鎖處理WS1〇不同之 資料閂鎖處理。資料閂鎖處理W S 1 2可置換爲每一寫入 電壓施加之資料閂鎖處理W S 1 〇。圖2 7之處理爲如此 〇 . 谈步驟10，依確認電壓又〜¥3進行記憶格之選擇 動作，當記憶格之臨界値電壓未達確認電壓V W 3以上時 該記憶格之位元線G - B L R放電爲〇 · 〇 V。之後，於 步驟1 1，於動作選擇記憶體區塊側，寫入非選擇記憶格 之位元線G — BLR預充電爲1 · 〇V。即，寫入非選擇 記憶格對應之感測閂鎖電路S L之輸出入節點設爲“ 1 ” 。閘極接受該“ 1 ”之電晶體Μ 2 0 R設爲動作，由動作 電源F P C對位元線G — B L R供給1 · Ο V。因此，寫 入對象記憶格之臨界値電壓達目標電壓時，動作選擇記憶 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁)

訂---------線J 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 487908 A7 B7 五、發明說明（35 ) 體區塊之全位元線G — BLR設爲“1” 。於步驟12, 感測閂鎖電路S L之輸出入節點消除後，於感測閂鎖電路 S L將位元線狀態閂鎖，進行全判斷。全判斷後，位元線 G-BLR、 G—BLL及感測閂鎖電路SL之雙方之輸 出入節點消除爲接地電位（步驟1 3 )。 “00”寫入處理之詳細之一例示於圖2 8， “ 1 0 ”寫入處理之詳細一例示於圖2 9。處理內容，與“ 0 1 ”寫入處理之不同點僅在於資料閂鎖處理，其不同點可由 圖2 1之運算處理容易理解，省略其詳細說明。 Μ 3 0爲“ 1 1 ”字元干擾檢測處理之一例。該處理 大別爲步驟3 8〜4 3之“ 1 1 ”字元干擾資料閂鎖處理 ，及步驟4 4〜4 8之字元干擾檢測處理。“ 1丨”字元 干擾資料閂鎖處理和上述資料閂鎖處理類似，爲實現圖 2 1之運算邏輯之具體處理。又，“1 1”字元干擾檢測 處和圖2以說明之“ 〇 1 ”寫入確認處理類似，不同點僅 在以字元干擾檢測電壓V W D S取代確認電壓V W V 3，， 其詳細說明省略。 xW 3 1爲“ 1 0 ”標移檢測處理之詳細，圖3 2爲“ 0 0 ”標移檢測處理之詳細，均可大別爲標移資料問鎖處 理，及標移檢測處理，標移資料閂鎖處理和上述資料問鎖、 處理類似，爲實現圖2 1之運算邏輯之具體處理。標移@ 測處理和圖2 7之“ 0 1 ”寫入確認處理類似，不同點僅 有以標移檢測電k V W E 1、V W E 2取代確認電壓 VWV3，故省略其說明。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -38- ϋ n I I B— an 1 1·— ffMi ϋ ϋ m I 1 mmmme ϋ n amamm · 1 mmMe mmmm§ mim emmmm I earn ▲ (請先閱讀背面之注意事項再填寫本頁) -ϋ ϋ emmmm eMam IV· I · 487908 A7 經濟部智慧財產局員工消費合作社印製 _____五、發明說明（36 ) (追加寫入動作） 1 i爲合倂表不之追加寫入動作之流程圖。追加寫 入動作’在上述“0 1”寫入處理TS 1前之處理係和寫 入動怍不同。追加.寫入動作亦設定爲以字元線爲一單位之 扇區寫入。快閃記憶體接受追加寫入指令時，取入以下之 輸入作爲扇區位址，以扇區位址取入後之輸入爲寫入資料 取入資料閂鎖電路DLL、 DLR(WS3)。取入之扇 區位址’爲X位址。依此，可選擇施加寫入高電壓之i條 字元線。寫入資料之取入，係以γ位址計數器1 2爲初期 値漸次昇順，並以位元組爲單位對資料閂鎖電路D L L、 D L R進行。例如，圖6所示，在1個感測閂鎖電路陣列 S L A相關之一對記憶體區塊MML、MMR分配之資料 閂鎖電路陣列D L L A、D L R A，寫入資料被閂鎖。 寫入資料閂鎖後，進行邏輯合成處理W S 4及消去回 後處理W S 5。之後’進行上述“ 〇 1 ”寫入處理τ S 4 〜標移/干擾檢測處理T S 4。 圖/2 3爲追加寫入之槪念，追加寫入中寫入電壓施加 可能之記憶格設爲消去狀態之記憶格。圖2 3爲記憶格之 記憶資訊及資料閂鎖電路D L L、D L R之閂鎖資料（位 元線連接側輸出入節點之値）之程式。 如圖2 3 ( A )所示，對寫入狀態之記憶格設爲寫入 禁止’輸入資料限制爲“ 1 1 ” 。僅對消去狀態之記憶格 (儲存有資料“ 1 1 ” ）容許寫入。因此，在寫入狀態記 (請先閱讀背面之注意事項再填寫本頁) -

訂---------線J 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 39- 487908 A7 B7 五、發明說明（37 ) 憶格對應之資料閂鎖電路D L R、D L L被輸入資料“ 11” ’在消去狀態記憶格對應之資料閂鎖電路d L R、 D L L被it入所要之寫入資料“ 〇 1，，、 “〇〇，，、 “ 1 0，，、“ 1 1，，。 上述邏輯合成處理，如圖23 (B)所示，係依輸入 資料問鎖電路D L L、D L R之追加寫入資料及由記憶格 讀出之資料’於寫入狀態之非揮發性記憶格對相同寫入狀 態之程式化用資料，或於消去狀態之非揮發性記憶格對以 追加寫入資料指示之寫入狀態之程式化用之資料進行邏輯 #成處理’邏輯合成處理所得資料閂鎖於上述資料閂鎖電 路D L R、D L L。之後如圖2 3 ( c )所示，依資料閂 鎖電路D L R、D L L閂鎖之資料進行寫入處理。 7爲邏輯合成處理之詳細流程圖。邏輯合成處理 之最初度下位位元之合成。即，進行字元線電壓VRW3 β _出（W S 2 〇 )並閂鎖於感測閂鎖電路，再進行字元 線電壓VRW1之讀出（WS21)。進行WS20之讀 出結果及W S 2 1之讀出結果之運算1 (排他邏輯和或排 他負邏輯和運算），以判斷由寫入狀態記憶格讀出之資訊 之下位位元（W S 2 2 )。之後，對資料閂鎖電路輸入之 寫入資料及運算1之運算結果進行運算2 (邏輯和運算） ’以決定邏輯合成處理之追加寫入資料之下位位元。其結 果被傳至資料閂鎖電路D L R閂鎖（W S 2 4 )。上位位 元之合成，係進行字元線電壓VRW2之讀出（WS 2 5 )並閂鎖於感測閂鎖電路。之後，對資料閂鎖電路輸入之 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） .— — II--φιι — l· II (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 一-0, · ϋ ϋ -ϋ ϋ I I ϋ ϋ ϋ fr 1 ϋ ϋν—a ϋ ϋ ϋ I I ϋ ϋ ϋ ϋ 1 ί ί ^1 經濟部智慧財產局員工消費合作社印製 487908 A7 __ B7 五、發明說明（38 ) 寫入資料及WS 2 5之讀出結果進行運算3 (排他邏輯和 或排他負邏輯和運算）（WS2 6)，以決定邏輯合成處 理之追加杗入資料之上位位元。其結果被傳至資料閂鎖電 路 D L L、閂鎖（W S 2 7 )。 W 4爲邏輯合成處理W S 4所得下位位元及上位位 元內容之邏輯表示。圖中，使用/作爲邏輯反轉符號（附 加該符號之資料表示邏輯反轉）。圖面上，0中附加+之 記號表示排他邏輯和記號，說明書中，以‘ E X〇R ’作 爲排他邏輯和記號。記號•爲邏輯積記號。下位位元由 a 0 · / ( b 1 ‘EX OR’ b3)而得，上位位元由/ a 1 ‘ E X〇R ’ / b 2而得。a 〇爲閂鎖於資料閂鎖電 路D L R之追加寫入資料之下位位元，a 1爲資料閂鎖電 路D L L閂鎖之追加寫入資料之上位位元，b 1爲藉 V R W 1由記憶格讀出之資料，b 2爲藉V R W 2由記憶 格讀出之資料，b 3爲藉V R W 3由記憶格讀出之資料。 圖V27 5爲以追加寫入處理得圖2 4之結果之動作邏輯 表示。圖中，感測閂鎖電路S L、資料閂鎖電路D L L、 DLR之左右各表示輸出入節點之値。圖中，VRW3讀 出之結果保持於感測閂鎖電路S L、V R W 1讀出之結果 保持於位元線G - B L R。運算1係對感測閂鎖電路S L 之閂鎖資料b 3及位元線G - B L R之資料採取排他邏輯 和bl ‘EX〇R’ b3。運算2採取追加寫入資料之下 位位元a 0及運算1之結果之邏輯和，此乃作爲邏輯合成 處理之追加寫入資料之下位位元閂鎖於資料閂鎖電路 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -I ·ϋ ·_1 ϋ 1 ϋ I^OJ· ϋ ai ϋ ϋ I mmmmm an ai ϋ ϋ ϋ ϋ ϋ I ϋ ϋ I I 1 ϋ ϋ I < (請先閱讀背面之注意事項再填寫本頁) 487908 A7

五、發明說明（39 ) DLR。邏輯和 /(/aQ+^b^ ‘EX〇R， b 3 ) (請先閱讀背面之注意事項再填寫本頁) )’介由式之變形，與a〇./(bi ‘ex〇R， b 3 )爲等效。〜V R W之讀出之資料/ b 2，b 2保持於感測 閂鎖電路S L，資料/ b 2傳送至位元線G — B L L。運 算3採用與追加寫入資料/ a 1之排他邏輯和，此作爲問 鎖於邏輯合成處理之追加寫入資料之上位位元閂鎖於資料 問鎖電路D L L。 # 3 3及圖3 4爲追加寫入資料之更詳細動作之流程 圖。圖中之表現形式同圖26。又，圖25記載之步驟號 碼與圖3 3及圖3 4記載之步驟號碼之處理對應。 經濟部智慧財產局員工消費合作社印製 首先’於資料閂鎖電路D L L、D L R，2位元之寫 入資料問鎖（步驟1 )。圖中記載記億格之記憶資訊及追 加寫入資料之7種全組合（圖2 3說明之組合）。此時之 非選擇記憶體區塊側之資料閂鎖電路D L L之輸入資料， 其邏輯値和一般寫入場合爲反轉。此乃爲削滅後續之處理 步驟。於步驟2，爲讀出資料，對動作選擇記憶體區塊側 之位元線G — B L R預充電爲丨v，對動作非選擇記憶體 區塊側之位元線G—BLL預充電爲參考用之0·5V。 於步驟3，以“ 0 1 ”資料之臨界値電壓及“ 〇 〇 ”資料 之臨界値電壓間之電壓V R W 3爲字元線選擇位準行記憶 格資料之讀出。具“ 〇 1 ”資料以外之資料之臨界値電壓 分布的記憶格之位元線被放電。其結果，感測、閂鎖於感 測閂鎖電路S L。

其次，於步驟5，將位元線G - B L R、G — B L L -42- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 487908 A7 B7 五、發明說明（40 ) 放電後，令動作選擇記憶體區塊側位元線G - B L R預充 電爲1 V。令動作非選擇記憶體區塊側之位元線G -BLL預充電爲參考用之0 · 5V。之後，於步驟6，以 “ 1 0 ”資料之臨界値電壓及“ 1 1 ”資料之臨界値電壓 間之電壓V R W 1爲字元線選擇位準進行記憶格之資料讀 出。具“ 1 1 ”資料之臨界値電壓分布之記憶格之位元線 被放電。其結果被感測閂鎖於感測閂鎖電路S L (步驟4 )。之後，於步驟號碼7，採用感測閂鎖電路S L之輸出 入節點S L R之値與位元線G — B L R之値之排他邏輯和 。排他邏輯爲，當感測閂鎖電路S L之輸出入節點S L R 之値爲“ 1 ”時電晶體Μ 2 0 R設爲動作（〇N )，依“ 1”之位元線G - BLR向FPC放電與否來進行。此種 設電於圖3 / ( a )產生。依此，由記憶格讀出之資料之 下位位元被決定。此於步驟8閂鎖於感測閂鎖電路S L。 其次，於步驟9 ，位元線G — B L R、G — B L L放 電後，於步驟1 0，生成邏輯合成處理之追加寫入資料之 下位位元。即，將感測閂鎖電路S L閂鎖之資料，及動作 選擇側記憶體區塊之資料閂鎖電路D L R之閂鎖資料傳至 位元線G - B L R，則可得由上述記憶格讀出之資料之下 位位元，及初期載入資料閂鎖電路D L R之追加資料之下 位位元之邏輯和。該邏輯和結果設爲邏輯合成處理之追加 寫入資料之下位位元。於步驟1 1，感測閂鎖電路S L及 資料閂鎖電路D L R被消除後，於步驟1 2，位元線G -B L R上之邏輯合成處理之追加寫入資料之下位位元被閂 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ^1 ϋ i-i 1 ϋ f— IT ϋ 1 ϋ i_i -i-i a 1 ϋ tem i·— ϋ I ·ϋ I I* an 1 ϋ ϋ ϋ 1 ϋ^ϋ ϋ ϋ ϋ I I ϋ I ϋ I n I · (請先閱讀背面之注意事項再填寫本頁) 487908 經濟部智慧財產局員工消費合作社印製 A7 B7 - 丨丨丨丨丨·_,Μ·丨· ^ 〜^ 五、發明說明（41 ) 鎖於資料閂鎖電路D L R，爲次一動作，於步驟1 3 ’位 元線G — B L R被淸除。淸除指放電至接地電壓或“ 0 ” 〇 以一動作爲上位位兀之邏fe合成處理’首先’於步驟 1 4，爲讀出資料，對動作選擇記憶體區塊側位元線G -B L R預充電至1 V，動作非選擇記憶體區塊側位元線G — BLL預充電至參考用之0 · 5V。於步驟15，以“ 1 0 ”資料之臨界値電壓及“ 0 0 ”資料之臨界値電壓間 之電壓V R W 2爲字元線選擇位準進行記憶格之資料讀出 。具“ 1 1 ”資料及“ 1 0 ”資料之臨界値電壓分布之記 憶格之位元線被放電。該結果，於步驟1 6被閂鎖於感測 閂鎖電路S L。

其次，於步驟1 7對位元線G - B L R、G - B L L 放電後，於步驟1 8，將感測閂鎖電路S L之非選擇記憶 體區塊側輸出入節點S L L之値傳至位元線G — B L L。 之後，於步驟1 9 ，採用資料閂鎖電路D L L之値與位元 線G - B L L之値之排他邏輯。排他邏輯係藉由當資料閂 鎖電路D L L之輸出入節點D L L R之値爲“ 1 ”時電晶 體Μ 2 6 L設爲6 N (動作），“ 1 ”之位元線G -BLL向FPC是否設電爲“〇”來進行。此種放電於圖 3 4 ( b )產生。依此，則於位元線G - B L L可得，由 記憶格讀出之資料之上位位元，及初期載入資料閂鎖電路 D L L之追加寫入資料之上位位元之排他邏輯和。該排他 邏輯和結果設爲邏輯合成處理之追加寫入資料之上位位元 — — — — — — I%— — — ? — — ·1111111 ·11111111 I ^ f請先閱讀背面之>i意事項再填寫本頁，> -imm I ϋ mjm ϋ i^i · 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -44 - 經濟部智慧財產局員工消費合作社印製 487908 A7 ------ B7 五、發明說明（42) 。於步驟2 0，感測閂鎖電路S l及資料閂鎖電路d L L 被淸除後’於步驟2 1，位元線G — B L L上之邏輯合成 處理之追加^寫入資料之上位位元被閂鎖於資料閂鎖電路 DLL ’爲一次動作，於步驟22，位元線g — blL被 淸除。 邏輯合成處理之追加寫入資料之上位及下位位元閂鎖 於資料閂鎖電路D L L、D L R後，對寫入對象扇區之消 除回復被進行（步驟2 3 )，之後，使用該資料閂鎖電路 DLL、 DLR閂鎖之資料進行寫入。寫入處理如圖27 之步驟2。上述消去回復係爲回避字元干擾之影響（此例 爲臨界値電壓之非期望上昇），使寫入對象扇區內之全記 憶格之臨界値電壓下降之消去動作之一種。一般消去動作 爲設爲消去對象之全記憶格在成爲一定之臨界値電壓以下 之前’重複消去電壓施加及消去確認之處理，但消去回復 處理時，消去電壓施加處理只需進行1次即可達所要目的 。消去電壓和一般之消去動作相同即可。圖1 8 ( E )爲 追加寫入前之臨界値電壓分布，而消去回復處理後之臨界 値電壓分布則示於圖1 8 ( F )。 圖3\^〜3 9爲追加寫入中之邏輯合成處理之動作波 形圖之一例。 (消去動作） / _ 1 9爲消去動作之一例。雖未特別限制，但消去動 作可以扇區爲最小單位進行。快閃記憶體接受消去指令時 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -45 > I ϋ n 1· ϋ 一-0、 emMm I ί I ϋ ·ϋ I ϋ n ϋ amamm ϋ ϋ ιρ·*ϋ .^1 —ϋ emme ϋ ϋ ·ϋ I It ϋ ·_1 I ϋ · (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 487908 A7 __ B7 五、發明說明（43 ) ’取入次一輸入作爲扇區位址。取入之扇區位址爲X位址 ’依此’可選擇施加消去電壓之1條字元線。消去動作指 定時’最机消去確認動作（消去確認1 )被進行（E S 1 )。對消去狀態之扇區指定消去時，可簡省不必要之動作 縮短消去時間。未消去時，消去對象扇區被施加消去電壓 (E S 2 )，相對於此，消去確認動作（消去確認2 )被 進行（ES3)。消去電壓之施加處理被重複直至消去確 認成壓（臨界値電壓成爲V E U以下）爲止。消去確認成 功時’ “ 1 1 ”標移檢測被進行（E S 4 )。標移檢測失 敗時，設定寫入位元（E S 5 )，進行選擇寫入（E S 6 )直至寫入確認（E S 7 )成功爲止。寫入確認（E S 7 )成功後，對該寫入進行“ 1 · 1 ”標移檢測（E S 8 )。 “ 1 1 ”標移檢測失敗時，從最初起重複消去動作直至“ 1 1 ”標移檢測次數達規定次數。 圖( A )爲相對於寫入狀態之消去確認處理之確 認電壓V E V與消去動作之臨界値電壓分布。 - 標移檢測（E S 4 )檢出過消去時，E S 5〜E S 7 之處理設定爲修正該過消去狀態之消耗防止處理。圖2 0 (B )爲消耗防止處理之臨界値電壓分布變化之一例。 E S 8所示標移檢測係爲檢出E S 6之寫入引起之字元線 干擾所導致臨界値電壓之非期望上昇者，干擾引起之臨界 値電壓異常0出時，從消去電壓施加起重新進行。 圖3 v/爲消去處理之更詳細之動作流程。圖中表現形 式同圖26。圖中「1 1」假設爲因消去電壓施加臨界値 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -ϋ ϋ ·ϋ 1 ϋ an ϋ ϋ v^k ϋ · ·1 11 1 - ϋ ϋ immm mmmmm mmtm —mmm emmmm I I I I ϋ ϋ ϋ an 1#.' I 1 —B-iM I ϋ emt an a·— ϋ ·ϋ ϋ ϋ ϋ I 11 11 ι (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 487908 A7 _ B7 五、發明說明（44 ) 電壓爲V E V以下之記憶格，又「1 1下」爲臨界値電壓 在V W V 〇以下之記憶格，即消耗防止之更新寫入處理對 象之記憶格^。 消去確認1中，首先，動作選擇記憶體區塊側位元線 G - B L R預充電爲1 V，動作非選擇記憶體區塊側位元 線G — BLL預充電爲參考用之0 · 5V (步驟1)。之 後，確認電壓V E V設爲例如2 · Ο V以選擇動作選擇記 憶體區塊側之記憶格。選擇之記憶格爲消去狀態時，動作 選擇記憶體區塊側位元線未被放電（步驟2 )。此狀態以 感測閂鎖電路S L感測，進行全判斷（步驟3 )。圖之例 爲未消去情況。全判斷後，將位元線G — B L R、G -B L L及感測閂鎖電路S L消除（步驟4 )。消去確認1 之判斷結果爲消去未完了時，對消去對象扇區之記憶格施 加消去電壓（步驟5 )。 消去確認2中，首先，動作選擇記憶體區塊側位元線 G - B L R預充電爲1 V，動作非選擇記憶體區塊側位元 線G — BLL預充電爲參考用之0 · 5V (步驟6)。之 後，確認電壓V E V設爲例如2 · Ο V以選擇動作選擇記 憶體區塊側之記憶格。選擇之記憶格爲消去狀態時，動作 選擇記憶體區塊側位元線未被放電（步驟7 )。此狀態以 感測閂鎖電路S L感測，進行全判斷（步驟8 )。圖之例 爲消去情況。全判斷後，將位元線G - B L R、G — B L L民感測閂鎖電路SL消除（步驟9)。 進行“ 1 1 ”標移檢測，首先，動作選擇記憶體 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -47· -1 ϋ 1 1 ϋ ϋ 4— ϋ ϋ If. ϋ n ϋ ·ϋ ϋ ϋ ϋ 1 I 一 1· ϋ I 1 ϋ ϋ ϋ I ϋ I (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 487908 A7 B7 五、發明說明（45 ) 區塊側位元線G - B L R預充電爲1 V，動作非選擇記憶 體區塊側位元線G — BLL預充電爲參考用之〇 · 5V ( 步驟1 0 )-。之後，標移檢測電壓設爲例如1 . 2 V以選 擇動作選擇記憶體區塊側之記憶格。選擇之記憶格爲過消 去狀態時，該位元線未被放電（步驟1 1 )。此狀態以感 測閂鎖電路S L感測，進行全判斷（步驟1 2 )。 圖/乏例中，（a)之部分因進行放電，故步驟12之 全判斷結果爲失敗。此情況下，消耗防止之寫入處理被進 行。此寫入處理中之寫入電壓施加可否，係由步驟1 2之 感測閂鎖電路S L閂鎖之値決定。即，步驟1 2之感測閂 鎖動作係定位爲圖1 9之上述寫入位元設定處理（E S 5 )之一例。於步驟1 3，感測閂鎖電路S L之動作選擇記 憶體區塊側之輸出入節點S L R爲邏輯値“ 1 ”之位元線 被供給寫入阻止電壓（6. 0V)，選擇寫入被進行（步 驟1 3 )。其次，爲確認，動作選擇記憶體區塊側位元線 G - B L R預充電爲1 V，動作非選擇記憶體區塊側位元 線G — BLL預充電爲參考用之〇 · 5V (步驟14)。 之後，寫入確認電壓V W V 〇設爲例如1 · 2 V以選擇動 作選擇記憶體區塊側之記憶格。選擇之記憶格爲過寫入狀 態時，該位元線未被放電（步驟1 5 )。此狀態以感測問 鎖電路S L感測，進行全判斷（步驟1 6 )。 最後進行“ 1 1 ”字元干擾引起之“ 1 1 ”標移檢測 ，動作選擇記憶體區塊側位元線G - B L R預充電爲1 V ，動作非選擇記憶體區塊側位元線G - B L L預充電爲參 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -48- (請先閱讀背面之注意事項再填寫本頁) 一» ϋ ϋ ϋ a^i ϋ I 1 .1 ϋ I _1 l,i ϋ I ·1«11 n ϋ ϋ ϋ ϋ ϋ ϋ ^1 ϋ 1_1 1_1 ϋ I _ 487908 第88丨〇822〇號專利申請案 ，Α7 / : ？ 由夺說明齊丨iTiF苜 B7 L 民國90年5月呈 煩請委員明示 年月 日所提之 修正無變更實質内容是否准予修正〇 經濟部智慧財產局員工消費合作社印製 五、發明說明（叫 考用之0 · 5 V (步驟1 7 )。之後，干擾檢測電壓 V W D S設爲例如2 . 3 v以選擇動作選擇記憶體區塊側 之記憶格。選擇之記億格之臨界値電壓爲干擾檢測電壓 V W D S以下時該位元線未被放電（步驟1 8 )。此狀態 以感測閃鎖電路S L感測，進行全判斷（步驟1 9 )。 步驟1 9例爲不受千擾影響之情況，相當於圖1 9之 上述“ 1 1 ”標移檢測E S 8爲成功之狀態。最後，於步 驟20，感測閂鎖電路Sl及位元線G 一 BLL，G-B L R被淸除。 圖1 2爲以上說明之快閃記憶體之每一·動作態樣之各 種電壓條件。圖1 2中，“ ]1 ”杳料之讀出字元線電壓 〇 一 〇爲2 · 4 V ’ “ 1 〇 ”資料之讀出字元線電壓爲3 · 2 V cn 、 2 ’ “ ”資料之讀出字元線電壓爲4 · 〇 V， “10” 資料寫入字元線電壓爲1 5 V， “00”資料寫入字 元線電壓爲；ί 5 . 8 V， “ 〇 1，，資料寫入字元線電壓爲 1 7 ，〇。 “ 1 0 ”資料確認字元線電壓爲2 · 8 V ’ “ 0 0 ”資料確認字元線電壓爲3 · 6 V， “ 0 1 ”資料確 認字元線電壓爲4 . 5 V。 “ 1 1 ”字元千擾檢測電壓爲 2 · 3 V，“1〇”標移檢測電壓爲3 · 1 V ’ “〇〇” 標移檢測電壓爲3 . 9 V。 (快閃記憶卡） 圖4 Ό爲使用快閃記憶體ί之檔案記憶體系統之一例 之方塊圖。1 9 0所示者，雖未特別限制，可爲P C點化 (請先閱讀背面之注意事項再填寫本頁) -n ϋ n n^OJI ϋ ϋ n n ·1 翁丨 本纸張尺度適用中國國家標準（CNS)A，丨規格（210 x 297公釐了 經濟部智慧財產局員工消費合作社印製 487908 A7 __ _____ B7 五、發明說明（47 ) 之快閃記憶卡，爲A 丁 A ( AT Attachment )卡之一種。此 快閃記憶體1 9 0 ，雖未特別限制，係介由I D E ( Integratod Device Elecfronics )規格之標準匯流排 1 9 1， 介由連接器1 9 0 A裝卸自由地安裝於個人電腦等電腦 19 9° 快閃記憶卡1 9 0具有：匯流排介面部1 9 2，寫入 緩衝器193、ECC電路194、微電腦195、快閃 記憶體1，及管理表格記憶體1 9 7，其共接於內部匯流 排 1 9 8。 匯流排介面部1 9 2，係進行A T A等規格之標準匯 流排1 9 1之間之介面控制。寫入緩衝器1 9 3爲將標準 匯流排1 9 1供給之寫入資料暫時儲存的資料緩衝器。快 閃記憶體1被寫入存於寫入緩衝器1 9 3之資料。E C C 電路1 9 4爲具提昇快閃記憶體1所存資料精度用之錯誤 檢測及錯誤訂正機能之電路。管理表格記憶體由例如快閃 記憶體或E E P R〇Μ等電氣寫入可能之半導體記憶體構 成，形成扇區管理表格。微電腦1 9 5，係依對快閃記憶 卡1 9 0之存取要求控制卡片內部全體，例如對快閃記憶 體1之動作指示或指令發行，以存取控制快閃記憶體1 ， 或控制管理表格記憶體1 9 7。 依以上說明之快閃記憶體、記憶卡、資料處理系統可 得以下效果。 (1 )令外^供給之寫入資料閂鎖於資料閂鎖電路 D L L、D L R，閂鎖之寫入資料對應於多値中之任一値 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公楚） I ϋ 1 i_i ϋ ♦1 ί -ϋ ί^· ϋ ϋ · I I n I I ϋ I I ϋ I ϋ ϋ ϋ I I I ϋ ϋ II βϋ ϋ —4 ϋ ϋ —«.I I n 1 11 ϋ n ϋ ί ϋ ϋ I - (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 487908 Α7 Β7 五、發明說明（48 ) 係由多段之每一寫入動作作判斷’該判斷結果之寫入資訊 閂鎖於感測閂鎖電路S L，依感測閂鎖電路S L閂鎖之寫 入資訊，階段性進行將多値之臨界値電壓設定於記憶格之 寫入動作。因此，即使寫入動作終了，資料閂鎖電路 DLL、DLR乃保存當初由外部供給之寫入資料。因此 ，依上述字元干擾檢測或標移檢測結果’再度對記憶格 M C進行多値資訊之寫入動作時，不必再由外部接受寫入 資料。 -(2 )快閃記憶體1，係經由追加寫入資料之輸入 W S 3，由記憶格讀出之資料與追加寫入資料之邏輯合成 處理WS4，消去回復WS5，及寫入TS1〜TS4來 進行追加寫入。於邏輯合成處理W S 4，係依輸入資料閂 鎖電路D L R、D L L之追加寫入資料及由記憶格M C讀 出之資料，於寫入狀態之非揮發性記憶格對相同寫入狀態 ’或於消去狀態之非揮發性記憶格對以追加寫入資料指示 之寫入狀態，產生程式用資料，並將產生之資料閂鎖於土 述資料閂鎖電路D L L、D L R。因此，即使追加寫入動 作終了，資料閂鎖電路D L R、D L L乃保有邏輯合成處 理之資料。寫入動作完了之前將邏輯合成處理之結果資料 保存於資料閂鎖電路D L L、D L R，則該閂鎖資料，於 寫入異常時可再利用，再進行追加寫入動作時不必再從外 部接受寫入資料。因此，存取控制快閃記憶體1之處理器 等’對快閃記憶體進行寫入動作後，暫時之間，不必將寫 入資料保持於工作記憶體，快閃記憶體1之記憶存取或記 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） • ϋ ϋ ·ϋ ϋ fi ϋ —νί 1 ϋ · emmmm ϋ ι ϋ ϋ 0 n I mmmam ·ϋ 1··· aMme mmmme I 線J (請先閱讀背面之注意事項再填寫本頁) -ϋ ϋ I n n ϋ 1_1 I ϋ ϋ ϋ- -51 - 經濟部智慧財產局員工消費合作社印製 487908 A7 B7 五、發明說明（49 ) 憶存取伴隨之資料處理效率可提昇。 (3 )將上述邏輯合成處理所得資料閂鎖於資料閂鎖 電路後，I資料閂鎖電路閂鎖之邏輯合成處理結果之資料 對非揮發性記憶格進行寫入之前，對該寫入動作對象之非 揮發性記憶格預先進行消去動作（消去回復、弱消去）， 依此，即使在追加寫入時，追加寫入前之記憶格狀態槪略 均整爲消去狀態，因此，在更新寫入範圍內可取消追加寫 入之次數限制，提昇追加寫入資料之信賴性。 (4 )寫入電壓施加之臨界値電壓狀態達目的臨界値 電壓狀態與否之判斷係於寫入電壓施加處理之每次使用資 料閂鎖電路D L L、D L R閂鎖之資料判斷（W S 1 2， W S 1 3 )，因此，即使在寫入初期階段因寫入確認動作 誤判爲到達所要之臨界値電壓，亦可確認該不良而再寫入 可能。 (5 )寫入後進行標移、干擾檢測，可檢出寫入異常 引起之臨界値電壓分布異常。 ， (6 )於非揮發性記憶格記憶多値資訊時，上述標移 、干擾檢測中，事先進行作爲過寫入狀態之失敗或然率高 之字元干擾檢測，則失敗場合可縮短失敗狀態檢出之處理 時間。 (7 )消去後，爲防止消耗而對過消去狀態之記憶格 進行回寫，依此，則消去狀態之記憶格之臨界値電壓可均 整爲一定電壓以上。又，進行上述消耗防止之回寫後，進 行干擾檢測，可檢出臨界値電壓之異常。依此，可使消去 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --- - ---I 11 --------^* — 1 —--11I j (請先閱讀背面之注意事項再填寫本頁) •52- 經濟部智慧財產局員工消費合作社印製 487908 A7. _ B7 五、發明說明（50) 狀態之記憶格之臨界値電壓分布均一化。 (8 )消去則進行消去確認，僅對失敗之扇區進行消 去，·可節省J肖去動作之浪費時間。 以上以實施形態具體說明本發明，但本發明不限定於 此’在不脫離其要旨下可作各種變更。 例如，1個記憶格保有之資訊不限4値，以上亦可。 例如8値時，接位元線之資料閂鎖電路數增加即可。又， 資料閂鎖處理之運算手法不限於上述說明，可適當變更。 又’記憶體區塊數、寫入電壓條件，消去電壓條件，確認 電壓條件等可適當變更。又，消去狀態及寫入狀態可定義 爲與上述說相反。快閃記憶體之記憶體區塊不限定A N D 型，NOR，D i NOR、NAND型之構造亦可。 又，本發明之半導體裝置不限定於快閃記憶體之記憶 晶片’亦適用於快閃記憶體內藏之微電腦等資料處理或邏 輯動作用半導體裝置。又，本發明亦適用E E PROM。 以下，簡單說明本發明所得效果。 · 即，爲對各個記憶格寫入多値資訊而由外部供至資料 閂鎖電路之寫入資料不會因寫入動作而失去。因此，即使 寫入動作終了，資料閂鎖電路乃保存當初由外部供給之寫 入資料，故讓字元干擾檢測或標移檢測之結果，對記憶格 再度進行多値資訊之寫入動作時，不必再由外部接受字入 資料。 又，對記憶格再進行多値資訊之寫入動作時，不必由 外部再接受寫入資料。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -ϋ ϋ _1 ϋ ϋ I ϋ 一SJI ϋ ϋ ϋ ϋ ϋ I I 0^^^ I ϋ ·1 ϋ ϋ —.4- ϋ —m 1· ϋ H ϋ .1 ^1 ϋ ϋ ϋ ϋ ^1 ϋ ϋ . (請先閱讀背面之注意事項再填寫本頁) 487908 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（51 ) 對由記憶格讀出之資料與追加寫入資料進行邏輯合成 處理，令該邏輯合成處理結果閂鎖於資料閂鎖電路以進行 追加寫入，-故即使追加寫入動作終了，資料閂鎖電路上乃 保有邏輯合成處理之資料。 追加寫入終了前將邏輯合成處理結果保存於資料閂鎖 電路，則對標移寫入異常再寫入時不必再由外部接受寫入 資料。此點，可提昇半導體裝置之記憶體存取或存取控制 伴隨之資料處理之效率。 追加寫入之寫入電壓施加前，消去回復（弱消去）之 進行，在寫入耐性範圍內不受追加寫入之次數限制。 於寫入確認動作中，每次使用資料閂鎖電路之初期資 料作判斷，故即使在寫入初期階段等因寫入確認動作誤判 到達所要之臨界値電壓時，亦可確認該不良，再寫入爲可 肯b 。 寫入後執行標移、干擾檢測，可檢出臨界値電壓分布 異常。於非揮發性記憶格記憶多値資訊時，在上述標移 干擾檢測中，事先進行視爲過寫入狀態之失敗或然牽高之 字元干擾檢測，則可縮短失敗場合檢出失敗狀態止之處理 時間。 消去後，爲消耗防止目的對過消去狀態記憶格進行回 寫’可使消去狀態之記憶格臨界値電壓均整爲一定電壓以 上。 上述消耗防止用之回寫進行後，進行干擾檢測，可檢 出臨界値電壓異常。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 0 ^1 ϋ ί ·ϋ βϋ ·ϋ ΚΛΛ9 n i* ϋ · ϋ -ϋ ϋ mMmmm mmmmmw a·— mmMmm · ·ϋ «1 ·1 Bi-i n I I 線-,—— — J I I —ί — — — — — — — — — 丨 — 丨· (請先閱讀背面之注意事項再填寫本頁) 487908 A7 _ B7 五、發明說明（52 ) 消去前進行消去確認，對失敗之扇區進行消去，則可 節省消去動作之時間浪費。 (圖面之簡單說明） 圖1 :本發明之一例之4値快閃記憶體之位元線周圔 之電路構成圖。 圖2 :本發明之一例之4値快閃記憶體之全體構成之 方塊圖。 圖3 :快閃記憶體用之記憶格電晶體之元件構造之槪 略縱斷面圖。 圖4 :快閃記憶體之指令之一例之說明圖。 圖5 :狀態暫存器之各位元內容與輸出入端I / 〇 〇 〜I / 0 7之對應例之說明圖。 圖6 : 4値快閃記憶體之記憶陣列所含資料閂鎖電路 、位元線、及感測閂鎖電路及連接關係之一例之說明圖。 圖7 :資料閂鎖電路與輸出入端I / 〇 4、 1/00 之對應圖係之一例之說明圖。 圖8 : 4値資料與記憶格電晶體之臨界値電壓間之關 係以臨界値電壓分布說明之圖。 圖9 :扇區一次消去與寫入之電壓條件之一例之說明 圖。 圖1 0 : 4値寫入處理中之各種寫入態樣之例之說明 圖。 圖1 1 :圖1之4値快閃記憶體構成以佈局觀點表示 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製

一so*· · _1 I ·ϋ n ϋ ϋ ϋ I ϋ ϋ ϋ ϋ ^1 β.4 a^i 1 ιρ« ϋ ϋ ϋ I H 487908 A7 ___B7___ 五、發明說明（53 ) 之方塊圖。 圖1 2 :快閃記憶體之每一動作態樣之各種電壓條件 之統合說叽圖.。 圖1 3 : 4値快閃記憶體之讀出動作之一例之流程圖 〇 圖1 4 :相對於快閃記憶格電晶體之臨界値電壓分布 之讀出字元線電壓之關係之說明圖。 圖1 5 : 4値快閃記憶體之寫入動作及追加寫入動作 之一例之流程圖。 圖1 6 :寫入動作包含之“ 0 1 ”寫入處‘之詳細之 一例之流程圖。 圖1 7 :追加寫入動作包含之邏輯合成處理之詳細例 之流程圖。 圖1 8 : “ 0 0 ”寫入，“ 1 0 ”寫入、“ 0 1 ”寫 入、標移干擾檢測、追加寫入前、及弱消去之各狀態以快 閃記憶格電晶體之臨界値電壓分布表示之說明圖。 · 圖1 9 :消去動作之一例之流程圖。 圖2 0 :消去動作中消去電壓施加及消耗防止處理以 快閃記憶格電晶體之臨界値電壓分布表示之說明圖。 圖2 1 :寫入動作等包含之資料閂鎖處理之運算內容 之一例之邏輯說明圖。

圖2 2 :採用圖2 1之運算邏輯的資料位元線A，B 之邏輯運算結果i說明圖。 圖2 3 :追加寫入之槪念說明圖。 ϋ B_^i ϋ ϋ ϋ ϋ ^.^1 ammam 1_ 11 Βϋ (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製

· ·1_ «^1 ϋ MmmK 1 ϋ ϋ I mb w 〇> _會 w μη w w αμμ w μη· mm w w mb a··· I 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -56- 487908 A7 —_______ B7 五、發明說明（54 ) '掘2 4 :追加寫入動作包含之邏輯合成處理所得下位 位元及上位位元之寫入資料內容之邏輯表示說明圖。 圖2 5-:以追加寫入處理得圖2 4之結果時之動作說 明圖。 圖 2 6 : :快 閃 記 憶體 之 讀 出 動 作 之 詳 細 說 明 圖 〇 圖 2 7 : • “ 0 1 ，’寫 入 動 作 之 詳 細 說 明 圖 〇 圖 2 8 : “ 0 0 ，，寫 入 動 作 之 詳 細 說 明 圖 〇 圖 2 9 : “ 1 0 ，，寫 入 動 作 之 詳 細 說 明 圖 〇 圖 3 0 : “ 1 1 ，，字 元 干 擾 檢 測 處 理 之 詳 m 細 說 明 圖。 圖 3 1 : “ 1 0 ，，字 元 標 移 檢 測 處 理 之 詳 幺ΓΠ 細 說 明 圖。 圖 3 2 : “ 0 0 ，，字 元 標 移 檢 測 處 理 之 詳 細 說 明 圖。 圖 3 3 :追 加 寫 入之 .下位位元之邏輯合成處理, 之詳 說明圖。 圖3 4 :追加寫入之上位位元之邏輯合成處理之詳細 說明圖。 圖3 5 :消去動作之說明圖。 · 圖3 6 :追加寫入之邏輯合成處理之一部分以動作波 形表不之時序圖。 圖3 7 :追加寫入之邏輯合成處理之一部分以接續圖 3 6之動作波形表示之時序圖。 圖3 8 :追加寫入之邏輯合成處理之一部分以接續圖 3 7之動作波形表示之時序圖。 圖3 9 :追加寫入之邏輯合成處理之一部分以接續圖 3 8之動作波形表示之時序圖。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) d 經濟部智慧財產局員工消費合作社印製 訂---------線·φ----!---------------- -57- 487908 經濟部智慧財產局員工消費合作社印製 ,A7 . B7 五、發明說明（5弓 圖4 0 :使用4値快閃記憶體之檔案記憶體系統之方 塊圖。 圖4 1 :寫入及寫入確認時之感測閂鎖電路之閂鎖資 料及其動作間之關係之說明圖。 主要元件對照表 1 :快閃記憶體 3 =記憶格陣列 4 :感測閂鎖電路 7 :多工器 8 : X位址暫存器 9 : X位址解碼器 1 1 : Y位址解碼器 1 2 : Y位址計數器 1 3 : Y閘極陣列電路 1 5 :輸出緩衝器 1 6 :資料控制電路 1 7 :輸入緩衝器 1 8 :模式控制電路 1 9 :控制信號緩衝器 2 0 :內部電源電路 2 1 :動作電源 3 0 L ，3 0 R，3 1 L ，3 1 R :開關電路/運算 電路陣列 本纸張尺度適用中S國家標準（CNSM4規格（210 X 297公釐） 衣--------訂--------- (請先閱讀背面之注意事項再填寫本頁) 487908 A7 _B7_ 五、發明說明（56 ) 1 8 0 :狀態暫存器 M C :記憶格 Μ 1 ，_Μ 2 :選擇電晶體 C G :控制閘極 F G :浮動閘極 W L :字元線 M5L，M5R:M〇S電晶體 SLL，SLR :輸出入節點 M6L ，M6R，M8L，M8R :M〇S 電晶體 -ϋ ·1 1· I n n If ·1 —Km · mmat 1 ϋ n 1 ϋ an B ϋ 1 I ϋ n I I a— (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 χ 297公釐）

Claims (1)

1. 申請專利範圍 487908 7第8 8 1 0 8 2 2 0號專利申請案 中文申請專利範圍修正本 (請先閱讀背面之注意事項再填寫本頁) 民國9 0年5月修正 1 半導體裝置，係包含有： 連接有電氣抹除及寫入可能之多數個非揮發性記憶格 13勺位兀線；及連接位元線的感測閂鎖電"路及資料閂鎖電路 ’ & 7将由」:：述非揮發性記憶格介由感測閂鎖電路讀出之資 料Ή鎖於資料閂鎖電路，並依閂鎖於資料閂鎖電路之資料 ti# if#性記憶格進行寫入動作控制的控制裝置； 」二述控制裝置，係將追加寫入資料輸入於資料閂鎖電 路’依輸入之追加寫入資料及從記憶格讀出之資料，對寫 入用之資料施予邏輯合成處理，俾對寫入狀態之非揮發性 記憶格寫入相同之寫入狀態，且對消去狀態之非揮發性記 te格Μ入以追加寫入資料指示之寫入狀態，並將邏輯合成 處理所得資料閂鎖於上述資料閂鎖電路，依閂鎖之資料對 非揮發性記憶格進行寫入者。 經濟部智慧財產局員工消費合作社印制π 2 ·如申請專利範圍第1項之半導體裝置，其中 上述控制裝置，係將上述邏輯合成處理所得資料，於 寫入異常時再利用可能地保持於上述資料閂鎖電路者。 3 ·如申請專利範圍第2項之半導體裝置，其中 _匕述控制裝置，係將上述邏輯合成處理所得資料閂鎖 於資料Ή鎖電路後，依資料閂鎖電路閂鎖之邏輯合成處理 結果之資料對非揮發性記億格進行寫入之前，對該寫入動 本紙張尺^--- 487908 m A8 广七，i B8 〇一 I C8 1--¾ 1)8___ f、申請專利範圍 作對象之非揮發性記憶格預先進行消去動作者。 4 . 一種半導體裝置，係包含有： (請先閱讀背面之注意事項再填寫本頁) 具一對輸出入端的感測閂鎖電路；及對應感測閂鎖電 路之各輸入端設置之位元線；連接位元線之電氣抹除及寫 入可能之多數非揮發性記憶格；及連接位元線的多數資料 閂鎖電路；及響應於寫入上述非揮發性記憶格之臨界値電 壓狀態以從該非揮發性記憶格介由感測閂鎖電路讀出之資 訊作爲4値以上之多値資訊閂鎖於多數資料閂鎖電路，並 依閂鎖於多數資料閂鎖電路之多値資訊將寫入之臨界値電 壓狀態寫入非揮發性記憶格的控制裝置； 經濟部智慧財產局員工消費合作社印製 上述控制裝置，當將作爲多値資訊之追加寫入資料輸 入於資料閂鎖電路時，係依輸入之追加寫入資料及由該非 揮發性記憶_格讀出之多値資訊，對臨界値電壓狀態寫入用 之多値資訊施予邏輯合成處理，俾對具寫入之臨界値電壓 狀態之非揮發性記憶格寫入相同之寫入之臨界値電壓狀態 ，且對具消去之臨界値電壓狀態之非揮發性記憶格寫入以 追加寫入資料指示之寫入之臨界値電壓狀態，並將邏輯合 成處理所得多値資訊閂鎖於上述資料閂鎖電路，依閂鎖之 多値資訊對非揮發性記憶格之臨界値電壓狀態進行程式化 者。 5 .如申請專利範圍第4項之半導體裝置，其中 上述控制裝置，係將上述邏輯合成處理所得多値資訊 ，於寫入異常時再利用可能地保持於上述資料閂鎖電路者 木紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -2- 487908 經濟部智慧財產局員工消費合作社印製 \ i - J (匕〜..*.·， A8 | P)8 梦.C8 < < ( j | ι)8 六、申請專利範圍 6 ·如申請專利範圍第4或5項之半導體裝置，其中 上述控制裝置，係將上述邏輯合成處理所得多値資訊 閃鎖於資料閃鎖電路後’依資料閂鎖電路閂鎖之邏輯合成 處理結果之多値資訊對非揮發性記憶格之臨界値電壓狀態 進行程式化之前’對設定爲該臨界値電壓狀態程式化對象 之非揮發性記憶格預先進行消去動作者。 7 .如申請專利範圍第6項之半導體裝置，其中 對非揮發性記憶格施加寫入電壓與否係由感測閂鎖電 路閂鎖之資料之邏輯決定，上述控制裝置，當響應於多値 資訊之寫入之臨界値電壓狀態形成於非揮發性記憶格時， 係將寫入電壓施加之指示之邏輯値資料設定於上述感測閂 鎖電路者。 8· —種半導體裝置，係包含有： 連接有電氣抹除及寫入可能之多數個非揮發性記憶格 的k元線；及連接位元線的感測閂鎖電路及資料閂鎖電路 ;及將由上述非揮發性記憶格介由感測閂鎖電路讀出之資 料閃鎖於資料閂鎖電路，或依閂鎖於資料閂鎖電路之資料 以易入單位之扇區單位對非揮發性記憶格進行寫入動作控 制的控制裝置； 上述控制裝置’於寫入動作中，係使用資料閂鎖電路 問鎖之資料對寫入對象扇區內設爲寫入選擇之.非揮發性記 億格施加寫入電壓之同時，針對寫入電壓施加產生之臨界 値電壓狀態是否達目的臨界値電壓狀態之判斷，於每一次 寫入電壓之施加處理時使用上述資料閂鎖電路閂鎖之資料 本紙張尺度適用中國國豕標準（CNS)A4規格（210 X 297公爱） -3- --------^--------. (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 487908 A8 R8 C8 1)8 — ' ^^—…一二一.”--------- 1 —…丨一丨丨，一 " — 六、申請專利範圍 判斷之。 9 ·如申請專利範圍第8項之半導體裝置，其中 一匕述控制裝置，係在寫入動作之後，進行標移干擾（ emit】c duuub )檢測以檢測該寫入動作所程式化之臨界値 電壓相對於目的臨界値電壓是否爲過寫入狀態。 1 0 ·如申請專利範圍第8項之半導體裝置，其中 上述控制裝置，係依寫入上述非揮發性記憶格之臨界 値電壓狀態’以由該非揮發性記憶格介由感測閂鎖電路讀 出之資訊作爲4値以上之多値資訊閂鎖於多數資料閂鎖電 路’並依多數資料閂鎖電路閂鎖之多値資訊對應於以寫入 單位之扇區單位對非揮發性記憶格寫入臨界値電壓狀態之 多値資訊記憶機能時，於上述標移干擾檢測中，先進行作 爲過寫入狀態之失敗或然率高之字元千擾檢測。 1 1 · 一種半導體裝置，係包含有： 連接有電氣抹除及寫入可能之多數個非揮發性記憶格 的位元線；及連接位元線的感測閂鎖電路及資料閂鎖電路 ’及將由上述非揮發性記憶格介由感測閂鎖電路讀出之資 料問鎖於資料閂鎖電路，並依閂鎖於資料閂鎖電路之資料 以^入單位之扇區單位對非揮發性記憶格進行寫入動作控 制的控制裝置； 上述控制裝置，消去後，爲消耗（deplete )防止而對 過消去狀態之記憶格進行寫入’使消去狀態之記憶格之臨 界値電壓均整爲一定電壓以上。 1 2 .如申請專利範圍第】1項之半導體裝置，其中 (請先閱讀背面之注意事項再填寫本頁) 螓—— 訂---------線·

   487908 Hl·： AS B8 C8 1)8 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 上述控制裝置，進行上述消耗防止之寫入後， 擾檢測以檢測出臨界値電壓之異常。 1 3 .如申請專利範圍第1 2項之半導體裝置， 上述控制裝置，係於消去前進行消去確認，對 扇區進行消去者。 1 4 ·--種資料處理系統，係包含有申請專利 1〜1 3項中任一項之半導體裝置，及進行該半導 之存取控制的存取控制裝置。 1 5 .如申請專利範圍第1 4項之資料處理系 中 另包含上述存取控制裝置與外部間介面用之介 ，以構成非揮發性記憶卡。 i 6 •—種半導體裝置，係包含： 1條字元線， 連接上述字元線的多數非揮發性記憶格， 對應上述多數非揮發性記憶格而設，各具一對 節點的多數第1閂鎖電路， 分別連接上述多數第1閂鎖電路之各一對輸出 之一方，而且連接上述多數非揮發性記憶格的多數 元線， 分別連接上述多數第1閂鎖電路之各一對輸出 之另一方的多數第2位元線， 連接上述多數第1位元線的第2閂鎖電路， 連接上述多數第2位元線的第3閂鎖電路， 進行干 其中 失敗之 範圍第 體裝置 統，其 面裝置 輸出入 入節點 第1位 入節點 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐）-5 487908 A8 R8 C8 1)8 六、申請專存範面’ 一 分別連接上述第1至第2位元線的第1至第2邏輯合 成電路，及 連接上述第1至第3閂鎖電路及第1至第2邏輯合成 電路，以控制上述第1至第3閂鎖電路及第1至第2邏輯 合成電路之動作的控制電路； 上述多數非揮發性記憶格，係包含具第1臨界値電壓 之第1記憶格群’及具與上述第1臨界値電壓爲不同之第 2臨界値電壓的第2記憶格群； 上述控制電路，將上述第1記憶格群內之第1記憶格 之臨界値電壓由上述第1臨界値電壓變更爲上述第2臨界 値電壓時， (1 )係控制成令界定上述第1記憶格之臨界値電壓 之變化的資料，儲存於上述第1記憶格連接之1至多數位 元線對應之第2及第3閂鎖電路， (2 )控制成令上述第2記憶格群之各記憶格之臨界 値電壓所對應資料由各記憶格連接之1至多數位元線所連 接之上述第1閂鎖電路讀出之同時，令讀出之資料於上述 弟2記1思格群內sti憶格連接之上述第1至第2邏輯合成 電路進行邏輯合成處理並儲存於上述第2記憶格群內之記 憶格連接之1至多數位元線對應之第2至第3閂鎖電路， (3 )令上述第2記憶格群之記憶格之臨界値電壓變 更爲第1臨界値電壓， (4 )之後，依存於上述第2至第3閂鎖電路之上述 資料，控制上述第1至第2邏輯合成電路及第1至第3問 本纸張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -6 - (請先閱讀背面之注意事項再填寫本頁) ----- 訂---------線- 經濟部智慧財產局員工消費合作社印製 487908 經濟部智慧財產局員工消費合作社印製 Αδ Β8 C8 1)8 膝iEi 月玲，廣. 丨无 六、申請專利範圍 鎖電路，令上述第1記憶格之臨界値電壓由上述第1臨界 値電壓變更爲上述第2臨界値電壓之同時，令上述第2言3 憶格群內之記憶格之臨界値電壓變更爲原來之第2臨界値 電壓。 1 7 .如申請專利範圍第1 6項之半導體裝置，其中 上述第2臨界値電壓，係由多數値之中選出之1個° 1 8 .如申請專利範圍第1 6項之半導體裝置，其中 上述第1臨界値電壓設定爲界定消去狀態之臨界値€ ® ’上述第2臨界値電壓交界定寫入狀態之臨界値電壓’ 上述第2臨界値電壓爲由多數値之中選出之1個。 1 9 .如申請專利範圍第1 8項之半導體裝置，其中 上述第2臨界値電壓，係由3値之中選出之1個之_ 壓。 2 0 . —種非揮發性記憶格之臨界値電壓變更方法’ 係包含有具第1臨界値電壓之第1記憶格群，及具與上@ 第1臨界値電壓不同之第2臨界値電壓的第2記憶格群之 多數非揮發性記憶格之臨界値電壓變更方法’其包含有& 下工程： 將界定上述第1記憶格群內之第1記憶格之臨界値電 壓變壓之資料儲存於上述第1記憶格連接之1至多數位元 線對應之第1及第2閂鎖電路的第1儲存工程； 令上述第2記憶格群之各記憶格之臨界値電壓對應之 資料由各記憶格連接之1至多數位元線連接之第3閂鎖電 路讀出的工程； 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）-7 - --— — — Ill — — I I I - I I I I I I I ^ « — — — — — — I— (請先閱讀背面之注意事項存填寫本買) 487908 經濟部智慧財產局員工消費合作社印製

   A8 B8 C8 1)8 _ t、申請專利範圍 令上述讀出之資料於邏輯合成電路作邏輯合成處理 並儲存於上述第2記憶格群內之記憶格連接之1至多數位 元線對應之第1至第2閂鎖電路的第2儲存工程； 令上述第2記憶格群之各記憶格之臨界値電壓變更爲 第1臨界値電壓的工程；及 依上述第1至第2閂鎖電路儲存之上述資料，來控制 上述邏輯合成電路及第1至第3閂鎖電路，令上述第1記 憶格之臨界値電壓由上述第1臨界値電壓變更爲第2臨界 値電壓之同時，令上述第2記憶格群內之記憶格之臨界値 電壓變更爲原來之第2臨界値電壓的工程。 2 1 .如申請專利範圍第2 0項之非揮發性記憶格之 臨界値電壓變更方法，其中 上述第1儲存工程另包含，將界定上述第1臨界値電 壓之資料，儲存於上述第2記憶格群內之記憶格連接之1 至多數位元線對應之第1及第2閂鎖電路的工程。 2 2 · —種非揮發性記憶格之臨界値電壓變更方法， 係於包含有： 1條字元線， 連接上述字元線的多數非揮發性記憶格， 對應上述多數非揮發性記憶格而設，各具一對輸出入 節點的多數第.1閂鎖電路， 分別連接上述多數第1閂鎖電路之各一對輸出入節點 之一方，而且連接上述多數非揮發性記憶格的多數第1位 元線， 本紙張尺度適用中國國家標準（CNS)A4規格（2】0 X 297公釐）-8 - (請先閱讀背面之注意事項再填寫本頁) 487908 A8 B8 C8 1)8 r'l· ] I 六、申請專利範圍 分別連接上述多數第1閂鎖電路之各一對輸出入節點 之另一方的多數第2位元線， 連接上述多數第1位元線的第2閂鎖電路， 連接上述多數第2位元線的第3閂鎖電路的半導體裝 置中’令上述非揮發性記憶格之臨界値電壓由第1臨界値 電壓變更爲與上述第1臨界値電壓不同之第2臨界値電壓 的非揮發性記憶格之臨界値電壓變更方法，其包含有以下 工程： 將界定由上述第1臨界値電壓變更爲第2臨界値電壓 之資料儲存於上述第2至第3閂鎖電路的工程； 令上述第2至第3閂鎖電路內儲存之資料作邏輯合成 處理’並將上述第1閂鎖電路之資訊設定爲電壓施加資訊 的設定工程； 依上述電壓施加資訊對上述非揮發性記憶格施加電壓 的電壓施加工程；及 上述電壓施加工程之後，依上述第2至第3閂鎖電路 儲存之上述資料，檢測上述非揮發性記憶格之臨界値電壓 是否到達上述第2臨界値電壓的檢測工程； 上述檢測工程，係於每一次電壓施加時，針對該臨界 値電壓未到達上述第2臨界値電壓之非揮發性記憶格進行 0 2 3 · —種半導體記憶裝置，係具有：第1閂鎖器， 連接第1閂鎖器的信號線，連接信號線之多數記憶格所構 成之記憶體部，邏輯運算部，及資料閂鎖部； 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）-9- — — — — — 1 — — — — — — · I I I I I I I « — — — — — — — — (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 487908 經濟部智慧財產局員工消費合作社印制农 Α8 R8 C8 1)8 f .Ar νΓ.正 *充丨 t、申請專利範圍 於第1處理中，第1閂鎖器係將對應特定記憶格之狀 態的特定値輸出至資料閂鎖器， 於第2處理中，於資料閂鎖部被設定應設於特定記憶 格之狀態之對應値，第1閂鎖器係依記憶格狀態對應之信 號將特定値供至邏輯運算部，邏輯運算部則依上述特定値 及設於資料閂鎖部之値來決定應設定於上述特定記憶格之 狀態，該應設定狀態係設定於上述特定記憶格者。 2 4 .如申請專利範圍第2 3項之半導體記憶裝置， 其中 應設定於上述特定記憶格之狀態，係設定於上述第1 閂鎖器。 2 5 .如申請專利範圍第2 4項之半導體記憶裝置， 其中 .. 於上述第2處理中，設定於記憶格後，檢測設定於該 記憶格之狀態是否爲該應設定狀態，若非爲該應設定狀態 ，則該記憶格使用設於資料閂鎖器部之値，進行再設定。 2 6 .如申請專利範圍第2 5項之半導體記憶裝置， 其中 在狀態設定於記憶格之前，將該記憶格之狀態設定爲 第1狀態。 2 7 . —種半導體記憶裝置，係具有：第1閂鎖器， 連接第一閂鎖器的第1信號線及第2信號線，連接第1信 號線的第1資料閂鎖器及第1運算電路，連接第2信號線 的第2資料閂鎖器及第2運算電路，及連接第1信號線與 本紙張尺度適用中國國家標準（CNS)A4規格（210x 297公釐） -1〇 - --------------------訂--------- (請先閱讀背面之注意事項再填寫本頁) 487908 Λ8']8;8)8 /1(1 L L 0 t、申請專利範圍 第2信號線之一方或兩方的多數記憶格構成之記憶陣列； 上述記憶格，係可設定以2位元表現之第1至第4狀 態， 對上述記憶格之追加寫入處理，在上述記憶格非爲第 1狀態時係被許可， 對上述記憶格之追加寫入資訊係以2位元表現，第1 位元之資料設定於第1資料閂鎖器，第2位元之資料設定 於第2資料閂鎖器，表現上述記憶格之狀態的2位元之中 第1位元之資料設定於第1資料閂鎖器，第2位元之資料 設定於第2資料閂鎖器，上述第1資料閂鎖器及上述第2 資料閂鎖器設定之値所對應之狀態，係被設定於上述記憶 格。 --------------------訂—--------線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -11-