JP3447886B2 - 不揮発性半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、電気的に書き換
え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に係
り、特に多値記憶のＥＥＰＲＯＭに関する。

【０００２】

【従来の技術】ＥＥＰＲＯＭの大容量化を実現する手法
の一つとして、１つのメモリセルにｎ（ｎ≧３）値の情
報を記憶させる、多値記憶ＥＥＰＲＯＭが知られてい
る。例えば、４値記憶式では、４種類のしきい値電圧の
１つをそれぞれのセルが有し、これを（０、０）、
（０、１）、（１、０）、（１、１）と表される２ビッ
トの情報に対応させるものである。

【０００３】ｎ値を記憶したメモリセルのデータを読み
とるには、セルから読み出したデータを、（ｎ−１）個
の基準電圧と比較する。このため、従来、（ｎ−１）個
のセンスアンプを必要とした（例えば特開昭６１−１１
７７９６号公報）。

【０００４】４値記憶式のＥＥＰＲＯＭでは、２値記憶
式セルのＥＥＰＲＯＭと比べ、メモリセルの記憶密度は
２倍となり、メモリセルが占める面積は１／２になった
のに対し、センスアンプが占める面積は３倍となり、高
密度化の効果を減少させる。特に、ページ読み出しを行
うためにビット線毎にセンスアンプを設けるタイプのＥ
ＥＰＲＯＭでは、センスアンプ数の増加が大容量化の妨
げとなる。

【０００５】これに対して特開昭６２−５４８９６号公
報には、セルデータを判別したセンスアンプの出力によ
って、他のセンスアンプの基準電圧を制御することによ
り、センスアンプの数を減らした事を特徴とした読みと
り専用メモリが開示されている。

【０００６】一方、メモリセルにｎ（ｎ≧３）種類のし
きい値電圧を記憶する多値記憶ＥＥＰＲＯＭでは、記憶
データを書き込むときに、それぞれのしきい値電圧を、
より狭い範囲に分布させる必要がある。このため、書き
込みを小刻みに行い、書き込みと書き込みとの間に、そ
れぞれのメモリセルが目的とするしきい値範囲に書き込
まれたか否かをチェックし、書き込み不足のセルがあれ
ばそのセルにのみ追加書き込みを行い、それぞれのメモ
リセル毎に、最適の書き込みがなされるよう制御するビ
ット毎べリファイが有効となっている。なお、ビット毎
べリファイは特開平３−２９５０９８号公報に開示され
ている。

【０００７】また、多値記憶ＥＥＰＲＯＭに対するビッ
ト毎べリファイは、特開平７−９３９７９号公報に開示
されている。しかし、特開平７−９３９７９号公報に開
示された装置では、センスアンプ及びべリファイ回路を
それぞれ、（ｎ−１）個ずつ必要としている。よって、
メモリセルは、より多くのデータを記憶することによ
り、同じ面積のチップに大容量のデータを蓄積できるよ
うになっているものの、データの読み出し／書き込みを
制御する回路が大規模になり、高集積化に難点があっ
た。

【０００８】

【発明が解決しようとする課題】このように、従来、ベ
リファイ機能を有した多値記憶ＥＥＰＲＯＭでは、多値
のデータの数を“ｎ（ｎは３以上の自然数）”としたと
き、（ｎ−１）個のベリファイ回路を必要としていた。
このため、センスアンプ・データラッチ回路も、ベリフ
ァイ回路に応じ、（ｎ−１）個必要としている。

【０００９】以上のような事情により、ビット線に接続
される回路、つまりカラム系回路の回路規模、特にセン
スアンプ・データラッチ回路、およびベリファイ回路が
膨大なものとなって、高集積化のネックになっている。

【００１０】この発明は、上記の事情に鑑み為されたも
ので、その目的は、カラム系回路の回路規模を、特にセ
ンスアンプ・データラッチ回路、ベリファイ回路の数を
減ずることによって小さくし、高集積化に適した不揮発
性半導体記憶装置を提供することにある。

【００１１】

【課題を解決するための手段】上記目的を達成するため
に、この発明に係る不揮発性半導体記憶装置では、多値
のデータを記憶するメモリセルがマトリクス状に配置さ
れて構成されるメモリセルアレイと、前記メモリセルへ
データを書き込むとき、前記メモリセルへの書き込みデ
ータをラッチするラッチ手段と、前記メモリセルからデ
ータを読み出すとき、前記メモリセルからの読み出しデ
ータをセンス・ラッチするセンス・ラッチ手段とを含
み、前記多値のデータの数をｎとしたとき、前記ラッチ
手段、センス・ラッチ手段の、数がｍ（ｍは、２
^{（ｍ−１）}＜ｎ≦２^ｍ （ｍは２以上の整数））個に設
定されたビット線制御回路と、前記ビット線制御回路と
前記メモリセルとを互いに電気的に接続し、前記メモリ
セルへデータを書き込むとき、前記ラッチ手段から前記
メモリセルへ前記書き込みデータを導き、前記メモリセ
ルからデータを読み出すとき、前記メモリセルから前記
センス・ラッチ手段へ前記読み出しデータを導くビット
線と、前記メモリセルへデータを書き込むとき、前記ラ
ッチ手段にラッチされた書き込みデータに応じて、前記
多値のデータに応じた書き込み制御電圧を選び、選ばれ
た書き込み制御電圧をビット線に与える書き込み回路
と、前記メモリセルへデータを書き込んだ後、前記書き
込まれたデータを検証するベリファイ回路とを具備し、
第一及び第二メモリセルへの書き込みデータが、それぞ
れ第一データ、及びこの第一データとは異なる第二デー
タであるときに、前記書き込み回路は、前記第一データ
に応じて前記第一データに対応した書き込み制御電圧
を、第一ビット線を介して前記第一メモリセルに対して
与え、前記第二データに応じて前記第二データに対応し
た書き込み制御電圧を、前記第一ビット線とは異なる第
二ビット線を介して前記第二メモリセルに対して与え、
前記第一データの書き込みと、前記第一データと異なる
前記第二データの書き込みとを前記第一及び第二メモリ
セルに対して同時に行うことを特徴とする。

【００１２】また、前記ラッチ機能は、前記ベリファイ
読み出し動作の結果が良のとき、前記ラッチ機能にラッ
チされた書き込みデータを、前記メモリセルへデータを
書き込んだとき、前記メモリセルのデータを変更しなか
ったときのデータに、更新することを特徴とする。

【００１３】また、前記ベリファイ読み出し動作中、一
旦更新された書き込みデータが変更されないように、前
記ラッチされている書き込みデータに応じて、前記ベリ
ファイ回路および前記書き込み回路によって、前記ラッ
チ機能への入力データを制御することを特徴とする。

【００１４】また、Ｎ値（Ｎ≧３）データ記憶可能な電
荷蓄積部を有する複数のメモリから構成されるメモリセ
ルアレイと、複数のビット線と、複数のワード線と、複
数のプログラム制御回路と、複数のデータ回路を備え、
前記プログラム制御回路は、１）前記メモリセルを選択
し、２）前記選択したメモリセルに書き込み電圧を印加
し、前記データ回路は、Ｍを２^Ｍ−１ ＜Ｎ≦２^Ｍを満
たす自然数とするときにＭ個のラッチ回路で構成され、
１）前記プログラム制御回路によって選択されたそれぞ
れ対応する前記メモリセルに印加される書き込み制御電
圧を制御する第一、第二、…、第Ｎの論理レベルの書き
込み制御データを保持し、２）前記書き込み制御電圧を
それぞれ対応する前記メモリセルに印加し、３）前記第
一以外の論理レベルの書き込み制御データを保持してい
る前記データ回路に対応する前記メモリセルの書き込み
状態のみ選択的に検出し、４）予め決められた書き込み
状態に達したメモリセルに対応する前記データ回路の前
記書き込み制御データの論理レベルを前記第一の論理レ
ベルに変更し、５）予め決められた書き込み状態に達し
ていないメモリセルに対応する前記データ回路の前記書
き込み制御データの論理レベルを保持し、６）前記第一
の論理レベルの書き込み制御データを保持している前記
データ回路の書き込み制御データの論理レベルを前記第
一の論理レベルに保持する不揮発性半導体記憶装置であ
って、第一及び第二メモリセルへの書き込み制御データ
が、それぞれ前記第一以外の論理レベルである第一デー
タ、及びこの第一データとは異なり、かつ前記第一以外
の論理レベルである第二データであるときに、前記デー
タ回路は、第一ビット線を介して前記第一メモリセルの
書き込み状態を検出するとともに、前記第一メモリセル
の書き込み状態が前記第一データに応じた書き込み状態
に達した際に、前記第一データに応じた書き込み制御デ
ータの論理レベルを前記第一の論理レベルに変更し、前
記第一ビット線とは異なる第二ビット線を介して前記第
二メモリセルの書き込み状態を検出するとともに、前記
第二メモリセルの書き込み状態が前記第二データに応じ
た書き込み状態に達した際に、前記第二データに応じた
書き込み制御データの論理レベルを前記第一の論理レベ
ルに変更し、前記第一データに応じた書き込み制御デー
タの論理レベルの、前記第一の論理レベルへの更新と、
前記第一データとは異なる前 記第二データに応じた書き
込み制御データの論理レベルの、前記第一の論理レベル
への更新とを前記第一及び第二メモリセルに対して同時
に行うことを特徴とする。

【００１５】また、前記書き込みデータを更新するベリ
ファイ回路は、書き込み制御電圧を発生することを特徴
とする。

【００１６】

【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態を説明する。

【００１７】図１は、この発明の第１の実施の形態に係
る多値記憶ＮＡＮＤ型ＥＥＰＲＯＭの構成を示す構成図
である。

【００１８】図１に示すように、第１の実施の形態に係
る多値記憶ＮＡＮＤ型ＥＥＰＲＯＭは、オープンビット
型と呼ばれる構成を有している。オープンビット型の多
値記憶ＮＡＮＤ型ＥＥＰＲＯＭは、メモリセルがマトリ
クス状に配置されて構成されるメモリセルアレイ１Ａ、
１Ｂそれぞれに対して設けられたロウ系回路２Ａ、２Ｂ
と、メモリセルアレイ１Ａ、１Ｂそれぞれで共通に使用
されるカラム系回路３^**とを有している。

【００１９】ロウ系回路２Ａ、２Ｂには、アドレス入力
回路（アドレスバッファ）４から出力されたアドレス信
号を受け、受けたアドレス信号に基いて、メモリセルア
レイのロウを選択するロウデコーダと、ロウデコーダの
出力に基いて、メモリセルアレイのワード線を駆動する
ワード線駆動回路が含まれている。ＮＡＮＤ型ＥＥＰＲ
ＯＭの場合、ワード線は、選択ゲートＳＧ（ＳＧＡ、Ｓ
ＧＢ）および制御ゲートＣＧ（ＣＧＡ、ＣＧＢ）を指
す。そして、ワード線駆動回路は、制御ゲート／選択ゲ
ート駆動回路と読み替えられる。

【００２０】また、メモリセルアレイ１Ａ、１Ｂそれぞ
れで共通に使用されるカラム系回路３^**には、アドレス
バッファ４から出力されたアドレス信号を受け、受けた
アドレス信号に基いて、メモリセルアレイのカラムを選
択するカラムデコーダと、カラムデコーダの出力に基い
て、メモリセルアレイのカラムを選択するカラム選択線
を駆動するカラム選択線駆動回路とが含まれている。

【００２１】さらに、カラム系回路３^**には、メモリセ
ルへの書き込みデータを一時的に保持したり、メモリセ
ルのデータを読み出したりするためのデータ回路（ビッ
ト線制御回路）が含まれている。

【００２２】ビット線制御回路は、データ入出力線ＩＯ
を介して、データ入出力回路（データ入出力バッファ）
５に接続されている。また、ビット線制御回路は、ビッ
ト線ＢＬａを介して、メモリセルアレイ１Ａのメモリセ
ルに、ビット線ＢＬｂを介して、メモリセルアレイ１Ｂ
のメモリセルにそれぞれ接続されている。

【００２３】ビット線制御回路は、データを書き込むと
き、書き込みデータを、データ入出力バッファ５から受
け、受けた書き込みデータをメモリセルへ入力する。ま
た、ビット線制御回路は、データを読み出すとき、読み
出しデータを、メモリセルから受け、受けた読み出しデ
ータをデータ入出力バッファ５へ出力する。

【００２４】データ入出力バッファ５は、データ入出力
制御を行うもので、ＥＥＰＲＯＭの外部から入力された
書き込みデータをメモリコアへ導いたり、メモリコアか
ら読み出された読み出しデータを、ＥＥＰＲＯＭの外部
へ出力したりする。

【００２５】書き込み終了検知回路１８は、ビット線制
御回路の出力に基いて、データ書き込みが終了したか否
かを検知する。

【００２６】図２は、図１に示すメモリセルアレイ、お
よびカラム系回路の構成を示す構成図である。図３は、
図２に示すメモリセルを示す図で、（ａ）図は回路図、
（ｂ）図は（ａ）図に示すメモリセルトランジスタの断
面図である。

【００２７】図２に示すように、メモリセルアレイ１
Ａ、１Ｂにはそれぞれ、メモリセルＭＣがマトリクス状
に配置されている。

【００２８】また、カラム系回路３^**には、ｍ個のデー
タ回路（ビット線制御回路）６^**が含まれている。ビッ
ト線制御回路６^**は、１本のビット線ＢＬａ、および１
本のビット線ＢＬｂに接続されている。

【００２９】また、図３（ａ）に示すように、ＮＡＮＤ
型ＥＥＰＲＯＭでは、１つのセルＭＣには、互いに直列
に接続された複数のメモリセルトランジスタＭ１〜Ｍ４
が含まれ、ＮＡＮＤ型のセルＭＣを構成している。セル
ＭＣの一端は、選択トランジスタＳ１を介してビット線
ＢＬに接続され、その他端は、選択トランジスタＳ２を
介して、ソース線ＶＳに接続される。制御ゲートＣＧを
共有するメモリセルトランジスタＭのグループは、“ペ
ージ”と呼ばれる単位を形成する。データの書き込みお
よび読み出しは、“ページ”で同時に行われる。また、
４本の制御ゲートＣＧ１〜ＣＧ４に接続されるメモリセ
ルトランジスタＭのグループは、“ブロック”と呼ばれ
る単位を形成する。“ページ”、および“ブロック”は
それぞれ、制御ゲート／選択ゲート駆動回路によって選
択される。

【００３０】また、図３（ｂ）に示すように、１つのメ
モリセルトランジスタＭは、積層形成された浮遊ゲート
（電荷蓄積層）と制御ゲートＣＧを有し、浮遊ゲートに
蓄えられる電子の量で、データを記憶する。この蓄えら
れた電子の量は、メモリセルトランジスタのしきい値と
して、読み出すことができる。

【００３１】データの消去は、選択トランジスタＳ１、
Ｓ２の間に直列に接続された、メモリセルトランジスタ
Ｍの全てに対して行われる。メモリセルトランジスタＭ
からデータを消去するときは、そのメモリセルトランジ
スタＭの制御ゲートＣＧを接地し、ｐ型ウェル、または
ｐ型基板に、正の高い電位を印加する。これにより、浮
遊ゲートに蓄積されていた電子は、ｐ型ウェルまたはｐ
型基板に放出される。データの書き込みは、１本の制御
ゲートＣＧに接続された、メモリセルトランジスタの全
てに対して行われる。メモリセルトランジスタＭにデー
タを書き込むときは、データの消去とは反対に、浮遊ゲ
ートに電子を注入する。浮遊ゲートに注入された電子の
量は、メモリセルトランジスタＭのしきい電圧として、
読み出すことができる。

【００３２】図４は、多値記憶のときのメモリセルトラ
ンジスタのしきい値分布を示す図である。

【００３３】図４には、一つのメモリセルトランジスタ
に、データ“１”、データ“２”、データ“３”、デー
タ“４”の４値を記憶させる場合が示されている。

【００３４】図４に示すように、データが消去されてい
るとき、メモリセルトランジスタＭのしきい値は、例え
ば負になっている。データ“１”は、しきい値が負のと
きに対応する。データ“２”は、しきい値が０．５Ｖ以
上０．８Ｖ以下のときに対応する。データ“３”は、し
きい値が１．５Ｖ以上１．８Ｖ以下のときに対応する。
データ“４”は、しきい値が２．５Ｖ以上２．８Ｖ以下
のときに対応する。

【００３５】図５は、図２に示すビット線制御回路の回
路図である。

【００３６】なお、図２には、ビット線制御回路６
^**を、１本のビット線に接続した構成を例示したが、図
５では、ビット線制御回路６^**を、４本のビット線に接
続した構成を例示し、その説明をする。

【００３７】図５に示すように、ビット線制御回路６^**
は、２つのフリップフロップ回路１４-1、１４-2を含ん
でいる。フリップフロップ回路１４-1、１４-2は、左右
４本ずつのビット線に接続される。そして、動作時に
は、４本のビット線のなかから、左右１本ずつのビット
線が選ばれ、選ばれたビット線が、フリップフロップ回
路１４-1、１４-2に接続される。フリップフロップ回路
１４-1、１４-2はともに、データを読み出すときには、
読み出しデータを増幅し、かつラッチするセンスアンプ
として機能し、データを書き込むときには、書き込みデ
ータをラッチするデータラッチとして機能する。言い換
えれば、フリップフロップ回路１４-1、１４-2は、セン
スアンプ兼データラッチ回路である。さらに、フリップ
フロップ回路１４-1、１４-2は、データ書き込み回路と
ベリファイ回路とを兼ねた、書き込み兼ベリファイ回路
１６に接続されている。

【００３８】書き込み兼ベリファイ回路１６は、データ
を書き込むとき、フリップフロップ回路１４-1、１４-2
がラッチしているラッチデータの組み合わせに応じて、
書き込み制御電圧ＶＡ１、ＶＡ２、ＶＢ１、ＶＢ２のい
ずれかをビット線に出力する。また、データを読み出す
とき、またはベリファイのためにデータを読み出すとき
には、フリップフロップ回路１４-1、１４-2がラッチし
たラッチデータの組み合わせに応じて、ビット線の電圧
を制御する。

【００３９】次に、図５に示すビット線制御回路の動作
を説明する。

【００４０】図６、図７、図８はそれぞれ、通常の読み
出し動作およびベリファイ動作を示す動作波形図であ
る。図６、図７、図８の動作波形図では、通常の読み出
し動作を実線にて示し、ベリファイ動作を、通常の読み
出しと異なるところのみ破線にて示す。

【００４１】また、図９、図１０、図１１はそれぞれ、
書き込み動作を示す動作波形図である。

【００４２】はじめに、通常の読み出し動作を説明す
る。

【００４３】図６、図７、図８に示すように、まず、選
択されたビット線ＢＬａが１．２Ｖに、参照ビット線Ｂ
Ｌｂが１．０Ｖにそれぞれ充電され、その後、フローテ
ィングにされる。選択されたロウの二つの選択ゲートＳ
Ｇ１、ＳＧ２の電位と、非選択の制御ゲートＣＧの電位
はそれぞれ４Ｖにされる。選択された制御ゲートＣＧの
電位は、順番に０Ｖ、１Ｖ、２Ｖにされる。

【００４４】メモリセルトランジスタＭがデータ“１”
を記憶していた場合、メモリセルトランジスタＭは、選
択された制御ゲートＣＧの電位が０Ｖのときに導通す
る。よって、ビット線は放電され（つまり、ソース線Ｖ
Ｓに向かって電流が流れ）、ビット線の電圧は０Ｖにな
る。このとき、メモリセルトランジスタＭが他のデータ
を記憶していたときには、ビット線に電流が流れず、ビ
ット線の電圧は１．２Ｖのままである。

【００４５】この後、選択されたビット線ＢＬａの電圧
および参照ビット線ＢＬｂの電圧（１．０Ｖ）は、二つ
のフリップフロップ回路１４-1、１４-2それぞれに同時
に与えられる。そして、データ“１”のときには、フリ
ップフロップ回路１４-1のノードＤ１Ａ、フリップフロ
ップ回路１４-2のノードＤ２Ａはともに“Ｌ”に、他の
データのときには、ノードＤ１Ａ、Ｄ２Ａはともに
“Ｈ”になる。

【００４６】続いて、選択された制御ゲートＣＧの電位
を、０Ｖから１Ｖに上げ、ビット線に電流が流れるか否
かが調べられる。選択された制御ゲートＣＧの電位を１
Ｖに上げたとき、メモリセルトランジスタＭがデータ
“１”、またはデータ“２”を記憶していた場合、ビッ
ト線の電圧は０Ｖになる。メモリセルトランジスタＭが
データ“３”、またはデータ“４”を記憶していた場
合、ビット線の電圧は１．２Ｖのままである。

【００４７】この後、選択されたビット線ＢＬａの電圧
および参照ビット線ＢＬｂの電圧は、第１のフリップフ
ロップ回路１４-1に接続される。そして、データ“１”
のときには、ノードＤ１Ａ、Ｄ２Ａはともに“Ｌ”のま
ま、データ“２”のときには、ノードＤ１Ａ、Ｄ２Ａは
それぞれ“Ｌ、Ｈ”、他のデータのときには、ノードＤ
１Ａ、Ｄ２Ａはともに“Ｈ”レベルになる。

【００４８】続いて、選択された制御ゲートＣＧの電位
を、１Ｖから２Ｖに上げ、ビット線に電流が流れるか否
かが調べられる。選択された制御ゲートＣＧの電位を２
Ｖに上げたとき、メモリセルトランジスタＭがデータ
“１”、またはデータ“２”、またはデータ“３”を記
憶していた場合、ビット線の電圧は０Ｖになる。メモリ
セルトランジスタＭがデータ“４”を記憶していた場
合、ビット線の電圧は１．２Ｖのままである。

【００４９】なお、メモリセルトランジスタＭがデータ
“２”を記憶していた場合、すなわち、ノードＤ１Ａ、
Ｄ２Ａがそれぞれ“Ｌ、Ｈ”であった場合には、電圧Ｖ
Ｂ２を“Ｈ”にすることによって、ビット線の電圧は
“Ｈ”に修正する。

【００５０】この後、選択されたビット線ＢＬａの電圧
および参照ビット線ＢＬｂの電圧はそれぞれ、第２のフ
リップフロップ回路１４-2に接続される。そして、デー
タ“１”のときには、ノードＤ１Ａ、Ｄ２Ａはともに
“Ｌ”のまま、データ“２”のときには、ノードＤ１
Ａ、Ｄ２Ａはそれぞれ“Ｌ、Ｈ”となる。（データ
“２”のとき、本来ならば、ノードＤ２Ａは“Ｌ”にな
るところであるが、これを、ノードＤ１Ａの“Ｌ”を使
ってビット線ＢＬａの電位を“Ｈ”レベルに修正してい
る。）また、データ“３”のときには、ノードＤ１Ａ、
Ｄ２Ａはそれぞれ“Ｈ、Ｌ”、データ“４”のときに
は、ノードＤ１Ａ、Ｄ２Ａはともに“Ｈ”になる。この
ようにして、メモリセルトランジスタＭから読み出され
た４種類のしきい値レベルを、フリップフロップ回路１
４-1、１４-2の４種類のラッチデータそれぞれに、一対
一に対応させることができる。

【００５１】図１２は、メモリセルトランジスタのしき
い値レベルと、ラッチデータ（読み出しデータ）との対
応関係を示す図である。

【００５２】次に、書き込み動作を説明する。

【００５３】選択されたビット線には、ビット線制御回
路から、電圧ＶＡ１＝ＶＭ８（８Ｖ程度）、電圧ＶＡ２
＝２Ｖ、電圧ＶＢ１＝１Ｖ、電圧ＶＢ２＝０Ｖのいずれ
かが供給される。電圧ＶＡ１、ＶＡ２、ＶＢ１、ＶＢ２
の選択は、書き込みデータ、すなわち二つのフリップフ
ロップ回路１４-1、１４-2にラッチされた４種類のラッ
チデータに従って行われる。

【００５４】図１３は、ラッチデータ（書き込みデー
タ）と、メモリセルトランジスタのしきい値との対応関
係を示す図である。

【００５５】電圧ＶＡ１、ＶＡ２、ＶＢ１、ＶＢ２は、
データ“１”の書き込み、…、データ“４”の書き込み
にそれぞれ対応している。電圧ＶＡ１の電位値ＶＭ８
は、制御ゲートＣＧの電位ＶＰＰと、基板（チャネル）
の電位との電位差が（ＶＰＰ−ＶＭ８）のとき、浮遊ゲ
ートに電子が注入されないされないような値に設定され
る。

【００５６】選択されているロウに属しているメモリセ
ルトランジスタＭにデータを書き込むためには、選択さ
れている制御ゲートＣＧの電位を高電圧ＶＰＰ（２０Ｖ
程度）に、選択されていない制御ゲ−トＣＧの電位を、
電位値ＶＭ８を転送するために、電圧ＶＭ１０ＣＧ（１
０Ｖ程度）に、選択ゲートＳＧ１の電位を、ビット線か
らの直流電流を流さないために０Ｖに、選択ゲートＳＧ
２の電位を、電位値ＶＭ８を転送するために、電圧ＶＭ
１０ＳＧ（１０Ｖ程度）に、それぞれされる。また、非
選択のビット線には、選択されていないカラムに属して
いるメモリセルトランジスタＭのしきい電圧を変化させ
ないために、電位値ＶＭ８を印加する。これは、電圧Ｖ
ＢＬＡを電位値ＶＭ８、電位値ＶＭ８を転送するため
に、トランスファゲート回路駆動信号ＢＬＣ２Ｄ−ＢＬ
Ｃ４Ｄ、信号ＤＴＣＢＢを電圧ＶＭ１０ＢＬ（１０Ｖ程
度）にすることによって行われる。同様に、電圧ＶＡ１
＝ＶＭ８を転送するために、フリップフロップ回路を構
成するＰチャネル型のトランジスタが形成されるＮ型ウ
ェル電圧ＶＢＩＴＨ、および信号ＢＬＣ１、信号ＶＲＦ
Ｙ１Ａ、信号ＶＲＦＹＡをそれぞれ、電圧ＶＭ１０ＢＬ
にする。

【００５７】なお、自己ブースト書き込み方式（K.D.Su
h et al.,1995 ISSCC Digest of Technical Papers，p
p.128-129）を採用した場合には、電位値ＶＭ８、電圧
ＶＭ１０ＳＧ、電圧ＶＭ１０ＢＬはそれぞれ、３Ｖ、３
Ｖ、５Ｖ程度でよい。

【００５８】次に、ベリファイ読み出し動作を説明す
る。

【００５９】選択されたビット線ＢＬａおよびと参照ビ
ット線ＢＬｂは、読み出し時と同様、それぞれ１．２
Ｖ、１．０Ｖに充電され、その後、フローティングにさ
れる。選択されたロウの二つの選択ゲートＳＧ１、ＳＧ
２の電位と、非選択の制御ゲートＣＧの電位は４Ｖにさ
れる。選択された制御ゲートＣＧの電位は、順番に０．
５Ｖ、１．５Ｖ、２．５Ｖにされる。これらの電位は、
データ“２”のベリファイ、データ“３”のベリファ
イ、データ“４”のベリファイそれぞれに対応する。

【００６０】図１３に示されている書き込みデータと、
メモリセルトランジスタのしきい値レベルとの対応関係
から、データ“２”の書き込みが充分であれば、第２の
フリップフロップ回路１４-2のラッチデータを反転さ
せ、データ“１”の書き込みデータに変更し、データ
“２”の書き込みが不充分であれば、フリップフロップ
回路１４-2のラッチデータをそのままにしておけば良
い。

【００６１】同様に、データ“３”の書き込みが充分で
あれば、第１のフリップフロップ回路１４-1のラッチデ
ータを反転させ、データ“１”の書き込みデータに変更
し、データ“３”の書き込みが不充分であれば、フリッ
プフロップ回路１４-1のラッチデータをそのままにして
おく。

【００６２】また、データ“４”の書き込みが充分であ
れば、第１、第２のフリップフロップ回路１４-1、１４
-2のラッチデータをそれぞれ反転させ、データ“１”の
書き込みデータに変更し、データ“４”の書き込みが不
充分であれば、二つのフリップフロップ回路１４-1、１
４-2のラッチデータをそのままにしておく。

【００６３】はじめに、選択された制御ゲートＣＧの電
位を０．５Ｖにしてデータ“２”のベリファイをする。
読み出されたメモリセルトランジスタＭのしきい値の状
態が、データ“１”に対応していたときには、ビット線
に電流が流れるため、ビット線の電圧は０Ｖになる。ま
た、読み出されたメモリセルトランジスタＭのしきい値
の状態が、データ“２”、“３”、“４”にそれぞれ対
応していたときには、ビット線に電流は流れず、ビット
線の電圧は１．２Ｖのままになる。

【００６４】データ“１”、データ“３”、またはデー
タ“４”の書き込みをしようとしているフリップフロッ
プ回路のラッチ状態を変えないために、それぞれのビッ
ト線の電圧を“Ｈ”、“Ｈ”、“Ｌ”としてから、選択
されたビット線ＢＬａの電圧および参照ビット線ＢＬｂ
の電圧をそれぞれ、第２のフリップフロップ回路１４-2
に与える。このとき、データ“２”の書き込みがラッチ
されていないフリップフロップ回路に対しては、そのラ
ッチ状態を変更せず、データ“２”の書き込みがラッチ
されたフリップフロップ回路に対しては、もし、データ
“２”が充分に書き込まれているならば、ラッチ状態
は、データ“１”書き込みのラッチ状態に変更され、反
対に、データ“２”が充分に書き込まれていなければ、
ラッチ状態はそのままとなる。

【００６５】続いて、選択された制御ゲートＣＧの電位
を１．５Ｖにしてデータ“３”のベリファイをする。読
み出されたメモリセルトランジスタＭのしきい値の状態
が、データ“１”、またはデータ“２”に対応していた
ときには、ビット線に電流が流れるため、ビット線の電
圧は０Ｖになる。また、読み出されたメモリセルトラン
ジスタＭのしきい値の状態が、データ“３”、またはデ
ータ“４”に対応していたときには、ビット線に電流は
流れず、ビット線の電圧は１．２Ｖのままになる。

【００６６】データ“１”、データ“２”、またはデー
タ“４”の書き込みをしようとしているフリップフロッ
プ回路のラッチ状態を変えないために、それぞれのビッ
ト線の電圧を“Ｈ”、“Ｈ”、“Ｌ”としてから、選択
されたビット線ＢＬａの電圧および参照ビット線ＢＬｂ
の電圧をそれぞれ、第１のフリップフロップ回路１４-1
に与える。このとき、データ“３”の書き込みがラッチ
されていないフリップフロップ回路に対しては、そのラ
ッチ状態を変更せず、データ“３”の書き込みがラッチ
されたフリップフロップ回路に対しては、もし、データ
“３”が充分に書き込まれているならば、ラッチ状態
は、データ“１”書き込みのラッチ状態に変更され、反
対に、データ“３”が充分に書き込まれていなければ、
ラッチ状態はそのままとなる。

【００６７】最後に、選択された制御ゲートＣＧの電位
を２．５Ｖにしてデータ“４”のベリファイをする。読
み出されたメモリセルトランジスタＭのしきい値の状態
が、データ“１”、またはデータ“２”、またはデータ
“３”に対応していたときには、ビット線に電流が流れ
るため、ビット線の電圧は０Ｖになる。また、読み出さ
れたメモリセルトランジスタＭのしきい値の状態が、デ
ータ“４”に対応していたときには、ビット線に電流は
流れず、ビット線の電圧は１．２Ｖのままになる。

【００６８】データ“１”、データ“２”、またはデー
タ“３”の書き込みをしようとしている第２のフリップ
フロップ回路１４-2のラッチ状態を変えないために、そ
れぞれのビット線電圧を“Ｈ”、“Ｌ”、“Ｈ”として
から、選択されたビット線ＢＬａの電圧および参照ビッ
ト線ＢＬｂの電圧をそれぞれ、第２のフリップフロップ
回路１４-2に与える。このとき、データ“４”の書き込
みがラッチされていないフリップフロップ回路に対して
は、そのラッチ状態を変更せず、データ“４”の書き込
みがラッチされたフリップフロップ回路に対しては、も
し、データ“４”が充分に書き込まれているならば、ラ
ッチ状態は、データ“３”書き込みのラッチ状態に変更
され、反対に、データ“４”が充分に書き込まれていな
ければ、ラッチ状態はそのままとなる。

【００６９】その後、データ“１”、データ“２”、ま
たは“３”の書き込みをしようとしているフリップフリ
ップ回路１４-1の状態を変えないために、それぞれのビ
ット線の電圧を“Ｈ”、“Ｈ”、“Ｌ”としてから、選
択されたビット線ＢＬａの電圧および参照ビット線ＢＬ
ｂの電圧を、フリップフリップ回路１４-1に接続する。
このとき、データ“４”の書き込みがラッチされていな
いフリップフロップ回路に対しては、そのラッチ状態を
変更せず、データ“４”の書き込みがラッチされたフリ
ップフロップに対しては、もし、データ“４”が充分に
書き込まれているならば、ラッチ状態は、データ“１”
書き込みのラッチ状態に変更され、反対に、データ
“４”が充分に書き込まれていなければ、ラッチ状態は
そのままとなる。

【００７０】これらの動作の後、フリップフロップ回路
１４-1、１４-2の全てのラッチ状態が、データ“１”書
き込みのラッチ状態になったとき、充電され、フローテ
ィングにされた書き込み終了検知信号ＰＥＮＤＡは
“Ｈ”レベルを保持し、それによって書き込み動作を終
了することができる。

【００７１】一方、フリップフロップ回路１４-1、１４
-2のうち、一つでもデータ“２”〜“４”の書き込みの
ラッチ状態のものがあれば、書き込み終了検知信号ＰＥ
ＮＤＡは“Ｌ”レベルになって、再度、書き込み動作に
移行される。

【００７２】次に、この発明の第２の実施の形態を説明
する。

【００７３】図１４は、この発明の第２の実施の形態に
係る多値記憶ＮＡＮＤ型ＥＥＰＲＯＭの構成を示す構成
図である。

【００７４】この第２の実施の形態に係る多値記憶ＮＡ
ＮＤ型ＥＥＰＲＯＭは、第１の実施の形態のオープンビ
ット型の構成とは異なり、典型的な構成を有している。

【００７５】図１４に示すように、第２の実施の形態に
係る多値記憶ＮＡＮＤ型ＥＥＰＲＯＭは、メモリセルが
マトリクス状に配置されて構成されるメモリセルアレイ
１に対して設けられたロウ系回路２と、カラム系回路３
とを有している。

【００７６】ロウ系回路２には、アドレスバッファ４か
ら出力されたアドレス信号を受け、受けたアドレス信号
に基いて、メモリセルアレイのロウを選択するロウデコ
ーダと、ロウデコーダの出力に基いて、メモリセルアレ
イのワード線を駆動するワード線駆動回路が含まれてい
る。ＮＡＮＤ型ＥＥＰＲＯＭの場合、ワード線は、選択
ゲートおよび制御ゲートを指す。そして、ワード線駆動
回路は、制御ゲート／選択ゲート駆動回路と読み替えら
れる。

【００７７】また、カラム系回路３には、アドレスバッ
ファ４から出力されたアドレス信号を受け、受けたアド
レス信号に基いて、メモリセルアレイのカラムを選択す
るカラムデコーダと、カラムデコーダの出力に基いて、
メモリセルアレイのカラムを選択するカラム選択線を駆
動するカラム選択線駆動回路とが含まれている。

【００７８】さらに、カラム系回路３には、メモリセル
への書き込みデータを一時的に保持したり、メモリセル
のデータを読み出したりするためのデータ回路（ビット
線制御回路）が含まれている。

【００７９】ビット線制御回路は、データ入出力線ＩＯ
を介して、データ入出力回路（データ入出力バッファ）
５に接続されている。また、ビット線制御回路は、ビッ
ト線ＢＬを介して、メモリセルアレイ１のメモリセルに
接続されている。

【００８０】ビット線制御回路は、データを書き込むと
き、書き込みデータを、データ入出力バッファ５から受
け、受けた書き込みデータをメモリセルへ入力する。ま
た、ビット線制御回路は、データを読み出すとき、読み
出しデータを、メモリセルから受け、受けた読み出しデ
ータをデータ入出力バッファ５へ出力する。

【００８１】データ入出力バッファ５は、データ入出力
制御を行うもので、ＥＥＰＲＯＭの外部から入力された
書き込みデータをメモリコアへ導いたり、メモリコアか
ら読み出された読み出しデータを、ＥＥＰＲＯＭの外部
へ出力したりする。

【００８２】書き込み終了検知回路１８は、ビット線制
御回路の出力に基いて、データ書き込みが終了したか否
かを検知する。

【００８３】図１５は、図１４に示すメモリセルアレ
イ、およびカラム系回路の構成を示す構成図である。

【００８４】図１５に示すように、メモリセルアレイ１
には、メモリセルＭＣがマトリクス状に配置されてい
る。

【００８５】また、カラム系回路３には、ｍ個のデータ
回路（ビット線制御回路）６が含まれている。ビット線
制御回路６は、１本のビット線ＢＬに接続されている。

【００８６】図１５に示すように、セルＭＣの回路は、
図３（ａ）に示した回路と同様である。また、制御ゲー
トＣＧを共有するメモリセルトランジスタＭのグループ
が“ページ”と呼ばれる単位を形成すること、データの
書き込みおよび読み出しが“ページ”で同時に行われる
こと、また、４本の制御ゲートＣＧ１〜ＣＧ４に接続さ
れるメモリセルトランジスタＭのグループが“ブロッ
ク”と呼ばれる単位を形成すること、さらに、制御ゲー
ト／選択ゲート駆動回路によって、“ページ”および
“ブロック”が選択されることも同様である。メモリセ
ルトランジスタＭの構造は、図３（ａ）に示したものと
同様である。また、一つのメモリセルトランジスタＭ
に、４値のデータを記憶させるときの、しきい値のレベ
ルの設定についても、図４に示したもので良い。

【００８７】図１６は、図１４に示すビット線制御回路
の回路図である。

【００８８】なお、図１４には、ビット線制御回路６
を、１本のビット線に接続した構成を例示したが、図１
６では、ビット線制御回路６を、４本のビット線に接続
した構成を例示し、その説明をする。

【００８９】図１６に示すように、ビット線制御回路６
は、２つのフリップフロップ回路１４^* -1、１４^* -2を
含んでいる。フリップフロップ回路１４^* -1、１４^* -2
は、４本のビット線に接続される。そして、動作時に
は、４本のビット線のなかから、１本のビット線が選ば
れ、選ばれたビット線が、フリップフロップ回路１４^*-
1、１４^* -2に接続される。フリップフロップ回路１４
^* -1、１４^* -2はともに、データを読み出すときには、
読み出しデータを増幅し、かつラッチするセンスアンプ
として機能し、データを書き込むときには、書き込みデ
ータをラッチするデータラッチとして機能する。つま
り、フリップフロップ回路１４^* -1、１４^*-2は、セン
スアンプ兼データラッチ回路である。

【００９０】また、フリップフロップ回路１４^* -1、１
４^* -2は、第１の実施の形態のものとは異なり、強制反
転型センスアンプの構成を有している。強制反転型セン
スアンプは、例えば次の文献に記載がある。

【００９１】K.D.Suh et al.,1995 ISSCC Digest of Te
chnical Papers，pp.128-129. さらに、フリップフロップ回路１４^* -1、１４^* -2は、
データ書き込み回路とベリファイ回路とを兼ねた、書き
込み兼ベリファイ回路１６^* に接続されている。書き込
み兼ベリファイ回路１６^* は、データを書き込むとき、
フリップフロップ回路１４^* -1、１４^* -2がラッチして
いるラッチデータの組み合わせに応じて、書き込み制御
電圧Ｖ１、Ｖ２、Ｖ１、Ｖ２のいずれかを、ビット線に
出力する。また、データを読み出すとき、またはベリフ
ァイのためにデータを読み出すときには、フリップフロ
ップ回路１４^* -1、１４^* -2がラッチしたラッチデータ
の組み合わせに応じて、ビット線の電圧を制御する。

【００９２】次に、図１６に示すビット線制御回路の動
作を説明する。

【００９３】図１７は、通常の読み出し動作およびベリ
ファイ動作を示す動作波形図である。図１７の動作波形
図では、通常の読み出し動作を実線にて示し、ベリファ
イ動作を、通常の読み出しと異なるところのみ破線にて
示す。

【００９４】また、図１８は、書き込み動作を示す動作
波形図である。

【００９５】はじめに、通常の読み出し動作を説明す
る。

【００９６】図１７に示すように、まず、選択されたビ
ット線ＢＬがプリチャージされ、その後、フローティン
グにされる。同時に、フリップフロップ回路１４^* -1の
ノードＤ１Ａ、フリップフロップ回路１４^* -2のノード
Ｄ２Ａはそれぞれ“Ｌ”にリセットされる。選択された
ロウの二つの選択ゲートＳＧ１、ＳＧ２の電位と、非選
択の制御ゲートＣＧの電位はそれぞれ４Ｖにされる。選
択された制御ゲートＣＧの電位は、順番に２Ｖ、１Ｖ、
０Ｖにされる。

【００９７】選択されたメモリセルトランジスタＭがデ
ータ“４”を記憶していた場合、メモリセルトランジス
タＭは、選択された制御ゲートＣＧの電位が２Ｖのとき
に導通せず、ビット線に電流が流れず、ビット線の電圧
は“Ｈ”のままになる。これに対して、選択されたメモ
リセルトランジスタＭがデータ“１”、“２”、“３”
を記憶していた場合、選択された制御ゲートＣＧの電位
が２Ｖのときに導通し、ビット線に電流が流れ、ビット
線の電圧は０Ｖになる。その後、選択されたビット線の
電圧は、二つのフリップフロップ回路１４^* -1、１４^*
-2に入力される。そして、データ“４”のときには、ノ
ードＤ１Ａ、Ｄ２Ａはともに“Ｈ”に、他のデータのと
きには、ノードＤ１Ａ、Ｄ２Ａはともに“Ｌ”となる。

【００９８】続いて、ビット線を、再度、プリチャージ
する。そして、選択された制御ゲートの電位を１Ｖにす
る。選択されたメモリトランジスタＭがデータ“１”、
またはデータ“２”を記憶していたときには、ビット線
の電位は０Ｖに、また、選択されたメモリトランジスタ
Ｍがデータ“３”、またはデータ“４”を記憶していた
ときには、ビット線の電位は“Ｈ”のままになる。その
後、選択されたビット線の電圧は、フリップフロップ回
路１４^* -1に入力される。データ“４”のときには、ノ
ードＤ１Ａ、Ｄ２Ａはともに“Ｈ”のまま、データ
“３”のときには、ノードＤ１Ａ、Ｄ２Ａはそれぞれ
“Ｈ、Ｌ”、データ“２”、またはデータ“１”のとき
には、ノードＤ１Ａ、Ｄ２Ａはともに“Ｌ”のままとな
る。

【００９９】続いて、ビット線を、再度、プリチャージ
する。そして、選択された制御ゲートを０Ｖにする。デ
ータ“２”、またはデータ“３”、またはデータ“４”
のときには、ビット線は“Ｈ”のままに、データ“１”
のときには、ビット線は“Ｌ”になる。メモリセルトラ
ンジスタＭが記憶していたデータが“３”であったと
き、つまり、ノードＤ１Ａ、Ｄ２Ａがそれぞれ“Ｈ、
Ｌ”である場合には、電圧Ｖ２＝０Ｖを転送することに
よって、ビット線の電圧を“Ｌ”に修正する。その後、
選択されたビット線の電圧を、フリップフロップ回路１
４^* -2に入力する。データ“４”のときには、ノードＤ
１Ａ、Ｄ２Ａはともに“Ｈ”のまま、データ“３”のと
きには、ノードＤ１Ａ、Ｄ２Ａはそれぞれ“Ｈ、Ｌ”の
まま、データ“２”、のときには、ノードＤ１Ａ、Ｄ２
Ａはそれぞれ“Ｌ、Ｈ”に、データ“１”のときには、
ノードＤ１Ａ、Ｄ２Ａはともに“Ｌ”のままとなる。

【０１００】このようにして、図１２に示す第１の実施
の形態のものと同様に、メモリセルトランジスタＭから
読み出された４種類のしきい値レベルを、フリップフロ
ップ回路１４^* -1、１４^* -2の４種類のラッチデータそ
れぞれに、一対一に対応させることができる。

【０１０１】書き込み動作は、図１８に示すように、図
９〜図１１を参照して説明した第１の実施の形態の書き
込み動作と、同様な動作であるので、その説明は省略す
る。次に、ベリファイ読み出し動作を説明する。

【０１０２】選択されたビット線ＢＬは、読み出し時と
同様に充電され、その後、フローティングにされる。選
択されたロウの二つの選択ゲートＳＧ１、ＳＧ２の電位
と、非選択の制御ゲートＣＧの電位は４Ｖにされる。選
択された制御ゲートＣＧの電位は、順番に２．５Ｖ、
１．５Ｖ、０．５Ｖにされる。これらの電位はそれぞれ
データ“４”のベリファイ、データ“３”のベリファ
イ、データ“２”のベリファイそれぞれに対応する。

【０１０３】はじめに、選択された制御ゲートＣＧの電
位を２．５Ｖにしてデータ“４”のベリファイをする。
読み出されたメモリセルトランジスタＭのしきい値の状
態が、データ“４”に対応していたときには、ビット線
に電流が流れないため、ビット線の電圧はプリチャージ
されたままになる。また、読み出されたメモリセルトラ
ンジスタＭのしきい値の状態が、データ“１”、データ
“２”、データ“３”ののときには、ビット線に電流が
流れるため、ビット線の電圧は０Ｖになる。

【０１０４】データ“１”、データ“２”、またはデー
タ“３”の書き込みをしようとしているフリップフロッ
プ回路のラッチ状態を変えないために、ビット線の電圧
を“Ｌ”としてから、選択されたビット線の電圧を、フ
リップフロップ回路１４^* -1、１４^* -2に入力する。こ
のとき、データ“４”の書き込みがラッチされていない
フリップフロップ回路に対しては、そのラッチ状態を変
更せず、データ“４”の書き込みがラッチされたフリッ
プフロップ回路に対しては、もし、データ“４”が充分
に書き込まれているならば、ラッチ状態は、データ
“１”書き込みのラッチ状態に変更され、反対に、デー
タ“４”が充分に書き込まれていなければ、ラッチ状態
はそのままとなる。

【０１０５】続いて、選択された制御ゲートＣＧの電位
を１．５Ｖにしてデータ“３”のベリファイをする。読
み出されたメモリセルトランジスタＭのしきい値の状態
が、データ“１”、またはデータ“２”に対応していた
ときには、ビット線に電流が流れるため、ビット線の電
圧は０Ｖになる。また、読み出されたメモリセルトラン
ジスタＭのしきい値の状態が、データ“３”、またはデ
ータ“４”に対応していたときには、ビット線に電流は
流れず、ビット線の電圧はプリチャージレベルのままに
なる。

【０１０６】データ“１”、データ“２”、またはデー
タ“４”の書き込みをしようとしているフリップフロッ
プ回路のラッチ状態を変えないために、それぞれのビッ
ト線電圧を“Ｌ”としてから、選択されたビット線の電
圧を、フリップフロップ回路１４^* -1に入力する。この
とき、データ“３”の書き込みがラッチされていないフ
リップフロップ回路に対しては、そのラッチ状態を変更
せず、データ“３”が充分に書き込まれているならば、
ラッチ状態は、データ“１”書き込みのラッチ状態に変
更され、反対に、データ“３”が充分に書き込まれてい
なければ、ラッチ状態はそのままとなる。

【０１０７】最後に、選択された制御ゲートＣＧの電位
を０．５Ｖにして、データ“２”のベリファイをする。
読み出されたメモリセルトランジスタＭのしきい値の状
態が、データ“２”、データ“３”、またはデータ
“４”に対応していたときには、ビット線に電流が流れ
ないため、ビット線の電圧はプリチャージレベルのまま
になる。また、読み出されたメモリセルトランジスタＭ
のしきい値の状態が、データ“１”に対応していたとき
には、ビット線に電流は流れず、ビット線の電圧は０Ｖ
になる。

【０１０８】データ“１”、データ“３”、またはデー
タ“４”の書き込みがラッチされたフリップフロップ回
路１４^* -2のラッチの状態を変えないために、それぞれ
のビット線の電圧を“Ｌ”としてから、選択されたビッ
ト線の電圧を、フリップフロップ回路１４^* -2に接続す
る。このとき、データ“２の”書き込みがラッチされて
いないフリップフロップ回路に対しては、そのラッチ状
態を変更せず、データ“２”の書き込みがラッチされた
フリップフロップ回路に対しては、もし、データ“２”
が充分に書き込まれているならば、ラッチ状態は、デー
タ“１”書き込みのラッチ状態に変更され、反対に、デ
ータ“２”が充分に書き込まれていなければ、ラッチ状
態はそのままとなる。

【０１０９】これらの動作の後、フリップフロップ回路
１４^* -1、１４^* -2の全てのラッチ状態が、データ
“１”書き込みのラッチ状態になったとき、充電され、
フローティングにされた書き込み終了検知信号ＰＥＮＤ
は“Ｈ”レベルを保持し、それによって書き込み動作を
終了することができる。

【０１１０】一方、フリップフロップ回路１４^* -1、１
４^* -2のうち、一つでもデータ“２”〜“４”の書き込
みのラッチ状態のものがあれば、書き込み終了検知信号
ＰＥＮＤは“Ｌ”になって、再度、書き込み動作に移行
される。

【０１１１】上記第１、第２の実施の形態に係る４値記
憶ＮＡＮＤ型ＥＥＰＲＯＭであれば、ベリファイ回路お
よび書き込み回路を、フリップフロップ（データラッチ
・センスアンプ）回路にラッチされたｎ個の書き込みデ
ータによって制御する。これにより、多値のデータの数
を２^m （ｍは２以上の自然数）＝ｎ値としたとき、デー
タラッチ・センスアンプの回路の数をｍ個にすることが
できる。具体的には、４値のとき、データラッチ、セン
スアンプとしてのフリップフロップ回路を２個だけで、
ベリファイ機能を有したビット線制御回路を構成するこ
とができる。よって、カラム系回路の回路規模、特にセ
ンスアンプ・データラッチ回路、ベリファイ回路の数を
減ずることができ、高集積化に適した不揮発性半導体記
憶装置を得ることができる。

【０１１２】また、フリップフロップ回路は、ベリファ
イ読み出し動作の結果が良のとき、ラッチされた書き込
みデータを、メモリセルトランジスタＭのデータを変更
しなかったときの書き込みデータ、具体的には、４値の
しきい値レベルそれぞれに応じ、“書き込み充分”の結
果が出る度に、フリップフロップ回路の、４値のデータ
が、書き込みデータ“１”になるように順次更新する。
これにより、ベリファイ回路および書き込み回路は、デ
ータ“１”を書き込んだときと同じ制御が為される。

【０１１３】また、ベリファイ読み出し動作中、多値の
データの数を２^m としたとき、フリップフロップ回路の
数をｍ個にした装置では、一旦更新された書き込みデー
タが変更されることがある。しかし、上記実施の形態に
より説明したベリファイ回路および書き込み回路は、フ
リップフロップ回路にラッチされている書き込みデータ
に応じ、一旦更新された書き込みデータが変更されない
ように、別のデータを、フリップフロップ回路に入力す
るようにしている。

【０１１４】以上、“書き込み充分”の結果が出る度
に、フリップフロップ回路がラッチするｎ値のデータ
を、書き込みデータ“１”に順次更新し、かつ一旦更新
された書き込みデータは、変更されないようにすること
ができる。これにより、フリップフロップ回路がラッチ
するｎ値のデータが全て、書き込みデータ“１”に更新
されることで、書き込みが終了したことを、自動的に知
ることができる。

【０１１５】また、読み出し動作のときにも、フリップ
フロップ回路が、一旦検出した読み出しデータが変更さ
れることがある。上記の実施の形態では、ベリファイ回
路および書き込み回路は、フリップフロップ回路に、既
にラッチされている読み出しデータの一部を使って、一
旦検出した読み出しデータが変更されないようなデータ
を、フリップフロップ回路に入力するようにしている。
この構成もまた、多値のデータの数を２^m としたとき、
フリップフロップ回路の数をｍ個にできる一つの構成を
与えている。

【０１１６】以上、この発明を、４値記憶ＮＡＮＤ型Ｅ
ＥＰＲＯＭを例にとり、第１、第２の実施の形態により
説明したが、この発明は、４値記憶ＮＡＮＤ型ＥＥＰＲ
ＯＭに限られるものではない。例えば１つのメモリセル
トランジスタに記憶させるデータの数は、３値以上であ
れば良く、４値に固定されるものではない。

【０１１７】また、メモリセルアレイ１に集積されるメ
モリセルは、ＮＡＮＤ型のセルに限られることはなく、
以下に説明するようなセルでも、この発明の実施が可能
である。

【０１１８】図１９は、ＮＯＲ型のセルが集積されたメ
モリセルアレイを示す図である。図１９に示すＮＯＲ型
のセルは、ビット線ＢＬに、選択ゲートを介して接続さ
れている。

【０１１９】図２０は、他のＮＯＲ型のセルが集積され
たメモリセルアレイを示す図である。図２０に示すＮＯ
Ｒ型のセルは、ビット線ＢＬに、直接に接続されてい
る。

【０１２０】図２１は、グランドアレイ型のセルが集積
されたメモリセルアレイを示す図である。図２１に示す
ように、グランドアレイ型のセルは、ビット線ＢＬとソ
ース線ＶＳとを並行に配置したものである。グランドア
レイ型のセルは、ＮＯＲ型のメモリの一つである。

【０１２１】図２２は、他のグランドアレイ型のセルが
集積されたメモリセルアレイを示す図である。図２２に
示すグランドアレイ型のセルは、データを消去するとき
に使用される消去ゲートＥＧを有している。また、制御
ゲートＣＧの一部を、メモリセルトランジスタのチャネ
ルにオーバーラップさせた、いわゆるスプリットチャネ
ル型になっている。

【０１２２】図２３は、交互グランドアレイ型のセルが
集積されたメモリセルアレイを示す図である。図２３に
示すように、交互グランドアレイ型のセルは、ビット線
ＢＬとソース線ＶＳとを並行に配置した点でグランドア
レイ型のセルと一致するが、ビット線ＢＬとソース線Ｖ
Ｓとを交互に切り替えることが可能な点が相違してい
る。

【０１２３】図２４は、他の交互グランドアレイ型のセ
ルが集積されたメモリセルアレイを示す図である。図２
４に示す交互グランドアレイ型のセルは、図３５に示し
たグランドアレイ型のセルと同様な構成を有している。

【０１２４】図２５は、ＤＩＮＯＲ（DIvided NOR ）型
のセルが集積されたメモリセルアレイを示す図である。
図２５に示すように、ＤＩＮＯＲ型のセルは、ビット線
ＢＬとソース線ＶＳとの間に、ビット線側選択トランジ
スタを介して、例えば４つのメモリセルトランジスタが
並列に接続されて構成される。

【０１２５】図２６は、ＡＮＤ型のセルが集積されたメ
モリセルアレイを示す図である。図３９に示すように、
ＡＮＤ型のセルは、ビット線ＢＬとソース線ＶＳとの間
に、ビット線側選択トランジスタおよびソース線側選択
トランジスタを介して、例えば４つのメモリセルトラン
ジスタが並列に接続されて構成される。

【０１２６】

【発明の効果】以上説明したように、この発明によれ
ば、カラム系回路の回路規模が、特にセンスアンプ・デ
ータラッチ回路の数を減ずることによって小さくなり、
高集積化に適した不揮発性半導体記憶装置を提供でき
る。

【図面の簡単な説明】

【図１】図１はこの発明の第１の実施の形態に係る多値
記憶ＮＡＮＤ型ＥＥＰＲＯＭの構成を示す構成図。

【図２】図２は図１に示すメモリセルアレイおよびカラ
ム系回路の構成を示す構成図。

【図３】図３は図２に示すメモリセルトランジスタの断
面図。

【図４】図４は多値記憶のときのメモリセルトランジス
タのしきい値分布を示す図。

【図５】図５は図２に示すビット線制御回路の回路図。

【図６】図６は通常の読み出し動作およびベリファイ動
作を示す動作波形図。

【図７】図７は通常の読み出し動作およびベリファイ動
作を示す動作波形図。

【図８】図８は通常の読み出し動作およびベリファイ動
作を示す動作波形図。

【図９】図９は書き込み動作を示す動作波形図。

【図１０】図１０は書き込み動作を示す動作波形図。

【図１１】図１１は書き込み動作を示す動作波形図。

【図１２】図１２はメモリセルトランジスタのしきい値
レベルとラッチデータとの対応関係を示す図。

【図１３】図１３はラッチデータとメモリセルトランジ
スタのしきい値との対応関係を示す図。

【図１４】図１４はこの発明の第２の実施の形態に係る
多値記憶ＮＡＮＤ型ＥＥＰＲＯＭの構成を示す構成図。

【図１５】図１５は図１４に示すメモリセルアレイおよ
びカラム系回路の構成を示す構成図。

【図１６】図１６は図１４に示すビット線制御回路の回
路図。

【図１７】図１７は通常の読み出し動作およびベリファ
イ動作を示す動作波形図。

【図１８】図１８は書き込み動作を示す動作波形図。

【図１９】図１９はＮＯＲ型のセルが集積されたメモリ
セルアレイを示す図。

【図２０】図２０は他のＮＯＲ型のセルが集積されたメ
モリセルアレイを示す図。

【図２１】図２１はグランドアレイ型のセルが集積され
たメモリセルアレイを示す図。

【図２２】図２２は他のグランドアレイ型のセルが集積
されたメモリセルアレイを示す図。

【図２３】図２３は交互グランドアレイ型のセルが集積
されたメモリセルアレイを示す図。

【図２４】図２４は他の交互グランドアレイ型のセルが
集積されたメモリセルアレイを示す図。

【図２５】図２５はＤＩＮＯＲ型のセルが集積されたメ
モリセルアレイを示す図。

【図２６】図２６はＡＮＤ型のセルが集積されたメモリ
セルアレイを示す図。

【符号の説明】

１…メモリセルアレイ、 ２…ロウ系回路、 ３…カラム系回路、 ４…アドレスバッファ、 ５…データ入出力回路 ６…データ回路、 ７…トランスファゲート回路、 １０…ビット線制御回路、 １４…フリップフロップ回路、 １６…書き込み兼ベリファイ回路、 ＭＣ…メモリセル、 Ｍ…メモリセルトランジスタ、 Ｓ…選択トランジスタ、 ＳＧ…選択ゲート、 ＣＧ…制御ゲート、 ＢＬ…ビット線。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平９−180472（ＪＰ，Ａ) 特開 平７−182886（ＪＰ，Ａ) 特開 平８−315586（ＪＰ，Ａ) 特開 平９−198882（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 16/00 - 16/34

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 多値のデータを記憶するメモリセルがマ
   トリクス状に配置されて構成されるメモリセルアレイ
   と、 前記メモリセルへデータを書き込むとき、前記メモリセ
   ルへの書き込みデータをラッチするラッチ手段と、前記
   メモリセルからデータを読み出すとき、前記メモリセル
   からの読み出しデータをセンス・ラッチするセンス・ラ
   ッチ手段とを含み、前記多値のデータの数をｎとしたと
   き、前記ラッチ手段、センス・ラッチ手段の、数がｍ
   （ｍは、２^{（ｍ−１）}＜ｎ≦２^ｍ （ｍは２以上の整
   数））個に設定されたビット線制御回路と、 前記ビット線制御回路と前記メモリセルとを互いに電気
   的に接続し、前記メモリセルへデータを書き込むとき、
   前記ラッチ手段から前記メモリセルへ前記書き込みデー
   タを導き、前記メモリセルからデータを読み出すとき、
   前記メモリセルから前記センス・ラッチ手段へ前記読み
   出しデータを導くビット線と、 前記メモリセルへデータを書き込むとき、前記ラッチ手
   段にラッチされた書き込みデータに応じて、前記多値の
   データに応じた書き込み制御電圧を選び、選ばれた書き
   込み制御電圧をビット線に与える書き込み回路と、 前記メモリセルへデータを書き込んだ後、前記書き込ま
   れたデータを検証するベリファイ回路とを具備し、第一及び第二メモリセルへの書き込みデータが、それぞ
   れ第一データ、及びこの第一データとは異なる第二デー
   タであるときに、 前記書き込み回路は、前記第一データに応じて前記第一
   データに対応した書き込み制御電圧を、第一ビット線を
   介して前記第一メモリセルに対して与え、前記第二デー
   タに応じて前記第二データに対応した書き込み制御電圧
   を、前記第一ビット線とは異なる第二ビット線を介して
   前記第二メモリセルに対して与え、 前記第一データの書き込みと、 前記第一データと異なる前記第二データの書き込みとを
   前記第一及び第二メモリセルに対して同時に行う ことを
   特徴とする不揮発性半導体記憶装置。
2. 【請求項２】 前記ラッチ手段は、前記ベリファイ読み
   出し動作の結果が良のとき、前記ラッチ手段にラッチさ
   れた書き込みデータを、前記メモリセルへデータを書き
   込んだとき、前記メモリセルのデータを変更しなかった
   ときのデータに、更新することを特徴とする請求項１に
   記載の不揮発性半導体記憶装置。
3. 【請求項３】 前記ベリファイ読み出し動作中、一旦更
   新された書き込みデータが変更されないように、前記ラ
   ッチされている書き込みデータに応じて、前記ベリファ
   イ回路および前記書き込み回路によって、前記ラッチ手
   段への入力データを制御することを特徴とする請求項１
   および請求項２いずれかに記載の不揮発性半導体記憶装
   置。
4. 【請求項４】 Ｎ値（Ｎ≧３）データ記憶可能な電荷蓄
   積部を有する複数のメモリから構成されるメモリセルア
   レイと、複数のビット線と、複数のワード線と、複数の
   プログラム制御回路と、複数のデータ回路を備え、 前記プログラム制御回路は、 １）前記メモリセルを選択し、 ２）前記選択したメモリセルに書き込み電圧を印加し、 前記データ回路は、Ｍを２^Ｍ−１ ＜Ｎ≦２^Ｍを満たす
   自然数とするときにＭ個のラッチ回路で構成され、 １）前記プログラム制御回路によって選択されたそれぞ
   れ対応する前記メモリセルに印加される書き込み制御電
   圧を制御する第一、第二、…、第Ｎの論理レベルの書き
   込み制御データを保持し、 ２）前記書き込み制御電圧をそれぞれ対応する前記メモ
   リセルに印加し、 ３）前記第一以外の論理レベルの書き込み制御データを
   保持している前記データ回路に対応する前記メモリセル
   の書き込み状態のみ選択的に検出し、 ４）予め決められた書き込み状態に達したメモリセルに
   対応する前記データ回路の前記書き込み制御データの論
   理レベルを前記第一の論理レベルに変更し、 ５）予め決められた書き込み状態に達していないメモリ
   セルに対応する前記データ回路の前記書き込み制御デー
   タの論理レベルを保持し、 ６）前記第一の論理レベルの書き込み制御データを保持
   している前記データ回路の書き込み制御データの論理レ
   ベルを前記第一の論理レベルに保持する不揮発性半導体
   記憶装置であって、第一及び第二メモリセルへの書き込み制御データが、そ
   れぞれ前記第一以外の論理レベルである第一データ、及
   びこの第一データとは異なり、かつ前記第一以外の論理
   レベルである第二データであるときに、 前記データ回路は、第一ビット線を介して前記第一メモ
   リセルの書き込み状態を検出するとともに、前記第一メ
   モリセルの書き込み状態が前記第一データに応じた書き
   込み状態に達した際に、前記第一データに応じた書き込
   み制御データの論理レベルを前記第一の論理レベルに変
   更し、前記第一ビット線とは異なる第二ビット線を介し
   て前記第二メモリセルの書き込み状態を検出するととも
   に、前記第二メモリセルの書き込み状態が前記第二デー
   タに応じた書き込み状態に達した際に、前記第二データ
   に応じた書き込み制御データの論理レベルを前記第一の
   論理レベルに変更し、 前記第一データに応じた書き込み制御データの論理レベ
   ルの、前記第一の論理レベルへの更新と、 前記第一データとは異なる前記第二データに応じた書き
   込み制御データの論理レベルの、前記第一の論理レベル
   への更新とを 前記第一及び第二メモリセルに対して 同時
   に行うことを特徴とする不揮発性半導体記憶装置。