KR102088092B1 - 반도체 기억장치 및 이를 위한 독출 방법 - Google Patents

반도체 기억장치 및 이를 위한 독출 방법 Download PDF

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Abstract

[과제] 독출 데이터의 정오를 검증하는 검증 회로를 구비한 반도체 기억장치를 제공한다.
[해결 수단] 본 발명의 플래시 메모리는, 열선택 신호(YS)에 의거해서 페이지 버퍼(10)에 보유된 독출 데이터로부터 n비트의 데이터를 선택하고, 선택한 데이터를 n비트의 데이터 버스(40) 상에 출력하는 열선택 회로와, 활성화 신호(SAE)에 응답해서 데이터 버스(40) 상의 n비트의 데이터를 감지하는 차동 감지 증폭기(30)와, 외부에서부터 공급되는 직렬 클럭 신호(SCLK)에 동기한 클럭 신호(PSCCLK)에 응답해서 차동 감지 증폭기(30)에 의해 감지된 n비트의 데이터로부터 m비트의 데이터를 선택하고, 선택된 m비트의 데이터를 출력 단자로부터 출력시키는 출력 회로(60)와, 차동 감지 증폭기(30A)에 의해 감지된 데이터와 출력 회로(60)로부터 출력되는 데이터를 비교하여, 독출 데이터의 정오를 검증하는 검증 회로(100)를 포함한다.

Description

반도체 기억장치 및 이를 위한 독출 방법{SEMICONDUCTOR MEMORY DEVICE AND READING METHOD FOR THE SAME}
본 발명은, 반도체 기억장치에 있어서의 데이터의 독출 방법에 관한 것으로, 특히, 직렬 인터페이스 기능을 구비한 NAND형 플래시 메모리의 독출 데이터의 검증 방법에 관한 것이다.
NAND형의 플래시 메모리에서는, 페이지 단위로 데이터의 독출, 프로그램을 행하고 있고, 이들의 페이지 데이터는, 페이지 버퍼에 격납된다. 특허문헌 1에 개시되는 플래시 메모리는, 페이지 버퍼에 격납된 데이터를 제1 비트 폭으로 전송하는 제1 모드와 제2 비트 폭으로 전송하는 제2 모드를 구비하고, 복수의 동작 모드에 대응하고 있다.
JP 2012-253591 A
NAND형 플래시 메모리에는, 적은 단자수로 데이터를 직렬 입출력하는 직렬 인터페이스를 탑재하는 것이 있다. 직렬 인터페이스에는, 예를 들면, 8비트의 명령 코드 및 24비트의 어드레스를 표준으로 하는 직렬 주변기기 인터페이스(Serial Peripheral Interface: SPI)가 있다. SPI를 탑재한 NAND형 플래시 메모리에서는, 외부에서 직렬 클럭 신호(serial clock signal)를 받고, 해당 직렬 클럭 신호에 동기해서 데이터, 어드레스 또는 커맨드 등의 입출력을 행하고 있다.
직렬 인터페이스 기능을 탑재한 NAND형 플래시 메모리의 시리얼 독출 동작의 개략을 도 1에 나타낸다. 독출 동작에서는, 행 어드레스에 따라 메모리 셀 어레이의 페이지가 선택되고, 선택 페이지의 데이터 「0」 또는 「1」이 페이지 버퍼(10)에 유지된다.
페이지 버퍼(10)는, 예를 들면, 데이터의 파이프라인 처리를 행하기 위하여 내부에 2단계의 래치 회로를 포함할 수 있다. 열 디코더(20)는, 열 어드레스(CA)를 디코딩하고, 페이지 버퍼(10)에 유지된 페이지 데이터 중에서 n비트의 데이터를 선택하기 위한 열선택 신호(YS)를 구동기(22)를 개재해서 열선택 회로(도시 생략)에 출력한다. 열선택 회로는, 열선택 신호(YS)에 의해 페이지 버퍼(10)의 래치 회로에 유지된 페이지 데이터 중에서 n비트의 데이터를 선택하고, 선택된 n비트의 데이터는, 「0」, 「1」의 차동 데이터로서 데이터 버스(40)의 비트선쌍(BT/BB)에 출력된다.
n비트의 비트선쌍(BT/BB)은 n개의 차동 감지 증폭기(30)에 접속되고, n개의 차동 감지 증폭기(30)는 타이밍 제어 회로(50)로부터의 n개의 활성화 신호(SAE)에 의해 각각 활성화된다. 차동 감지 증폭기(30)는, 활성화되었을 때, 비트선쌍(BT/BB)의 차동 데이터를 감지한다. 차동 감지 증폭기(30)에 의해 감지된 n비트의 데이터는 입출력 회로(60)에 취입된다.
입출력 회로(60)는 m개의 플립-플롭이 접속된 병렬/직렬 변환 회로를 포함하고, 병렬/직렬 변환 회로는, 내부 클럭 신호(PSCCLK)에 응답하여, 차동 감지 증폭기(30)에 의해 감지된 n비트의 데이터로 선택된 m비트의 데이터를 병렬로 입력하고, 이것을 직렬 데이터로 변환한다. 변환된 직렬 데이터는, 구동기(62)를 개재해서 m비트의 입출력 단자(I/O)로부터 외부에 출력된다.
SCK 단자에는 외부로부터 직렬 클럭 신호(SCLK)가 공급되고, 직렬 클럭 신호(SCLK)는 수신기(70)를 개재해서 타이밍 제어 회로(50) 및 열 디코더(20)에 공급된다. 타이밍 제어 회로(50)는, 직렬 클럭 신호(SCLK)에 의거해서 이것에 동기하는 클럭 신호(PSCCLK)를 생성하고, 또 직렬 클럭 신호(SCLK)와는 비동기의 활성화 신호(SAE)를 생성한다.
열 디코더(20)에 의해 한번에 선택되는 비트수 n은, 데이터 버스(40)의 비트 폭, 즉, 비트선쌍(BT/BB)의 수와 동등하다. I/O의 단자수는 임의이지만, I/O의 단자수가 m비트일 때, m≤n이며, 그리고 n은 m의 k배의 관계에 있다(m, k은, 각각 1 이상의 정수). m이 n보다도 작을 때, 데이터 버스(40)의 n비트는, 복수 사이클의 클럭 신호(PSCCLK)에 의해 입출력 회로(60)에 취입되게 된다. 예를 들면, 데이터 버스(40)의 비트선쌍(BT/BB)이 8비트이며, I/O의 단자수가 4이면, 1사이클째의 클럭 신호(PSCCLK)로, 차동 감지 증폭기(30)로 감지된 8비트의 데이터 중에서 4비트의 데이터가 선택되고, 선택된 4비트의 데이터가 입출력 회로(60)에 병렬로 취입되고, 직렬 데이터로 변환된 4비트의 데이터가 4개의 Ｉ/O로부터 동시에 출력된다. 다음의 2사이클째의 클럭 신호(PSCCLK)에서 나머지의 4비트의 데이터가 선택되고, 선택된 4비트의 데이터가 입출력 회로(60)에 취입되고, 직렬 데이터로 변환된 4비트의 데이터가 4개의 Ｉ/O로부터 동시에 출력된다. 4비트의 데이터의 선택 방법은, 임의이지만, 예를 들면, 최초에 데이터 버스(40)의 짝수 4비트를 선택하고, 다음에 홀수 4비트를 선택하거나, 혹은 최초에 데이터 버스(40)의 상위 4비트를 선택하고, 다음에 하위 4비트를 선택한다.
도 2에, NAND형 플래시 메모리에 있어서의 직렬 데이터의 순차적 독출 동작의 타이밍 차트를 나타낸다. 이 예는, I/O 단자수가 4개인 quad 타입이며(m=4), 데이터 버스(40)가 8비트(n=8)인 예이다. 따라서, 차동 감지 증폭기(30)에 의해 감지된 8비트의 데이터는, 2개의 사이클의 클럭 신호(PSCCLK)로 4비트씩 입출력 회로(60)에 취입된다. 또한, 순차적 독출에서는, 어드레스 카운터에 의해 열 어드레스가 자동적으로 증분되고, 거기에 응답해서 다음의 n비트 데이터가 페이지 버퍼(10)로부터 데이터 버스(40)에 취입된다. 순차적 독출에서는, 1페이지분의 데이터를 연속적으로 출력시키거나, 혹은 복수 페이지의 데이터를 연속적으로 출력시키는 것도 가능하다.
시각(t0)에서, 외부로부터 직렬 클럭 신호(SCLK)가 입력되면, 이 직렬 클럭 신호(SCLK)로부터 일정 시간 지연한 시각(t1)에서 열선택 신호(YS)가 열선택 회로에 출력되고, 열선택 회로는, 페이지 버퍼(10)에 유지된 1페이지 데이터 중에서 8비트의 데이터를 선택한다. 선택된 8비트의 데이터는, 차동 데이터로서 데이터 버스(40)의 n비트의 비트선쌍(BT/BB)에 출력된다.
n비트의 비트선쌍(BT/BB)은, 열선택 회로의 복수의 열선택 트랜지스터를 개재해서 페이지 버퍼(10)의 복수의 래치 회로에 접속되고, 열선택 신호(YS)에 의해 선택된 열선택 트랜지스터가 도통됨으로써, 래치 회로와 비트선쌍(BT/BB)이 전기적으로 접속된다. 비트선쌍(BT/BB)의 물리적인 배선은, 접속되는 페이지 버퍼의 수만큼 존재하므로, 비트선쌍(BT/BB)의 배선 용량 및 배선 저항은 비교적 크고, 그것을 1개의 차동 감지 증폭기(30)에 의해 감지한다. 그 때문에, 비트선쌍(BT/BB)의 전위차가 커지고, 이것을 차동 감지 증폭기(30)에서 감지할 수 있게 될 때까지는, 일정한 시간이 필요로 된다.
타이밍 제어 회로(50)는, 차동 감지 증폭기(30)가 비트선쌍(BT/BB)의 전위차를 감지할 수 있는 시각(t2)에서, 활성화 신호(SAE)를 출력한다. 차동 감지 증폭기(30)는, 활성화 신호(SAE)의 상승 에지에 응답해서, 데이터 버스(40)의 비트선쌍(BT/BB)의 데이터(D1[7:0])를 감지한다.
다음에, 타이밍 제어 회로(50)는, 시각(t3)에서, 직렬 클럭 신호(SCLK)를 일정 시간 지연시킨 1사이클째의 클럭 신호(PSCCLK)를 출력한다. 입출력 회로(60)는, 클럭 신호(PSCCLK)의 상승 에지에 응답하고, 차동 감지 증폭기(30)에서 감지된 8비트 데이터 중에서 선택된 4비트의 데이터(D1[7:4])를 병렬 입력하고, 이것을 직렬 데이터로 변환시켜서 4개의 Ｉ/O로부터 동시에 출력시킨다. 다음에, 시각(t4)에서, 2사이클째의 클럭 신호(PSCCLK)가 입출력 회로(60)에 출력되고, 입출력 회로(60)는, 차동 감지 증폭기(30)에서 감지된 나머지의 4비트의 데이터(D1[3:0])를 「병렬 입력하고, 이것을 직렬 데이터로 변환시켜서 4개의 Ｉ/O로부터 동시에 출력시킨다.
직렬 인터페이스 기능을 탑재한 NAND플래시 메모리에서는, NOR형 플래시 메모리와의 호환성을 도모하도록 고속동작이 요구된다. 직렬 클럭 신호(SCLK)의 동작 주파수가 빨라지면, 독출 동작에 있어서, 직렬 클럭 신호(SCLK)에 동기한 내부 클럭 신호(PSCCLK)에 응답해서 독출 데이터를 정확하게 파이프라인에서 입출력 회로(60)에 취입하지 못하여, 틀린 데이터를 출력해버릴 우려가 있다.
도 3은, 직렬 클럭 신호(SCLK)의 동작 주파수가 고속이 되었을 경우의 과제를 설명하는 도면이다. 페이지 버퍼(10)로부터 데이터 버스(40)에 데이터가 로드되어, 비트선쌍(BT/BB)의 전위차가 충분해질 때까지는 일정 시간이 필요하고, 이 레이턴시가 대단히 커진다. 이 때문에, 시각(t1)의 열선택 신호(YS)의 상승 에지로부터 시각(t2)의 활성화 신호(SAE)의 상승 에지까지의 기간에는 충분한 마진(margin)이 주어지도록 설계된다. 그러나, 활성화 신호(SAE)의 상승 에지의 타이밍이 너무 늦으면, 시각(ta)에서, 직렬 클럭 신호(SCLK)에 동기하는 1사이클째의 클럭 신호(PSCCLK)가 타이밍 제어 회로(50)로부터 입출력 회로(60)에 입력되었을 때, 데이터 버스(40)의 데이터(D1[7:4])의 취입 시간에 맞추지 못하여, 앞의 데이터(D0[7:4]))가 취입되어 버린다. 다음 데이터(D2[7:0])의 독출의 경우에도 마찬가지로, 1사이클째의 클럭 신호(PSCCLK)의 상승 에지인 시각(tb)에서, 앞의 데이터(D1[7:4])가 취입되어 버리며, 그 결과, 틀린 독출 데이터가 출력되어 버린다.
이러한 독출 데이터의 잘못을 미연에 방지하기 위해서는, 독출 데이터가 옳은 것인지의 여부를 검증하고, 독출 데이터가 잘못된 것인 경우에는, 활성화 신호(SAE)의 타이밍을 적절하게 조정할 필요가 있다.
본 발명은, 이러한 종래의 과제를 해결하는 것으로, 독출 데이터의 정오를 검증하는 검증 회로를 구비한 반도체 기억장치 및 독출 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 기억장치는, 열선택 신호에 의거해서 메모리 셀 어레이로부터 독출된 데이터로부터 n비트의 데이터를 선택하고, 선택한 데이터를 n비트의 데이터 버스 상에 출력하는 열선택 회로와, 활성화 신호에 응답해서 상기 데이터 버스 상의 n비트의 데이터를 감지하는 감지 회로와, 외부에서부터 공급되는 직렬 클럭 신호에 동기한 내부 클럭 신호에 응답해서 상기 감지 회로에 의해 감지된 n비트의 데이터로부터 m비트의 데이터를 선택하고, 선택된 m비트의 데이터를 출력 단자로부터 출력시키는 출력 회로와, 상기 감지 회로에 의해 감지된 데이터와 상기 출력 회로로부터 출력되는 데이터를 비교하여, 독출 데이터의 정오를 검증하는 검증 회로를 포함하되, m은, 1 이상의 정수이고, n≥m이며, 상기 활성화 신호의 1사이클에 대해서 n/m의 사이클의 내부 클럭 신호가 생성되는 관계에 있다.
바람직하게는 상기 열선택 회로로부터 데이터 버스에 출력되는 데이터는 차동 데이터이며, 상기 감지 회로는 차동 데이터를 감지한다. 바람직하게는 상기 검증 회로는, 상기 열선택 신호로부터 보아서 가장 먼 단부에 있는 독출 데이터의 정오를 검증한다. 바람직하게는 반도체 기억장치는, 상기 검증 회로의 검증 결과에 의거해서 상기 활성화 신호의 타이밍을 제어하는 타이밍 제어 회로를 더 포함한다. 바람직하게는 상기 타이밍 제어 회로는, 또한 상기 검증 회로에 의해 독출 데이터가 잘못이라고 검증되었을 때, 상기 감지 회로에 의해 감지 개시 시간이 빨라지도록 상기 활성화 신호의 타이밍을 제어한다. 바람직하게는 상기 출력 회로는, 상기 내부 클럭 신호에 응답해서 병렬 입력된 데이터를 직렬 데이터로 변환하는 회로를 포함한다. 바람직하게는 반도체 기억장치는 직렬 인터페이스 기능을 탑재하는 NAND형 플래시 메모리이다.
본 발명에 따른 반도체 기억장치의 데이터의 독출 방법은, 행 어드레스에 의거해서 메모리 셀 어레이의 페이지 데이터를 선택하는 단계와, 열선택 신호에 의거해서 상기 페이지 데이터로부터 n비트의 데이터를 선택하고, 선택한 n비트의 데이터를 n비트의 데이터 버스 상에 출력하는 단계와, 활성화 신호에 응답해서 상기 데이터 버스 상의 n비트의 데이터를 감지하는 단계와, 외부에서부터 공급되는 직렬 클럭 신호에 동기한 내부 클럭 신호에 응답해서 상기 감지 회로에 의해 감지된 n비트의 데이터로부터 m비트의 데이터를 선택하고, 선택된 m비트의 데이터를 출력 단자로부터 출력하는 단계와, 상기 감지하는 단계에 의해 감지된 데이터와, 상기 출력하는 단계에 의해 출력되는 데이터를 비교하여, 독출 데이터의 정오를 검증하는 단계를 포함하되, m은 1 이상의 정수이고, n≥m이며, 상기 활성화 신호의 1사이클에 대해서 n/m의 사이클의 내부 클럭 신호가 생성되는 관계에 있다.
바람직하게는 독출 방법은, 상기 검증하는 단계에 의해 독출 데이터가 잘못이라고 검증되었을 때, 상기 활성화 신호의 타이밍을 제어하는 단계를 더 포함한다.
본 발명에 따르면, 검증 회로를 구비함으로써, 독출 데이터의 정오를 검증하는 것이 가능하게 된다. 또한 검증 회로에 의해 독출 데이터가 잘못된 것이라고 검증되었을 경우에는, 활성화 신호의 타이밍을 제어함으로써, 감지 회로에 의해 감지된 n비트의 데이터 중에서 옳은 m비트의 데이터를 선택할 수 있게 된다. 이것에 의해, 외부에서부터 공급되는 직렬 클럭 신호의 동작 주파수가 높아진 경우더라도, 옳은 독출을 출력시킬 수 있다.
도 1은 종래의 플래시 메모리에 있어서의 독출 동작의 개략을 설명하는 도면;
도 2는 종래의 플래시 메모리에 있어서의 시리얼 독출 동작 시의 타이밍 차트;
도 3은 종래의 플래시 메모리에 있어서의 시리얼 독출 동작 시의 과제를 설명하기 위한 타이밍 차트;
도 4는 본 발명의 실시예에 따른 플래시 메모리에 있어서의 독출 데이터의 검증 회로의 구성을 제시하는 도면;
도 5는 본 발명의 실시예에 따른 검증 회로의 동작을 설명하는 타이밍 차트.
이하, 본 발명의 실시형태에 대해서 도면을 참조해서 상세히 설명한다. 하나의 바람직한 양상에서는, 본 발명의 독출 데이터의 검증 회로는, 직렬 인터페이스를 구비한 반도체장치(예를 들면, NAND형 플래시 메모리나 그 밖의 반도체 메모리)에 설치된다. 다른 바람직한 양상에서는, 본 발명의 독출 데이터의 검증 회로는, 직렬 인터페이스를 구비한 반도체장치와 외부접속하는 것도 가능하다. 직렬 인터페이스는, 예를 들면, 직렬 클럭(SCLK)을 입력하기 위한 단자, 데이터, 커맨드, 어드레스 등을 입출력하는 단자, 칩 선택을 행하는 단자 등을 포함한다.
[ 실시예 ]
다음에, 본 발명의 실시예에 따른 플래시 메모리의 독출 데이터의 검증 회로에 대해서 설명한다. 도 4는 플래시 메모리에 탑재되는 검증 회로(100)를 제시하는 도면이며, 도 1에 나타낸 구성과 동일한 것에 대해서는 동일한 참조 번호를 붙인다.
검증 회로(100)는, 바람직하게는, 페이지 버퍼(10), 차동 감지 증폭기(30) 및 입출력 회로(60)의 일부를 복제한 복제 회로(110)를 포함한다. 죽, 복제 회로(110)는, 예를 들면, 1비트의 데이터를 유지하는 유지 회로(래치 회로)(10A), 유지 회로(10A)로부터 1비트의 비트선쌍(BT/BB)에 출력된 차동 데이터를 감지하는 차동 감지 증폭기(30A) 및 차동 감지 증폭기(30A)로 감지된 데이터를 취입하는 플립-플롭(FF-1)을 포함한다. 단, 검증 회로(100)는, 반드시 복제 회로(110)를 필요로 하는 것은 아니고, 실제로 사용되는 페이지 버퍼(10), 차동 감지 증폭기(30) 및 입출력 회로(60)를 공용하는 것이어도 된다. 이 경우, 유지 회로(10A)는, 예를 들면, 메모리 셀 어레이의 용장 영역이어도 된다.
바람직한 태양에서는, 복제 회로(110)는, 열 디코더(20)의 열선택 신호(YS)로부터 보아서, 열선택 신호(YS)의 물리적 거리가 가장 길어지도록, 페이지 버퍼(10)의 가장 먼 단부의 위치에 설치된다. 열선택 신호(YS)의 레이턴시 특성은, 열선택 신호(YS)의 물리적 거리가 가장 먼 위치의 특성이 가장 나빠진다. 즉, 열선택 신호(YS)의 신호선의 부하 용량, 부하 저항에 의해 먼 단부 쪽이 가까운 단부에 비해서, 열선택 신호(YS)가 둔해지는 쪽이 커지고, 열선택 회로의 열선택 트랜지스터의 응답이 나빠지고, 그 때문에, 차동 감지 증폭기에서 감지하는 비트선쌍(BT/BB)의 전위차가 가까운 단부보다도 작아진다. 페이지 버퍼(10)의 가장 먼 단부에 복제 회로(110)를 배치함으로써, 열선택 신호(YS)의 레이턴시의 워스트(worst) 특성을 실현할 수 있고, 이것에 의해 독출 데이터의 검증의 높은 신뢰성을 얻을 수 있다.
검증 회로(100)는, 독출 데이터가 옳은 것인지의 여부를 판정하기 위한 판정 회로를 더 포함한다. 판정 회로는, 차동 감지 증폭기(30A)의 감지 출력, 즉, 플립-플롭-1에 입력되는 데이터(FFIN)와, 플립-플롭(FF-1)으로부터 출력되는 데이터(FFOUT)를 입력하고, 양 데이터가 다를 때 H수준을 출력하고, 양 데이터가 동일할 때 L수준을 출력하는 EX-OR회로(120)를 포함한다. 판정 회로는, 클럭 신호(PSCCLK)를 지연시킨 판정 클럭 신호(JUDGECLK)를 트리거로 해서, EX-OR회로(120)의 출력을 취입하는 플립-플롭(FF-2)을 더 포함한다. 플립-플롭(FF-2)의 출력은 판정 신호(JUDGE)로서 타이밍 제어 회로(50A)에 피드백 출력된다. 플립-플롭(FF-2)에 입력되는 판정 클럭 신호(JUDGECLK)는, 클럭 신호(PSCCLK)를 지연 소자(130)에 의해 일정 시간 지연시킨 신호이다.
타이밍 제어 회로(50A)는, 수신기(70)로부터 입력된 직렬 클럭 신호(SCLK)에 의거해서 타이밍을 조정한 활성화 신호(SAE)를 생성하고, 이것을 차동 감지 증폭기(30, 30A)에 출력한다. 구체적으로는, 타이밍 제어 회로(50A)는, 활성화 신호(SAE)에 대한 클럭 신호(PSCCLK)의 사이클수가 적절해지도록, 활성화 신호(SAE)의 타이밍을 제어한다. I/O 단자의 단자수가 m, 데이터 버스(40)(비트선쌍(BT/BB)의 수)이 n일 때, 데이터 버스(40)로부터 입출력 회로(60)에의 독출 데이터의 취입 횟수는, n/m이며, 활성화 신호(SAE)의 1사이클에 대해서, n/m사이클의 클럭 신호(PSCCLK)가 필요하게 된다(본 예에서는, m=4, n=8이기 때문에, 활성화 신호(SAE)의 1사이클에 대해서, 2사이클의 클럭 신호(PSCCLK)가 필요로 된다). 또한, 타이밍 제어 회로(50A)는, 직렬 클럭 신호(SCLK)를 일정 시간 지연시킨 내부의 클럭 신호(PSCCLK)를 입출력 회로(60), 플립-플롭(FF-1) 및 지연 소자(130)에 공급한다.
또한 본 실시예의 타이밍 제어 회로(50A)는, 플립-플롭(FF-2)의 판정 신호(JUDGE)에 의거해서, 활성화 신호(SAE)의 타이밍을 조정한다. 판정 신호(JUDGE)가 H수준일 때, 즉, 차동 감지 증폭기(30A)에 의해 감지된 플립-플롭(FF-1)의 입력 데이터(FFIN)와 출력 데이터(FFOUT)가 다를 때, 차동 감지 증폭기(30)를 어서트(assert)하는 타이밍이 빨라지도록 활성화 신호(SAE)의 상승 에지를 조정한다. 단, 활성화 신호(SAE)를 앞당길 수 있는 시간은, 비트선쌍(BT/BB)의 전위차가 차동 감지 증폭기(30)에 의해 감지할 수 있는 타이밍을 초과하지 않는 범위이다. 활성화 신호(SAE)의 타이밍을 조정하는 시간폭을 어떻게 설정할지는 임의이지만, 예를 들면, 미리 설정된 시간폭만큼 타이밍을 빠르게 하거나, 혹은, PLL회로나 DLL회로 등을 이용해서 판정 신호(JUDGE)가 L수준이 될 때까지 자동적으로 활성화 신호(SAE)의 타이밍을 제어하도록 해도 된다. 한편, 판정 신호(JUDGE)가 L수준일 때, 즉, 차동 감지 증폭기(30A)에 의해 감지된 플립-플롭(FF-1)의 입력 데이터(FFIN)와 출력 데이터(FFOUT)가 동일할 때, 입출력 회로(60)에는 옳은 독출 데이터가 취입되고 있기 때문에, 타이밍 제어 회로(50A)는, 활성화 신호(SAE)의 타이밍을 변경하지 않고 현상을 유지한다.
다음에, 본 실시예의 검증 회로의 동작에 대해서 도 5를 참조해서 설명한다. 도 5(A)는, 차동 감지 증폭기(30)로부터의 독출 데이터가 입출력 회로(60)에 바로 취입되었을 때의 타이밍 차트, 도 5(B)는, 차동 감지 증폭기(30)로부터의 독출 데이터가 입출력 회로(60)에 바로 취입되지 않았을 때의 타이밍 차트이다.
도 5(A)에 나타낸 바와 같이, 시각(t0)에서, 외부에서부터 동작 주파수가 높은 직렬 클럭 신호(SCLK)가 입력되면, 시각(t1)에서, 열선택 신호(YS)가 열선택 회로에 출력되고, 페이지 버퍼(10)에 유지된 페이지 데이터 중에서 8비트의 데이터가 선택되고, 이 8비트 데이터가 데이터 버스(40)의 비트선쌍(BT/BB)에 출력된다. 그 다음에, 시각(t1)으로부터 시간(tsae)을 경과한 시각(t2)에서, 타이밍 제어 회로(50A)는, 활성화 신호(SAE)를 출력하고, 차동 감지 증폭기(30)가 활성화 신호(SAE)에 응답해서 데이터(D1[7:0])를 감지한다. 그 다음에, 시각(t3)에서, 타이밍 제어 회로(50A)는, 1사이클째의 클럭 신호(PSCCLK)를 출력하고, 입출력 회로(60)가, 클럭 신호(PSCCLK)의 상승 에지에 응답해서 차동 감지 증폭기(30)로부터 4비트의 데이터(D1[7:4])를 취입하고, 데이터(D1[7:4])이 4개의 Ｉ/O로부터 동시에 출력된다. 그 다음에, 시각(t4)에서, 입출력 회로(60)는, 2사이클째의 클럭 신호(PSCCLK)에 응답하고, 차동 감지 증폭기(30)로부터 나머지의 4비트의 데이터(D1[3:0])를 취입하고, 데이터(D1) [3:0]이 4개의 Ｉ/O로부터 동시에 출력된다.
여기에서, 복제 회로(110)는, 상기와 마찬가지 동작을 행하고, 시각(t3)에서, 1사이클째의 클럭 신호(PSCCLK)에 응답해서 차동 감지 증폭기(30A)에서 감지된 데이터가 플립-플롭(FF-1)에 취입된다. 플립-플롭(FF-1)의 입력 데이터(FFIN)는 데이터(D1)이며, 플립-플롭(FF-1)의 출력 데이터(FFOUT)는 데이터(D1)이며, 양 데이터는 동일하기 때문에, EX-OR회로(120)의 출력은 L수준이다. 시각(t3)으로부터 조금 늦은 시각(t3')에서, 클럭 신호(PSCCLK)를 지연시킨 판정 클럭 신호(JUDGECLK)가 플립-플롭(FF-2)에 입력되고, 이것에 응답해서 EX-OR회로(120)의 출력이 플립-플롭(FF-2)에 취입되고, 판정 신호(JUDGE)로서 타이밍 제어 회로(50A)에 출력된다. 판정 신호(JUDGE)가 L수준이기 때문에, 타이밍 제어 회로(50A)는, 활성화 신호(SAE)를 생성하는 타이밍을 그대로 유지한다. 또한, 시각(t4)에서, 2사이클째의 클럭 신호(PSCCLK)에 의해 2사이클째의 데이터가 입출력 회로(60)에 취입되었을 때에도, 시각(t4')에서, 데이터(FFIN)와 데이터(FFOUT)가 동일하기 때문에, L수준의 판정 신호(JUDGE)가 타이밍 제어 회로(50A)에 출력된다.
이와 같이, 페이지 버퍼(10)로부터 입출력 회로(60)에 파이프라인에서 독출 데이터가 전송될 경우에, 독출 데이터가 바로 전송되어 있으면, 판정 신호(JUDGE)가 L수준이 되고, 타이밍 제어 회로(50A)는, 열선택 신호(YS)를 출력하는 시각(t1)으로부터 적절한 시간(tsae)에서 활성화 신호(SAE)의 상승 에지를 제어하고 있게 된다.
한편, 타이밍 제어 회로(50A)가 시각(t1)으로부터 부적절한 시간(tsae')에서 활성화 신호(SAE)의 상승 에지를 제어하고 있을 경우의 예를 도 5(B)에 나타낸다. 시간(tsae')은, 비트선쌍(BT/BB)의 전위차를 감지할 수 있는 기간과 거의 같은 것이 이상적이지만, 시간(tsae')에 필요 이상의 마진이 설정되어 있을 경우에는, 시각(t2)에서, 차동 감지 증폭기(30)에 의한 독출 데이터의 취입이 지연된다. 그 결과, 1사이클째의 클럭 신호(PSCCLK)의 상승 에지의 시각(t3)에서, 차동 감지 증폭기(30)가 데이터(D1)를 감지하기 전의 데이터(D0)가 플립-플롭(FF-1)에 취입되어 버린다. 데이터(D0)가 입출력 회로(60)에 취입된 후에, 차동 감지 증폭기(30)가 데이터(D1)를 감지하는 것이기 때문에, 그 때, EX-OR회로(120)의 입력(FFIN)이 데이터(D1)이고, 입력(FFOUT)가 데이터(D0)이며, 양 입력 데이터가 다르기 때문에, EX-OR회로(120)의 출력이 H수준이 된다. 시각(t3')에서, 판정 클럭 신호(JUDGECLK)가 플립-플롭(FF-2)에 입력되었을 때, EX-OR회로(120)의 H수준이 플립-플롭(FF-2)에 취입되고, H수준의 판정 신호(JUDGE)가 타이밍 제어 회로(50A)에 피드백 출력된다. 타이밍 제어 회로(50A)는, H수준의 판정 신호(JUDGE)에 의해, 독출 데이터에 잘못이 있다고 판정하고, 활성화 신호(SAE)의 타이밍이 빨라지도록 시간(tsae')을 단축시킨다. 통상, 차동 감지 증폭기(30)가 비트선쌍(BT/BB)의 전위차를 감지할 수 있는 시간(tsae')에는 충분한 마진이 포함되어 있으므로, 이 마진이 작아지도록 타이밍 조정이 행해진다. 타이밍 제어 회로(50A)는, 피드백 출력인 판정 신호(JUDGE)가 L수준이 되도록 자동적으로 활성화 신호(SAE)의 타이밍을 제어할 수 있다.
이와 같이 본 실시예에 따르면, 동작 주파수가 빠른 직렬 클럭 신호에 동기시켜서 독출 데이터를 출력시킬 경우에, 독출 데이터가 옳은 것인지의 여부를 검증할 수 있다. 또한 독출 데이터가 옳지 않을 경우에는, 그 결과를 받아서 활성화 신호(SAE)의 타이밍을 자동조정할 수 있다.
상기 실시예에서는, 복제 회로(110)를 이용해서 독출 데이터의 정오를 검증했지만, 반드시 이것으로 한정되지 않고, 통상 사용하는 페이지 버퍼, 차동 감지 증폭기 및 플립-플롭을 이용해서, 독출 데이터의 정오를 검증하도록 해도 된다. 또한, 다른 바람직한 양상에서는, 메모리의 테스트 모드 시에, 독출 데이터의 정오의 검증을 행하도록 해도 된다.
상기 실시예에서는, I/O 단자가 4(m=4), 데이터 버스(40)의 비트 폭이 8(n=8)인 때를 예시했지만 이것은 일례이며, 본 발명은, 상기 이외의 Ｉ/O 단자수나 데이터 버스의 비트 폭의 메모리에도 적용할 수 있다. 예를 들면, I/O 단자수가 2, 데이터 버스의 비트 폭 16이면, 활성화 신호(SAE)의 1사이클 중에 8사이클의 내부 클럭 신호(PSCCLK)가 필요하게 되지만, 이 경우에도, 상기와 마찬가지로, 검증 회로(100)에 의해 독출 데이터가 옳은 것인지의 여부가 검증된다. 또한, 상기 실시예에서는, EX-OR회로(120)에 의해 판정을 행하였지만 이것은 일례이며, 다른 논리 또는 회로에 의해, 입출력 회로(60)에 입력되는 데이터와 거기에서 출력되는 데이터를 비교하여, 독출 데이터가 옳은 것인지의 여부를 검증할 수 있다.
또한 검증 회로(100)는, NAND형 플래시 메모리의 칩 상에 반드시 형성되지 않아도 되고, 검증 회로(100)는, NAND형 플래시 메모리의 외부에 접속되어, 외부에서부터 독출 데이터의 검증을 행하는 것이어도 된다. 게다가 상기 실시예에서는, NAND형 플래시 메모리를 예시했지만, 본 발명은, 독출 데이터를 직렬 출력하는 다른 메모리에도 적용할 수 있다.
본 발명의 바람직한 실시형태에 대해서 상세히 기술했지만, 본 발명은, 특정 실시형태로 한정되는 것은 아니고, 청구범위에 기재된 발명의 요지의 범위 내에 있어서, 각종 변형·변경이 가능하다.
10: 페이지 버퍼 20: 열 디코더
30, 30A: 차동 감지 증폭기 40: 데이터 버스
50, 50A: 타이밍 제어 회로 60: 입출력 회로
70: 수신기 100: 검증 회로
110: 복제 회로 120: EX-OR회로
130: 지연 소자 BT/BB: 비트선쌍

Claims (10)

  1. 반도체 기억장치로서,
    열선택 신호에 의거해서 메모리 셀 어레이로부터 독출된 데이터로부터 n비트의 데이터를 선택하고, 선택한 데이터를 n비트의 데이터 버스 상에 출력하는 열선택 회로;
    활성화 신호에 응답해서 상기 데이터 버스 상의 n비트의 데이터를 감지하는 감지 회로;
    외부에서부터 공급되는 직렬 클럭 신호에 동기한 내부 클럭 신호에 응답해서 상기 감지 회로에 의해 감지된 n비트의 데이터로부터 m비트의 데이터를 선택하고, 선택된 m비트의 데이터를 출력 단자로부터 출력시키는 출력 회로; 및
    상기 감지 회로에 의해 감지된 데이터와 상기 출력 회로로부터 출력되는 데이터를 비교하여, 독출 데이터의 정오를 검증하는 검증 회로를 포함하되,
    m은 1 이상의 정수이고, n≥m이며, 상기 활성화 신호의 1사이클에 대해서 n/m의 사이클의 내부 클럭 신호가 생성되는 관계에 있는, 반도체 기억장치.
  2. 제1항에 있어서, 상기 검증 회로는, 상기 열선택 신호로부터 보아서 가장 먼 단부에 있는 독출 데이터의 정오를 검증하는, 반도체 기억장치.
  3. 제1항에 있어서, 상기 반도체 기억장치는, 상기 검증 회로의 검증 결과에 의거해서 상기 활성화 신호의 타이밍을 제어하는 타이밍 제어 회로를 더 포함하는, 반도체 기억장치.
  4. 제3항에 있어서, 상기 타이밍 제어 회로는, 상기 검증 회로에 의해 독출 데이터가 잘못이라고 검증되었을 때, 상기 감지 회로에 의해 감지 개시 시간이 빨라지도록 상기 활성화 신호의 타이밍을 제어하는, 반도체 기억장치.
  5. 제1항에 있어서, 상기 출력 회로는, 상기 내부 클럭 신호에 응답해서 병렬 입력된 데이터를 직렬 데이터로 변환하는 회로를 포함하는, 반도체 기억장치.
  6. 제1항에 있어서, 상기 검증 회로는, 페이지 버퍼, 차동 감지 증폭기 및 상기 출력 회로의 일부를 복제한 복제 회로를 포함하는, 반도체 기억장치.
  7. 제1항에 있어서, 상기 검증 회로는 독출 데이터가 옳은 것인지의 여부를 판정하기 위한 판정 회로를 포함하고,
    상기 판정 회로는 제 1데이터와 제 2데이터를 수신하고,
    상기 제 1데이터는 상기 감지 회로의 감지 출력이고, 상기 제 2데이터는 상기 출력 회로의 제 1플립-플롭을 통해서 상기 출력 회로로부터 지연된 출력인, 반도체 기억장치.
  8. 제7항에 있어서, 상기 내부 클럭 신호를 지연시킨 판정 클럭 신호를 트리거로 해서, 상기 판정 회로의 출력을 취입하는 제2 플립-플롭을 더 포함하는, 반도체 기억장치.
  9. 반도체 기억장치의 데이터의 독출 방법으로서,
    행 어드레스에 의거해서 메모리 셀 어레이의 페이지 데이터를 선택하는 단계;
    열선택 신호에 의거해서 상기 페이지 데이터로부터 n비트의 데이터를 선택하고, 선택한 n비트의 데이터를 n비트의 데이터 버스 상에 출력하는 단계;
    활성화 신호에 응답해서 상기 데이터 버스 상의 n비트의 데이터를 감지하는 단계;
    외부에서부터 공급되는 직렬 클럭 신호에 동기한 내부 클럭 신호에 응답해서 감지 회로에 의해 감지된 n비트의 데이터로부터 m비트의 데이터를 선택하고, 선택된 m비트의 데이터를 출력 단자로부터 출력하는 단계; 및
    상기 감지하는 단계에 의해 감지된 데이터와, 상기 출력하는 단계에 의해 출력되는 데이터를 비교하여, 독출 데이터의 정오를 검증하는 단계를 포함하되,
    m은 1 이상의 정수이고, n≥m이며, 상기 활성화 신호의 1사이클에 대해서 n/m의 사이클의 내부 클럭 신호가 생성되는 관계에 있는, 반도체 기억장치의 데이터의 독출 방법.
  10. 제9항에 있어서, 상기 독출 방법은, 상기 검증하는 단계에 의해 독출 데이터가 잘못이라고 검증되었을 때, 상기 활성화 신호의 타이밍을 제어하는 단계를 더 포함하는, 반도체 기억장치의 데이터의 독출 방법.
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